JP2010198702A - 抵抗変化型メモリデバイスおよびその動作方法 - Google Patents

Abstract

【課題】動作信頼性が高く、高速なダイレクトヴェリファイ動作を実現する。
【解決手段】可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部と、センスラッチ回路７１と、インヒビット制御のためのヴェリファイパスラッチ７４およびトランスファゲート回路ＴＧ１と、を有する。センスラッチ回路７１は、駆動制御部がダイレクトヴェリファイ動作を制御することによるＢＬ電位変化を、例えばセンスビット補線（／ＳＢＬ）の電位を基準に電圧センスする。その電圧センス結果をヴェリファイパスラッチ７４が保持し、その保持結果に基づいてトランスファゲート回路ＴＧ１をオフすることで、追加の書き込みまたは消去パルスの印加によってセンスノード（センスビット線ＳＢＬ）が電気的に変動することを禁止（インヒビット）する。
【選択図】図１０

Description

本発明は、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを直列接続させて各メモリセルが形成されている抵抗変化型メモリデバイスと、その動作方法に関する。

導電性イオンを絶縁膜に注入し、または、絶縁膜から引く抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている（例えば、非特許文献１参照）。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。
メモリセルは、記憶素子とアクセストランジスタとを、アクティブマトリクス駆動可能な第１および第２共通線間に直列接続させて構成されている。このようなメモリセルは、１つのトランジスタ（Ｔ）と１つの（可変）抵抗(Ｒ)を持つことから１Ｔ１Ｒ型のメモリセルと呼ばれる。
また、１Ｔ１Ｒ型メモリセルを有するメモリデバイスは、ＲｅＲＡＭと呼ばれる。

ＲｅＲＡＭでは、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒[ns]オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ＲｅＲＡＭは、ランダムアクセスメモリ（ＲＡＭ）並みに高速動作が可能な不揮発性メモリ（ＮＶＭ）として注目を浴びている。

しかし、現行のＦＧ（Floating Gate）＿ＮＡＮＤ型のＮＶＭ（フラッシュメモリ）を置き換えるために乗り越えるべき障壁が幾つか存在し、そのひとつが高速ヴェリファイ、インヒビット制御である。
ヴェリファイ動作とは、書き換えパルス印加後に、正常に書き換えが行われたかどうかを確認するために読み出す動作である。
インヒビット制御とは、誤ったデータの書き換えを阻止する（インヒビットの）目的で、ヴェリファイ動作で確認しながら徐々にデータの書き換え（書き込みまたは消去）を行う動作において、意図しないデータ遷移を阻止するための制御のことである。インヒビット制御では、ヴェリファイ結果によって正常に書き換えができたと判定した場合は追加書き換えパルスを印加せず、ヴェリファイ結果によって正常に書き換えが出来ていないと判定した場合は追加書き換えパルスを印加する。
この制御は多くのＮＶＭで採用されている方式である。

ＲｅＲＡＭも他のＮＶＭと同様、ヴェリファイ結果に応じてインヒビット制御により高い動作信頼性を実現できる。
ＲｅＲＡＭは読み出し時の電流方向と書き込み（または消去）時の電流方向とが同じである。そのため、読み出し時にデータが誤って書き換えられてしまうディスターブが発生しないように、ＲｅＲＡＭメモリセルの記憶素子に低い電圧を印加してデータを読み出す必要がある。このようにインヒビット制御は、電圧値で制御するのが一般的である。

電圧値によるインヒビット制御において、書き換えパルス印加後に一度、ビット線電位（ＢＬ電位）を初期化して、読み出しに最適なＢＬ電圧を再度ビット線ＢＬに印加して読み出す方法が知られている（例えば、特許文献１参照）。
このＢＬ電位の初期化は、書き換えパルスの印加動作とヴェリファイ動作でＮＶＲＡＭの記憶素子に印加する電圧を変えるために行う。
また、特許文献１に記載された方法は、カラム（センスアンプ）ごとにヴェリファイ動作とインヒビット制御を独立動作させる方式であるため、並列動作に向いている。

書き換えパルス印加後のビット線ＢＬの残留電荷を、メモリセルを介して放電し、それによって変化した電圧を電圧センスする方法が知られている（例えば、特許文献２参照）。
特許文献２に記載された方法では、パルス印加から待機時間を経ることなくヴェリファイ動作を実施する。ヴェリファイ動作では、読み出しディスターブが発生する比較的大きな電圧をメモリセルに印加してヴェリファイ動作する。

しかし、大きな電圧の印加はヴェリファイ時のみであり、ディスターブストレスと書き換えストレスが一致しているため、このことが問題にならない。
また、パルス印加からヴェリファイ動作までに待機時間が生じないため動作が高速である。
さらに、読み出し時にビット線ＢＬをプリチャージする電圧が高いためＳ／Ｎ比を高く保てるので、読み出し動作の安定性が高い。

特開平０５−１４４２７７号公報 特開２００７−１３３９３０号公報

K. Aratani, etc."A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007, pp.783-786

特許文献１に記載の方法では、パルス印加からヴェリファイ動作の間に待機時間が生じるため、高速化に向いていない。

特許文献２に記載の方法は、待機時間の発生による動作速度の低下は回避されている。
しかしながら、特許文献２には、ヴェリファイ結果に応じて次の追加書き換えパルスを印加する手法が明記されていない。このため、ヴェリファイ結果に応じてインヒビット制御を確実に、かつ、高速に行うことが可能な、動作信頼性が高い具体的な制御方法と、そのための構成は未だ提案されていない。

本発明は、ヴェリファイ結果に応じたインヒビット制御を確実に高速に行う回路を含む抵抗変化型メモリデバイスを提供するものである。

本発明に関わる抵抗変化型メモリデバイスは、第１および第２の配線と、メモリセルと、駆動制御部と、センスアンプと、インヒビット制御部とを有する。
前記メモリセルにおいて、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが前記第１および第２の配線間に直列に接続されている。

前記駆動制御部は、メモリセルのデータの書き込みまたは消去時に、前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを前記第１および第２の配線間に印加し、前記第１および第２の配線間に前記メモリセルを介してセル電流を流す。
ここで前記駆動制御部は、前記第１および第２の配線間への電圧印加を制御して前記記憶素子に双方向にセル電流を流すことによりデータ記憶状態の遷移を双方向に制御することが可能である。
また、前記駆動制御部は、前記データ記憶状態の遷移が可能な大きさの電圧が前記第１の配線に印加された状態から、例えば第１の配線をハイインピーダンス状態にする。これにより、前記メモリセルを介して一定期間だけ電荷をディスチャージし、または、逆極性電荷を前記電圧が印加された状態の第１の配線にチャージすることが可能となる。

前記センスアンプは、前記駆動制御部が前記ダイレクトヴェリファイ動作を制御することによって前記第１の配線で生じた電位変化をセンスする。

前記インヒビット制御部は、前記センスアンプのセンスノードの電位に基づいて、次のセンス時に前記センスアンプのセンスノードが電気的に変動することを禁止するか否かを制御する。

上記構成によれば、データの書き換え（書き込みまたは消去）に用いた電圧をそのまま第１の配線に印加した状態からヴェリファイ読出しを行うダイレクトヴェリファイ動作が可能である。
しかも、ダイレクトヴェリファイで得られたセンスアンプのセンスノードの電位に基づいて、次のセンス時に前記センスアンプのセンスノードが電気的に変動することを禁止するか否かを制御する。そのため、ヴェリファイ結果がパスした後に追加の書き込みまたは消去パルスの印加がされる場合でも、センスアンプのセンスノードで意図しないデータ遷移が発生することによる誤動作が生じない。

本発明に関わる抵抗変化型メモリデバイスの動作方法は、以下の３つのステップを含む。

（１）印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子を有する抵抗変化型メモリデバイスに対し、前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを印加するステップ、
（２）前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを前記記憶素子に印加した状態で前記第１の配線をハイインピーダンスにし、当該ハイインピーダンス時に前記記憶素子に流れる電流に基づく第１の配線の電気的変化をセンスアンプによりセンスするダイレクトヴェリファイの読み出しステップ、
（３）前記ダイレクトヴェリファイの読み出し時に前記センスアンプのセンスノードの電位を検出し、当該検出の結果に基づいて、次のヴェリファイ読み出しで前記センスノードが電気的に変動することの禁止設定を行うインヒビット制御のステップ。

本発明によれば、ヴェリファイ結果に応じたインヒビット制御を確実に高速に行う回路を含む抵抗変化型メモリデバイスを提供することができる。
また、本発明によれば、ヴェリファイ結果に応じたインヒビット制御を確実に高速に行う抵抗変化型メモリデバイスの動作方法を提供することができる。

第１および第２の実施の形態ならびに変形例に共通なメモリセルの等価回路図 隣接する２つのメモリセル部分のデバイス断面構造図 可変セル抵抗（記憶素子）の断面と動作を示す図 セル抵抗の書き込み電流依存性を示すグラフ 第１および第２の実施の形態に関わるＩＣチップ（メモリデバイス）のブロック図 Ｘセレクタの回路図 Ｙセレクタの回路図 ＷＬドライバユニット２つ分の回路図 ＣＳＷドライバユニットの回路図 第１の実施の形態に関わるカラム回路構成の概念図 第１の実施の形態に関わるカラム回路構成の回路図 第１の実施の形態に関わるセット動作波形図 第１の実施の形態に関わるリセット動作波形図 第１の実施の形態に関わるリード動作波形図 第２の実施の形態に関わるカラム回路構成の概念図 第２の実施の形態に関わるカラム回路構成の回路図 第２の実施の形態に関わるセット動作波形図 第２の実施の形態に関わるリセット動作波形図 第２の実施の形態に関わるリード動作波形図 変形例１に関わるセンスラッチ構成を含むカラム回路構成の回路図 変形例２に関わるＳＡ配置図 変形例２に関わる他のＳＡ配置図

本発明の実施の形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：（ヴェリファイパス）ラッチをセンスアンプに近接配置する場合（図１０,図１１）、
２．第２の実施の形態：（ヴェリファイパス）ラッチをセンスアンプの配置領域に形成しないで、外部のロジック回路で代替する場合（図１５，図１６）、
３．変形例１：ＭＯＳゲート入力のセンスラッチ回路構成（図２０）、
４．変形例２：ＳＡ配置例（図２１,図２２）。

＜１．第１の実施の形態＞
［メモリセル構成］
図１（Ａ）と図１（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図１（Ａ）は書き込み電流Ｉｗ、図１（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、“記憶素子”としての１つの可変セル抵抗Ｒcellと、１つのアクセストランジスタＡＴとを有する。
可変セル抵抗Ｒcellの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
ここでビット線ＢＬが“第１の配線”の一例に該当し、プレート線ＰＬが“第２の配線”の一例に該当する。なお、ビット線ＢＬとプレート線ＰＬが図１では直交しているが、ビット線ＢＬとプレート線ＰＬを平行に配置してもよい。

図２に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図２は模式断面図であり、斜線を付していない。また、特に言及しない図２の空白部分は絶縁膜で充填され、あるいは他の部分（の一部）を構成する。
図２に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。

より詳細には、アクセストランジスタＡＴのソースＳとドレインＤとなる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極がワード線ＷＬ１またはＷＬ２を構成する。
ドレインＤは２つのメモリセルＭＣで共有され、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。

ソースＳ上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられ、その上に可変セル抵抗Ｒcellが形成されている。可変セル抵抗Ｒcellを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変セル抵抗Ｒcellが形成されている。

可変セル抵抗Ｒcellは、下部電極１０１と、プレート線ＰＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ,ＳｉＯ_２，Ｇｄ_２Ｏ_３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ,Ａｇ,Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｎ以外の金属元素を用いてもよい。また、Ｃｕ,Ａｇ,Ｚｎの少なくとも一つと組み合わされる元素は、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、“導電性イオンの供給層”として形成されている。

図３に、可変セル抵抗Ｒcellの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図３は、一例として、絶縁体膜１０２がＳｉＯ_２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Cu-Te Based）から形成されている場合を示している。

図３（Ａ）では、絶縁体膜１０２側を陰極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、ビット線ＢＬを０[Ｖ]で接地し、プレート線ＰＬに＋３[Ｖ]を印加する。
すると、導体膜１０３に含まれるＣｕ，Ａｇ，Ｚｎが、イオン化して陰極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図３（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）と言う。

これとは逆に図３（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を陰極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、プレート線ＰＬを０[Ｖ]で接地し、ビット線ＢＬに＋１.７[Ｖ]を印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）と言う。リセットでは、図３（Ａ）に示す向きの消去電流Ｉｅが流れる。

なお、一般に、セットは“導電性イオンを絶縁体膜に十分注入すること”を言い、リセットは“導電性イオンを絶縁体膜から十分に引き抜くこと”を言う。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。

以下の説明では、絶縁体膜１０２の絶縁性が低下して可変セル抵抗Ｒcell全体の抵抗値が十分なレベルまで下がった場合をデータの“書き込み”（セット）に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変セル抵抗Ｒcell全体の抵抗値が十分なレベルまで上がった場合をデータの“消去”（リセット）に対応させる。
以上より、絶縁体膜１０２が“抵抗変化層”の実施例に該当する。
ここで、図１に示す可変セル抵抗Ｒcellの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。

図４に示すように、書き込み電流Ｉｗの値によって可変セル抵抗Ｒcell全体の抵抗値（以下、セル抵抗Ｒｃ）の値が変化する。この変化にある程度の線形性があるため、書き込み電流Ｉｗを制御することで多値記憶（３値以上の記憶）も可能である。

上述したセットとリセットを繰り返すことにより、可変セル抵抗Ｒcellの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される“記憶層”とみなすことができる。

この可変セル抵抗Ｒcellを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とから構成される。

ところで、図１〜図３に示した構成の可変セル抵抗Ｒcellに対して、書き込み及び消去を多数回繰り返していくと、書き込み後の低抵抗状態の抵抗値が、想定レベルより低くにまで変化していくことがある。
本実施の形態では、このようなデータ書き換えに伴う抵抗値の意図しない変化に対応するため、ヴェリファイ結果を見ながら追加のデータ書き込みやデータ消去を行うインヒビット制御を採用する。インヒビット制御では、データ書き込み（または消去）動作からヴェリファイ動作までのサイクルタイムの低減と、ヴェリファイ結果の確実で高速な反映とが重要である。

［ダイレクトヴェリファイ動作］
本発明の実施の形態では、センスアンプ内に、書き換えパルス（書き込みパルスまたは消去パルス）印加後のビット線ＢＬの（残留）電荷を、一定期間だけメモリセルを介してディスチャージし、それによって生じた変化を電圧センスする方式を採用する。この方式では、読み出しのためのＢＬプリチャージが不要なことから、その動作を以下、“ダイレクトヴェリファイ動作”と呼ぶ。

このダイレクトヴェリファイ動作では、書き換えパルス印加後に、プレート線ＰＬの電荷を一定期間だけビット線ＢＬにチャージし、それによって変化したＢＬ電圧を電圧センス方式でもよい。また、電圧センスでなく電流センスでもよい。
以下、ビット線ＢＬの電荷一定期間だけ、より高い電位のプレート線ＰＬから電荷をチャージし、そのときのＢＬ電圧を電圧センスする場合を例として、説明を続ける。

本実施に形態に関わる抵抗変化型メモリデバイスは、データ書き換え動作に加えて上記ダイレクトヴェリファイ動作を制御する駆動制御部を有する。また、抵抗変化型メモリデバイスは、センスアンプと、センスアンプの電圧センスの結果に応じて、特定の一方向のセル電流を流す追加動作パルスの印加を禁止するインヒビット制御部とを有する。

また、駆動制御部は、望ましくは、センスアンプの電圧センス結果から、追加動作パルスの印加が必要な場合と必要でない場合に適切に、次に設定すべき電圧をビット線（第１の配線）に印加するライトバッファを有する。なお、消去は書き込み時と反対の論理のデータ書き込みと解釈できるので、ライトドライバは消去と書き込みの両方を駆動する回路である。ただし、誤解を避けるため、以下、このような駆動回路を“セット（Set）・リセット（Reset）ドライバ”と呼ぶ。

以下、上記機能をもつセット・リセットドライバをセンスアンプ内に有する周辺回路の動作の基本単位（カラム回路構成）例を説明する。

［ＩＣチップ構成］
図５に、ＩＣチップのブロック図を示す。
図解されている半導体メモリデバイスは、図１〜図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｍ＋１）個、列（カラム）方向に（Ｎ＋１）個、それぞれ配置しているメモリサブアレイＭＳＡ１,２を含むメモリセルアレイ１と、その周辺回路とを有する。ここで“Ｎ”と“Ｍ”は比較的大きな自然数であり、その具体的値は任意に設定される。
サブアレイの数は、例えば８,１６,…等、任意であるが、図１０では２つのサブメモリサブアレイＭＳＡ１とＭＳＡ２を示す。

メモリサブアレイＭＳＡにおいて、ロウ方向に並ぶ（Ｍ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのドレイン同士をそれぞれ共通接続する（Ｍ＋１）本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ＞が、ロウ方向に所定間隔で配置されている。

可変セル抵抗ＲcellのアクセストランジスタＡＴと反対側のノードを、ロウ方向に共通接続するプレート線ＰＬが（Ｎ＋１）本、カラム方向に所定間隔で配置されている。（Ｎ＋１）本のプレート線ＰＬは、その一方端が共通化され、メモリセルアレイ１の外部に引き出されている。
なお、プレート線ＰＬはカラム方向に長く配置して、その本数を（Ｍ＋１）本としてもよい。

周辺回路は、図５０に示すように、Ｘ（アドレス）デコーダ（X Decoder）２、Ｙ（アドレス）デコーダを兼ねるプリデコーダ（Pre Decoder）３、ＷＬドライバ４、ＢＬアイソレーション(ＢＬＩ)スイッチ５、カラムスイッチ（ＣＳＷ）ドライバ６を含む。周辺回路は、カラムごとのセンスアンプ（Sense Amp）７、カラムスイッチ（Column Switch）８、Ｉ／Ｏバッファ(Input/Output Buffer)９を含む。周辺回路は、書き込み・消去(Write・Erase Driver)ドライバ１０、制御回路１１、プレートドライバ（PLATE Driver）１２、および、メインアンプ１３を含む。

Ｘデコーダ２は、Ｘセレクタ２０を基本単位として構成されている。Ｘデコーダ２は、プリデコーダ３から入力するＸアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ_ＳＥＬをＷＬドライバ４に送る回路である。Ｘセレクタ２０の詳細は後述する。

プリデコーダ３は、入力されるアドレス信号（Address）をＸアドレス信号とＹアドレス信号とに分離する。Ｘアドレス信号はＸデコーダ２に送り、Ｙアドレス信号をＹデコード部によりデコードする。
プリデコーダ３のＹデコード部は、Ｙセレクタ３０を基本単位として構成されている。プリデコーダ３は、入力するＹアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ_ＳＥＬをＣＳＷドライバ６に送る回路である。Ｙセレクタ３０の詳細は後述する。

ＷＬドライバ４は、ワード線ＷＬごとのＷＬドライバユニット４Ａを（Ｎ＋１）個含む。各ＷＬドライバユニット４Ａの出力に、（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞のうち、対応する１本のワード線が接続されている。Ｘデコーダ２から入力されるＸセレクト信号Ｘ_ＳＥＬに応じて、ＷＬドライバユニット４Ａの１つが選択される。ＷＬドライバユニット４Ａは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニット４Ａの詳細は後述する。

ＣＳＷドライバ６は、ＣＳＷドライバユニット６Ａを基本単位として構成されている。ＣＳＷドライバ６は、カラムスイッチ８を制御するための信号として、カラムスイッチ信号ＣＳＷ＜Ｍ：０＞（および、必要に応じて、その反転信号）を、入力されるＹセレクト信号Ｙ_ＳＥＬに応じて発生する回路である。ＣＳＷドライバユニット６Ａの詳細は後述する。

カラムスイッチ８は、ＮＭＯＳトランジスタ単独で構成されるスイッチの集合である。あるいは、カラムスイッチ８は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをソース同士、ドレイン同士で接続しているトランスミッションゲート（ＴＧ）の集合である。各スイッチはビット線ＢＬごとに接続され、全部で（Ｎ＋１）個のスイッチが形成されている。
カラムスイッチ８は、種々の回路の選択と非選択等を制御可能であるが、ここではセンスアンプ７がローカル入出力線対（ＬＩＯ,／ＬＩＯ）との間で行うデータ入出力を、カラム選択線ＣＳＬ＜０＞〜＜Ｍ＞を介して制御する例が示されている。

ローカル入出力線対（ＬＩＯ,／ＬＩＯ）に対し、センスアンプ７以外に、書き込み・消去ドライバ１０およびメインアンプ１３が接続されている。
メインアンプ１３は、センスアンプ７で読み出したメモリセルデータを増幅して、Ｉ／Ｏバッファ９を介して外部のＩ／Ｏバスに排出するための回路である。
書き込み・消去ドライバ１０はＩ／Ｏバッファ９に接続され、外部からのデータをＩ／Ｏバッファ９、書き込み・消去ドライバ１０を経由してドライブする。このドライブ力によって、外部からのデータが、センスアンプ７を介してメモリセルＭＣ側に書き込むことが可能になっている。

制御回路１１は、書き込み信号ＷＲＴ、消去信号ＥＲＳ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて動作する。
制御回路１１には、以下の４つの機能を備える。

（１）センスアンプ７の制御を、Ｘデコーダ２経由でセンスアンプ制御部（S.A Control）７Ａを活性化することにより実行する機能
（２）ＢＬＩスイッチ５の制御を、Ｘデコーダ２経由でＢＬＩドライバ５Ａを活性化することにより実行する機能
（３）書き込み時にプレートドライバ１２および書き込み・消去ドライバ１０を制御する書き込み制御の機能
（３）書き込みおよび読み出し時にＷＬドライバ４を制御するワード線制御の機能
（４）書き込みおよび読み出し時にＣＳＷドライバ６を介してカラムスイッチ８を制御するカラムスイッチ制御の機能

制御回路１１により出力される各種制御信号は、符号のみ図１０に示し、詳細は後述する。
電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は図示を省略している。

[制御系回路]
つぎに、Ｘデコーダ２の基本構成であるＸセレクタ２０と、プリデコーダ３のＹダコーダ機能の基本構成であるＹセレクタ３０とを説明する。続いて、ＷＬドライバ４の基本構成であるＷＬドライバユニット４Ａと、ＣＳＷドライバ６の基本構成であるＣＳＷドライバユニット６Ａを説明する。

図６に、Ｘセレクタ２０の回路例を示す。
図６に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図６は２ビットデコードの例であるが、Ｘデコーダ２は、その入力されるＸアドレス信号のビット数に応じて、図６の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図７に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図７は２ビットデコードの例であるが、プリデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図７の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図８は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数（Ｎ＋１）だけ設けられている（図５参照）。
この（Ｎ＋１）個のＷＬドライバユニット４Ａは、図６に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはＷＬ＜１＞を活性化する。

図８に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥＮが入力され、他方入力にＸセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはＷＬ＜１＞が活性化または非活性となる。

図９に、ＣＳＷドライバユニット６Ａの回路例を示す。
図解されているＣＳＷドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥＮが入力され、他方入力に図７に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ_ＳＥＬ０またはＹ_ＳＥＬ１が入力される。このＹセレクト信号Ｙ_ＳＥＬ０またはＹ_ＳＥＬ１とＹスイッチ・イネーブル信号ＹＳＷＥＮがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたカラム選択線ＣＳＷ＜０＞またはＣＳＷ＜１＞が活性レベル（本例ではハイレベル）に遷移する。
カラム選択線ＣＳＷ＜０＞,ＣＳＷ＜１＞,…は、図５では“ＣＳＷ＜Ｍ：０＞と表記されカラムスイッチ８に入力されている。

図８に示すＷＬ選択イネーブル信号ＷＬＥＮと図９に示すＹスイッチ・イネーブル信号ＹＳＷＥＮは、図５の制御回路１１で発生され、それぞれロウデコーダ４とＣＳＷドライバ６に与えられる。
制御回路１１は、書き込み信号ＷＲＴ、消去信号ＥＲＳ、データ読み出し信号ＲＤを入力し、ＷＬ選択イネーブル信号ＷＬＥＮやＹスイッチ・イネーブル信号ＹＳＷＥＮの他に、種々の制御信号を発生する。この制御信号には、ＢＬＩドライバ５Ａを制御するＢＬＩ信号、センスアンプ制御部７Ａを制御するＳＡＥ信号やその反転信号等を含む（図５参照）。

［カラム回路構成］
図１０に、本実施の形態に関わるカラム回路構成の概略図を示す。
本実施の形態に関わる抵抗変化型メモリデバイスは、図１等に示すメモリセルＭＣをマトリクス配置したメモリセルアレイ１と、その駆動回路（周辺回路ともいう）を備える。図１０では、図における上下の２つのメモリセルアレイの一部（マットまたはサブアレイ）でセンスアンプを共有する構成を例とする。このセンスアンプ共有構成は必須でなく、マットまたはサブアレイごとにセンスアンプ等の必要な周辺回路部を配置してもよい。

本発明の明細書で言う“カラム回路構成”とは、読み出し対象のメモリセルＭＣが接続されたビット線と、当該ビット線に接続されているヴェリファイ読み出しに関する周辺回路部分である。
図１０はカラム回路構成の一例を示すが、上記定義から明らかなように、図１０で符号により識別される各部が、カラム状領域に配置されていることに限定するものではない。図１０のようにメモリセルＭＣと他の各部との接続、各部間の接続がなされていれば、その図１０を構成する各部はメモリセルＭＣとともにカラム回路構成を形成する。
その一方で、センスアンプ７に近接して他の各部が配置される場合、全ての構成をカラム状領域に収まるように配置することが望ましい。

なお、本発明の“駆動制御部”は、メモリセルアレイ１、センスアンプ７およびセンスアンプ制御部７Ａ、さらには、不図示のインヒビット制御部を除くカラム回路内の構成が該当するとしてよい。駆動制御部の定義は、これ以外でもよい。
例えば図１１に示すカラム回路を制御する電圧や信号を発生する回路を“駆動制御部”に含めてよい。ただし、本発明で“数カラムごとに駆動制御部が配置されている”と言うときの“駆動制御部”は、メモリセルアレイ１、センスアンプ７およびセンスアンプ制御部７Ａ、さらには、不図示のインヒビット制御部を除くカラム回路内の構成を指す。

第１の実施の形態に関わるカラム回路構成は、ＢＬ電位をセンス動作するフリップフロップ型のセンスアンプ（Ｓ.Ａ）７を有する。センスアンプ７は、センスビット線対（ＣＳＢＬ,／ＣＳＢＬ）とローカル入出力線対（ＬＩＯ,／ＬＩＯ）に接続されている。

センスアンプ７は、基本的な構成として、センスビット線対電位の大小関係を電圧センスして増幅するフリップフロップ型のセンスラッチ回路（Sense Latch）７１を有する。センスアンプ７は、センスラッチ回路７１とローカル入出力線対（ＬＩＯ,／ＬＩＯ）との接続を制御する２つのＮＭＯＳトランジスタ７２を有する。以下、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）を“ＬＩＯ対”とも呼ぶ。
センスラッチ回路７１が、本発明の“センスアンプ”に該当する。本発明のセンスアンプには、ローアクティブのＳＡイネーブル反転信号（／ＳＡＥ）で制御されるＮＭＯＳトランジスタ７３（後述）を含めてよい（図１０）。

２つのＮＭＯＳトランジスタ７２は、図５のカラムスイッチ８から電位が制御されるカラム選択線ＣＳＬによってオンとオフが制御される。
２つのＮＭＯＳトランジスタ７２は、センスラッチデータをローカル入出力線対（ＬＩＯ,／ＬＩＯ）に転送して読み出し動作を実施するときに使用される。また、２つのＮＭＯＳトランジスタ７２は、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）からセンスラッチデータを、ライトドライバを介して強制的に書き換える動作でも使用される。

図１０に示すセンスアンプ７は、センスラッチデータに応じて制御されるセット・リセットドライバ（Set Reset Driver）７５と、ヴェリファイパスラッチ（Verify Pass Latch）７４を有して構成される。ヴェリファイパスラッチ７４が本発明の“インヒビット制御部”において“データ記憶状態の遷移が十分、不十分の２値情報を保持するラッチ回路”に該当する。

セット・リセットドライバ７５の一方の保持ノードに対し、センスラッチ回路７１の一方の保持ノードに保持されたデータを反転してロードするインバータＩＮＶＬが接続されている。ヴェリファイパスラッチ７４の保持ノード対は、センスビット線対（ＳＢＬ,／ＳＢＬ）と共通センスビット線対（ＣＳＢＬ,／ＣＳＢＬ）との間に設けられた２つのトランスファゲート回路ＴＧ１の制御ノードに接続されている。
インバータＩＮＶＬは、本発明の“ラッチ入力制御部”の一例に該当する。

トランスファゲート回路ＴＧ１は、ヴェリファイパスラッチ７４の保持データ反転に応答して、ビット線対の電位変化を遮断し、これにより電圧センス動作を禁止するためのスイッチの役目がある。よってトランスファゲート回路ＴＧ１が本発明の“ラッチ回路が保持する２値情報に応じて制御されるスイッチ”に該当する。ここで当該スイッチ（トランスファゲート回路ＴＧ１）は第１の配線とセンスアンプ（センスラッチ回路７１）のセンスノード（センスビット線ＳＢＬ）との接続と遮断を制御する。したがって、発明概念上の第１配線は、共通センスビット線ＣＳＢＬとビット線ＢＬの双方を含む。

ヴェリファイパスラッチ７４は、ヴェリファイ動作で得られるパス（Pass）またはフェイル（Fail）の情報を保持するラッチ回路である。

一方のトランスファゲート回路ＴＧ１とセンスラッチ回路７１の第１保持ノードとの間、および、他方のトランスファゲート回路ＴＧ１とセンスラッチ回路７１の第２保持ノードとの間に、それぞれＮＭＯＳトランジスタ７３が接続されている。
ＮＭＯＳトランジスタ７３は、書き込み時にセンスアンプ７を切り離して、センスビット線対（ＳＢＬ,／ＳＢＬ）および共通センスビット線対（ＣＳＢＬ,／ＣＳＢＬ）の負荷を軽くする役目がある。

ビット線ＢＬと共通センスビット線ＣＳＢＬとの間には、ＢＬアイソレーション信号ＢＬＩによってゲート電圧が制御されるＢＬＩスイッチとしてのＮＭＯＳトランジスタ５１が配置されている。ＮＭＯＳトランジスタ５１をオフすることで、ビット線ＢＬをセンスアンプ側から切り離すことが可能である。

セット・リセットドライバ７５は、セットドライバ７５Ａと、リセットドライバ７５Ｂとを含んで構成される。
セットドライバ７５Ａは、センスラッチ回路７１のビット線ＢＬのセンスノードと反対の反転データノードと、ＮＭＯＳトランジスタ５１とトランスファゲート回路ＴＧ１との接続線（共通センスビット線ＣＳＢＬ）との間に配置されている。セットドライバ７５Ａが、書き込み時における本発明の“電圧ドライバ”に該当する。
リセットドライバ７５Ｂは、センスラッチ回路７１のビット線ＢＬのセンスノードと、共通センスビット線ＣＳＢＬとの間に配置されている。リセットドライバ７５Ｂが、消去時における本発明の“電圧ドライバ”に該当する。
なお、センスラッチ回路７１の反転データノード側に位置する他のトランスファゲート回路ＴＧ１の出力線を、以下、共通センスビット補線（／ＣＳＢＬ）という。

図１１に具体的な回路構成例を示す。
図１１は、図１０に対して充放電回路７６が追加されている。
充放電回路７６は４つのＰＭＯＳトランジスタＰ１〜Ｐ４から構成されている。
ＰＭＯＳトランジスタＰ１のソースがリードＢＬ電圧ＶＲの供給線に接続され、ドレインが共通センスビット線ＣＳＢＬに接続され、ゲートがリードプリチャージ信号（／ＰＲＥＲ）の供給線に接続されている。
ＰＭＯＳトランジスタＰ２のソースがリードＢＬ参照電圧ＶＲＥＦＲの供給線に接続され、ドレインが共通センスビット補線（／ＣＳＢＬ）に接続され、ゲートがリードプリチャージ信号（／ＰＲＥＲ）の供給線に接続されている。
ＰＭＯＳトランジスタＰ３のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインが共通センスビット線ＣＳＢＬに接続され、ゲートがリセット信号（／ＲＥＳＰ）の供給線に接続されている。
ＰＭＯＳトランジスタＰ４のソースがヴェリファイＢＬ参照電圧ＶＲＥＦＶの供給線に接続され、ドレインが共通センスビット補線（／ＣＳＢＬ）に接続され、ゲートがベリファイプリチャージ信号（／ＰＲＥＶ）の供給線に接続されている。

セットドライバ７５ＡはＰＭＯＳとＮＭＯＳの直列構成のインバータと、そのハイレベル電源供給を制御するＰＭＯＳスイッチと、ローレベル側の電源供給を制御するＮＭＯＳスイッチとを有する。この構成はリセットドライバ７５Ｂでも同様である。
セットドライバ７５Ａのハイレベル側電源スイッチは、ローアクティブのプログラムＢＬ駆動パルス（／ＢＬＤＰ）により制御され、ローレベル側電源スイッチは、ハイアクティブのプログラムＢＬ駆動パルスＢＬＤＰにより制御される。
リセットドライバ７５Ｂのハイレベル側電源スイッチは、ローアクティブの消去ＢＬ駆動パルス（／ＢＬＤＥ）により制御され、ローレベル側電源スイッチは、ハイアクティブの消去ＢＬ駆動パルスＢＬＤＥにより制御される。

センスビット線ＳＢＬとセンスビット補線（／ＳＢＬ）には、センスラッチ回路７１として、クロスカップル・ラッチ型センスアンプが接続されている。
センスラッチ回路７１は、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からそれぞれが構成される２つのインバータの入力と出力が互いにクロス接続されている。
２つのＰＭＯＳトランジスタ２１の共通ソースと電源電圧線との間に、ローアクティブのＳＡイネーブル反転信号（／ＳＡＥ）により制御されるＰＭＯＳトランジスタ２３が接続されている。また、２つのＮＭＯＳトランジスタ２２の共通ソースと接地電圧との間に、ハイアクティブのＳＡイネーブル信号ＳＡＥにより制御されるＮＭＯＳトランジスタ２４が接続されている。

ヴェリファイパスラッチ７４も、センスラッチ回路７１と同様なクロスカップル・ラッチ型の回路であり、２つのＰＭＯＳトランジスタ２１ａと、２つのＮＭＯＳトランジスタ２２ａとから構成されている。
インバータＩＮＶＬは、セットドライバ７５Ａ等と回路構成自体は共通し、ＰＭＯＳとＮＭＯＳの直列構成のインバータと、そのハイレベル電源供給を制御するＰＭＯＳスイッチと、ローレベル側の電源供給を制御するＮＭＯＳスイッチとを有する。
インバータＩＮＶＬのハイレベル側電源スイッチは、ローアクティブのラッチ信号（／ＬＡＴＣＨ）により制御され、ローレベル側電源スイッチは、ハイアクティブのラッチ信号ＬＡＴＣＨにより制御される。

トランスファゲート回路ＴＧ１のＰＭＯＳ側を制御する、ヴェリファイパスラッチ７４のノードと接地電圧との間に、ヴェリファイパスラッチ７４をリセットするＮＭＯＳトランジスタ２５が接続されている。ＮＭＯＳトランジスタ２５は、ラッチリセット信号ＬＲＥＳにより制御される。ＮＭＯＳトランジスタ２５は、本発明の“リセット部”の一例に該当する。
また、セットドライバ７５Ａの入力、すなわちセンスビット補線（／ＳＢＬ）に負荷調整のためのダミー負荷ＤＬが接続されている。

なお、図１１ではＮＭＯＳトランジスタ５１が上下２つ設けられているが、これはセンスアンプ７が２つのサブアレイで共有され、その選択のためである。
また、図１１に示す行方向の配線で供給される制御信号は、行（ロウ）方向に並ぶ他のセンスアンプ７（不図示）と共有されている。望ましくは、図１１の構成がカラム回路構成（メモリセルの列）ごとに設けられている。

なお、図１１において符号（／ＰＲＥＲ）,（／ＲＥＳＰ），（／ＰＲＥＶ），ＶＲＥＦＲ，ＶＲＥＦＶ，ＶＲにより示すプリチャージ系の信号や電圧は、図５のセンスアンプ制御部７Ａまたは制御回路１１から与えられる。
また、符号（／ＢＬＤＰ），ＢＬＤＰ（／ＢＬＤＥ），ＢＬＤＥにより示すセット・リセットドライバ７５の制御信号は、図５の制御回路１１から与えられる。

［セット（書き込み）動作］
次に、第１実施の形態の動作方法において、書き込み動作例を図１２の動作波形図（タイミングチャート）が示す時間経過に沿って説明する。ここでは適宜、図１１の回路図を参照する。

なお、セット（ここでは書き込み）動作は、以下、プログラム（Program）動作という場合もある。また、動作説明では煩雑化を防ぐため、制御信号は、時として、単に信号名の符号を用いた略式（例えば信号ＢＬＩ、信号（／ＰＲＥＲ）、…等）の呼称を用いる。また、電位や電圧も、時として、配線名の符号を用いた略式の呼称（例えばＢＬ電位、ＣＳＢＬ電位、…等）を用いる。
また、図１２ではプリチャージ（Pre-Charge）や電源Ｔｒａｎによる電圧印加後に、電圧印加を解除し配線をハイインピーダンス（ＨｉＺ）として電位変化を発生させることをディスチャージ（Dis-Charge）と表記する。但し、ここで言うディスチャージは電荷の充電と放電のいずれでも良い。

以上の信号名等の表記やディスチャージ（Dis-Charge）の表記は、後述する図１３や図１４など、消去や読み出しでも同様とする。

図１２（Ａ）に示す符号“ＰＬＴ”はプレートを表す。
図１等ではプレート線ＰＬを示すが、プレート線ＰＬはメモリセルアレイ１内で一括して、あるいは、メモリセルアレイ１を構成するブロック（サブアレイ）ごとに一括して、同じ電位で駆動される。そのため、当該同電位の構成は配線として実現しなければならない理由はなく、その意味で、ここではプレートＰＬＴという概念を用いている。プレート線ＰＬは、図１等に示すプレート線ＰＬの集合、あるいは、板状の導電層から形成される。

図１２に示す時間Ｔ０より前の期間では、信号（／ＲＥＳＰ）、信号（／ＰＲＥＶ）、信号ＢＬＩＤがハイレベル（“Ｈ”）、その他の信号や電圧は全てローレベル（“Ｌ”、例えば基準電圧Ｖｓｓレベル）となっている。
また、ＰＬＴ電位は“Ｈ”で固定（ＦｉｘＨ）を維持される（図１２（Ａ））。ＬＩＯ電位は“Ｌ”で固定（ＦｉｘＬ）を維持される（図１２（Ｂ））。
同様に、信号ＢＬＩＵと信号ＬＲＥＳがハイレベル固定（ＦｉｘＨ）、電圧ＢＬＤＥ、信号ＬＡＴＣＨがローレベル固定（ＦｉｘＬ）となっている（図１２（Ｇ１）および図１２（Ｈ２）〜図１２（Ｊ））。

ラッチリセット信号ＬＲＥＳが“Ｈ”であるため（図１２（Ｊ））、図１１のＮＭＯＳトランジスタ２５がオンしている。そのため、トランスファゲート回路ＴＧ１とＴＧ２が共にオンしている。また、このときＳＡイネーブル反転信号（／ＳＡＥ）が“Ｈ”であるため（図１２（Ｉ）参照）、ＮＭＯＳトランジスタ７３がオンしている。また、信号ＢＬＩ（ＢＬＩＵとＢＬＩＤ）が“Ｈ”であり、図１１のＮＭＯＳトランジスタ５１がオンしている。
よって、センスラッチ回路７１の２つの記憶ノードに接続されたセンスビット線対（ＳＢＬ,／ＳＢＬ）のうち、センスビット線ＳＢＬが共通センスビット線ＣＳＢＬを介してビット線ＢＬと接続されている。また、センスビット補線（／ＳＢＬ）が共通センスビット補線（／ＣＳＢＬと接続されている。

さらに、信号（／ＰＲＥＲ）が“Ｌ”で活性であるため、図１１の充放電回路７６内におけるＰＭＯＳトランジスタＰ１がオンして、ＣＳＢＬ電位、ＢＬ電位はリードＢＬ電圧ＶＲにプリチャージされている（図１２（Ｍ１）と（Ｎ））。

一方、センスビット補線（／ＳＢＬ）は、オン状態のトランスファゲート回路ＴＧ１を介して共通センスビット補線（／ＣＳＢＬと接続されている。
リードプリチャージ信号（／ＰＲＥＲ）が“Ｌ”であることによって、図１１のトランジスタＰ２がオンしている。このオン状態のトランジスタＰ２を介して、共通センスビット補線（／ＣＳＢＬ）にリードＢＬ参照電圧ＶＲＥＦＲ（ＶＲＲ）が印加されている。電圧ＶＲＲは、センスビット補線（／ＳＢＬ）に伝達されている（図１２（Ｍ２））。

ここで電圧ＶＲＲ（リードＢＬ参照電圧ＶＲＥＦＲ）と、リードＢＬ電圧ＶＲは、読み出し時にメモリセル印加する電圧であり、書き換えディスターブが発生しない大きさの電圧である。
本例では、図１２（Ｏ１）と（Ｏ２）に示すように、電圧ＶＲＲが電圧ＶＲより若干大きく設定されている。

前述したように図５および図１１に示す構成例は、上下２つのＭＡＴ（サブアレイＭＳＡ１,ＭＳＡ２）でセンスアンプ７を共有している。
サブアレイＭＳＡ１とセンスアンプ７との接続制御が、信号ＢＬＩＵにより行われる。サブアレイＭＳＡ２とセンスアンプ７との接続制御が、信号ＢＬＩＤにより行われる。

図１２（Ｇ１）と（Ｇ２）に示すように、信号（ＢＬＩＵ）が“Ｈ”で上側のＭＡＴが常時選択されるのに対し、信号ＢＬＩＤが、次の時間Ｔ０で直ぐに“Ｌ”となって下側のＭＡＴが非選択となる。
したがって、信号（ＢＬＩＵ）に制御されるＮＭＯＳトランジスタ５１が常時オンし、ビット線ＢＬと共通センスビット線ＣＳＢＬが常時接続される。

時間Ｔ０にて、リードプリチャージ信号（／ＰＲＥＲ）が“Ｈ”に遷移し（図１２（Ｄ））、図１１のＰＭＯＳトランジスタＰ１,Ｐ２がオフするため、プリチャージが終了する。

ほぼ同時に信号（／ＲＥＳＰ）の負パルス（図１２（Ｅ））が、図１１のＰＭＯＳトランジスタＰ３のゲートに印加されるため、ＰＭＯＳトランジスタＰ３がターンオンする。そのため、共通センスビット線ＣＳＢＬが電源電位Ｖｄｄで充電され、ＳＢＬ電位とＢＬ電位が電源電位Ｖｄｄのレベルに遷移する（図１２（Ｍ１）と（Ｎ））。
図１２（Ｏ１）と（Ｏ２）に示すように、ＶＲ電圧は電源電圧Ｖｄｄより低いため、センスビット線ＳＢＬとビット線ＢＬが、更にプリチャージされる。

ほぼ同時（時間Ｔ０）に、ベリファイプリチャージ信号（／ＰＲＥＶ）の負パルス（図１２（Ｆ））が、図１１のＰＭＯＳトランジスタＰ４のゲートに印加される。このため、ＰＭＯＳトランジスタＰ４がオンし、共通センスビット補線（／ＣＳＢＬ、センスビット補線（／ＳＢＬ）がヴェリファイＢＬ参照電圧ＶＲＥＦＶ（ＶＲＶ）のレベルに遷移する（図１２（Ｍ２））。
図１２（Ｏ１）と（Ｏ２）に示すように、ＶＲＶ電圧はＶＲＲ電圧より十分低いため、共通センスビット補線（／ＣＳＢＬ）とセンスビット補線（／ＳＢＬ）はディスチャージされる。
なお、読み出し駆動電圧ＶＲＥＦＶ（電圧ＶＲＶ）は、後述するダイレクトヴェリファイ動作時のリファレンス電圧となる。

この時間Ｔ０〜Ｔ１までの動作は、センスビット線ＳＢＬを“Ｈ（Ｖｄｄ）”の状態にすることにより、センスラッチの初期状態を“Ｈ”に書き換えるための動作である。
時間Ｔ１になると、ＰＭＯＳトランジスタＰ３とＰ４のゲートに印加される負パルスが終了するため（図１２（Ｅ）と（Ｆ））、センスビット線対（ＳＢＬ,／ＳＢＬ）に対する電圧固定が解除される。

前述したように、信号ＬＲＥＳが常時“Ｈ”固定であるため（図１２（Ｊ））、図１１のＮＭＯＳトランジスタ２５はオンし、トランスファゲート回路ＴＧ１がオンしている。時間Ｔ１までは、ＮＭＯＳトランジスタ２５のオンによってヴェリファイパスラッチ７４の第２ノードが接地電位レベルに固定され、インバータＩＮＶＬが接続されている第１ノードが電源電圧Ｖｄｄのレベルとなっている。

時間Ｔ１にてＰＭＯＳトランジスタＰ３とＰ４のゲートに印加される負パルスが終了し、センスビット線対（ＳＢＬ,／ＳＢＬ）に対する電圧固定が解除されると、ＢＬ電位の“Ｈ（Ｖｄｄ）”が図１１のインバータＩＮＶＬの入力に印加され、ヴェリファイパスラッチ７４の第１ノードを“Ｌ”（ＧＮＤレベル）に引き落とす。一方、他方ノードもＮＭＯＳトランジスタ２５のオンによって“Ｌ”に落ちようとするが、インバータＩＮＶＬのドライブ能力が強いため、ヴェリファイパスラッチ７４の保持データは“Ｈ”から“Ｌ”に遷移する。

そのため、２つのトランスファゲート回路ＴＧ１がターンオフし、トランスファゲート回路ＴＧ１のメモリセルアレイ側負荷を、センスビット線対（ＳＢＬ,／ＳＢＬ）から切り離す。時間Ｔ１を境に図１２（Ｎ）に示すＢＬ電位がハイインピーダンス（ＨｉＺ）となることは、このトランスファゲート回路ＴＧ１のターンオフを表している。
このとき図１１のセットドライバ７５Ａとリセットドライバ７５Ｂはオフしている。よって、セット・リセットドライバ７５を介して制御されるセット動作は未だ行われない。

時間Ｔ１にて、信号ＳＡＥが“Ｈ”に遷移する（図１２（Ｋ））。
すると、センスビット線ＳＢＬが“Ｈ（Ｖｄｄ）”の“Ｈ”書き込み状態でセンスラッチ回路７１が起動する。このため、図１２（Ｏ１）と（Ｏ２）に示すプログラム対象のビット（メモリセルＭＣ）と非対象の禁止ビット（不図示）の両方でセンスビット線対（ＳＢＬ,／ＳＢＬ）の電位が最大（Ｖｄｄ振幅）まで開く。
また、時間Ｔ１にてワード線ＷＬの電位が“Ｈ”となる（図１２（Ｃ））が、この時点でＢＬ電位が“Ｈ”、プレートＰＬＴの電位が“Ｈ”なのでメモリセルＭＣに電流は流れない。したがって、未だ、メモリセルＭＣに書き込みパルスは印加されていない。

時間Ｔ２〜Ｔ３は、プログラムデータ入力期間である。
時間Ｔ２にて、セット対象カラムのカラム選択線ＣＳＬに正のパルスを印加する（図１２（Ｌ））。これによりセット対象カラムでは、図１１のＮＭＯＳトランジスタ７２がオンする。このとき、ローカル入出力線ＬＩＯの電位が“Ｌ”であるため（図１２（Ｂ））、センスラッチ回路７１のデータは“Ｈ”から“Ｌ”へと書き換わる（図１２（Ｏ１））。書き換えられたカラムがセット対象となる。
一方、セット非対称カラムはカラム選択線ＣＳＬが活性しないので、最初に設定されたセンスビット線ＳＢＬの電位“Ｈ”を保持し、セット動作が行われないようにしている（図１２（Ｏ２）参照）。

センスラッチ回路７１のデータは“Ｈ”から“Ｌ”へと書き換わると、これにより図１１のインバータＩＮＶＬを介して、ヴェリファイパスラッチ７４の保持データ（第１ノードの電位）が“Ｌ”から“Ｈ”に書き換えられる。そのため、２つのトランスファゲート回路ＴＧ１がターンオンする。
しかし、ＳＡイネーブル信号ＳＡＥの“Ｈ”期間（ＳＡイネーブル反転信号（／ＳＡＥ）の“Ｌ”期間）が、時間Ｔ４まで続いているため、図１１のＮＭＯＳトランジスタ７３はオフ状態を維持している。

時間Ｔ３〜Ｔ４は、第１回目のセット（プログラム）期間である。
時間Ｔ３にて、信号ＢＬＤＰの正パルス（以下、ＢＬＤＰパルスとも言う）を印加し（図１２（Ｈ１）、これによりセット動作が開始する。信号ＢＬＤＰが“Ｈ”の期間はメモリセルＭＣにセット直流電流（書き込み時のセル電流）を印加する期間である。
より詳細には、信号ＢＬＤＰが“Ｈ”となると、図１１のセットドライバ７５Ａが起動する。
センスビット線ＳＢＬが“Ｌ”の状態をセンスラッチ回路７１により保持している図１２（Ｏ１）の場合は、これがセットドライバ７５Ａで反転されてＢＬ電位が“Ｌ”となり、メモリセルＭＣにセットパルスを印加する。このことを、図１２（Ｏ１）では、時間Ｔ３を基点にＶｄｄレベルから低下するＢＬ電位（細い実線）により示している。
一方、センスビット線ＳＢＬが“Ｈ”の状態をセンスラッチ回路７１により保持している場合は、ＢＬ電位が“Ｈ”状態を保持するためメモリセルＭＣにセットパルスが印加されない。

このセットパルスの印加に応じて、ビット線ＢＬ（第１の配線）とプレートＰＬＴ（第２の配線）間に実質的に印加されるパルスが、本発明の“書き込みパルス”に相当する。

時間Ｔ４にて、信号ＢＬＤＰを“Ｌ”とすることでセットパルス印加（実質的な書き込みパルス印加）が終わると同時に、ＢＬディスチャージ（本例ではチャージ）動作が始まる。
同時に、信号ＳＡＥを“Ｌ”とすることでＢＬ電位は共通センスビット線ＣＳＢＬを介してセンスビット線ＳＢＬと短絡した状態となり、ＢＬ電位が共通センスビット線ＣＳＢＬを介してセンスビット線ＳＢＬにまで転送される。また、センスラッチ回路７１は電源供給がオフされる。
同時に信号（／ＰＲＥＶ）のパルスが印加されることでセンスビット補線（／ＳＢＬ）は読み出し駆動電圧ＶＲＥＦＶ（ＶＲＶ）にプリチャージされる（図１２（Ｍ２））。

時間Ｔ４を起点にＢＬ電位のメモリセルを介したチャージ（電位上昇）が見られ、これにより図１２（Ｏ１）に示すようにＳＢＬ電位が上昇している。
１回目のセットパルスの印加、具体的には時間Ｔ３でＢＬＤＰパルスが印加されることによりＢＬ電位がＧＮＤレベルに低下することにより、メモリセルにセル電流が流れ、１回目の書き込み（セット動作）が実行される。しかし、この１回目のセットパルスの印加では、ＢＬ電位（ＳＢＬ電位）の上昇が不十分であるため、十分な書き込みとなっていない。

時間Ｔ５にて、信号ＳＡＥを“Ｈ”とすることでセンスラッチ回路７１を動作させる。同時に、共通センスビット線ＣＳＢＬとセンスビット線ＳＢＬを分離する。
センスラッチ回路７１の保持データは、信号ＳＡＥが“Ｈ”時のＳＢＬ電位と（／ＳＢＬ）電位で決まる。つまり、ＳＢＬ電位と読み出し駆動電圧ＶＲＥＦＶ（ＶＲＶ）の電位差を増幅することで決まる。しかし、時間Ｔ５におけるＳＢＬ電位は、ＶＲＶ電位より低いため、ＳＢＬ電位と（／ＳＢＬ）電位の関係は、時間Ｔ４より前の状態に戻されるだけである。これは、１回目のセットパルスの印加のみでは書き込みが不十分であることを意味する。

一方、セット非選択カラムはＢＬ電位が電源電圧Ｖｄｄのままなので、ヴェリファイ成功状態、つまりＢＬＤＰパルスが入ってもインヒビット状態を維持する。

上述したように、図１２では、１発目のセットパルスでセンスビット線ＳＢＬの電位がセンスビット補線（／ＳＢＬ）の電位より低い。そのため、センスビット線ＳＢＬの“Ｌ”がセンスラッチ回路７１のデータとなっている。つまり、メモリセルＭＣの抵抗が高いことがヴェリファイに失敗したことを表すことになる。よって、次の信号（ＢＬＤＰ）のパルスによって再度セットパルスが印加される。

時間Ｔ５から所定時間経過した時間Ｔ６以後は、時間Ｔ３から時間Ｔ６までのセットパルス印加とヴェリファイ読み出し動作が、所定回数繰り返される。図１２では残り３回、合計で４回の同じ動作の繰り返しとなる。

図１２では、２発目のセットパルスでヴェリファイが成功している。つまり、２回目のＢＬＤＰパルスの印加後にＳＡＥをローアクティブにすると、図１２（Ｏ１）に示すように、ＳＢＬ電位と（／ＳＢＬ）電位の大小関係が逆転し、ＳＢＬ電位がＶｄｄレベルに、（／ＳＢＬ）電位がＧＮＤレベルに開いている。

よって、センスビット線ＳＢＬが“Ｌ”状態でセンスラッチ回路７１が確定し、この“Ｌ”レベルがインバータＩＮＶＬで反転されてヴェリファイパスラッチ７４の保持データを書き換える。そのため、トランスファゲート回路ＴＧ１がオフするとともに、以後、ＢＬＤＰパルスが印加されてもＢＬ電位はＶｄｄレベルとなるため、インヒビット状態を保持する。

このように、データ書き込みが十分となった時点で、そのセンスアンプ結果を用いて自動でセンスアンプ入力をビット線ＢＬ側と切り離し、かつ、メモリセルのビット線ＢＬとプレート線ＰＬとの電位差が生じないようにＢＬ電位の保持を持続するための構成が、本実施の形態に関わる回路の大きな特徴である。
この動作は複数カラム並列動作させた場合、カラムごとに独立してセット動作とインヒビット制御が実現される。

図１２では、４発目のセットパルス印加後に、ワード線ＷＬ電位がローレベルの不活性に戻されることにより、セット動作が終了している。また、終了時に時間Ｔ０以前のプリチャージ状態になるように、ＷＬ電位以外の各種信号電位が制御される。
具体的には、ＢＬ電位が読み出し駆動電圧ＶＲと等しく、センスビット補線（／ＳＢＬ）の電位が読み出し駆動参照電圧ＶＲＥＦＲ（ＶＲＲ）の電位と等しい電位にプリチャージされる。また、非活性にしていた信号ＢＬＩＤを“Ｈ”とすることで、上下のＭＡＴでビット線ＢＬをプリチャージする。

以上のセット（書き込み）動作では、セットパルス（ＢＬＤＰパルス）印加後の書き込み後のＢＬ電位をディスチャージ（本例ではプレート線ＰＬからチャージ）し、このときのＢＬ電位変化をセンスアンプで読み出している。つまり、読み出しのために特別に、ＢＬ電位設定を行うステップを省略し、ダイレクトでヴェリファイ動作に移行している。この制御は（セット時における）ダイレクトヴェリファイ動作と呼ばれる。セットパルス印加とヴェリファイ読み出しが何度も繰り返される場合、この読み出しのためにＢＬ電位設定を行う必要がないことは、書き込み時間の短縮に多大な効果を及ぼす。

また、セット（セットパルスの印加）、チャージまたはディスチャージ、ヴェリファイセンシング、インヒビット制御を１つの書き込みサイクルとする動作は、複数カラムで並列動作させた場合、カラムごとに独立して実行される。したがって、素子バラツキ等によって書き込み速度がカラム間で異なる場合でも、書き込みサイクルを繰り返している間に、書き込み時間が短いファーストサイドのセルから逐次、インヒビット状態に移行し、結果として、書き込み後のメモリセルの抵抗分布を狭い範囲に揃えることが可能となる。

なお、本例ではヴェリファイ読み出しを行うＢＬ電位変化は、ＧＮＤレベルからのチャージにより行っている。しかし、これに限らず、ＢＬ電位をハイレベルとして、ＢＬ電位のディスチャージによって生じたＢＬ電位変化をヴェリファイ読み出しで検出してもよい。

本実施の形態に関わるセット（書き込み）方法は、以下のステップを含む。

（１）書き込みパルスの印加ステップ：このステップは、第１の配線（ビット線ＢＬ）と第２の配線（プレートＰＬＴまたはプレート線ＰＬ）との間に書き込みのためのセル電流を流すステップである。したがって、図１２においては、ＢＬＤＰパルスを印加する時間Ｔ３〜Ｔ４の期間が、このステップの中心をなす。なお、このステップには初期設定を含めてもよい。

（２）ダイレクトヴェリファイの読み出しステップ：このステップは、上記書き込みパルスを印加した状態で第１の配線（ビット線ＢＬ)をハイインピーダンスにし、当該ハイインピーダンス時に記憶素子に流れる電流に基づく第１の配線の電気的変化をセンスするステップである。したがって、図１２においては、時間Ｔ４〜Ｔ６の期間が、このステップに該当する。なお、本実施の形態は電圧センスの例であるが、電流センスでもよい。

（３）インヒビット制御のステップ：このステップは、ダイレクトヴェリファイの読み出し時にセンスアンプのセンスノードの電位を検出し、当該検出の結果に基づいて、次のヴェリファイ読み出しでセンスノードが電気的に変動することの禁止設定を行うステップである。したがって、図１２の時間Ｔ４〜Ｔ５において、ハイインピーダンス時に記憶素子に流れる電流に基づく第１の配線の電気的変化が、参照電位（電圧ＶＲＶ）を超えたかどうかを検出し、その検出結果に基づいて図１１のヴェリファイパスラッチ７４を書き換える動作が、このステップに該当する。

［リセット（消去）動作］
図１３（Ａ）〜（Ｏ２）に、リセット（図面では消去（Erase）とも記述）の動作波形図を示す。
リセット動作前（図１３の時間Ｔ０より前）は、ＰＬＴ電位が電源電圧Ｖｄｄと等価状態である（図１３（Ａ））。また、信号ＢＬ（ＢＬＩＵとＢＬＩＤ）が“Ｈ”、信号（／ＰＲＥＲ）が“Ｌ”となっている（図１３（Ｇ１）と（Ｇ２）および図１３（Ｄ））。そのため、図１１のＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタＰ１がオンし、ＢＬ電位は読み出し駆動電圧ＶＲにプリチャージされている（図１３（Ｎ））。
読み出し駆動電圧ＶＲは読み出し時にメモリセルＭＣ印加する電圧であり、書き換えディスターブが発生しない電圧である。

また、信号ＬＲＥＳが“Ｈ”なので（図１３（Ｊ））、図１１のＮＭＯＳトランジスタ２５がオンし、その結果、２つのトランスファゲート回路ＴＧ１もオンしている。また、信号（／ＰＲＥＲ）が“Ｌ”となっているため図１１のトランジスタＰ２もオンし、読み出し時にリファレンスとなるＳＡノード（／ＳＢＬ）は読み出し駆動参照電圧ＶＲＥＦＲ（ＶＲＲ）にプリチャージされている。
ＮＭＯＳトランジスタ２５がオンすることにより、ヴェリファイパスラッチ７４がリセットされる。このリセット状態はリセットヴェリファイパス状態（トランスファゲート回路ＴＧ１がオンした状態）である。また、詳細は後述するが、ヴェリファイパスラッチ７４は、センスラッチ回路７１のセンス結果に応じて反転可能に構成されているため、次に行うプリリードでパスしたビット（メモリセルＭＣ）に不必要な追加リセットパルスが印加されない。

図１３（Ｍ１）〜（Ｍ４）ならびに図１３（Ｏ１）と（Ｏ２）を参照すると、センスビット線ＳＢＬの電位が“ＶＲ”、センスビット補線（／ＳＢＬ）の電位が“ＶＲＲ”であることがわかる。なお、図１３（Ｍ１）〜（Ｍ４）における符号（Ｅ）は消去対象のメモリセル（ビット）、符号（Ｉ）は消去禁止（インヒビット）のメモリセル（ビット）に関することを表している。

リセット（消去）動作が開始すると、まず始めに時間Ｔ０にてＰＬＴ電位が基準電圧Ｖｓｓとなる（図１３（Ａ））。このＰＬＴ電位の反転は、ＲｅＲＡＭはバイポーラ動作（電流の向きが反転の２極動作）を想定しているため、セットとは逆方向に電流印加するためである。
また、ＰＬＴ電位が基準電圧Ｖｓｓとなることに追従して、図１３（Ｏ１）と（Ｏ２）に示すように、読み出し時の読み出し駆動電圧ＶＲと読み出し駆動参照電圧ＶＲＥＦＲ（ＶＲＲ）が最適値になるように変化する。この制御は、“駆動制御部”内の電圧制御回路（不図示）が実行する。本例では、読み出し駆動電圧ＶＲと読み出し駆動参照電圧ＶＲＥＦＲ（ＶＲＲ）を低いレベルに下げている。この電圧の低いレベルへの駆動を、図１３では“電源Ｔｒａｎ”と表記する。
その結果、ビット線ＢＬとセンスビット補線（／ＳＢＬ）はリセット時の読み出し電圧に遷移する。

つぎに、時間Ｔ１にて信号ＬＲＥＳが“Ｌ”となる（図１３（Ｊ））。すると、図１１のＮＭＯＳトランジスタ２５がオフし、ヴェリファイパスラッチ７４のリセットが解除される。

時間Ｔ１とほぼ同時期に、図１３（Ｇ２）に示す信号ＢＬＩＤが“Ｌ”に遷移し、下側のＭＡＴがセンスアンプから切り離される。
また、時間Ｔ１とほぼ同時期に、信号（／ＰＲＥＲ）が“Ｈ”、消去対象ビット（消去対象メモリセル）を含むワード線ＷＬの電位が“Ｈ”となる（図１３（Ｃ）および（Ｄ））。すると、読み出し駆動電圧ＶＲにプリチャージされたＢＬ電荷をディスチャージする動作が開始される（図１３（Ｏ１））。
一方、消去インヒビットのメモリセルは、ワード線ＷＬの電位が“Ｌ”のままであるため、ＢＬ電荷のディスチャージは行われない（図１３（Ｏ２））。

一定期間ディスチャージ動作をさせた後、時間Ｔ２にて信号ＳＡＥを“Ｈ”に遷移させる（図１３（Ｋ））。すると、図１１のＮＭＯＳトランジスタ７３がオフするとともに、センスラッチ回路７１が起動される。そのため、センスラッチ回路７１が、センスビット線対（ＳＢＬ,／ＳＢＬ）の電位差をＶｄｄ振幅に増幅させるセンス動作を行い、そのセンスデータを確定させる。図１３（Ｏ１）と（Ｏ２）の例では、消去の対象ビットと、非対象ビット（インヒビット・ビット、以下、“インヒビットセル”と呼ぶ）とのセンスデータが反転している場合を示す。

既にリセットされているビット（消去対象のメモリセルＭＣ）の場合、センスビット線ＳＢＬが“Ｈ”の状態が、センスラッチ回路７１の保持データとなる（図１３（Ｏ１））。
一方、ワード線が開かないためＳＢＬ対がセット状態のまま維持されているインヒビットセル（消去の非対象セル）の場合、センスビット線ＳＢＬの“Ｌ”状態が、センスラッチ回路７１の保持データとなる（図１３（Ｏ２））。

既にリセットされているメモリセルＭＣに不要なリセットパルスを印加しないために、この初期読み出し動作をさせている。

次に、時間Ｔ３にて信号ＬＡＴＣＨのパルスを印加し、ヴェリファイを１度でもパスしたかどうかの情報をヴェリファイパスラッチ７４に記憶させる。具体的には、信号ＬＡＴＣＨが時間Ｔ３で“Ｈ”に遷移すると、図１１のインバータＩＮＶＬが起動する。
そのため、既にリセットされている消去対象のメモリセルＭＣを含むカラム回路において、起動されたインバータＩＮＶＬを介してヴェリファイパスラッチ７４の保持データが反転されるとともに、トランスファゲート回路ＴＧ１がオフする。一方、ＳＢＬ対がセット状態のままのインヒビットセルを含むカラム回路では、ＳＢＬ電位がＶｄｄレベルであるため（図１３（Ｏ２））、ヴェリファイパスラッチ７４のリセット状態に変化はなくトランスファゲート回路ＴＧ１もオンしたままとなる。

ここまではリセット動作前の初期読み出し動作である。

次に、時間Ｔ４にて信号ＢＬＤＥの正パルス（以下、ＢＬＤＥパルスとも言う）を印加する。このＢＬＤＥパルスが、リセット（消去）の直接的な開始を指示するリセットパルスである。これにより、図１１のリセットドライバ７５Ｂが起動する。
このリセットパルスの印加に応じて、ビット線ＢＬ（第１の配線）とプレートＰＬＴ（第２の配線）間に実質的に印加されるパルスが、本発明の“消去パルス”に相当する。

信号ＢＬＤＥが“Ｈ”の期間は、メモリセルＭＣにリセット直流電流を印加している期間である。
センスビット線ＳＢＬが“Ｈ”をセンスラッチ回路７１により保持している場合（図１３（Ｏ２）のインヒビットセルに対応）は、ＢＬ電位が“Ｌ”状態を保持する。このため、信号ＢＬＤＥによって活性化するセット・リセットドライバ７５は、リセットパルスを印加しない。
センスビット線ＳＢＬが“Ｌ”をセンスラッチ回路７１により保持している場合（図１３（Ｏ１）の消去対象セルに対応）は、セット・リセットドライバ７５がリセットパルスを印加するため、ＢＬ電位が“Ｌ”から“Ｈ”に反転する。

以上のように、ダイレクトヴェリファイ結果からリセット時のＢＬ印加電圧へインヒビット制御をフィードバックする論理がリセットパルス印加後のセンス状態と、インヒビットセルに対するセンス状態とが逆になる。そのため、ヴェリファイを１度でもパスしたかどうかの情報を記憶させるラッチ（ヴェリファイパスラッチ７４）を設けている。

消去対象セルの場合、ＢＬ電位の反転はオン状態のトランスファゲート回路ＴＧ１を介してセンスビット線ＳＢＬに伝達されようとする。しかし、このときは信号ＳＡＥが“Ｈ”であるためＮＭＯＳトランジスタ７３がオフしている。このため、ＢＬ電位のみ上昇し、ＳＢＬ電位は“Ｌ”状態を維持し、また、ヴェリファイパスラッチ７４の保持データは“Ｈ”状態を維持する。

次に、時間Ｔ５にて信号ＢＬＤＥを“Ｌ”とすることで、リセットパルス印加が終わると同時にＢＬチャージ動作（本例ではディスチャージ）が始まる。
同時に、信号ＳＡＥを“Ｌ”とすることで、図１１のＮＭＯＳトランジスタ７３がオンし、ＢＬ電位は共通センスビット線ＣＳＢＬ、センスビット線ＳＢＬと短絡した状態となり、ＢＬ電位が共通センスビット線ＣＳＢＬを介してセンスビット線ＳＢＬにまで転送される。また、センスラッチ回路７１は電源供給がオフされる。
同時に、信号（／ＰＲＥＶ）のパルスが印加されることで消去対象カラムのセンスビット補線（／ＳＢＬ(Ｅ)）は読み出し駆動電圧ＶＲＥＦＶ（ＶＲＶ）にプリチャージされる（図１３（Ｍ２））。

時間Ｔ５を起点にＢＬ電位のメモリセルを介したディスチャージ（電位降下）が見られ、これにより図１３（Ｏ１）に示すようにＳＢＬ電位が低下している。
１回目のリセットパルスの印加、具体的には時間Ｔ４でＢＬＤＥパルスが印加されることによりＢＬ電位がＶｄｄレベルに昇圧されることにより、メモリセルにセル電流が流れ、１回目の消去（リセット動作）が実行される。図１３の例では、この１回目のリセットパルスの印加でＢＬ電位（ＳＢＬ電位）が大きく低下している。

時間Ｔ６にて、信号ＳＡＥを“Ｈ”とすることでセンスラッチ回路７１を動作させる。同時に、共通センスビット線ＣＳＢＬとセンスビット線ＳＢＬを分離する。
センスラッチ回路７１の保持データは、信号ＳＡＥが“Ｈ”の時のＳＢＬ電位と、（／ＳＢＬ）電位で決まる。つまり、ＳＢＬ電位と読み出し駆動電圧ＶＲＥＦＶ（ＶＲＶ）の電位差を増幅することで、センスラッチ回路７１の保持データが決まる。図１３（Ｏ１）の例では、ＢＬ電位の低下とＶＲＶ電圧の設定により、ＳＢＬ電位と（／ＳＢＬ）電位の大小関係が逆転しており、その逆転後の電位差が時間Ｔ６を起点にＶｄｄ振幅の信号にまで増幅されている。１発目のリセットパルスの印加後も、メモリセルに大きな電流が流れてＢＬ電位の電圧降下が大きく発生している。したがって、ＳＢＬ電位と（／ＳＢＬ）電位の大小関係が逆転したことは、１回のリセットパルスの印加では消去が不十分だったことを意味する。

一方、リセット非選択カラムはＢＬ電位が電源電圧Ｖｄｄのままなので、ヴェリファイ成功状態、つまりＢＬＤＥパルスが入ってもインヒビット状態を維持する。

上述したように、図１３では、１発目のリセットパルスでセンスビット線ＳＢＬの電位が、センスビット補線（／ＳＢＬ）の電位より低くなる。このため、センスビット線ＳＢＬの“Ｌ”が、センスラッチ回路７１のデータとなっている。つまり、メモリセルＭＣの抵抗値が低いことが、ヴェリファイが失敗したことを表す。よって、次のＢＬＤＥパルスによって再度、リセットパルスが印加されている。

次に、時間Ｔ７にて信号ＬＡＴＣＨのパルスを、図１１のインバータＩＮＶＬに印加する。このときヴェリファイパスラッチ７４の保持データが反転するか否かは、ヴェリファイ結果に応じて異なる。具体的には、ヴェリファイがフェイル（失敗）の図１３（Ｏ１）の場合、ＳＢＬ電位の“Ｌ”への遷移に伴って、ヴェリファイパスラッチ７４の保持データは“Ｈ”を維持する。また、２つのトランスファゲート回路ＴＧ１も引き続きオン状態を維持する。したがって、２回目以降のリセット動作の開始時点でも１回目のリセット動作前の初期状態が維持される。

一方、後述する２回目のリセット動作のように、ヴェリファイがパスした場合に、ＳＢＬ電位が“Ｈ”となるため、信号ＬＡＴＣＨで制御されるインバータＩＮＶＬを介してヴェリファイパスラッチ７４の保持データが“Ｈ”から“Ｌ”に反転される。詳細は後述するが、そのためトランスファゲート回路ＴＧ１が常にオフして、その後のリセット動作が実行されない、つまり、消去動作がインヒビット状態になる。

時間Ｔ７から所定時間経過した時間Ｔ８以後は、時間Ｔ４から時間Ｔ８までのラッチリセット動作、リセットパルス印加、および、ヴェリファイ読み出し動作が、所定回数繰り返される。図１３では残り３回、合計で４回の同じ動作の繰り返しとなる。

図１３では、２発目のリセットパルス（時間Ｔ８〜Ｔ９のＢＬＤＥパルス）でヴェリファイが成功している。具体的には、時間Ｔ９のディスチャージではＢＬ電位の低下が余り見られない。これは、２発のリセットパルス印加によってメモリセルＭＣが消去とみなせる高抵抗状態に遷移したことを意味する。よって、次の時間Ｔ１０を起点とするヴェリファイ動作によって、センスビット線ＳＢＬの“Ｈ”状態でセンスラッチ回路７１の保持データが確定する。

センスラッチ回路７１が“Ｈ”データで確定すると、時間Ｔ１１の信号ＬＡＴＣＨのパルス印加によってヴェリファイパスラッチ７４の保持データを“Ｈ”から“Ｌ”に反転させる。するとトランスファゲート回路ＴＧ１がオフし、３回以降のＢＬＤＥパルスの印加によるＢＬ電位変化をセンスラッチ回路７１の入力から遮断する（インヒビット状態の設定）。以後、インヒビット状態が持続され、センスラッチ回路７１はパス状態を維持する。

図１３では、４発目のリセットパルス印加後にリセット動作終了している。終了時はリード状態に遷移する。
ＢＬ電位が読み出し駆動電圧ＶＲと等しく、センスビット補線（／ＳＢＬ）が読み出し駆動参照電圧ＶＲＥＦＲの電位にプリチャージされ、非活性にしていた信号ＢＬＩＤが“Ｈ”とする。これにより２つのＭＡＴのビット線ＢＬをプリチャージする。また、ＰＬＴ電位を電源電圧Ｖｄｄに戻す。

以上のリセット（消去）動作では、リセットパルス（ＢＬＤＥパルス）印加後のＢＬ電位をチャージ（本例ではディスチャージ）し、このときのＢＬ電位変化をセンスアンプで読み出している。つまり、読み出しのために特別に、ＢＬ電位設定を行うステップを省略し、ダイレクトでヴェリファイ動作に移行している。この制御は（リセット時における）ダイレクトヴェリファイ動作の制御と呼ばれる。リセットパルス印加とヴェリファイ読み出しが何度も繰り返される場合、この読み出しのためにＢＬ電位設定を行う必要がないことは、消去時間の短縮に多大な効果を及ぼす。

また、リセット（リセットパルスの印加）、チャージまたはディスチャージ、ヴェリファイセンシング、インヒビット制御を１つの消去サイクルとする動作は、複数カラムで並列動作させた場合、カラムごとに独立して実行される。したがって、素子バラツキ等によって消去速度がカラム間で異なる場合でも、消去サイクルを繰り返している間に、消去時間が短いファーストサイドのセルから逐次、インヒビット状態に移行し、結果として、消去後のメモリセルの抵抗分布を狭い範囲に揃えることが可能となる。

なお、本例ではヴェリファイ読み出しを行うＢＬ電位変化は、Ｖｄｄレベルからのディスチャージにより行っている。しかし、これに限らず、ＢＬ電位をローレベルとして、ＢＬ電位のチャージによって生じたＢＬ電位変化をヴェリファイ読み出しで検出してもよい。

本実施の形態に関わるリセット（消去）方法は、以下のステップを含む。

（１）消去パルスの印加ステップ：このステップは、第１の配線（ビット線ＢＬ）と第２の配線（プレートＰＬＴまたはプレート線ＰＬ）との間に消去のためのセル電流を流すステップである。したがって、図１３においては、ＢＬＤＥパルスを印加する時間Ｔ４〜Ｔ５の期間が、このステップの中心をなす。なお、このステップには初期設定を含めてもよい。

（２）ダイレクトヴェリファイの読み出しステップ：このステップは、上記消去込みパルスを印加した状態で第１の配線（ビット線ＢＬ)をハイインピーダンスにし、当該ハイインピーダンス時に記憶素子に流れる電流に基づく第１の配線の電気的変化をセンスするステップである。したがって、図１３においては、時間Ｔ５〜Ｔ７の期間が、このステップに該当する。なお、本実施の形態は電圧センスの例であるが、電流センスでもよい。

（３）インヒビット制御のステップ：このステップは、ダイレクトヴェリファイの読み出し時にセンスアンプのセンスノードの電位を検出し、当該検出の結果に基づいて、次のヴェリファイ読み出しでセンスノードが電気的に変動することの禁止設定を行うステップである。したがって、図１３の時間Ｔ７〜Ｔ８において、信号ＬＡＴＣＨを活性化することにより、読み出し結果のセンス電圧に基づいて図１１のヴェリファイパスラッチ７４を書き換える動作が、このステップに該当する。

本実施の形態では、書き込み（セット）と消去（リセット）では、インヒビット制御のステップの検出タイミングが異なる。つまり、セットでは電圧センスの前に、この制御を行い、リセットでは電圧センスの結果（Ｖｄｄ振幅に開いた電圧）に基づいて、この制御を行う。この検出タイミングは任意である。本発明では、インヒビット制御の検出タイミングに関し、“ダイレクトヴェリファイの読み出し時に”とは、センシング（電源振幅に信号を増幅する）前でも後でもよいことと定義する。

［読み出し動作］
図１４（Ａ）〜（Ｏ２）に、読み出し動作波形図を示す。ここで図１４（Ｏ１）は書き込み状態（低抵抗状態）のメモリセルを表すセットビット（Set Bit）に関し、図１４（Ｏ２）は消去状態（高抵抗状態）のメモリセルを表すリセットビット（Reset Bit）に関する。

図１４に示す読み出し動作期間中、プレートＰＬＴの電位、信号（／ＲＥＳＰ）、信号（／ＰＲＥＶ）、信号ＢＬＩＵ、信号ＬＲＥＳが全てハイレベル固定（ＦｉｘＨ）となっている（図１４（Ｅ）〜（Ｇ１）および図１４（Ｊ））。また、信号ＢＬＤＰ、信号ＢＬＤＥおよび信号ＬＡＴＣＨが全てローレベル固定（ＦｉｘＬ）となっている（図１４（Ｈ１）〜（Ｉ））。このため、図１１における充放電回路７６のうち、書き込みや消去時に用いたＰＭＯＳトランジスタＰ３とＰ４は動作しない。インバータＩＮＶＬ、セットドライバ７５Ａおよびリセットドライバ７５Ｂも動作しない。

信号ＬＲＥＳが“Ｈ”固定なので、ヴェリファイパスラッチ７４は“Ｈ”データ保持状態を読み出し期間中維持し、２つのトランスファゲート回路ＴＧ１もオン状態を維持する。
信号ＢＬＩＤは読み出し期間（Ｔ１〜Ｔ３）に“Ｌ”レベルに落とされるため、図１１に示すメモリセルＭＣを含む上側のＭＡＴが読み出し対象となり、不図示の下側のＭＡＴは非選択となる。

時間Ｔ０以前の読み出し前の期間では、図１４（Ｄ）に示すローアクティブの信号（／ＰＲＥＲ）が“Ｌ”となっている。このため、図１１のＰＭＯＳトランジスタＰ１とＰ２が共にオンしている。このとき信号ＢＬＩ（ＢＬＩＵとＢＬＩＤ）が“Ｈ”であるため、図１１のＮＭＯＳトランジスタ５１がオンしている。
よって、オン状態のＰＭＯＳトランジスタＰ１、共通センスビット線ＣＳＢＬ、オン状態のＮＭＯＳトランジスタ５１を介して、ＢＬ電位は電圧ＶＲにプリチャージされている（図１４（Ｎ））。また、オン状態のトランスファゲート回路ＴＧ１を介して電圧ＶＲがセンスビット補線（／ＳＢＬ）にも伝達されている（図１４（Ｍ１），（Ｏ１），（Ｏ２））。
また、オン状態のトランジスタＰ２を介して、センスビット補線（／ＳＢＬ）は電圧ＶＲＥＦＲ（ＶＲＲ）にプリチャージされている（図１４（Ｍ２），（Ｏ１），（Ｏ２））。

時間Ｔ１にて、信号ＢＬＩＤの“Ｌ”により下側のＭＡＴ（負荷）を切り離し、上側のＭＡＴのデータ読み出しを行う状態を整える。
また、信号（／ＰＲＥＲ）が“Ｈ”の状態に遷移してＰＭＯＳトランジスタＰ１がオフし、これとほぼ同時にワード線ＷＬの電位が“Ｈ”に遷移する。これよりビット線ＢＬのチャージを開始する。
図１４（Ｏ１）のセットビットは低抵抗状態なので電位上昇が見られ、ＳＢＬ対の電位が反転する。一方、図１４（Ｏ２）のリセットビットではＳＢＬ対の電位の大小関係に変化がない。

一定期間、ビット線ＢＬをチャージした後、時間Ｔ１にて信号ＳＡＥが“Ｈ”となりセンス動作が開始される。これにより、センスラッチ回路７１のデータが確定する。
センスラッチ回路７１のデータは、時間Ｔ２にてカラム選択線ＣＳＬにパルスを印加することにより電源電圧Ｖｄｄにプリチャージされたローカル入出力線対（ＬＩＯ,／ＬＩＯ）へ転送される。

この状態は、ＤＲＡＭでいうアクティブ状態であり、センスラッチ回路７１に格納したデータを、順次カラム選択線ＣＳＬの立ち上げに対応して高速にアクセスすることが可能となる。
最後に、時間Ｔ３にてビット線ＢＬを再度プリチャージすることで、読み出し動作は終了する。

＜２．第２の実施の形態＞
図１５に、第２の実施の形態の概念図を示す。
第１の実施の形態との違いは、リセットヴェリファイ結果に応じて行うリセットパルスインヒビット制御はセンスアンプ部分で実施しない点である。
本実施の形態では、リセットパルス印加後のヴェリファイはダイナミックヴェリファイ動作によって実施してセンスラッチ回路７１に格納するが、そのデータを一度ローカル入出力線対（ＬＩＯ,／ＬＩＯ）経由で別のロジック回路ブロックに転送する。

図１５に示すカラム回路は、図１０に示す回路と比較すると、セット・リセットドライバ７５に代えて、セットドライバ７５Ａが設けられている。また、図１０のインバータＩＮＶＬおよびヴェリファイパスラッチ７４が、図１５では省略されている。

図１５のようにカラム回路を簡略化する代わりに設けられるロジック回路ブロックは、例えば図５に示す構成において、書き込み・消去ドライバ１０およびメインアンプ１３と、Ｉ／Ｏバッファ９との間に設けるとよい。ロジック回路ブロックの制御信号は制御回路１１から直接受けてもよいし、ＣＳＷドライバ６のデコード結果に基づくものでもよい。
このロジック回路ブロックは、本発明の“第２制御部”に該当する。また、第１実施の形態におけるセット・リセットドライバ７５（７５Ａ,７５Ｂ）および２つのトランスファゲート回路ＴＧ１が、本発明の“インヒビット制御部”に該当する。さらに、当該第２の実施の形態におけるセットドライバ７５Ａを含む構成が本発明の“第１制御部”の例に該当する。

より詳細な動作について、説明する。
図１６に、具体的な回路構成図を示す。また、図１７に、セット（図面ではProgramとも記述）の動作波形図を示す。
図１６に示すカラム回路では、セットドライバ７５Ａを有することは図１１と共通する。図１６に示すカラム回路はリセットドライバ７５Ｂ（図１１参照）が省略され、代わりに、ダミー負荷ＤＬが設けられている。ダミー負荷ＤＬは、セットドライバ７５Ａが接続されていることにより増加しているセンスビット補線（／ＳＢＬ）の負荷に対し、センスビット線ＳＢＬの負荷を等化させるための負荷調整素子である。
図１１のインバータＩＮＶとヴェリファイパスラッチ７４が、図１６では省略されている点を除くと、他の構成は両図で同様なものとなっている。

セット動作波形は図１７に示すとおりで第１の実施の形態とほぼ同様であるため説明は省く。ただし、カラム回路構成の簡略化の結果、図１７に示す動作波形図では、図１２に示す信号ＢＬＤＰと信号ＢＬＤＥが１つの信号ＢＬＤとなっている。また、対応する回路が省略されているため、当然ならが信号ＬＡＴＣＨと信号ＬＲＥＳは図１７の波形図に存在しない。

図１８に、リセット動作波形図を示す。図１８の波形図においても、図１３に示す信号ＢＬＤＰと信号ＢＬＤＥが１つの信号ＢＬＤとなっている。また、対応する回路が省略されているため、当然ならが信号ＬＡＴＣＨと信号ＬＲＥＳは図１８の波形図に存在しない。

図１３の動作波形図では、消去サイクル中の最後のステップがラッチセット（Latch Set）と呼ばれ、信号ＬＡＴＣＨのパルスを印加する期間である。１つのパルスショットで前回のヴェリファイ結果を保持する動作を行うことができたのは、図１１に示す回路がヴェリファイパスラッチ７４とその入力制御のためのインバータＩＮＶＬを内蔵しているためである。

しかし、第２の実施の形態では、この動作をメモリセルアレイの外部で行うため、ラッチ出力（Latch Out）、バッファ制御（Buffer Control）、ラッチ入力（Latch In）という３ステップ動作が必要となる。この制御の特徴は、ヴェリファイ失敗の場合、バッファ制御でセンスラッチ回路７１の保持データを読み出した後に外部反転していることにある。
図１８の動作波形図では、３ステップのラッチセット動作を含む消去サイクルを３サイクル繰り返している場合を示す。ただし、最後の消去サイクルではラッチ入力は不要なため省略している。

このように、第２の実施の形態では、第１の実施の形態で説明したヴェリファイを１度でもパスしたかどうかの情報を記憶させるラッチ（ヴェリファイパスラッチ７４、図１０および図１１参照）がない。そのため、センスラッチ回路７１の確定データをカラム選択線ＣＳＬにパルスを印加することでローカル入出力線ＬＩＯへ転送している。転送されたデータは、図には記述していないがロジック回路ブロックへ転送され、期待値との演算処理を実施し、インヒビット制御がされる。
つまり、次のリセットパルスを印加するか、しないの制御をするためにセンスラッチ回路７１を書き換える。

それ以外の動作はほぼ第１の実施の形態と同じであるため、説明は省略する。

図１９に、読み出し動作の波形図を示す。図１９の波形図においても、図１４に示す信号ＢＬＤＰと信号ＢＬＤＥが１つの信号ＢＬＤとなっている。また、対応する回路が省略されているため、当然ならが信号ＬＡＴＣＨと信号ＬＲＥＳは図１９の波形図に存在しない。
読み出し動作自体は第１の実施の形態とほぼ同様であるため説明は省略する。

次に、センスラッチ回路構成とＳＡ配置に関する変形例を説明する。

＜３．変形例１＞
変形例１は、センスラッチ回路７１の他の構成に関する。
図２０に、変形例１に対応したカラム回路構成図を示す。
図１１では、クロスカップル・ラッチ型（いわゆるフリップフロップ型）のセンスラッチ回路７１をカラム回路構成ごとに有していた。
これに対し、図２０に示す構成では、センスラッチ回路７１に代えて異なる構成のセンスラッチ回路７１Ａを有する。センスラッチ回路７１Ａは、ＮＭＯＳトランジスタ２２がＰＭＯＳトランジスタ２１とともに他のインバータの出力にクロス結合しないで、単に、センスビット線ＳＢＬまたはセンスビット補線（／ＳＢＬ）に接続されている。このタイプのセンスラッチ回路７１Ａは、ＳＢＬ電位、／ＳＢＬ電位をＭＯＳゲートで受けてラッチデータが確定される。

図示を省略するが、このセンスアンプの変形は、第２の実施の形態でも同様に適用できる。

＜４．変形例２＞
変形例２ではセンスアンプ７の配置を２例示す。
図２１では、１つのマット（メモリサブアレイＭＳＡ）の複数のビット線ＢＬを交互に上下のセンスアンプ７群で振り分けて制御する。
図２２では、ＮＭＯＳトランジスタ５１を、２系統に分けて選択を制御する。

以上の変形例以外でも、例えば、電圧ドライバをインバータでなくバッファ構成として、センスラッチ回路７１のセンスノードと参照ノードへの接続関係を、セットドライバ７５Ａとリセットドライバ７５Ｂで入れ替えることも可能である。
ヴェリファイパスラッチ７４の構成は、データを保持する回路構成であれば種々変更が可能である。また、ＭＡＴ選択しない構成も採用可能である。

以上の本発明の実施の形態では、セット（例えば書き込み）時、あるいは、リセット（例えば消去）時に、セットまたはリセットで用いたＢＬ電位を、ヴェリファイ読み出しのプリチャージ電位としてシームレスにヴェリファイ動作を行う（ダイレクトヴェリファイ動作）。そのため、待機時間が省略できる。１つの待機時間は短いが、セットと待機、リセットと待機が何サイクルも繰り返されるシーケンスで待機時間がないことは極めて高速性向上に有益である。

第１の実施の形態では、そのときヴェリファイ読み出し結果をセンスアンプ７内でラッチし、その結果で、たとえば消去となる向きに電流が流れないようにインヒビット制御する。具体的には、センスラッチ回路７１をビット線ＢＬ側から切り離す。これにより、確実にインヒビット制御が行える。また、簡単なラッチ回路とスイッチの追加で済むため、エリアペナルティも小さい。
一方、第２の実施の形態のように、小さなエリアペナルティでも面積的な制限が厳しいような場合、インヒビット制御がカラム回路構成内で完結されないが、ラッチに代わる部分のみカラム回路構成の外で論理反転により対処することもできる。

１…メモリセルアレイ、４…ロウデコーダ、４Ａ…ＷＬドライバユニット、７…センスアンプ部、８…カラムスイッチ、１０…書き込み・消去ドライバ、１１…制御回路、１２…プレートドライバ、７１…センスラッチ回路、７４…ヴェリファイパスラッチ、７５…セット・リセットドライバ、７５Ａ…セットドライバ、７５Ｂ…リセットドライバ、５１…ＮＭＯＳトランジスタ、１０１…下部電極、１０２…絶縁体膜、１０３…導体膜、Ｒcell…可変セル抵抗、ＭＣ…メモリセル、ＢＬ…ビット線、ＣＢＬ…共通ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＡＴ…アクセストランジスタ

Claims (15)

1. 第１および第２の配線と、
   印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが前記第１および第２の配線間に直列に接続されているメモリセルと、
   前記メモリセルのデータの書き込みまたは消去時に、前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを前記第１および第２の配線間に印加し、前記第１および第２の配線間に前記メモリセルを介してセル電流を流すことによりダイレクトヴェリファイ動作を制御する駆動制御部と、
   前記ダイレクトヴェリファイ動作の制御によって前記第１の配線で生じた電位変化をセンスするセンスアンプと、
   前記センスアンプのセンスノードの電位に基づいて、次のセンス時に前記センスアンプのセンスノードが電気的に変動することを禁止するか否かを制御するインヒビット制御部と、
   を有する抵抗変化型メモリデバイス。
2. 前記インヒビット制御部は、
   前記センスアンプのセンスノードに接続され、前記電圧センスの結果で前記データ記憶状態の遷移が十分、不十分の２値情報を保持するラッチ回路と、
   前記ラッチ回路が保持する２値情報に応じて、前記センスアンプのセンスノードと前記第１の配線との接続と遮断を制御するスイッチと、
   を含む請求項１に記載の抵抗変化型メモリデバイス。
3. 前記センスアンプは、通常の読み出し動作とヴェリファイ読み出し動作で共用され、
   前記インヒビット制御部は、前記センスアンプのセンスノードと前記ラッチ回路との間に接続され、ヴェリファイ読み出し時に前記センスノードの保持電圧に応じて前記ラッチ回路の保持情報を書き換えることが可能に動作し、通常の読み出し時に前記スイッチのオン状態維持に対応する前記ラッチ回路の保持情報の書き換えを禁止するラッチ入力制御部を含む
   請求項１に記載の抵抗変化型メモリデバイス。
4. 前記ラッチ回路は、前記スイッチをオン状態に初期設定する情報に当該ラッチ回路の保持情報をリセとするリセット部を有する
   請求項３に記載の抵抗変化型メモリデバイス。
5. 前記駆動制御部は、
   前記センスアンプに近接して配置され、センスアンプのセンスノードの電圧を反転増幅して、増幅後の電圧を、前記書き込みまたは消去パルスの電圧として前記第１の配線へ印加する電圧ドライバを有する
   請求項２に記載の抵抗変化型メモリデバイス。
6. 前記インヒビット制御部は、
   前記センスアンプと近接配置され、前記セル電流を再度流すための追加の書き込みまたは消去パルスの印加を、前記センスアンプの増幅後の保持電圧に基づいて行う第１制御部と、
   前記センスアンプの保持電圧を出力させて反転後にセンスアンプ側に戻し、前記第１制御部を介した前記追加の書き込みまたは消去パルスの印加を規制することにより、前記センスアンプのセンスノードの電気的変動を禁止する第２制御部と、
   を含む請求項１に記載の抵抗変化型メモリデバイス。
7. 前記第１制御部は、前記センスアンプに近接配置され、センスアンプのセンスノードの電圧を反転増幅して、増幅後の電圧を、前記書き込みまたは消去パルスの電圧として前記第１の配線へ印加する電圧ドライバである
   請求項６に記載の抵抗変化型メモリデバイス。
8. 前記センスアンプは、前記セル電流によって変動した前記第１の配線の電圧をフリップフロップによりラッチして増幅する構成を含む
   請求項１に記載の抵抗変化型メモリデバイス。
9. 前記センスアンプは、前記セル電流によって変動した前記第１の配線の電圧をＮＭＯＳ型またはＰＭＯＳ型のトランジスタゲートで受けて、受けた電圧をセンスして増幅する構成を含む
   請求項１に記載の抵抗変化型メモリデバイス。
10. 前記センスアンプは、センスノードの電位を増幅する際に、当該センスノードを前記１の配線から切り離す配線アイソレーションスイッチを含む
    請求項１に記載の抵抗変化型メモリデバイス。
11. 前記配線アイソレーションスイッチは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したトランスファゲート回路から形成されている
    請求項１０に記載の抵抗変化型メモリデバイス。
12. 前記メモリセルが複数、マトリクス配置され、
    複数の前記第１の配線と複数の前記第２の配線によって、複数のメモリセルがマトリクス駆動可能に接続され、
    前記センスアンプは、数カラムに１つ配置され、
    前記マトリクス配置された複数のメモリセルから形成されたメモリアレイにおいて、メモリセルの列方向の並びを１カラムとしたときに、前記センスアンプが数カラムごとに配置され、
    当該数カラムごとに、前記駆動制御部および前記インヒビット制御部が配置されている
    請求項２に記載の抵抗変化型メモリデバイス。
13. 前記メモリセルが複数、マトリクス配置され、
    複数の前記第１の配線と複数の前記第２の配線によって、複数のメモリセルがマトリクス駆動可能に接続され、
    前記センスアンプは、数カラムに１つ配置され、
    前記マトリクス配置された複数のメモリセルから形成されたメモリアレイにおいて、メモリセルの列方向の並びを１カラムとしたときに、前記センスアンプが数カラムごとに配置され、
    当該数カラムごとに、前記駆動制御部および前記第１制御部が配置されている
    請求項６に記載の抵抗変化型メモリデバイス。
14. 前記記憶素子は、２つの電極を有し、前記２つの電極間に、絶縁体からなる記憶層と、Ｃｕ,Ａｇ,Ｚｎのうちの少なくとも一つと、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つとを含むイオン供給層と、が積層された積層体を含む
    請求項１に記載の抵抗変化型メモリデバイス。
15. 印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子を有する抵抗変化型メモリデバイスに対し、前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを印加するステップと、
    前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを前記記憶素子に印加した状態で前記第１の配線をハイインピーダンスにし、当該ハイインピーダンス時に前記記憶素子に流れる電流に基づく第１の配線の電気的変化をセンスアンプによりセンスするダイレクトヴェリファイの読み出しステップと、
    前記ダイレクトヴェリファイの読み出し時に前記センスアンプのセンスノードの電位を検出し、当該検出の結果に基づいて、次のヴェリファイ読み出しで前記センスノードが電気的に変動することの禁止設定を行うインヒビット制御のステップと、
    を含む抵抗変化型メモリデバイスの動作方法。

Images