KR101730652B1 - 메모리 디바이스 및 그 동작 방법 - Google Patents

메모리 디바이스 및 그 동작 방법 Download PDF

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츠네노리 시이모토
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 발명의 메모리 디바이스는, 제 1 및 제 2의 배선과, 데이터 기억 상태를 기록하는 저항 변화형 기억 소자와 상기 제 1 및 제 2의 배선 사이에서 상기 저항 변화형 기억 소자에 직렬로 접속된 액세스 트랜지스터를 포함하는 메모리 셀과, 데이터 기록 동작 또는 데이터 소거 동작시에 각각 상기 제 1 및 제 2의 배선 사이에 기록 펄스 또는 소거 펄스를 인가하고, 상기 메모리 셀을 통해 상기 제 1 및 제 2의 배선 사이에 셀 전류를 흘림에 의해 다이렉트 검증 부동작을 연속하여 수행하는 구동 제어부와, 상기 다이렉트 검증 부동작에 상기 구동 제어를 행함으로써 수행된 제어에 따라 상기 제 1의 배선에서 발생하는 전위 변화를 센스하는 센스 앰프와, 센스시에 상기 센스 노드에 나타나는 전위에 의거하여 다음 센스시에 상기 센스 앰프의 센스 노드가 전기적으로 변동하는 것을 금지하는지 여부를 판정하는 인히비트 제어부를 포함한다.

Description

메모리 디바이스 및 그 동작 방법{MEMORY DEVICE AND OPERATION METHOD OF THE SAME}
본 발명은, 인가 전압에 응하여 저항치가 변화하는 기억 소자와 액세스 트랜지스터를 직렬 접속시켜서 각 메모리 셀이 형성되어 있는 저항 변화형 메모리 디바이스(varaible-resistanc storage element) 및 그 동작 방법에 관한 것이다.
도전성 이온을 절연막에 주입하고, 또는, 절연막으로부터 빼냄에 의해 저항치가 변화하는 기억 소자를 메모리 셀마다 갖는 저항 변화형 메모리 디바이스가 알려져 있다. 이 메모리 디바이스에 대한 더 많은 정보는 K. Aratani 등에 의한 『"A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007, pp.783-786』를 참조하라.
저항 변화형 기억 소자는, 2개의 전극 사이에 도전성 이온 공급층과 절연막을 형성한 적층 구조를 갖는다.
메모리 셀은, 저항 변화형 기억 소자와 액세스 트랜지스터를, 액티브 매트릭스 구동 가능한 제 1 및 제 2 공통선 사이에 직렬 접속시켜서 구성되어 있다. 이와 같은 메모리 셀은, 하나의 트랜지스터(T)와 하나의 가변 저항(R)을 갖기 때문에 1T1R형의 메모리 셀이라고 불린다.
또한, 1T1R형 메모리 셀을 갖는 메모리 디바이스는, ReRAM이라고 불린다.
ReRAM에서는, 저항 변화형 기억 소자에 데이터가 기억되어 있는 상태 또는 저항 변화형 기억 소자로부터 데이터가 소거되어 있는 상태를 나타내기 위해, 저항 변화형 기억 소자의 저항이 사용된다. 즉, 저항 변화형 기억 소자의 저항은 저항 변화형 기억 소자에 기억된 데이터의 값을 나타낸다. 저항 변화형 기억 소자에 데이터를 저장하는 데이터 기록 동작과 저항 변화형 기억 소자로부터 데이터를 소거하는 데이터 소거 동작은 수 나노초 정도의 작은 폭을 갖는 펄스를 저항 변화형 기억 소자에 인가함으로써 수행될 수 있다. 그 때문에, ReRAM은, 랜덤 액세스 메모리(RAM) 수준으로 고속 동작이 가능한 불휘발성 메모리(NVM; Nov-Volatile Memory))로서 주목을 받고 있다.
그러나, 현행의 FG(Floating Gate)_NAND형의 NVM인 플래시 메모리를 ReRAM이 대신하기 위해서는, 몇몇 과제를 극복해야 한다. 몇몇 과제는 고속 검증 부동작(verify sub-operation) 및 고속 인히비트(inhibit) 제어에 대한 요구이며 이들은 하기에 설명되는 바와 같이 데이터 기록 및 데이터 소거 동작에서 수행되어야 한다. 본원 명세서에서, 데이터 기록 동작과 데이터 소거 동작을 서로 구분할 필요가 없는 경우에는, 데이터 기록 동작 및 데이터 소거 동작 둘 다를 이들에 대한 일반적인 기술 용어인 데이터 업데이트 동작이라 칭한다.
데이터 업데이트 동작에서, 검증 부동작은 데이터 천이 부동작(data transition sub-operation) 이후에 수행된다. 데이터 천이 부동작은, 저항 변화형 기억 소자에 기억되어 있는 데이터를 업데이트 하기 위해 저항 변화형 기억 소자에 업데이트(즉, 기록 또는 소거) 펄스를 인가하는 것에 의해 검증 부동작 이전에 수행된다. 한편, 검증 부동작은, 저항 변화형 기억 소자에 업데이트 펄스를 인가하는 것에 의해 업데이트로서 기능하는 데이터가 저항 변화형 기억 소자에 올바르게 기억되어 있는지의 여부를 판정하기 위해 수행된다.
인히비트 제어는, 데이터 업데이트 동작이 올바르게 수행되었음을 보증하기 위해, 즉, 데이터 업데이트 동작이 데이터 업데이트 동작의 결과로서 잘못된 데이터가 기억되는 것을 방지하기(인히비트하기) 위해, 검증 동작 직후에 수행된다. 즉, 인히비트 제어는, 데이터 천이 부동작을 복수회 연속적으로 반복하는 것에 의해 저항 변화형 기억 소자에 기억되는 데이터를 점차적으로 업데이트(즉, 기록 또는 소거)하기 위해 수행되는 데이터 업데이트 동작에서 메모리 셀의 저항 변화형 기억 소자에 업데이트로서 원치않는 데이터가 전송되는 것을 방지하기 위해 수행되는 제어이다. 구체적으로는, 검증 부동작에서 생성되는 판정 결과가, 업데이트로서 기능하는 데이터가 저항 변화형 기억 소자에 올바르게 전송되었다는 것을 나타내면, 인히비트 제어는, 저항 가변형 기억 소자에 추가 업데이트 펄스가 인가되는 것을 방지하고 데이터 업데이트 동작의 일부로서 다른 데이터 천이 부동작이 수행되는 것을 방지하기 위해 수행되는 제어이다.
상기 상술된 제어는 다수의 NVMs에 의해 채택되는 방법이다.
상기 설명으로부터 명확한 바와 같이, 데이터 업데이트 동작은 데이터 천이 부동작, 검증 부동작 및 인히비트 제어를 포함한다. 기술 용어인 "검증 부동작"은, 본원 명세서에서, 데이터 천이 부동작 이후에 수행되는 데이터 판독 부동작을 통상의 데이터 판독 동작과 구별하기 위해 데이터 천이 부동작 이후에 수행되는 데이터 판독 동작을 의미하기 위해 사용된다.
다른 NVMs와 마찬가지로, 저항 변화형 기억 소자로부터 데이터를 판독하는 데이터 판독 동작에서 흐르는 전류의 방향은 데이터 업데이트(즉, 기록 또는 소거) 동작에서 흐르는 전류의 방향과 동일하다. 한편, 교란(disturbanc)은 데이터 판독 동작 동안 저항 변화형 기억 소자에 기억된 데이터를 잘못 업데이트하는 것에 의해 야기되는 장애이다. 따라서, 데이터 판독 동작에서 교란이 발생하는 것을 방지하기 위해, 저항 변화형 기억 소자에 낮은 전압을 인가하는 것에 의해 ReRAM에 채용되는 메모리 셀의 저항 변화형 기억 소자로부터 데이터 판독 동작에서 데이터를 판독할 필요가 있다. 즉, 일반적으로, 데이터 업데이트 동작의 인히비트 제어는, 저항 변화형 기억 소자에 인가되는 전압을 데이터 판독 동작에서 사용되는 것과는 다른 크기로 변경하는 것에 의해 수행된다.
저항 변화형 기억 소자에 인가되는 전압을 변경하는 것에 의해 수행되는 인히비트 제어에 앞서는 검증 부동작을 수행하는 방법이 개시되어 있다. 이 방법에 따르면, 비트선(BL)에 인가되는 전위(즉, 비트선(BL)에 나타나는 전위)는, 검증 부동작에 최적인 BL(비트선) 전압을 비트선(BL)에 다시 인가하기 위해 업데이트 펄스의 인가 후에 한번 초기화된다. 이 방법에 대한 더 상세한 정보에 대해서는, 일본 특개평5-144277호(이하, 특허문헌1)를 참조하라.
즉, 검증 부동작을 수행하기 위해, 비트선(BL)에 나타나는 전위는 초기화되어, NVRAM의 저항 변화형 기억 소자에 인가되는 전압을, 데이터 업데이트 동작을 위한 업데이트 펄스의 크기에서 검증 부동작에 최적인 크기로 변경한다.
또한, 특허문헌1에 따르면, 검증 부동작과 인히비트 제어는 각 칼럼(또는 각 센스 앰프)에 대해 서로 독립적으로 수행된다. 따라서, 상기 방법은 병렬 동작에 적합하다.
업데이트 펄스의 인가 후에 비트선(BL)에 남아 있는 잔여 전하가 메모리 셀을 통해 방전되고 방전 프로세스의 결과로서 전압 변화가 검출되는 방법이 개시되어 있다. 이 방법에 대한 상세는, 일본 특개 2007-133930호(이하, 특허문헌2)를 참조하라.
특허문헌2에 개시된 방법에 따르면, 검증 부동작은, 상대적으로 높은 전압의 업데이트 펄스의 인가 이후 대기 시간의 경과 없이 수행된다. 즉, 검증 부동작은, 판독 교란을 야기할 수도 있는 상대적으로 높은 전압을 메모리 셀의 저항 변화형 기억 소자에 인가하는 것에 의해 수행된다.
그러나, 이러한 높은 전압이 검증 부동작에서만 메모리 셀에 인가되고 교란 스트레스와 업데이트 스트레스는 일치한다. 따라서, 어떠한 문제도 발생하지 않는다.
또한, 검증 부동작이 업데이트 펄스의 인가 이후 대기 시간의 경과 없이 수행되기 때문에, 검증 부동작은 짧은 시간 주기로 완료될 수 있다.
또한, 검증 부동작에서 비트선(BL)을 전기적으로 프리차지하기 위한 전압은 높고, S/N(신호대노이즈)비는 높은 값으로 유지될 수 있다. 따라서, 검증 부동작의 안정성이 양호하다.
특허문헌1에 개시된 방법에 따르면, 검증 부동작이 업데이트 펄스의 인가 이후 대기 시간의 경화 이후 수행되기 때문에, 상기 방법은 고속 응용에는 적합하지 않다.
특허문헌2에 개시된 방법에 따르면, 대기 시간에 의한 동작 속도 감소를 방지할 수 있다.
그러나, 특허문헌2는, 검증 부동작에 의해 생성되는 판정 결과에 따른 다음 번 추가 업데이트 펄스 인가에 대한 기술을 설명하고 있지 않다. 즉, 검증 부동작에 의해 생성되는 판정 결과에 따라 고속이며 높은 동작 신뢰도로 인히비트 제어를 확실하게 수행할 수 있는 명확한 제어 방법이나 상기 방법을 구현하는 구성에 대해서 전혀 개시하고 있지 않다.
본 발명의 발명가는 검증 부동작에 의해 생성되는 판정 결과에 따라 높은 신뢰도와 고속으로 인히비트 제어를 수행할 수 있는 회로를 포함하는 메모리 디바이스를 개발하였다.
본 발명의 실시의 형태에 의해 제공되는 메모리 디바이스는 제 1 및 제 2의 배선과, 메모리 셀과, 구동 제어부와, 센스 앰프 및 인히비트 제어부를 포함한다.
상기 메모리 셀 각각에서, 데이터 기억 상태를 기록하는 저항 변화형 기억 소자는 상기 제 1 및 제 2의 배선 사이에서 액세스 트랜지스터에 직렬로 접속된다.
상기 구동 제어부 각각은 데이터 기록 동작 또는 데이터 소거 동작시에 각각 상기 제 1 및 제 2의 배선 사이에 기록 펄스 또는 소거 펄스를 인가하고, 상기 메모리 셀을 통해 상기 제 1 및 제 2의 배선 사이에 셀 전류를 흘림에 의해 다이렉트 검증 부동작을 연속하여 수행한다.
즉, 구동 제어부는 제 1 및 제 2의 배선 사이에 인가되는 기록(또는 소거) 펄스의 전압을 제어하는 것에 의해 두 방향 중 어느 한 방향으로 데이터 기억 상태의 천이를 가능하게 한다.
또한, 구동 제어부는 제 1의 배선 상의 전압 상태를, 데이터 기억 상태의 천이를 가능하게 하는 크기를 갖는 전압이 제 1의 배선에 인가되는 상태에서 제 1의 배선이 연속적으로 고임피던스를 갖는 통상의 고임피던스 상태로 변경한다. 이렇게 하여, 고정된 기간 동안 메모리 셀을 통해 전하가 방전되거나 또는 상기 상술된 전압이 제 1의 배선에 인가되는 상태에서 제 1의 배선에 반대 극성을 갖는 전하가 충전될 수 있다.
상기 센스 앰프 각각은 후술될 다이렉트 검증 부동작 이후 제어부를 구동함으로써 수행되는 제어에 따라 제 1의 배선에서 발생하는 전위 변화를 센스한다.
상기 인히비트 제어부 각각은 현재의 센스시에 센스 노드에 나타나는 전위에 의거하여 다음 센스시에 센스 앰프의 센스 노드가 전기적으로 변동하는 것을 금지하는지의 여부를 판정한다.
상기 상술된 구성에 따르면, 데이터를 업데이트(즉, 기록 또는 소거)하는 동작에서 사용되는 전압을 제 1의 배선에 그대로 계속 인가하는 것에 의해, 데이터를 직접적으로 검증하기 위해 데이터를 판독하는 검증 부동작을 수행할 수 있다. 이러한 검증 부동작을 다이렉트 부동작이라 칭한다.
또한, 상술된 바와 같이, 인히비트 제어부는, 다이렉트 검증 부동작에서 생성된 판정 결과에 따라, 즉,다이렉트 검증 부동작에 의한 전위로서 현재의 센스시에 센스 노드에서 나타나는 전위에 따라, 다음의 센스시에 센스 앰프의 센스 노드가 전기적으로 변동하는 것을 금지하는지의 여부를 판정한다. 따라서, 다이렉트 검증 부동작에서 생성된 판정의 패스(또는 성공) 결과 이후에 추가 업데이트(즉, 기록 또는 소거) 펄스가 인가되더라도, 센스 앰프의 센스 노드에서 원치않는 데이터 변동으로서 나타나게 되는 오동작이 발생하지 않는다.
제 1 및 제 2 배선 사이에 형성된 저항 변화형 기억 소자를 포함하는 본 발명의 다른 실시의 형태에 의한 메모리 디바이스의 동작 방법은:
(1): 제 1 및 제 2의 배선을 통해 저항 변화형 기억 소자에 기록 또는 소거 펄스를 인가하는 단계와,
(2): 저항 변화형 기억 소자에 인가되는 기록 또는 소거 펄스에 의해 제 1의 배선을 고임피던스 상태로 두고, 데이터 업데이트 동작의 일부로서 수행되는 다이렉트 검증 부동작에서 판정 결과를 생성하기 위해 저항 변화형 기억 소자를 통해 흐르는 전류로 인해 제 1의 배선에서 나타나는 전기적 변동을 센스하도록 센스 앰프를 구동하는 단계,
(3): 검출 결과를 생성하기 위해 다이렉트 검증 부동작의 판독시에 센스 앰프의 센스 노드에서 나타나는 전위를 검출하고, 검출 결과에 기초하여 다음 번 다이렉트 검증 부동작의 판독시에 센스 노드가 전기적으로 변동하는 것을 방지하는 상태를 설정하는 단계를 포함한다.
본 발명의 실시의 형태에 따르면, 다이렉트 검증 부동작에서 생성되는 판정 결과에 따라 고속이며 신뢰도가 높은 인히비트 제어를 실행할 수 있는 메모리 디바이스를 제공할 수 있다.
또한, 본 발명의 다른 실시의 형태에 따르면, 다이렉트 검증 부동작에서 생성되는 판정 결과에 따라 고속이며 신뢰도가 높은 인히비트 제어를 실행할 수 있는 회로를 포함하는 메모리 디바이스를 동작시키는 방법을 제공할 수 있다.
도 1의 A 및 B는 메모리 셀을 포함하는 메모리 디바이스를 구현하는 제 1 및 제 2의 실시의 형태 및 변형예에 공통된 메모리 셀의 등가 회로도.
도 2는 메모리 디바이스에 포함된 인접하는 2개의 메모리 셀의 단면을 도시하는 도면.
도 3의 A 및 B는 메모리 셀에 채용되는 저항 변화형 기억 소자로서 기능하는 가변 셀 저항의 단면과 저항 변화형 기억 소자의 동작을 각각 도시하는 도면.
도 4는 저항 변화형 기억 소자를 통해 흐르는 기록 전류에 대한 저항 변화형 기록 소자의 셀 저항의 의존성을 나타내는 그래프.
도 5는 제 1 및 제 2의 실시의 형태에 따른 메모리 디바이스의 IC칩의 구성을 도시하는 블록도.
도 6은 메모리 디바이스에서 사용되는 통상의 X 실렉터의 회로를 도시하는 회로도.
도 7은 메모리 디바이스에서 사용되는 통상의 Y 실렉터의 회로를 도시하는 회로도.
도 8은 메모리 디바이스에서 채용되는 WL 드라이버의 두 인접 유닛을 도시하는 회로도.
도 9는 메모리 디바이스에서 채용되는 CSW 드라이버의 두 인접 유닛을 도시하는 회로도.
도 10은 제 1의 실시의 형태에 따른 메모리 디바이스에서 채용되는 칼럼 회로의 구성을 도시하는 개념도.
도 11은 제 1의 실시의 형태에 다른 메모리 디바이스에서 채용되는 칼럼 회로의 구성을 도시하는 회로도.
도 12의 (A) 내지 (O2)는 제 1의 실시의 형태에 따라 수행되는 데이터 세트 동작에서 사용되는 신호의 타이밍 차트를 각각 나타내는 파형을 도시하는 타이밍도.
도 13의 (A) 내지 (O2)는 제 1의 실시의 형태에 따라 수행되는 데이터 리셋 동작에서 사용되는 신호의 타이밍 차트를 각각 나타내는 파형을 도시하는 타이밍도.
도 14의 (A) 내지 (02)는 제 1의 실시의 형태에 따라 수행되는 데이터 판독 동작에서 사용되는 신호의 타이밍 차트를 각각 나타내는 파형을 도시하는 타이밍도.
도 15는 제 2의 실시의 형태에 따른 메모리 디바이스에서 채용되는 칼럼 회로의 구성을 도시하는 개념도.
도 16은 제 2의 실시의 형태에 다른 메모리 디바이스에서 채용되는 칼럼 회로의 구성을 도시하는 회로도.
도 17의 (A) 내지 (M2)는 제 2의 실시의 형태에 따라 수행되는 데이터 세트 동작에서 사용되는 신호의 타이밍 차트를 각각 나타내는 파형을 도시하는 타이밍도.
도 18의 (A) 내지 (M2)는 제 2의 실시의 형태에 따라 수행되는 데이터 리셋 동작에서 사용되는 신호의 타이밍 차트를 각각 나타내는 파형을 도시하는 타이밍도.
도 19의 (A) 내지 (M2)는 제 2의 실시의 형태에 따라 수행되는 데이터 판독 동작에서 사용되는 신호의 타이밍 차트를 각각 나타내는 파형을 도시하는 타이밍도.
도 20은 제 1의 변형예에 따른 센스 래치 회로를 채용하는 칼럼 회로의 구성을 도시하는 회로도.
도 21은 제 2의 변형예에 따라 배선된 SAs(Sense Amplifliers; 센스 앰프)의 배선도.
도 22는 제 2의 변형예에 따른 다른 방식으로 배선된 SAs의 배선도.
본 발명의 양호한 실시의 형태를, 도면을 참조하여 다음의 순서로 설명한다.
1. 제 1의 실시의 형태
제 1의 실시의 형태는 (검증-패스(verify-pass)) 래치 회로(74)가 센스 앰프에 근접하는 위치에 마련되는 구성을 구현한다. 도 10 내지 도 14는 제 1의 실시의 형태의 설명에 참조된다.
2. 제 2의 실시의 형태
제 2의 실시의 형태는 (검증 패스) 래치 회로(74)가 센스 앰프에 근접하는 위치에 배치되지 않고 래치 대용물로서 기능하는 외부 논리 회로에 의해 대체되는 구성을 구현한다. 도 15 내지 도 19는 제 2의 실시의 형태의 설명에 참조된다.
3. 제 1의 변형예
도 20에 도시된 바와 같이, 제 1의 변형예는 입력 단자로서 기능하는 MOS 게이트를 각각 구비하는 두 개의 MOS 트랜지스터(22)를 채용하는 센스 래치 회로(71A)를 포함하는 구성을 갖는다.
4. 제 2의 변형예
도 21 및 도 22에 도시된 바와 같이, 제 2의 변형예는 통상적인 SAs(Sense Amplifliers)의 배선을 구현한다.
1. 제 1의 실시의 형태
메모리 셀 구성
도 1의 A와 B는, 제 1 및 제 2의 실시의 형태와 상기 실시예의 변형예에 공통인 메모리 셀(MC)의 등가 회로도를 각각 도시하는 회로도이다. 도 1의 A가 메모리 셀(MC)의 등가 회로에서 흐르는 기록 전류(Iw)를 도시하는 회로도이고 도 1의 B가 메모리 셀(MC)의 등가 회로에서 상기 기록 전류(Iw)의 방향과 반대 방향으로 흐르는 소거 전류(Ie)를 도시하는 회로도이지만, 도 1의 A의 회로도에 도시된 메모리 셀 구성은 도 1의 B의 회로도에 도시된 메모리 셀 구성과 동일하다.
도 1의 A 및 B의 회로도에 도시된 메모리 셀(MC) 각각은 가변 셀 저항(Rcell)과 액세스 트랜지스터(AT)를 사용한다. 가변 셀 저항(Rcell)은 가변 저항을 갖는 저항 변화형 기억 소자로서 기능한다.
가변 저항(Rcell)이 일단은 플레이트선(plate line; PL)에 접속되고 타단은 액세스 트랜지스터(AT)의 소스에 접속된다. 액세스 트랜지스터(AT)의 드레인은 비트선(BL)에 접속되고 액세스 트랜지스터(AT)의 게이트는 액세스선으로서 사용되는 워드선(WL)에 접속된다.
비트선(BL)은 제 1의 배선의 전형적인 예이고 플레이트선(PL)은 제 2의 배선의 전형적인 예이다. 도 1의 A 및 B에서, 비트선(BL)과 플레이트선(PL)이 서로 직교하는 방향으로 향하고 있지만, 비트선(BL)과 플레이트선(PL)은 실제 서로 평행한 방향으로 향할 수도 있다.
도 2는 메모리 디바이스에 포함되는 두 개의 인접한 메모리 셀(MC)의 단면을 도시한다. 구체적으로는, 도 2는 두 개의 인접한 메모리 셀을 나타내는 모델의 단면을 도시하는 도면으로서, 플레이트선(PL)을 제외하면 사선이 없는 부분을 포함한다. 특히, 아무것도 포함하지 않는 부분으로서 도 2의 단면도에 도시된 공백 부분 각각은 절연막으로서 충전되거나 또는 다른 소자로서(또는 다른 소자의 일부로서) 사용된다.
도 2의 단면도에 도시된 메모리 셀(MC) 각각에서, 액세스 트랜지스터(AT)는 반도체 기판(100) 상에 형성된다.
구체적으로는, 액세스 트랜지스터(AT)의 소스(S)와 드레인(D)으로서 각각 사용될 두 불순물 영역은 반도체 기판(100) 상에 형성된다. 소스(S) 및 드레인(D) 사이의 중간 기판 영역에, 게이트 전극이, 게이트 절연막에 의해 중간 기판 영역으로부터 분리되어, 폴리실리콘과 같은 재료로부터 형성된다. 메모리 셀(MC)에 각각 형성된 두 개의 게이트 전극은 워드선(WL1 및 WL2)으로서 각각 기능한다.
두 개의 메모리 셀(MC) 각각의 두 개의 액세스 트랜지스터(AT)는 제 1의 배선층(1M)으로서 형성된 비트선(BL)에 접속된 동일한 드레인(D)을 공유한다.
액세스 트랜지스터(AT)의 소스(S)에는, 플러그(104)와 랜딩 패드(105)가 반복적으로 적층되어 스택을 형성한다. 랜딩 패드(105)는 통상적인 배선층이다. 스택 상에는, 가변 셀 저항(Rcell)이 형성된다. 가변 셀 저항(Rcell)이 상부에 형성되는 스택에서의 플러그(104)와 랜딩 패드(105)를 각각 포함하는 쌍의 수는 임의적으로 결정된다. 통상적으로, 이러한 쌍의 수는 4 또는 5이다.
가변 셀 저항(Rcell)은 플레이트선(PL)으로서 기능하는 상부 전극과 하부 전극(101) 사이에 형성된다. 가변 셀 저항(Rcell)은 하부 전극(101)에 접속된 절연막(102)과 플레이트선(PL)에 접속된 반도체막(103)을 포함하는 막 구성을 갖는다.
절연막(102)을 만들기 위해 사용되는 재료의 통상적인 예는 SiN, SiO2, 및 Gd2O3이다.
한편, 반도체막(103)을 만들기 위해 사용되는 재료의 통상적인 예는 금속막, 합금막 및 금속 화합물막이다. RAM속막은 Cu, Ag 및 Zn과 같은 금속 원소를 하나 이상 포함하는 통상적인 막이다. 합금막의 예는 CuTe로 이루어지는 합금막이다. 금속 원소가 쉽게 이온화되는 특성을 가지기만 하면 Cu, Ag 및 Zn 이외의 다른 금속 원소가 반도체막(103)을 만드는데 사용될 수 있다. 또한, Cu, Ag 및 Zn의 적어도 하나와 조합될 원소로서 S, Se 및 Te의 적어도 하나를 사용하는 것이 바람직하다. 반도체막(103)은 도전성 이온을 제공하기 위한 층으로서 형성된다.
도 3의 A 및 B는 저항 변화형 기억 소자로서 기능하는 가변 셀 저항(Rcell)의 확대 단면과 저항 변화형 기억 소자(Rcell)의 동작을 각각 도시하는 도면이다.
도 3의 A 및 B의 도면에 도시된 각각의 예에 있어서, 절연막(102)은 SiO2로 형성되고 반도체막(103)은 Cu-Te 합금 베이스의 화합물인 Cu-Te 베이스 합금 화합물로 이루어진다.
도 3의 A의 단면도에서, 하부 전극(101)과 플레이트선(PL)으로서 기능하는 상부 전극 사이에서, 절연막(102)과 반도체막(103)이 각각 캐소드와 아노드로서 사용되는 방향으로 전압이 인가된다. 예를 들면, 비트선(BL)은 0V의 전위를 갖는 그라운드(GND)에 접속되고 플레이트선(PL)은 +3V의 전위를 수신한다.
그러면, 가변 셀 저항(Rcell)은 반도체막(103)에 포함되는 Cu, Ag 및/또는 Zn이 이온화되어 캐소드로서 기능하는 절연막(102)에 의해 끌어 당겨지도록 하는 특성을 나타낸다. 따라서, 이들 금속의 도전성 이온은 절연막(102)으로 주입된다. 따라서, 절연막(102)의 절연 특성은 열화되어, 절연막(102)에 도전 특성이 나타나게 된다. 결과적으로, 도 3의 A의 단면도에 도시된 화살표의 방향으로 기록 전류(Iw)가 흐르게 된다. 기록 전류(Iw)가 흐르는 이 동작을 데이터 기록 동작 또는 데이터 세트 동작으로 칭한다.
한편, 도 3의 B의 단면도에 도시된 상태에서, 하부 전극(101)과 플레이트선(PL)으로서 기능하는 상부 전극 사이에서, 절연막(102)과 반도체막(103)이 각각 아노드와 캐소드로서 사용되는 방향으로 전압이 인가된다. 예를 들면, 비트선(BL)은 1.7V의 전위를 수신하고 플레이트선(PL)은 0V의 전위를 갖는 그라운드(GND)에 접속된다.
그러면, 절연막(102)에 주입된 도전성 이온은 반도체막(103)으로 되돌아 오고 가변 셀 저항(Rcell)의 저항은 데이터 기록 동작 이전에 나타나는 원래의 큰 값으로 리셋된다. 이 상태에서, 도 3의 B의 단면도에 도시된 화살표의 방향으로 소거 전류(Ie)가 흐른다. 소거 전류(Ie)가 흐르는 이 동작을 데이터 소거 동작 또는 데이터 리셋 동작이라 칭한다.
일반적으로, 데이터 세트 동작은, 세트 상태(set state)를 확립하기 위해 절연막(102)에 도전성 이온을 충분히 주입하는 동작이고, 데이터 리셋 동작은, 리셋 상태를 확립하기 위해 절연막(102)으로부터 도전성 이온을 충분히 빼내는 동작이다.
한편, 데이터 기록 상태 또는 데이터 소거 상태로서 세트 상태 또는 리셋 상태를 임의로 선택할 수 있다. 구체적으로는, 데이터 기록 상태가 세트 상태로서 정의되고 데이터 소거 상태가 리셋 상태로서 정의될 수 있다. 다르게는, 데이터 기록 상태가 리셋 상태로서 정의되고 데이터 소거 상태가 세트 상태로서 정의될 수 있다.
하기의 설명에서, 데이터 기록 상태는, 절연막(102)의 절연 특성을 감소시켜 전체 가변 셀 저항(Rcell)의 저항을 충분히 작은 값으로 감소시키는 것에 의해 확립되는 세트 상태로서 정의되고, 데이터 소거 상태는, 절연막(102)의 절연 특성을 초기 상태에서 나타나는 그 원래의 레벨로 복원하여 전체 가변 셀 저항(Rcell)의 저항을 충분히 큰 값으로 증가시키는 것에 의해 확립되는 리셋 상태로서 정의된다.
상기 상술된 이유로 인해, 절연막(102)은 전형적인 저항 변화층의 예가 될 수 있다.
도 1의 A 및 B의 회로도에 도시된 바와 같이 가변 셀 저항(Rcell)을 통해 흐르는 전류의 방향을 각각 나타내는 화살표의 방향은 도 3의 A 및 B의 단면도에 도시된 바와 같이 가변 셀 저항(Rcell)을 통해 흐르는 전류의 방향을 각각 나타내는 화살표의 방향과 일치한다. 구체적으로는, 세트 상태로서 정의되는 데이터 기록 상태를 확립하기 위해 수행되는 데이터 세트(또는 데이터 기록) 동작에서, 기록 전류(Iw)는 플레이트선(PL)에서 비트선(BL)으로 흐른다. 리셋 상태로서 정의되는 데이터 소거 상태를 확립하기 위해 수행되는 데이터 리셋(또는 데이터 소거) 동작에서, 소거 전류(Ie)는 비트선(BL)에서 플레이트선(PL)으로 흐른다.
도 4에 도시된 바와 같이, 전체 가변 셀 저항(Rcell)의 저항값은 기록 전류(Iw)의 크기에 따라 변한다. 하기의 설명에서, 전체 가변 셀 저항(Rcell)의 저항값을 단순히 셀 저항(Rc)으로 칭한다. 셀 저항(Rc)이 기록 전류(Iw)의 크기에 따라 어느 정도로 선형적으로 변하기 때문에, 기록 전류(Iw)를 제어하는 것에 의해, 가변 셀 저항(Rcell)은 다수의 상이한 값을 기억하기 위해 사용될 수 있다. 예를 들면, 가변 셀 저항(Rcell)은 셋 이상의 상이한 값을 기억하기 위해 사용될 수 있다.
가변 셀 저항(Rcell)의 저항값을 작은 값에서 큰 값으로 또는 그 역으로 변경함으로써, 두 개의 기억된 값과 각각 관련될 수 있는 상기 상술한 세트 및 리셋 상태를 확립할 수 있다. 즉, 가변 셀 저항(Rcell)은 2치 저항 변화 기억 소자로서 사용될 수 있다. 또한, 가변 셀 저항(Rcell)에 인가되는 전압이 제거되더라도, 메모리 셀(MC)에 기억된 데이터의 두 상이한 값을 각각 나타내는 큰 셀 저항(Rc) 및 작은 셀 저항(Rc)을 각각 나타내는 세트 상태 및 리셋 상태는 유지된다. 따라서, 메모리 셀(MC)은 비휘발성 메모리로서 기능한다.
실제 데이터 세트 동작에서, 가변 셀 저항(Rcell)의 절연막(102)의 저항값은 절연막(102)에 주입된 금속 이온의 수에 따라 변한다. 따라서, 절연막(102)은 데이터를 기억하기 위해 사용되는 실제의 기억층으로서 간주될 수 있다.
메모리 셀(MC)은 가변 셀 저항(Rcell)을 사용하는 것에 의해 구성되고, 복수의 이러한 메모리 셀(MC)이 배치되어 메모리 디바이스의 코어부로서 사용되는 메모리 셀 매트릭스를 형성한다. 메모리 셀 매트릭스에 더하여, 메모리 디바이스는 주변 회로로서 각각 칭해지는 구동 회로를 포함한다.
일반적으로, 데이터 업데이트(즉, 기록 또는 소거) 동작은, 데이터 천이 부동작, 데이터 천이 부동작 이후에 수행되는 다이렉트 검증 부동작 및 다이렉트 검증 부동작 이후에 수행되는 인히비트 제어를 각각 포함하는 복수의 연속적인 조합 동작을 연속적으로 수행하는 것에 의해 수행된다.
한편, 도 1의 A 내지 도 3의 B에 도시된 구성을 갖는 가변 셀 저항(Rcell)에 대해 데이터 천이 부동작이 데이터 기록(또는 소거) 동작의 일부로서 복수회 반복적으로 수행되면, 데이터 기록 동작의 결과로서 작은 저항값을 나타내는 세트 상태에서의 가변 셀 저항(Rcell)의 셀 저항(Rc)은 몇몇 경우에서 미리 추정된 레벨보다 작은 값으로 설정되거나, 또는 데이터 소거 동작의 결과로서 큰 저항값을 나타내는 리셋 상태에서의 가변 셀 저항(Rcell)의 셀 저항(Rc)은 몇몇 경우에서 미리 추정된 레벨보다 더 큰 값으로 설정될 것이다.
그러나, 본 실시의 형태는 셀 저항(Rc)에서의 변화로서 메모리 셀(MC)에 데이터를 기록하거나 메모리 셀(MC)로부터 데이터를 소거하는 데이터 업데이트(기록 또는 소거) 동작에 의해 야기되는 원치않는 변화의 문제점을 대처하기 위해 제공된다. 구체적으로는, 인히비트 제어는, 인히비트 제어 이전에 데이터 업데이트 동작의 일부로서 수행되는 다이렉트 검증 부동작에 의한 판정 결과에 따라 데이터 업데이트 동작의 일부로서 데이터 천이 부동작과 다이렉트 검증 부동작이 반복되어야 하는지의 여부를 판정하기 위해 데이터 업데이트 동작의 일부로서 수행된다. 인히비트 제어를 포함하는 데이터 업데이트 동작에서, 데이터 천이 부동작에서 다이렉트 검증 부동작까지의 싸이클 시간 주기를 줄이고 다이렉트 검증 부동작에 의한 판정 결과를 반영하는 프로세스를 인히비트 제어에서 고속이며 높은 신뢰도로 수행하는 것이 중요하다.
다이렉트 검증 부동작
본 발명의 실시의 형태에서, 센스 앰프(SA)는, 업데이트 펄스(즉, 기록 펄스 또는 소거 펄스)의 인가 이후 비트선(BL)에 남아 있는 잔여 전하가 고정된 기간동안 메모리 셀을 통해 방전되고 전하 방전 프로세스의 결과로서 얻어지는 전압 변화가 검출되는 방법을 채택한다. 이 방법에 따르면, 검증 부동작을 위해 비트선(BL)을 전기적으로 프리차지하는 특별한 프로세스가 불필요하다. 따라서, 본 발명에 따른 검증 부동작은 다이렉트 검증 부동작으로 칭해진다.
다이렉트 검증 부동작에서, 센스 앰프(SA)는, 데이터 천이 부동작을 초기화시키기 위한 업데이트 펄스(즉, 기록 펄스 또는 소거 펄스)의 인가 이후 플레이트선(PL)의 전하가 고정된 기간 동안 메모리 셀을 통해 비트선(BL)으로 전송되고, 비트선(BL)에서 나타나는 전압 변화와 같이 전하 전송 프로세스에 의한 전압 변화가 센스 앰프(SA)에 의해 검증 부동작에서 검출되는 방법을 채택할 수도 있다. 또한, 전압을 센스하는 동작을 수행하는 센스 앰프(SA)를 구동하는 대신, 전류를 센스하는 동작이 수행될 수도 있다.
하기의 설명에서는, 플레이트선(PL)의 전하가 데이터 천이 부동작에서 나타나는 전위보다 낮은 전위를 갖는 비트선(BL)으로 고정된 시간 동안 메모리 셀을 통해 전송되고, 비트선(BL)에서 나타나는 전압 변화가 전압을 센스하는 동작에서 센스 앰프(SA)에 의해 검출되는 구성을 설명한다.
본 실시의 형태에 따른 메모리 디바이스는, 데이터 업데이트 동작 그 자체에 더하여 다이렉트 검증 부동작을 제어하도록 구성된 구동 제어부를 포함한다. 또한, 메모리 디바이스는 상술된 센스 앰프(SA)와, 후술될 도 5의 블록도에서 도면부호 7로 표시되며 센스 앰프(SA)에 의한 전압 센스 결과에 따라 특정한 방향으로 흐르는 셀 전류를 생성하기 위한 펄스로서 기능하는 추가 동작(또는 업데이트) 펄스가 인가되는 것을 방지하도록 구성된 인히비트 제어부를 포함한다.
추가 동작 펄스가 필요한 경우와 센스 앰프(SA)에 의한 전압 센스 결과에 따라 추가 동작 펄스가 불필요한 경우에 대해 제 1의 배선으로서 적절하게 기능하는 비트선(BL)에 다음에 설정하여야 할 전압을 인가하도록 구성된 기록 버퍼를 갖는 구동 제어부를 구비하는 것이 바람직하다. 데이터 소거 동작은, 데이터 기록 동작에서 메모리 셀(MC)에 기억되는 데이터의 논리를 반전하여 얻어지는 논리를 갖는 데이터를 메모리 셀(MC)에 제공하는 동작으로서 이해될 수 있다. 따라서, 기록 드라이버는 데이터 기록 동작과 데이터 소거 동작 둘 다의 실행을 제어하도록 구성된 구동 회로이다. 그러나, 오해를 방지하기 위해, 이러한 구동 회로를 데이터 기록(또는 세트) 동작 및 데이터 소거(또는 리셋) 동작 둘 다의 실행을 제어하는 세트/리셋 드라이버(75)로 칭한다.
하기의 설명에서는, 상기 상술된 기능을 갖는 드라이버로서 기능하는 센스 앰프(SA)에 내장된 세트/리셋 드라이버(75)를 갖는 주변 회로의 동작을 수행하기 위한 기본 유닛인 칼럼 회로 구성을 설명한다.
IC 칩 구성
도 5는 메모리 디바이스의 IC칩의 구성을 도시하는 블록도이다.
도 5의 블록도에 도시된 메모리 디바이스는 메모리 어레이(1)와 메모리 어레이(1)의 주변 회로를 포함한다. 메모리 어레이(1)는 도 1의 A 내지 도 3의 B에 도시된 메모리 셀(MC)의 매트릭스로서 각각 형성된 메모리 부어레이(MSA1 및 MSA2)를 포함한다. 하기의 설명에서, 메모리 부어레이를 MAT로도 칭한다. 메모리 부어레이(MSA1 및 MSA2) 각각은 행(로우) 및 열(칼럼)을 갖는다. 각 행(로우)은 행 방향으로 배치된 (M+1)개의 메모리 셀(MC)을 구비하며, 각 열(칼럼)은 열방향으로 배치된 (N+1)개의 메모리 셀(MC)을 구비한다. M과 N 각각은 상대적으로 큰 정수이다. M과 N의 값은 임의적으로 선택될 수 있다.
도 5의 블록도에 도시된 바와 같이, 메모리 어레이(1)는 두 개의 메모리 부어레이(MSA1 및 MSA2)를 포함한다. 그러나, 메모리 부어레이(MSA)의 수는 8, 16 등과 같이 임의의 수이다.
상술한 바와 같이, 메모리 부어레이(MSA)의 각 행은 행 방향으로 배치된 (M+1)개의 메모리 셀(MC)을 구비한다. (M+1)개의 메모리 셀(MC)의 하나에 각각 포함된 액세스 트랜지스터(AT)의 게이트는 행 방향으로 배향된 동일한 워드선(WL)에 접속된다. 따라서, 행의 수와 워드선(WL)의 수는 동일하다. 워드선(WL)의 수 또는 행의 수는 (N+1)개이다. 도 5의 블록도에서, (N+1)개의 워드선(WL)을 WL<0> 내지 WL<N>으로 각각 표기한다. 행 방향으로 각각 배향된 워드선(WL<0> 내지 WL<N>)은 미리 결정된 간격으로 칼럼(열) 방향으로 배치된다. 한편, 메모리 부어레이(MSA)의 칼럼 각각은 상술한 바와 같이 열(칼럼) 방향으로 배치된 (N+1)개의 메모리 셀(MC)을 구비한다. (N+1)개의 메모리 셀(MC)의 하나에 각각 포함된 액세스 트랜지스터(AT)의 드레인은 열(칼럼) 방향으로 배향된 동일한 비트선(BL)에 접속된다. 따라서, 비트선(BL)과 칼럼은 동수이다. 비트선(BL) 또는 칼럼의 수는 (M+1)개이다. 도 5의 블록도에서, (M+1)개의 비트선(BL)을 각각 BL<0> 내지 BL<M>으로 표기한다. 열(칼럼) 방향으로 각각 배향된 비트선(BL<0> 내지 BL<M>)은 미리 결정된 간격으로 행(로우)방향으로 배치된다.
상술한 바와 같이, 가변 셀 저항(Rcell)의 일단은 플레이트선(PL)에 접속되고 타단은 액세스 트랜지스터(AT)의 소스에 접속된다. 행(로우) 중에서 임의의 어느 특정한 행(로우)의 가변 셀 저항(Rcell)의 일단은 상기 특정한 행과 관련된 공통의 수평 플레이트선(PL)에 접속된다. 따라서, 메모리 부어레이(MSA1 및 MSA2) 각각은 행과 동일한 수의 수평 플레이트선(PL)을 갖는다. 즉, 메모리 부어레이(MSA1 및 MSA2) 각각은 (N+1)개의 수평 플레이트선(PL)을 갖는다. 행 방향으로 각각 배향된 (N+1)개의 수평 플레이트선(PL)은 미리 결정된 간격으로 열(칼럼) 방향으로 배치된다. 수평한 (N+1)개의 플레이트선(PL)의 일단은 메모리 어레이(1) 외측의 위치에 마련된 플레이트 드라이버(12)에 링크된 배선(VPLATE)에 의해 서로 접속된다.
또한, 다르게는, 열(칼럼) 중 어느 특정한 하나의 열(칼럼)의 가변 셀 저항(Rcell)의 일단이 상기 특정한 열(칼럼)과 관련된 공통의 수직 플레이트선(PL)에 접속되는 구성을 제공하는 것도 가능하다. 이러한 구성에서, 메모리 부어레이(MSA1 및 MSA2) 각각은 열(칼럼)과 동일한 수의 수직 플레이트선(PL)을 갖는다. 즉, 메모리 부어레이(MSA1 및 MSA2) 각각은 (M+1)개의 수직 플레이트선(PL)을 갖는다. 칼럼 방향의 긴 배선과 같이 각각 배향된 (M+1)개의 수직 플레이트선(PL)은 미리 결정된 간격으로 행 방향으로 배치된다. (M+1)개의 수직 플레이트선(PL)의 일단은 메모리 어레이(1) 외측의 위치에 마련된 플레이트 드라이버(120에 링크된 배선에 의해 서로 접속된다.
도 5의 블록도에 도시된 바와 같이, 주변 회로는 X-어드레스 디코더(2), Y-어드레스 디코더로서도 기능하는 프리디코더(3), WL 드라이버(4), BLI(Bit-Line Isolation; 비트선 아이솔레이션) 드라이버(5A) 및 CSW(Column SWitch; 칼럼 스위치) 드라이버(6)를 포함한다. 또한, 주변 회로는 각 칼럼에 대해 마련된 SA(센스 앰프; 7), 칼럼 스위치(8) 및 I/O(입출력) 버퍼(9)를 포함한다. 또한, 주변 회로는 기록/소거 드라이버(10), 제어 회로(11), 상술된 플레이트 드라이버(12) 및 메인 앰프(13)를 포함한다.
X-어드레스 디코더(2)는, X-어드레스 디코더(2)의 기본 유닛으로서 각각 기능하는 복수의 X 실렉터(20)를 포함하도록 구성된다. X-어드레스 디코더(2)는 프리디코더(3)로부터 수신된 X-어드레스를 디코드하고 디코딩 프로세스의 결과에 기초하여 선택된 X-실렉트 신호(X_SEL)를 WL 드라이버(4)에 제공하도록 구성된 회로이다. X-실렉터(20)의 상세는 후술한다.
프리디코더(3)는 입력 어드레스 신호를 X 어드레스 신호와 Y 어드레스 신호로 분리하도록 구성된 회로이다. 프리디코더(3)는 X 어드레스 신호를 X-어드레스 디코더(2)에 공급한다. 한편, 프리디코더(3)에 포함되는 Y-어드레스 디코드부는 Y 어드레스 신호를 디코드한다.
프리디코더(3)에 포함된 Y-어드레스 디코드부는 Y-어드레스 디코드부의 기본 유닛으로서 각각 기능하는 복수의 Y 실렉터(30)를 포함하도록 구성된다. 프리디코더(3)에 포함된 Y-어드레스 디코드부는 입력 어드레스 신호를 분리하여 얻어지는 Y-어드레스 신호를 디코드하고 디코딩 프로세스의 결과에 기초하여 선택된 Y 실렉트 신호(Y_SEL)를 CSW 드라이버(6)에 공급하도록 구성된 회로이다. Y 실렉터(30)의 상세는 후술한다.
WL 드라이버(4)는 워드선(WL)에 대해 각각 마련된 (N+1)개의 WL-드라이버 유닛(4A)을 포함하도록 구성된다. 구체적으로는, (N+1)개의 WL-드라이버 유닛(4A) 각각의 출력 단자는 (N+1)개의 워드선(WL<0> 내지 WL<N>)의 하나에 접속된다. X-어드레스 디코더(2)로부터 수신된 X 실렉트 신호(X_SEL)는 (N+1)개의 WL-드라이버 유닛(4A) 중 하나를 선택하기 위해 사용된다. 선택된 WL-드라이버 유닛(4A)은 미리 결정된 전압을 선택된 WL-드라이버 유닛(4A)의 출력 단자에 접속된 워드선(WL)에 공급한다. WL-드라이버 유닛(4A)의 상세는 후술한다.
CSW 드라이버(6)는, CSW 드라이버(6)의 기본 유닛으로서 각각 기능하는 복수의 CSW-드라이버 유닛(6A)을 포함하도록 구성된다. CSW 드라이버(6)는, 프리디코더(3)로부터 수신된 Y 실렉트 신호(Y_SEL)에 따라, 칼럼 스위치 신호(CSW<M:0>), 필요하다면 칼럼 스위치 신호(CSW<M:0>)를 반전하여 얻어지는 신호를 생성하도록 구성된 회로이다. CSW 드라이버(6)에 의해 생성된 칼럼 스위치 신호(CSW<M:0>)는 CSW 드라이버(6)에 의해 칼럼 스위치(8)로 공급되어 칼럼 스위치(8)를 제어하는 신호로서 기능하는 신호이다. CSW-드라이버 유닛(6A)의 상세는 후술한다.
칼럼 스위치(8)는 NMOS 트랜지스터만을 포함하도록 각각 구성된 스위치의 그룹이다. 다르게는, 칼럼 스위치(8)는 NMOS 트랜지스터와 PMOS 트랜지스터의 소스를 서로 접속시키고 NMOS 트랜지스터와 PMOS 트랜지스터의 드레인을 서로 접속시킴으로써 NMOS 트랜지스터와 PMOS 트랜지스터에 의해 생성되는 TGs(트랜스미션 게이트)의 그룹이 될 수도 있다. 칼럼 스위치(8)에 포함되는 스위치 각각은 대응하는 센스 앰프(7)를 통해 비트선(BL)의 하나에 접속된다. 즉, 칼럼 스위치(8)는 전체 (M+1)개의 스위치를 포함한다.
칼럼 스위치(8)는 여러 가지 회로를 선택하고 비선택하는 동작을 제어할 수 있다. 도 5의 블록도에 도시된 메모리 디바이스의 경우, 칼럼 스위치(8)는 센스 앰프(7)의 하나를 선택하기 위해 칼럼 선택선(CSL<0> 내지 CSL<M>)의 하나를 출력한다. 도 5의 블록도에 도시된 바와 같이, 센스 앰프(7) 각각은 로컬 입출력선(LIO) 및 로컬 입출력 보선(/LIO)의 쌍과 센스 앰프(7)에 접속된 비트선(BL) 사이에서 데이터를 입력하고 출력한다.
로컬 입출력선(LIO) 및 로컬 입출력 보선(/LIO)은 센스 앰프(7)뿐만 아니라, 기록/소거 드라이버(10) 및 메인 앰프(13)에도 접속된다.
메인 앰프(13)는 선택된 센스 앰프(7)에 의해 메모리 셀(MC)로부터 판독된 출력 데이터를 증폭하고 증폭된 출력 데이터를 I/O 버퍼(9)를 통해 외부 I/O 버스로 공급하도록 구성된 회로이다.
기록/소거 드라이버(10)는 외부 I/O 버스로부터 들어오는 입력 데이터를 기록/소거 드라이버(10)로 공급하는 I/O 버퍼(9)에 접속된다. 기록/소거 드라이버(10)는 로컬 입출력선(LIO) 및 로컬 입출력 보선(/LIO)의 쌍을 통해 입력 데이터를 메모리 셀(MC)로 전달한다. 외부 I/O 버스로부터 들어오는 입력 데이터는 최종적으로 메모리 셀(MC)에 기억된다.
제어 회로(11)는, 제어 회로에 공급되는 데이터 기록 신호(WRT), 데이터 소거 신호(ERS) 및 데이터 판독 신호(RD)에 기초하여 동작한다.
제어 회로(11)는 하기의 5가지 기능을 갖는다:
(1): X-어드레스 디코더(2)를 통해 센스 앰프 제어부(7A)에 액티베이션 신호를 제공하는 것에 의해 센스 앰프(7)의 제어를 수행하는 기능.
(2): X-어드레스 디코더(2)를 통해 BLI 드라이버(5A)에 액티베이션 신호를 제공하는 것에 의해 BLI 스위치(5)의 제어를 수행하는 기능.
(3): 데이터 기록 동작에서 플레이트 드라이버(12)와 기록/소거 드라이버(10)를 제어하는 기록 제어를 수행하는 기능.
(4): 데이터 기록 동작 및 데이터 판독 동작에서 WL 드라이버(4)를 제어하는 워드선 제어를 수행하는 기능.
(5): 데이터 기록 동작 및 데이터 판독 동작에서 CSW 드라이버(6)를 통해 칼럼 스위치(8)에 제어 신호를 제공하는 것에 의해 칼럼 스위치(8)를 제어하는 칼럼 스위치 제어를 수행하는 기능.
제어 회로(11)에 의해 출력되는 여러 가지 제어 신호 각각은 도 5의 블록도에서 단순히 도면 부호만 나타낸다. 그러나, 여러 가지 제어 신호 각각의 상세는 후술한다.
도 5의 블록도는 전원 전압으로부터 각종 전압을 생성하는 회로 및 클록 신호의 생성을 제어하는 회로와 같은 다른 회로는 도시하지 않는다.
제어 시스템 회로
다음에, X-어드레스 디코더(2)의 기본 유닛으로서 기능하는 X 실렉터(20)와 프리디코더(3)에 포함된 Y-어드레스 디코드부의 기본 유닛으로서 기능하는 Y 실렉터(30)를 설명한다. 그리고, WL 드라이버(4)의 기본 유닛으로서 기능하는 WL-드라이버 유닛(4A)과 CSW 드라이버(6)의 기본 유닛으로서 기능하는 CSW-드라이버 유닛(6A)을 설명한다.
도 6은 전형적인 X 실렉터(20)의 회로를 도시하는 회로도이다.
도 6의 회로도에 도시된 X 실렉터(20)는 초단(front stage)에 마련된 4개의 인버터(INV0 내지 INV3), 중단(middle stage)에 마련된 4개의 NAND 회로(NAND0 내지 NAND3) 및 후단(rear stage)에 마련된 4개의 다른 인버터(INV4 내지 INV7)를 포함하도록 구성된다.
X 실렉터(20)는 X-어드레스 비트(X0 및 X1)를 수신하고, X-어드레스 비트(X0 내지 X1)의 디코딩 결과에 따라 4개의 X 실렉트 신호(X_SEL0 내지 X_SEL3) 중 하나를 활성화한다. 통상적으로, X 실렉터(20)는 4개의 X 실렉트 신호(X_SEL0 내지 X_SEL3) 중 어느 하나를 하이 레벨로 하는 것에 의해 활성화한다.
도 6의 회로도에 도시된 X 실렉터(20)는 전형적인 2비트 디코더이다. 그러나, 디코딩될 입력 X-어드레스 비트(X)의 수에 따라, X-어드레스 디코더(2)의 구성이 확대되거나 구성을 이루는 단의 수가 증가되어 3 이상의 입력 X-어드레스 비트(X)에 대응할 수 있다.
도 7은 전형적인 Y 실렉터(30)의 회로를 도시하는 회로도이다.
도 7의 회로도에 도시된 Y 실렉터(30)는 초단(front stage)에 마련된 4개의 인버터(INV8 내지 INV11), 중단(middle stage)에 마련된 4개의 NAND 회로(NAND4 내지 NAND7) 및 후단(rear stage)에 마련된 4개의 다른 인버터(INV12 내지 INV15)를 포함하도록 구성된다.
Y 실렉터(30)는 Y-어드레스 비트(Y0 및 Y1)를 수신하고, Y-어드레스 비트(Y0 내지 Y1)의 디코딩 결과에 따라 4개의 Y 실렉트 신호(Y_SEL0 내지 Y_SEL3) 중 하나를 활성화한다. 통상적으로, Y 실렉터(30)는 4개의 Y 실렉트 신호(Y_SEL0 내지 Y_SEL3) 중 어느 하나를 하이 레벨로 하는 것에 의해 활성화한다.
도 7의 회로도에 도시된 Y 실렉터(30)는 전형적인 2비트 디코더이다. 그러나, 디코딩될 입력 Y-어드레스 비트(Y)의 수에 따라, 프리디코더(3)의 구성이 확대되거나 구성을 이루는 단의 수가 증가되어 3 이상의 입력 Y-어드레스 비트(Y)에 대응할 수 있다.
도 8은 WL 드라이버(4)의 두 인접한 WL-드라이버 유닛(4A)을 도시하는 회로도이다.
WL 드라이버(4)는 메모리 셀 매트릭스의 행(로우) 또는 메모리 셀 매트릭스의 매 칼럼마다 마련되는 메모리 셀(MC)과 도 8의 회로도에 각각 도시된 WL-드라이버 유닛(4A)의 수는 동일하다. 이전 설명으로부터 명백한 바와 같이, 메모리 셀 매트릭스를 구성하는 행의 수 또는 메모리 셀 매트릭스의 매 칼럼마다 마련되는 메모리 셀(MC)의 수는 (N+1)개이다. 설명을 더 잘 이해하기 위해서는, 도 5의 블록도를 다시 참조하라.
(N+1)개의 WL-드라이버 유닛(4A) 각각은 도 6의 회로도에 도시된 X 실렉터(20)에 의해 선택된(또는 활성화된) X 실렉트 신호(X_SEL)에 의해 동작하도록 구동된다. 도 8의 회로도에 도시된 구성의 경우에, 두 개의 WL-드라이버 유닛(4A)은 각각 X 실렉트 신호(X_SEL0 및X_SEL1)에 의해 동작하도록 구동된다. X 실렉트 신호(X_SEL0 또는 X_SEL1)에 의해 구동되는 WL-드라이버 유닛(4A)은 워드선(WL<0> 또는 WL<1>)을 활성화한다.
도 8의 회로도에 도시된 바와 같이, WL-드라이버 유닛(4A) 각각은 NAND 회로 및 인버터를 포함하도록 구성된다. 도 8의 회로도에 도시된 구성의 경우, 상부 WL-드라이버 유닛(4A)은 NAND 회로(NAND8) 및 인버터(INV16)를 포함하도록 구성된다.
NAND 회로(NAND8)의 입력 단자의 하나는 WL 선택 인에이블 신호(WLEN)를 수신하고 NAND 회로(NAND8)의 다른 입력 단자는 X 실렉트 신호(X_SEL0 또는 X_SEL1)를 수신한다. NAND 회로(NAND8)의 출력 단자는 인버터(INV16)의 입력 단자에 접속된다. 인버터(INV16)의 출력 단자는 워드선(WL<0> 또는 WL<1>)에 접속된다. 인버터(INV16)에 의해 출력되는 신호에 의해 인버터(INV16)에 접속된 워드선(WL)이 활성 또는 비활성 상태로 된다.
도 9는 CSW 드라이버(6)의 두 인접한 CSW-드라이버 유닛(6A)을 도시하는 회로도이다.
도 9의 회로도에 도시된 바와 같이, CSW-드라이버 유닛(6A) 각각은 NAND 회로와 인버터를 포함하도록 구성된다. 도 9의 회로도에 도시된 구성의 경우, 상부 CSW-드라이버 유닛(6A)은 NAND 회로(NAND12) 및 인버터(INV21)를 포함하도록 구성된다. NAND 회로(NAND12)의 출력 단자는 인버터(INV21)의 입력 단자에 접속된다.
NAND 회로(NAND12)의 입력 단자의 하나는 Y 스위치 인에이블 신호(YSWEN)를 수신하고 NAND 회로(NAND12)의 다른 입력 단자는 도 7의 회로도에 도시된 Y 실렉터(30)에 의해 선택되는(또는 활성화되는) Y 실렉트 신호(Y_SEL0 또는 Y_SEL1)를 수신한다. Y 스위치 인에이블 신호(YSWEN)와 Y 실렉트 신호(Y_SEL) 둘 다가 활성 상태를 나타내는 하이 레벨로 설정되면, NAND 회로(NAND12)에 의해 출력되는 신호는 로우 레벨로 된다. 따라서, 칼럼 선택선(CSW<0>, CSW<1> 등)은 도 5의 블록도에서 도면 부호 CSW<M:0>으로 표시되고 칼럼 스위치(8)에 제공된다.
도 5의 블록도에 도시된 제어 회로(11)는 도 8의 회로도에 도시된 WL 선택 인에이블 신호(WLEN)와 도 9의 회로도에 도시된 Y-스위치 인에이블 신호(YSWEN)를 생성하고, WL 선택 인에이블 신호(WLEN)와 Y-스위치 인에이블 신호(YSWEN)를 WL 드라이버(4)와 CSW 드라이버(6)에 각각 제공한다.
제어 회로(11)는, 제어 회로(11)에 제공되는 데이터 기록 신호(WRT), 데이터 소거 신호(ERS) 및 데이터 판독 신호(RD)에 기초하여 동작하고, WL 선택 인에이블 신호(WLEN)와 Y-스위치 인에이블 신호(YSWEN) 외에 각종 제어 신호를 생성한다. WL 선택 인에이블 신호(WLEN)와 Y-스위치 인에이블 신호(YSWEN) 이외의 제어 신호는 BLI 드라이버(5A)를 제어하는 BLI(Bit Line Isolation; 비트선 아이솔레이션), 센스 앰프 제어부(7A)를 제어하는 SAE(Sense Amplifier Enable; 센스 앰프 인에이블) 신호와 그 반전 신호를 포함한다. 명확한 이해를 위해서는, 도 5의 블록도를 참조하라.
칼럼 회로 구성
도 10은 제 1의 실시의 형태에 따른 메모리 디바이스에 제공되는 칼럼 회로의 구성을 도시하는 개략 회로도이다.
도 10의 회로도로부터 명백한 바와 같이, 메모리 디바이스는 메모리 어레이(1)와 메모리 어레이(1)의 구동 회로를 포함한다. 메모리 어레이(1)는 매트릭스를 형성하도록 배치된 메모리 셀(MC)을 포함한다. 메모리 셀(MC)은 도 1의 A 및 B의 회로도 등에서 도시된 메모리 셀이다. 하기의 설명에서, 구동 회로는 주변 회로라고도 칭해진다. 도 5의 블록도에 도시된 메모리 디바이스에서와 같이, 메모리 어레이(1)는 메모리 셀(MC)의 부매트릭스로서 각각 형성되는 상부 메모리 부어레이(MSA1)와 하부 메모리 부어레이(MSA2)를 포함하도록 구성될 수 있다. 이 경우, 상부 메모리 부어레이(MSA1)와 하부 메모리 부어레이(MSA2)는 주변 회로에 포함된 센스 앰프(SA)를 공유하며, 이 센스 앰프(SA)는 상부 메모리 부어레이(MSA1)와 하부 메모리 부어레이(MSA2)에 공통의 증폭기(amplifier)로서 기능한다. 그러나, 상부 메모리 부어레이(MSA1)와 하부 메모리 부어레이(MSA2)가 센스 앰프(SA)를 공유하는 이 구성은 반드시 필요한 것은 아니다. 대신, 상부 메모리 부어레이(MSA1)가, 하부 메모리 부어레이(MSA2)용으로 마련되며 주변 회로에 포함되는 센스 앰프(SA)와는 다른 센스 앰프(SA)를 포함하는 주변 회로부를 구비하는 구성도 가능하다.
본원 명세서에서 사용된 "칼럼-회로 구성"이라는 용어는, 데이터가 판독될 메모리 셀(MC)에 접속된 비트선(BL)과 앞서 설명한 다이렉트 검증 부동작에 관련하는 주변 회로를 포함하는 구성으로서 정의된다.
도 10은 통상적인 칼럼 회로 구성을 도시하는 회로도이다. 그러나, 상기 정의로부터 명확한 바와 같이, 도면 부호에 의해 식별되는 각 부분이, 칼럼 형상의 영역에 위치될 필요는 없다. 메모리 셀(MC)이 각 부분에 접속되고, 각 부분이 서로 접속되어 도 10의 회로도에 도시된 것과 같은 구성을 형성하는 한, 도 10의 회로도에 도시된 각 구성과 메모리 셀(MC)에 의해 형성되는 구성은 칼럼 회로부로 칭해질 수 있다.
한편, 각 구성이 센스 앰프(7)에 근접하는 위치에 마련되는 경우, 칼럼 형상의 영역에 전체 구성을 수용할 수 있는 위치에 각 구성을 위치시키는 것이 바람직하다.
본원 명세서에서 사용된 "구동 제어부"라는 용어는, 메모리 어레이(1), 센스 앰프(7), 센스 앰프 제어부(7A) 및 도 10의 회로도에 도시되지 않은 인히비트 제어부를 제외한 칼럼 회로 구성의 부분을 의미하는 것으로 이해될 수 있다.
예를 들면, 구동 제어부는 도 11의 도면에 도시된 칼럼 회로를 제어하기 위해 사용되는 전압/신호를 생성하는 회로를 포함한다. 그러나, 복수의 칼럼마다 마련된 구동 제어부를 의미하는 본원 명세서에서 사용된 "구동 제어부"라는 용어는 메모리 어레이(1), 센스 앰프(7), 센스 앰프 제어부(7A) 및 도 11의 회로도에 도시되지 않은 인히비트 제어부를 제외한 칼럼 회로 구성의 부분으로서 간주된다.
제 1의 실시예에 관한 칼럼 회로 구성은 비트선(BL)상에 나타나는 전위를 센싱하는데 각각 사용되는 플립플롭형 센스 앰프(SAs)(7)를 구비한다. 센스 앰프(7)는 공통 센스 비트선 쌍(CSBL, /CSBL) 뿐만 아니라 로컬 입/출력선 쌍(LIO, /LIO)에 접속된다.
센스 앰프(7)의 기본 구성은 공통 센스 비트선 쌍(CSBL, /CSBL) 사이에서 나타나는 전위의 크기를 센싱하여 상기 전위를 증폭하는 플립플롭형 센스 래치 회로(71)를 포함한다. 센스 앰프(7)는 또한 도면 번호 72로 표시되며 플립플롭형 센스 래치 회로(71)와 로컬 입/출력선 쌍(LIO, /LIO) 사이의 접속을 제어하는데 사용되는 2개의 NMOS 트랜지스터를 구비한다. 이하의 설명에서, 공통 센스 비트선 쌍(CSBL, /CSBL)은 단순히 CSBL 쌍이라고 하고 로컬 입/출력선 쌍(LIO, /LIO)은 또한 단순히 LIO 쌍이라고 한다.
플립플롭형 센스 래치 회로(71)는 본 발명의 센스 앰프에 대응한다. 도 10에 도시된 바와 같이, 본 실시예의 센스 앰프는 도면 번호 73으로 표시되며 액티브 로우 신호인 SA 인에이블 반전 신호(/SAE)에 의해 제어되는 2개의 NMOS 트랜지스터를 포함할 수 있다. 2개의 NMOS 트랜지스터(73)는 후술한다.
2개의 NMOS 트랜지스터(72) 각각은 도 5의 블록도에 도시된 컬럼 스위치(8)에 의해 칼럼 선택선(CSL)상에 나타는 전위에 의해 온 또는 오프가 되도록 제어된다.
2개의 NMOS 트랜지스터(72)는 데이터 판독 동작의 실행에 사용되어 메모리 셀(MC)로부터 로컬 입/출력선 쌍(LIO, /LIO)에 센스 래치 데이터를 전송한다. 또한, 2개의 NMOS 트랜지스터(72)는 데이터 갱신 동작의 실행에 또한 사용되어 로컬 입/출력선 쌍(LIO, /LIO)으로부터 메모리 셀(MC)에 라버를 통해 센스 래치 데이터를 강제로 전송한다.
도 10의 회로도에 도시된 센스 앰프(7)는 센스 래치 데이터에 따라 제어되는 세트/리셋 드라이버(75) 뿐만 아니라 검증 래치 회로(74)를 포함하는 구성이다. 검증 래치 회로(74)는 본 발명의 인히비트 제어부에 포함된 래치 회로에 대응하고, 데이터 기억 상태의 천이가 충분 또는 불충분인지를 나타내는 2치 정보를 보존하는 회로로서 기능한다.
세트/리셋 드라이버(75)의 데이터 보존 노드의 하나는 플립플롭형 센스 래치 회로(71)의 데이터 보존 노드의 하나에 의해 보존된 데이터를 반전하여 2개의 전송 게이트 회로(TG1)에 반전 데이터를 로드하는 인버터(INVL)에 접속된다. 검증 래치 회로(74)의 데이터 보존 노드 쌍은 센스 비트선 쌍(SBL, /SBL)과 공통 센스 비트선 쌍(CSBL, /CSBL) 사이에 마련된 2개의 전송 게이트 회로(TG1)의 제어 게이트에 접속된다.
인버터(INVL)는 본 발명의 래치-입력 제어부에 해당한다.
전송 게이트 회로(TG1)는 검증 래치 회로(74)에 의해 실행되는 보존 데이터 반전에 응답하여 전압 센싱이 실행되는 것을 금지한다. 이와 같이 하여, 전송 게이트 회로(TG1)는 공통 센스 비트선 쌍(CSBL, /CSBL) 사이에서 나타나는 전압의 변화를 차단하는 스위치로서의 중요한 역할을 실행한다. 따라서, 전송 게이트 회로(TG1)는 검증 래치 회로에 보존된 2진 값에 따라 제어되는 스위치로서 본 발명의 스위치로 해당한다. 이와 같은 스위치로서 사용되는 전송 게이트 회로(TG1)는 제1의 배선으로 기능하는 비트선(BL)을 센스 비트선(SBL)에 접속하는 동작과, 제1의 배선으로 기능하는 비트선(BL)을 플립플롭형 센스 래치 회로(71)의 센스 노드에 연결된 센스 비트선(SBL)과 전기적으로 차단하는 동작을 제어한다. 따라서, 본 발명의 실시예의 개념에 따른 제1의 배선은 실질적으로 공통 센스 비트선(CSBL)과 비트선(BL) 양쪽 모두를 포함한다.
검증 래치 회로(74)는 직접적인 검증 부동작에서 생성되는 패스(pass) 또는 페일(fail) 정보를 보존하는 래치 회로이다.
NMOS 트랜지스터(73)는 전송 게이트 회로(TG1) 중의 하나와 플립플롭형 센스 래치 회로(71)의 제1의 데이터 보존 노드 사이에 접속된다. 또한, NMOS 트랜지스터(73)는 전송 게이트 회로(TG1)의 다른 하나와 플립플롭형 센스 래치 회로(71)의 제2의 데이터 보존 노드 사이에 접속된다.
NMOS 트랜지스터(73)는 센스 앰프(7)를 센스 비트선 쌍(SBL, /SBL) 뿐만 아니라 공통 센스 비트선 쌍(CSBL, /CSBL)으로부터 분리하는데 사용된다. 센스 앰프(7)가 센스 비트선 쌍(SBL, /SBL) 뿐만 아니라 공통 센스 비트선 쌍(CSBL, /CSBL)으로부터 분리되면, 센스 비트선 쌍(SBL, /SBL) 뿐만 아니라 공통 센스 비트선 쌍(CSBL, /CSBL)에 의해 발생된 부하를 경감하는 것이 가능하다.
NMOS 트랜지스터(51)는 비트선(BL)과 공통 센스 비트선(CSBL) 사이에 접속되어 BLI(비트선 아이솔레이션) 신호에 의해 제어되는 BLI 스위치로서 기능한다. 따라서, 비트선(BL)은 NMOS 트랜지스터(51)를 오프 상태로 함에 의해 센스 앰프(7)로부터 전기적으로 분리된다.
세트/리셋 드라이버(75)는 세트 드라이버(75A)와 리셋 드라이버(75B)를 포함하는 구성이다.
도 10의 회로도에 도시된 바와 같이, 리셋 드라이버(75B)는 공통 센스 비트선(CSBL)과 플립플롭형 센스 래치 회로(71)의 BL(비트선) 센스 노드 사이에 마련된다. 리셋 드라이버(75B)는 본 발명의 전압 드라이버에 해당하고 데이터 소거 동작시에 작동하는 전압 드라이버로서 기능한다.
반면에, 세트 드라이버(75A)는 NMOS 트랜지스터(51)를 전송 게이트 회로(TG1)에 접속하는 공통 센스 비트선(CSBL)과 플립플롭형 센스 래치 회로(71)의 반전 데이터 노드 사이에 마련된다. 플립플롭형 센스 래치 회로(71)의 반전 데이터 노드는 플립플롭형 센스 래치 회로(71)에 대해 위에서 언급한 BL(비트선) 센스 노드의 반대측상에 마련된다. 세트 드라이버(75A)는 본 발명의 전압 드라이버에 해당하고 데이터 기록 동작시에 작동하는 전압 드라이버로 기능한다.
주의할 점은 공통 센스 비트 보선(/CSBL)은 플립플롭형 센스 래치 회로(71)의 반전 데이터 노드와 동일측상에서 전송 게이트 회로(TG1)에 대해 마련된 출력선이다.
도 11은 제1의 실시예에 따른 컬럼 회로도로서 도 10의 회로도에 도시된 컬럼 회로의 구체 구성을 도시하는 회로도이다.
도 11의 회로도에 도시된 구체적인 구성은 기본적으로 도 10의 회로도에 도시된 개념적인 구성에 충방전 회로(76)를 부가함으로써 얻어진다.
충방전 회로(76)는 4개의 PMOS 트랜지스터(P1 내지 P4)를 포함하는 구성이다.
PMOS 트랜지스터(P1)의 소스는 판독 구동 전압(VR)이라고도 하는 판독 BL 전압(VR)의 공급선에 접속되고, 그 드레인은 공통 센스 비트선(CSBL)에 접속되고, 그 게이트는 판독 프리차지 신호(/PRER)의 공급선에 접속되어 있다.
PMOS 트랜지스터(P2)의 소스는 판독 구동 참조 전압(VREFR)이라고도 하는 판독 BL 참조 전압(VREFR)의 공급선에 접속되고, 그 드레인은 공통 센스 비트 보선(/CSBL)에 접속되고, 그 게이트는 반전 판독 프리차지 신호(/PRER)의 공급선에 접속되어 있다.
PMOS 트랜지스터(P3)의 소스는 전원 전압(Vdd)의 공급선에 접속되고, 그 드레인은 공통 센스 비트선(CSBL)에 접속되고, 그 게이트는 반전 리셋 신호(/RESP)의 공급선에 접속되어 있다.
PMOS 트랜지스터(P4)의 소스는 검증 BL 참조 전압(VREFV)의 공급선에 접속되고, 그 드레인은 공통 센스 비트 보선(/CSBL)에 접속되고, 그 게이트는 반전 검증 프리차지 신호(/PREV)의 공급선에 접속되어 있다.
세트 드라이버(75A)는 인버터, PMOS 스위치, 및 NMOS 스위치를 이용한다. 상기 인버터는 서로 직렬 접속된 PMOS 트랜지스터와 NMOS 트랜지스터를 구비한다. PMOS 스위치는 인버터의 특정 하나의 단자를 전원의 하이 레벨측에 대한 접속을 제어하는 PMOS 트랜지스터이다. 반면에, NMOS 스위치는 인버터의 다른 단자를 전원의 로우 레벨측으로 기능하는 그라운드(GND)에 대한 접속을 제어하는 NMOS 트랜지스터이다. 이 구성은 리셋 드라이버(75B)에서도 마찬가지이다.
세트 드라이버(75A)의 하이 레벨측 PMOS 전원 스위치는, 로우 액티브의 반전 프로그램 BL 구동 펄스(/BLDP)에 의해 제어되고, 로우 레벨측 NMOS 전원 스위치는, 하이 액티브의 프로그램 BL 구동 펄스(BLDP)에 의해 제어된다.
리셋 드라이버(75B)의 하이 레벨측 PMOS 전원 스위치는, 로우 액티브의 반전 소거 BL 구동 펄스(/BLDE)에 의해 제어되고, 로우 레벨측 NMOS 전원 스위치는, 하이 액티브의 소거 BL 구동 펄스(BLDE)에 의해 제어된다.
센스 비트선(SBL)과 센스 비트 보선(/SBL)에는, 플립플롭형 센스 래치 회로(71)로서, 크로스 커플 래치형 센스 앰프가 접속되어 있다.
플립플롭형 센스 래치 회로(71)는, PMOS 트랜지스터(21)와 NMOS 트랜지스터(22)로 각각이 구성되는 2개의 인버터의 입력과 출력이 서로 크로스 접속되어 있다.
2개의 PMOS 트랜지스터(21)의 공통 소스와 전원 전압선과의 사이에, 로우 액티브의 SA 인에이블 반전 신호(/SAE)에 의해 제어되는 PMOS 트랜지스터(23)이 접속되어 있다. 또한, 2개의 NMOS 트랜지스터(22)의 공통 소스와 접지 전압 사이에, 하이 액티브의 SA 인에이블 신호(SAE)에 의해 제어되는 NMOS 트랜지스터(24)가 접속되어 있다.
검증 래치 회로(74)도, 플립플롭형 센스 래치 회로(71)와 마찬가지의 크로스 커플 래치형의 회로이고, 2개의 PMOS 트랜지스터(21a)와, 2개의 NMOS 트랜지스터(22a)로 구성되어 있다.
인버터(INVL)는, 세트 드라이버(75A) 등과 회로 구성 자체는 공통되고, PMOS와 NMOS의 직렬 구성의 인버터와, 그 하이 레벨 전원 공급을 제어하는 PMOS 스위치와, 로우 레벨측의 전원 공급을 제어하는 NMOS 스위치를 갖는다.
인버터(INVL)의 하이 레벨측 전원 스위치는, 로우 액티브의 반전 래치 신호(/LATCH)에 의해 제어되고, 로우 레벨측 전원 스위치는, 하이 액티브의 래치 신호(LATCH)에 의해 제어된다.
전송 게이트 회로(TG1)의 PMOS측을 제어하는, 검증 래치 회로(74)의 노드와 접지 전압의 사이에, 검증 래치 회로(74)를 리셋하는 NMOS 트랜지스터(25)가 접속되어 있다. NMOS 트랜지스터(25)는, 래치 리셋 신호(LRES)에 의해 제어된다. NMOS 트랜지스터(25)는, 본 발명의 리셋부의 한 예에 해당한다.
또한, 세트 드라이버(75A)의 입력, 즉 센스 비트 보선(/SBL)에 부하 조정을 위한 더미 부하(DL)이 접속되어 있다.
또한, 도 11에서는 NMOS 트랜지스터(51)가 상하 2개 마련되어 있다. 이것은 센스 앰프(7)가 2개의 부어레이에서 공유되기 때문이다. 2개의 NMOS 트랜지스터(51)를 마련함에 의해, 센스 앰프(7)가 할당되는 2개의 메모리 부어레이 중의 하나를 선택하는 것이 가능하다.
또한, 도 11에 도시하는 행방향의 배선에서 공급되는 제어 신호는, 로우 방향으로 나열하는 다른 센스 앰프(7)(도시 생략)와 공유되어 있다. 바람직하게는, 도 11의 구성이 칼럼 회로 구성(메모리 셀의 열)마다 마련되어 있다.
또한, 도 11에서 부호 (/PRER, /RESP, /PREV, VREFR, VREFV, VR)에 의해 나타내는 프리차지계의 신호나 전압은, 도 5의 센스 앰프 제어부(7A) 또는 제어 회로(11)로부터 주어진다. 또한, 부호 (/BLDP, BLDP, /BLDE, BLDE)에 의해 나타내는 세트/리셋 드라이버(75)의 제어 신호는, 도 5의 제어 회로(11)로부터 주어진다.
데이터 세트 (또는 기록) 동작
다음에, 제 1 실시예의 동작 방법에 있어서, 기록 동작례를 도 12의 동작 파형도(타이밍 차트)가 도시하는 시간 경과에 따라 설명한다. 여기서는 적절히, 도 11의 회로도를 참조한다.
또한, 데이터 기록 동작이라고도 알려진 데이터 세트 동작은, 이하, 프로그램(Program) 동작이라고 말하는 경우도 있다. 또한, 동작 설명에서는 번잡화를 막기 위해, 제어 신호는, 때로는, 단지 신호명의 부호를 이용한 약식(예를 들면 신호 BLI, 신호(/PRER), … 등)의 호칭을 이용한다. 또한, 전위나 전압도, 때로는, 배선명의 부호를 이용한 약식의 호칭(예를 들면 BL 전위, CSBL 전위, … 등)을 이용한다.
또한, 도 12에서는 Pre-Charge나 전원Tran 동작에 의한 전압 인가 후에, 전압 인가를 해제하고 배선을 하이 임피던스(HiZ)로 하여 전위 변화를 발생시키는 것을 Discharge라고 표기한다. 단, 여기서 말하는 Discharge는 전하의 충전과 방전의 어느 것이라도 좋다.
이상의 신호명 등의 표기나 Discharge의 표기는, 후술하는 도 13이나 도 14 등, 소거나 판독에서도 마찬가지로 한다.
도 12의 (A)에 도시하는 부호 'PLT'는 플레이트를 나타낸다. 도 1 등에서는 플레이트선(PL)을 나타내지만, 플레이트선(PL)은 메모리 셀 어레이(1) 내에서 일괄하여, 또는, 메모리 셀 어레이(1)을 구성하는 블록(부어레이)마다 일괄하여, 같은 전위로 구동된다. 그 때문에, 해당 동전위의 구성은 배선으로서 실현하지 않으면 안되는 이유는 없고, 그러한 의미에서, 여기서는 플레이트라는 개념을 이용하고 있다. 플레이트선(PL)은, 도 1 등에 도시하는 플레이트선(PL)의 집합, 또는, 판형상의 도전층으로 형성된다.
도 12에 도시하는 시간 T0보다 전의 기간에서는, 신호(/RESP), 신호(/PREV), 신호(BLID)가 하이 레벨(H), 그 밖의 신호나 전압은 전부 로우 레벨(L, 예를 들면 기준 전압 Vss 레벨)로 되어 있다.
또한, PLT 전위는 H로 고정(FixH)을 유지된다(도 12의 (A)). LIO 전위는 L로 고정(FixL)을 유지된다(도 12(B)).
마찬가지로, 신호(BLIU)와 신호(LRES)가 하이 레벨 고정(FixH), 전압(BLDE), 신호(LATCH)가 로우 레벨 고정(FixL)으로 되어 있다(도 12의 (G1) 및 도 12의 (H2) 내지 도 12의 (J)).
래치 리셋 신호(LRES)가 H이기 때문에(도 12의 (J)), 도 11의 NMOS 트랜지스터(25)가 온 상태에 있다. 그 때문에, 전송 게이트 회로(TG1, TG2)가 함께 온 상태에 있다. 또한, 이 때 SA 인에이블 반전 신호(/SAE)가 H이기 때문에(도 12의 (I) 참조), NMOS 트랜지스터(73)이 온 상태에 있다. 또한, 신호 BLI(BLIU와 BLID)가 H이고, 도 11의 NMOS 트랜지스터(51)이 온 상태에 있다.
따라서, 플립플롭형 센스 래치 회로(71)의 2개의 기억 노드에 접속된 센스 비트선 쌍(SBL, /SBL)중, 센스 비트선(SBL)이 공통 센스 비트선(CSBL)을 통하여 비트선(BL)과 접속되어 있다. 또한, 센스 비트 보선(/SBL)이 공통 센스 비트 보선(/CSBL)과 접속되어 있다.
또한, 신호(/PRER)가 L로 활성이기 때문에, 도 11의 충방전 회로(76) 내에서의 PMOS 트랜지스터(P1)이 온 하여, CSBL 전위, BL 전위는 판독 BL 전압(VR)에 프리차지되어 있다(도 12의 (M1)와 (N)).
한편, 센스 비트 보선(/SBL)은, 온 상태의 전송 게이트 회로(TG1)을 통하여 공통 센스 비트 보선(/CSBL과 접속되어 있다. 판독 프리차지 신호(/PRER)가 L인 것에 의해, 도 11의 트랜지스터(P2)가 온 상태에 있다. 이 온 상태의 트랜지스터(P2)를 통하여, 공통 센스 비트 보선(/CSBL)에 판독 BL 참조 전압(VREFR, VRR)이 인가되어 있다. 전압 VRR은, 센스 비트 보선(/SBL)에 전달된다(도 12의 (M2)).
여기서 전압 VRR(즉, 판독 BL 참조 전압(VREFR))과, 판독 BL 전압(VR)은, 판독시에 메모리 셀 인가하는 전압이고, 재기록 교란이 발생하지 않는 크기의 전압이다.
본 예에서는, 도 12의 (O1)와 (O2)에 도시하는 바와 같이, 전압 VRR이 전압 VR보다 약간 크게 설정되어 있다.
전술한 바와 같이 도 5 및 도 11에 도시하는 구성예는, 상하 2개의 MAT(부어레이(MSA1), MSA2)에서 센스 앰프(7)를 공유하고 있다.
부어레이(MSA1)와 센스 앰프(7)의 접속 제어가, 신호(BLIU)에 의해 행하여진다. 부어레이(MSA2)와 센스 앰프(7)의 접속 제어가, 신호(BLID)에 의해 행하여진다.
도 12의 (G1)와 (G2)에 도시하는 바와 같이, 신호(BLIU)가 H로 상측의 MAT가 항상 선택되는 것에 대하여, 신호(BLID)가, 다음의 시간 T0에서 곧바로 L이 되고 하측의 MAT가 비선택이 된다.
따라서 신호(BLIU)에 제어되는 NMOS 트랜지스터(51)이 항상 온 하여, 비트선(BL)과 공통 센스 비트선(CSBL)이 항상 접속된다.
시간 T0에서, 판독 프리차지 신호(/PRER)가 H로 천이하고(도 12의 (D)), 도 11의 PMOS 트랜지스터(P1), P2가 오프 하기 때문에, 프리차지가 종료된다.
거의 동시에 신호(/RESP)의 부 펄스(도 12의 (E))가, 도 11의 PMOS 트랜지스터(P3)의 게이트에 인가되기 때문에, PMOS 트랜지스터(P3)이 턴온 한다. 그 때문에, 공통 센스 비트선(CSBL)이 전원 전위(Vdd)로 충전되고, SBL 전위와 BL 전위가 전원 전위(Vdd)의 레벨로 천이한다(도 12의 (M1)와 (N)). 도 12의 (O1)와 (O2)에 도시하는 바와 같이, VR 전압은 전원 전압(Vdd)보다 낮기 때문에, 센스 비트선(SBL)과 비트선(BL)이, 또한 프리차지된다.
거의 동시(시간 T0)에, 검증 프리차지 신호(/PREV)의 부 펄스(도 12의 (F))가, 도 11의 PMOS 트랜지스터(P4)의 게이트에 인가된다. 이 때문에, PMOS 트랜지스터(P4)가 온 하여, 공통 센스 비트 보선(/CSBL), 센스 비트 보선(/SBL)이 검증 BL 참조 전압(VREFV, VRV)의 레벨로 천이한다(도 12의 (M2)).
도 12의 (O1)와 (O2)에 도시하는 바와 같이, VRV 전압은 VRR 전압보다 충분히 낮기 때문에, 공통 센스 비트 보선(/CSBL)과 센스 비트 보선(/SBL)은 디스차지된다.
또한, 판독 구동 전압(VREFV, VRV)는, 후술하는 다이렉트 검증 동작시의 리퍼런스 전압이 된다.
시간 T0 내지 T1까지의 동작은, 센스 비트선(SBL)을 H(Vdd)의 상태로 함에 의해, 센스 래치의 초기 상태를 H로 재기록하기 위한 동작이다.
시간 T1이 되면, PMOS 트랜지스터(P3, P4)의 게이트에 인가되는 부 펄스가 종료되기 때문에(도 12의 (E)와 (F)), 센스 비트선 쌍(SBL, /SBL)에 대한 전압 고정이 해제된다.
전술한 바와 같이, 신호(LRES)가 항상 H로 유지되기 때문에(도 12의 (J)), 도 11의 NMOS 트랜지스터(25)는 온 하고, 전송 게이트 회로(TG1)가 온 상태에 있다. 시간 T1까지는, NMOS 트랜지스터(25)의 온에 의해 검증 래치 회로(74)의 제 2 노드가 접지 전위 레벨에 고정되고, 인버터(INVL)이 접속되어 있는 제 1 노드가 전원 전압(Vdd)의 레벨로 되어 있다.
시간 T1에서 PMOS 트랜지스터(P3, P4)의 게이트에 인가된 부 펄스가 종료되고, 센스 비트선 쌍(SBL, /SBL)에 대한 전압 고정이 해제되면, BL 전위의 "H(Vdd)"가 도 11의 인버터(INVL)의 입력에 인가되고, 검증 래치 회로(74)의 제 1 노드를 L(GND 레벨)에 끌어 떨어뜨린다. 한편, 다른쪽 노드도 NMOS 트랜지스터(25)의 온에 의해 L로 떨어지려고 하지만, 인버터(INVL)의 드라이브 능력이 강하므로, 검증 래치 회로(74)의 보존 데이터는 H로부터 L로 천이한다.
그 때문에, 2개의 전송 게이트 회로(TG1)가 턴 오프 하고, 전송 게이트 회로(TG1)의 메모리 셀 어레이측 부하를, 센스 비트선 쌍(SBL, /SBL)으로부터 분리한다. 시간 T1을 경계로 도 12의 (N)에 도시하는 BL 전위가 하이 임피던스(HiZ)가 되는 것은, 이 전송 게이트 회로(TG1)의 턴 오프를 나타내고 있다.
이 때 도 11의 세트 드라이버(75A)와 리셋 드라이버(75B)는 오프 하고 있다. 따라서, 세트/리셋 드라이버(75)를 통하여 제어되는 세트 동작은 아직도 행하여지지 않는다.
시간 T1에서, 신호(SAE)가 H로 천이한다(도 12의 (K)). 그러면, 센스 비트선(SBL)이 "H(Vdd)"의 H기록 상태에서 플립플롭형 센스 래치 회로(71)가 기동한다. 이 때문에, 도 12의 (O1)와 (O2)에 도시하는 프로그램 대상의 비트(메모리 셀(MC))와 비대상인 금지 비트(도시 생략)의 양쪽에서 센스 비트선 쌍(SBL, /SBL)의 전위가 최대(Vdd 진폭)까지 열린다.
또한, 시간 T1에서 워드선(WL)의 전위가 H가 되지만(도 1(C)), 이 시점에서 BL 전위가 H, 플레이트 PLT의 전위가 H이기 때문에 메모리 셀(MC)에 전류는 흐르지 않는다. 따라서 아직도, 메모리 셀(MC)에 기록 펄스는 인가되어 있지 않다.
시간 T2 내지 T3은, 프로그램 데이터 입력 기간이다.
시간 T2에서, 세트 대상 칼럼의 칼럼 선택선(CSL)에 정의 펄스를 인가한다(도 12의 (L)). 이에 의해 세트 대상 칼럼에서는, 도 11의 NMOS 트랜지스터 72가 온 한다. 이 때, 로컬 입출력선LIO의 전위가 L이기 때문에(도 12의 (B)), 플립플롭형 센스 래치 회로(71)의 데이터는 H로부터 L로 재기록된다(도 12의 (O1)). 재기록된 칼럼이 세트 대상이 된다.
한편, 세트 비대칭 칼럼은 칼럼 선택선(CSL)이 활성 하지 않기 때문에, 최초에 설정된 센스 비트선(SBL)의 전위 H를 유지하고, 세트 동작이 행하여지지 않도록 하고 있다(도 12의 (O2) 참조).
플립플롭형 센스 래치 회로(71)의 데이터는 H로부터 L로 재기록되면, 이에 의해 도 11의 인버터(INVL)을 통하여, 검증 래치 회로(74)의 보존 데이터(제 1 노드의 전위)가 L로부터 H로 재기록된다. 그 때문에, 2개의 전송 게이트 회로(TG1)가 턴온 한다.
그러나, SA 인에이블 신호(SAE)의 H기간(SA 인에이블 반전 신호(/SAE)의 L기간)이, 시간 T4까지 계속되고 있기 때문에, 도 11의 NMOS 트랜지스터(73)은 오프 상태를 유지하고 있다.
시간 T3 내지 T4는, 제 1회째의 세트(프로그램) 기간이다.
시간 T3에서, 신호(BLDP)의 정 펄스(이하, BLDP 펄스라고도 한다)를 인가하고(도 12의 (H1), 이에 의해 세트 동작이 시작한다. 신호(BLDP)가 H인 기간은 메모리 셀(MC)에 세트 직류 전류(기록시의 셀 전류)를 인가하는 기간이다.
보다 상세하게는, 신호(BLDP)가 H가 되면, 도 11의 세트 드라이버(75A)가 기동한다.
센스 비트선(SBL)이 L인 상태를 플립플롭형 센스 래치 회로(71)에 의해 유지하고 있는 도 12의 (O1)의 경우는, 이것이 세트 드라이버(75A)에서 반전되어 BL 전위가 L이 되고, 메모리 셀(MC)에 세트 펄스를 인가한다. 이것을, 도 12의 (O1)에서는, 시간 T3을 기점으로 Vdd 레벨로부터 저하되는 BL 전위(가는 실선)에 의해 나타내고 있다.
한편, 센스 비트선(SBL)이 H인 상태를 플립플롭형 센스 래치 회로(71)에 의해 유지하고 있는 경우는, BL 전위가 H상태를 유지하기 위해 메모리 셀(MC)에 세트 펄스가 인가되지 않는다.
이 세트 펄스의 인가에 응하여, 비트선(BL)(제 1의 배선)과 플레이트 PLT(제 2의 배선) 사이에 실질적으로 인가되는 펄스가, 본 발명의 기록 펄스에 상당한다.
시간 T4에서, 신호(BLDP)를 L로 함으로써 세트 펄스 인가(실질적인 기록 펄스 인가)가 끝나는 동시에, BL 디스차지(본 예에서는 차지) 동작이 시작된다.
동시에, 신호(SAE)를 L로 함으로써 BL 전위는 공통 센스 비트선(CSBL)을 통하여 센스 비트선(SBL)과 단락한 상태가 되고, BL 전위가 공통 센스 비트선(CSBL)을 통하여 센스 비트선(SBL)까지 전송된다. 또한, 플립플롭형 센스 래치 회로(71)는 전원 공급이 중지된다.
동시에 신호(/PREV)의 펄스가 인가됨으로써 센스 비트 보선(/SBL)은 판독 구동 전압(VREFV, VRV)에 프리차지된다(도 12의 (M2)).
시간 T4을 기점으로 BL 전위의 메모리 셀을 통한 차지(전위 상승)가 보여지고, 이에 의해 도 12의 (O1)에 도시하는 바와 같이 SBL 전위가 상승하고 있다.
1회째의 세트 펄스의 인가, 구체적으로는 시간 T3에서 BLDP 펄스가 인가됨에 의해 BL 전위가 GND 레벨로 저하됨에 의해, 메모리 셀에 셀 전류가 흐르고, 1회째의 기록(세트 동작)이 실행된다. 그러나, 이 1회째의 세트 펄스의 인가로는, BL 전위(SBL 전위)의 상승이 불충분하기 때문에, 충분한 기록으로는 되어 있지 않다.
시간 T5에서, 신호(SAE)를 H로 함으로써 플립플롭형 센스 래치 회로(71)를 동작시킨다. 동시에, 공통 센스 비트선(CSBL)과 센스 비트선(SBL)을 분리한다.
플립플롭형 센스 래치 회로(71)의 보존 데이터는, 신호(SAE)가 H시의 SBL 전위와 /SBL 전위로 정해진다. 즉, SBL 전위와 판독 구동 전압(VREFV, VRV)의 전위차를 증폭함으로써 정해진다. 그러나, 시간 T5에서의 SBL 전위는, VRV 전위보다 낮기 때문에, SBL 전위와 /SBL 전위의 관계는, 시간 T4보다 전의 상태로 되돌아오는 것뿐이다. 이것은, 1회째의 세트 펄스의 인가만으로는 기록이 불충분한 것을 의미한다.
한편, 세트 비선택 칼럼은 BL 전위가 전원 전압(Vdd)인 상태이기 때문에, 검증 성공 상태, 즉 BLDP 펄스가 들어가도 인히비트 상태를 유지한다.
상술한 바와 같이, 도 12에서는, 제1회째의 세트 펄스로 센스 비트선(SBL)의 전위가 센스 비트 보선(/SBL)의 전위보다 낮다. 그 때문에, 센스 비트선(SBL)의 L이 플립플롭형 센스 래치 회로(71)의 데이터로 되어 있다. 즉, 메모리 셀(MC)의 저항이 높은 것이 검증에 실패한 것을 나타내게 된다. 따라서, 다음의 신호(BLDP)의 펄스에 의해 재차 세트 펄스가 인가된다.
시간 T5부터 소정 시간 경과한 시간 T6 이후는, 시간 T3부터 시간 T6까지의 세트 펄스 인가와 검증 판독 동작이, 소정 횟수 반복된다. 도 12에서는 나머지 3회, 합계로 4회의 동일한 동작의 반복이 된다.
도 12에서는, 제2회째의 세트 펄스로 검증가 성공하고 있다. 즉, 2회째의 BLDP 펄스의 인가 후에 SAE를 로우 액티브로 하면, 도 12의 (O1)에 도시하는 바와 같이, SBL 전위와 (/SBL) 전위의 대소 관계가 역전하고, SBL 전위가 Vdd 레벨에, (/SBL) 전위가 GND 레벨에 열려 있다.
따라서, 센스 비트선(SBL)이 L상태에서 플립플롭형 센스 래치 회로(71)가 확정되고, 이 L레벨이 인버터(INVL)에서 반전되여 검증 래치 회로(74)의 보존 데이터를 재기록한다. 그 때문에, 전송 게이트 회로(TG1)가 오프 함과 함께, 이후, BLDP 펄스가 인가되어도 BL 전위는 Vdd 레벨이 되기 때문에, 인히비트 상태를 유지한다.
이와 같이, 데이터 기록이 충분하다고 된 시점에서, 그 센스 앰프 결과를 이용하여 자동으로 센스 앰프 입력을 비트선(BL)측과 분리하고, 또한, 메모리 셀의 비트선(BL)과 플레이트선(PL)과의 전위차가 생기지 않도록 BL 전위의 보존을 지속하기 위한 구성이, 본 실시예에 관한 회로의 큰 특징이다.
이 동작은 복수칼럼 병렬 동작시킨 경우, 칼럼마다 독립하여 세트 동작과 인히비트 제어가 실현된다.
도 12에서는, 제4회째의 세트 펄스 인가 후에, 워드선(WL) 전위가 로우 레벨의 불활성으로 되돌아옴에 의해, 세트 동작이 종료되고 있다. 또한, 종료시에 시간 T0 이전의 프리차지 상태가 되도록, WL 전위 이외의 각종 신호 전위가 제어된다.
구체적으로는, BL 전위가 판독 구동 전압(VR)과 같고, 센스 비트 보선(/SBL)의 전위가 판독 구동 참조 전압(VREFR, VRR)의 전위와 같은 전위에 프리차지된다. 또한, 비활성으로 하고 있던 신호(BLID)를 H로 함으로써, 상하의 MAT로 비트선(BL)을 프리차지한다.
이상의 세트(기록) 동작에서는, 세트 펄스(BLDP 펄스) 인가 후의 기록 후의 BL 전위를 디스차지(본 예에서는 플레이트선(PL)으로부터 차지)하고, 이 때의 BL 전위 변화를 센스 앰프에서 판독하고 있다. 즉, 판독을 위해 특별하게, BL 전위 설정을 행하는 스텝을 생략하고, 다이렉트로 검증 동작으로 이행하고 있다. 이 제어는 (세트시에 있어서의) 다이렉트 검증 동작이라고 불린다. 세트 펄스 인가와 검증 판독이 몇 번이나 반복된 경우, 이 판독을 위해 BL 전위 설정을 행할 필요가 없는 것은, 기록 시간의 단축에 막대한 효과를 미친다.
또한, 세트(세트 펄스의 인가), 차지 또는 디스차지, 검증 센싱, 인히비트 제어를 하나의 기록하고 사이클로 하는 동작은, 복수칼럼에서 병렬 동작시킨 경우, 칼럼마다 독립하여 실행된다. 따라서 소자 편차 등에 의해 기록 속도가 칼럼 사이에서 다른 경우에도, 기록 사이클을 반복하고 있는 사이에, 기록 시간이 짧은 퍼스트 사이드의 셀부터 순서대로, 인히비트 상태로 이행하고, 결과로서, 기록 후의 메모리 셀의 저항 분포를 좁은 범위에 정돈하는 것이 가능해진다.
또한, 본 예에서는 검증 판독을 행하는 BL 전위 변화는, GND 레벨부터의 차지에 의해 행하고 있다. 그러나, 이것으로 한하지 않고, BL 전위를 하이 레벨로 하여, BL 전위의 디스차지에 의해 생긴 BL 전위 변화를 검증 판독에서 검출하여도 좋다.
본 실시예에 관한 세트(기록) 방법은, 이하의 스텝을 포함한다.
(1) 기록 펄스의 인가 스텝(데이터 천이 부동작에 대응) : 이 스텝은, 제 1의 배선(비트선(BL))과 제 2의 배선(플레이트 PLT 또는 플레이트선(PL))과의 사이에 기록을 위한 셀 전류를 흘리는 스텝이다. 따라서 도 12에서는, BLDP 펄스를 인가하는 시간 T3 내지 T4의 기간이, 이 스텝의 중심을 이룬다. 또한, 이 스텝에는 초기 설정을 포함하여도 좋다.
(2) 검증에 대한 판독 스텝(다이렉트 검증 부동작에 대응) : 이 스텝은, 상기 기록 펄스를 인가한 상태에서 제 1의 배선(비트선(BL))을 하이 임피던스로 하고, 해당 하이 임피던스시에 기억 소자에 흐르는 전류에 의거한 제 1의 배선의 전기적 변화를 센스하는 스텝이다. 따라서 도 12에는, 시간 T4 내지 T6의 기간이, 이 스텝에 해당한다. 또한, 본 실시예는 전압 센스의 예이지만, 전류 센스라도 좋다.
(3) 인히비트 제어의 스텝 : 이 스텝은, 다이렉트 검증의 판독시에 센스 앰프의 센스 노드의 전위를 검출하고, 해당 검출의 결과에 의거하여, 다음의 검증 판독에서 센스 노드가 전기적으로 변동하는 것의 금지 설정을 행하는 스텝이다. 따라서 도 12의 시간 T4 내지 T5에서, 하이 임피던스시에 기억 소자에 흐르는 전류에 의거한 제 1의 배선의 전기적 변화가, 참조 전위(전압 VRV)를 초과하는지의 여부를 검출하고, 그 검출 결과에 의거하여 도 11의 검증 래치 회로(74)를 재기록하는 동작이, 이 스텝에 해당한다.
데이터 리셋(소거) 동작
도 13의 (A) 내지 (O2)에, 리셋(도면에서는 소거(Erase)라고도 기술)의 동작 파형도를 도시한다.
리셋 동작 전(도 13의 시간 T0보다 전)은, PLT 전위가 전원 전압(Vdd)와 등가 상태이다(도 13의 (A)). 또한, 신호 BL(BLIU와 BLID)이 H, 신호(/PRER)가 L이 되어 있다(도 13의 (G1)과 (G2) 및 도 13의 (D)). 그 때문에, 도 11의 NMOS 트랜지스터(51)과 PMOS 트랜지스터(P1)이 온 하고, BL 전위는 판독 구동 전압(VR)에 프리차지되어 있다(도 13의 (N)).
판독 구동 전압(VR)은 판독시에 메모리 셀(MC) 인가하는 전압이고, 재기록하고 교란이 발생하지 않는 전압이다.
또한, 신호(LRES)가 H이기 때문에(도 13의 (J)), 도 11의 NMOS 트랜지스터(25)가 온 하여, 그 결과, 2개의 전송 게이트 회로(TG1)도 온 상태에 있다. 또한, 신호(/PRER)가 L이 되어 있기 때문에 도 11의 트랜지스터(P2)도 온 하고, 판독시에 리퍼런스가 되는 SA 노드(/SBL)는 판독 구동 참조 전압(VREFR, VRR)에 프리차지되어 있다.
NMOS 트랜지스터(25)가 온 함에 의해, 검증 래치 회로(74)가 리셋된다. 이 리셋 상태는 리셋 검증 패스 상태(전송 게이트 회로(TG1)가 온 한 상태)이다. 또한, 상세는 후술하지만, 검증 래치 회로(74)는, 플립플롭형 센스 래치 회로(71)의 센스 결과에 응하여 반전 가능하게 구성되어 있기 때문에, 다음에 행하는 프리 리드(pre-read) 동작에서 패스한 MC(메모리 셀) 비트에 불필요한 추가 리셋 펄스가 인가되지 않는다.
도 13의 (M1) 내지 (M4) 및 도 13의 (O1)과 (O2)를 참조하면, 센스 비트선(SBL)의 전위가 VR, 센스 비트 보선(/SBL)의 전위가 VRR인 것을 알 수 있다. 또한, 도 13의 (M1) 내지 (M4)에서 부호 (E)는 소거 대상의 메모리 셀(비트), 부호 (I)는 소거 금지(인히비트)의 메모리 셀(비트)인 것을 나타내고 있다.
리셋(소거) 동작이 시작하면, 우선 처음에 시간 T0에서 PLT 전위가 기준 전압(Vss)이 된다(도 13의 (A)). 이 PLT 전위의 반전은, ReRAM은 바이폴러 동작(전류 방향이 반전의 2극 동작)을 상정하고 있기 때문에, 세트와는 역방향으로 전류인가하기 때문이다.
또한, PLT 전위가 기준 전압(Vss)이 되는 것에 추종하여, 도 13의 (O1)과 (O2)에 도시하는 바와 같이, 판독시의 판독 구동 전압(VR)과 판독 구동 참조 전압(VREFR, VRR)이 최적치가 되도록 변화한다. 이 제어는, 구동 제어부 내의 전압 제어 회로(도시 생략)가 실행한다. 본 예에서는, 판독 구동 전압(VR)과 판독 구동 참조 전압(VREFR, VRR)을 낮은 레벨로 내리고 있다. 이 전압이 낮은 레벨에의 구동을, 도 13에서는 전원Tran이라고 표기한다.
그 결과, 비트선(BL)과 센스 비트 보선(/SBL)은 리셋시의 판독 전압으로 천이한다.
다음에, 시간 T1에서 신호(LRES)가 L이 된다(도 13의 (J)). 그러면, 도 11의 NMOS 트랜지스터(25)가 오프 하고, 검증 래치 회로(74)의 리셋이 해제된다.
시간 T1과 거의 같은 시기에, 도 13의 (G2)에 도시하는 신호(BLID)가 L로 천이하고, 하측의 MAT가 센스 앰프로부터 분리된다.
또한, 시간 T1과 거의 같은 시기에, 신호(/PRER)가 H, 소거 대상 비트(소거 대상 메모리 셀)를 포함하는 워드선(WL)의 전위가 H가 된다(도 13의 (C) 및 (D)). 그러면, 판독 구동 전압(VR)에 프리차지된 BL 전하를 디스차지하는 동작이 시작된다(도 13의 (O1)). 한편, 소거 인히비트의 메모리 셀은, 워드선(WL)의 전위가 L인 채이기 때문에, BL 전하의 디스차지는 행하여지지 않는다(도 13의 (O2)).
일정 기간 디스차지 동작을 시킨 후, 시간 T2에서 신호(SAE)를 H로 천이시킨다(도 13의 (K)). 그러면, 도 11의 NMOS 트랜지스터(73)이 오프 함과 함께, 플립플롭형 센스 래치 회로(71)가 기동된다. 그 때문에, 플립플롭형 센스 래치 회로(71)가, 센스 비트선 쌍(SBL, /SBL)의 전위차를 Vdd 진폭으로 증폭시키는 센스 동작을 행하고, 그 센스 데이터를 확정시킨다. 도 13의 (O1)과 (O2)의 예에서는, 소거의 대상 비트와, 비대상 비트(인히비트 비트, 이하, 인히비트 셀이라고 부른다)와의 센스 데이터가 반전하고 있는 경우를 도시한다.
이미 리셋되어 있는 비트(소거 대상의 메모리 셀(MC))인 경우, 센스 비트선(SBL)이 H인 상태가, 플립플롭형 센스 래치 회로(71)의 보존 데이터가 된다(도 13의 (O1)).
한편, 워드선이 열리지 않기 때문에 SBL 쌍이 세트 상태 그대로 유지되어 있는 인히비트 셀(소거의 비대상 셀)인 경우, 센스 비트선(SBL)의 L상태가, 플립플롭형 센스 래치 회로(71)의 보존 데이터가 된다(도 13의 (O2)).
이미 리셋되어 있는 메모리 셀(MC)에 불필요한 리셋 펄스를 인가하지 않기 위해, 이 초기 판독 동작을 시키고 있다.
다음에, 시간 T3에서 신호(LATCH)의 펄스를 인가하고, 검증를 한번이라도 패스 하였는지 여부의 정보를 검증 래치 회로(74)에 기억시킨다. 구체적으로는, 신호(LATCH)가 시간 T3에서 H로 천이하면, 도 11의 인버터(INVL)이 기동한다.
그 때문에, 이미 리셋되어 있는 소거 대상의 메모리 셀(MC)를 포함하는 칼럼 회로에서, 기동된 인버터(INVL)을 통하여 검증 래치 회로(74)의 보존 데이터가 반전됨과 함께, 전송 게이트 회로(TG1)가 오프 한다. 한편, SBL 쌍이 세트 상태 그대로의 인히비트 셀을 포함하는 칼럼 회로에서는, SBL 전위가 Vdd 레벨이기 때문에(도 13의 (O2)), 검증 래치 회로(74)의 리셋 상태에 변화는 없고 전송 게이트 회로(TG1)도 온 한 채로 된다.
여기까지는 리셋 동작 전의 초기 판독 동작이다.
다음에, 시간 T4에서 신호(BLDE)의 정 펄스(이하, BLDE 펄스라고도 한다)를 인가한다. 이 BLDE 펄스가, 리셋(소거)의 직접적인 시작을 지시하는 리셋 펄스이다. 이로써, 도 11의 리셋 드라이버(75B)가 기동한다.
제 1의 배선인 비트선(BL)과 제 2의 배선인 플레이트선(PL)(또는 플레이트(PLT) 사이에 실질적으로 인가되는 펄스는, 본 발명에 따른 "소거 펄스"이다.
신호(BLDE)가 "H"레벨인 기간은, 메모리 셀(MC)에 리셋 DC 전류가 흐른다.
소거 인히비트 셀(또는 소거 인히비트 비트)에 대응하는 도 13의 (O2)의 파형에 도시된 센스 비트선(SBL)의 "H"레벨을 플립-플롭 센스 래치 회로(71)에 의해 보존하고 있는 경우는, 비트선(BL)상에 나타나는 전위가 "L"레벨 상태를 유지해야 한다. 이 때문에, 신호(BLDE)에 의해 활성화하는 세트/리셋 드라이버(75)는, 리셋 펄스를 인가하지 않는다.
소거 셀(또는 소거 비트)에 대응하는 도 13의 (O1)의 파형에 도시된 센스 비트선(SBL)의 "L"레벨이 플립-플롭 센스 래치 회로(71)에 의해 보존하고 있는 경우는, 세트/리셋 드라이버(75)가 리셋 펄스를 인가한다. 따라서, 비트선(BL)상에 나타나는 전위가 "L"레벨로부터 "H"레벨로 반전한다.
이상과 같이, 리셋시에 비트선(BL)에 인가되는 전압에 다이렉트 검증 부-작업에 의해 생성된 결과로부터 인히비트 제어를 피드백하기 위한 논리로서 리셋 펄스의 인가에 따른 센스 상태에 사용된 논리는 소거 인히비트 셀에 대한 센스 상태에 사용된 논리의 반대가 된다. 그 때문에, 검증 조건이 한번이라도 패스되었는지 여부의 정보를 기억시키는 래치 회로로서 검증 래치 회로(74)를 마련하고 있다.
데이터 소거 동작 대상의 메모리 셀(MC)의 경우, 비트선(BL)상에 나타나는 전위의 반전 전위를 온 상태로 미리 설정된 전송 게이트 회로(TG1)를 통하여 센스 비트선(SBL)으로 전달하려고 한다. 그러나, 이때, 센스 증폭기 인에이블 신호(SAE)가 "H"레벨이기 때문에 NMOS형 트랜지스터(73)가 오프상태를 유지한다. 이 때문에, 비트선(BL)상에 인가되는 전위만 상승하고, 센스 비트선(SBL)상에 인가되는 전위는 "L"레벨 상태를 유지한다. 또한, 검증 래치 회로(74)에 보존된 데이터는 "H"레벨 상태를 유지한다.
다음에, 시간 T5에서 신호(BLDE)를 "L"레벨로 함으로써, 리셋 펄스 인가가 끝나는 동시에 BL 전기 차지 동작(본 예에서는 전기 디스차지 동작)이 시작된다.
시간 T5에서 동시에, 센스 증폭기 인에이블 신호(SAE)를 "H"레벨에서 "L"레벨로 함으로써, 도 11의 칼럼 회로 구성에 채용된 NMOS형 트랜지스터(73)가 온상태로 되고, 비트선(BL)상에 인가되는 전위는 공통 센스 비트선(CSBL)을 통해, 센스 비트선(SBL)에 인가되는 단락 상태가 된다. 따라서, 비트선(BL)상에 인가되는 전위가 공통 센스 비트선(CSBL)을 통하여 센스 비트선(SBL)으로 전송된다. 또한, 플립-플롭 센스 래치 회로(71)는 전원 공급이 중단된다.
시간 T5에서 동시에,반전 검증 프리차지 신호(/PREV)의 펄스가 인가됨으로써 소거 대상 칼럼의 센스 비트 보선(/SBL (E))은 검증 BL 기준 전압(VREFV)인 전압(VRV)으로 프리차지된다(도 13의 (M2)).
시간 T5을 기점으로, 비트선(BL)상에 나타나는 전위의 메모리 셀을 통한 전기 디스차지 처리(즉, 전위 강하 현상)가 보여진다. 이에 의해 도 13의 (O1)의 파형에 도시하는 바와 같이 센스 비트선(SBL)상에 인가되는 전위가 저하되기 시작한다.
시간 T4에서 제 1의 리셋 펄스의 인가(구체적으로는 BLDE 펄스가 인가)에 의해, 비트선(BL)상에 인가되는 전위가 전원 전압(Vdd)의 레벨로 승압된다. 따라서 메모리 셀(MC)에 셀 전류가 흐르고, 데이터 소거 동작의 제 1의 데이터 천이 부동작(리셋 동작)이 실행된다. 도 13의 (A) 내지 13의 (02)의 예에서는, 이 제 1의 리셋 펄스의 인가에서 비트선(BL)상에 인가되는 전위(센스 비트선(SBL)상에 인가되는 전위)가 크게 저하되어 있다.
시간 T6에서, 센스 증폭기 인에이블 신호(SAE)를 "H"레벨로 함으로써 플립-플롭 센스 래치 회로(71)를 동작시킨다. 동시에, 공통 센스 비트선(CSBL)과 센스 비트선(SBL)을 분리한다.
플립-플롭 센스 래치 회로(71)에 보존된 데이터는, 센스 증폭기 인에이블 신호(SAE)가 "H"레벨일 때의 센스 비트선(SBL)상에 인가되는 전위와, 센스 비트 보선(/SBL) 전위에 의해 정해진다. 즉, 센스 비트선(SBL)상에 인가되는 전위와 검증 BL 기준 전압(VREFV)인 전압(VRV)의 전위의 차를 증폭함으로써, 플립-플롭 센스 래치 회로(71)에 보존된 데이터가 정해진다. 도 13의 (O1)의 예에서는, 비트선(BL)상에 인가되는 전위가 저하되고, 검증 BL 기준 전압(VREFV)을 나타내는 VRV 전압이 설정되어, 센스 비트선(SBL)상에 인가되는 전위와 센스 비트 보선(/SBL) 전위의 관계가 역전된다. 그 역전 후에 센스 비트선(SBL)상에 인가되는 전위와 검증 BL 기준 전압(VREFV)을 나타내는 VRV 전압의 전위 사이의 전위차가 시간 T6을 기점으로 전원 전압(Vdd) 진폭으로 증폭된다. 제 1의 리셋 펄스의 인가 후에도, 메모리 셀(MC)에 큰 전류가 흘러서 비트선(BL)상에 인가되는 전위의 전압 강하가 크게 발생하고 있다. 따라서 센스 비트선(SBL)상에 인가되는 전위와 센스 비트 보선(/SBL) 전위의 레벨 사이의 관계가 역전한 것은, 제 1의 리셋 펄스의 인가로는 데이터 소거가 불충분하였던 것을 의미한다.
한편, 리셋 비선택 칼럼은 비트선(BL)상에 인가되는 전위가 전원 전압(Vdd)인 채이기 때문에, 다이렉트 검증 부동작에 의해 생성된 성공 검출 결과가 유지된다. 즉 BLDE 펄스가 들어가도 인히비트 상태를 유지한다.
상술한 바와 같이, 도 13의 (A) 내지 13의 (02)에서는, 제 1의 리셋 펄스가 인가됨에 의해, 센스 비트선(SBL)의 전위가, 센스 비트 보선(/SBL)의 전위보다 낮아진다. 이 때문에, 센스 비트선(SBL)에 인가되는 "L"레벨이, 플립-플롭 센스 래치 회로(71)에 저장된 데이터로 되어 있다. 즉, 메모리 셀(MC)에 채용된 가변 셀 저항(Rcell)의 저항치가 낮은 것이, 다이렉트 검증 부동작이 실패한 것을 나타낸다. 따라서, 다음의 BLDE 펄스에 의해 재차, 또다른 리셋 펄스가 인가된다.
다음에, 시간 T7에서 래치 신호(LATCH)의 펄스를, 도 11의 회로도에 도시된 칼럼-회로에 채용된 인버터(INVL)에 인가한다. 이 때 검증 래치 회로(74)에 보존된 데이터가 반전하는지의 여부는, 다이렉트 검증 부동작의 결과에 응하여 다르다. 구체적으로는, 다이렉트 검증 부동작이 페일(실패)인 도 13의 (O1)의 경우, 센스 비트선(SBL)상에 인가되는 전위의 "L"레벨로의 천이에 수반하여, 검증 래치 회로(74)의 보존 데이터는 "H"레벨을 유지한다. 또한, 전송 게이트 회로(TG1)도 계속해서 온 상태를 유지한다. 따라서 제 2회 이후의 리셋 동작의 데이터 천이 부동작의 시작 시점에서도 제 1의 리셋 동작의 데이터 천이 부동작 전의 초기 상태가 유지된다.
한편, 후술하는 제 2의 리셋 동작의 데이터 천이 부동작과 같이, 다이렉트 검증 부동작이 패스(성공)한 경우에, 센스 비트선(SBL)상에 인가되는 전위가 "H"레벨이 되기 때문에, 래치 신호(LATCH)에서 제어되는 인버터(INVL)에 의해 검증 래치 회로(74)의 보존 데이터가 "H"레벨로부터 "L"레벨로 반전된다. 상세는 후술하지만, 그 때문에 전송 게이트 회로(TG1)가 항상 오프 하여, 그 후의 리셋 동작의 데이터 천이 부동작이 실행되지 않다, 즉, 리셋 동작의 데이터 천이 부동작이 인히비트 상태가 된다.
시간 T7부터 소정 시간 경과한 시간 T8 이후는, 시간 T4부터 시간 T8까지의 래치 리셋 동작, 리셋 펄스 인가, 및, 검증 부동작이 소정 횟수 반복된다. 도 13의 (A) 내지 13(02)에서는 래치 리셋 동작, 리셋 펄스 인가, 및, 검증 부동작이 3회 반복된다. 즉, 래치 리셋 동작, 리셋 펄스 인가, 및, 검증 부동작이 총 4회 수행된다.
도 13의 (A) 내지 13의 (02)에서는, 제 2의 리셋 펄스(시간 T8 내지 T9의 BLDE 펄스)에서 다이렉트 검증 부동작이 성공하고 있다. 구체적으로는, 시간 T9의 전기 디스차지에서는 비트선(BL)상에 인가되는 전위의 저하가 그다지 보여지지 않는다. 이것은, 제 2의 리셋 펄스 인가에 의해 메모리 셀(MC)이 높은 셀 저항(Rc)의 상태로 천이한 것을 의미한다. 메모리 셀(MC)에 채용된 가변 셀 저항(Rcell)의 높은 셀 저항(Rc)의 상태는, 가변 셀 저항(Rcell) 자체인, 저항 변화형 기억 소자로부터 데이터가 이미 소거된 것을 나타낸다. 따라서, 다음의 시간 T10에서 다이렉트 검증 부동작의 시작 의해, 센스 비트선(SBL)의 "H"레벨 상태에서, 플립-플롭 센스 래치 회로(71)의 보존 데이터가 확정된다.
플립-플롭 센스 래치 회로(71)에 저장된 데이터가 "H"레벨 데이터로 확정되면, 시간 T11의 래치 신호(LATCH)의 펄스 인가에 의해 검증 래치 회로(74)의 보존 데이터를 "H"레벨로부터 "L"레벨로 반전시킨다. 그러면 전송 게이트 회로(TG1)가 오프 하고, 리셋 펄스인 3회 이후의 BLDE 펄스의 인가에 의한 전위 변화(BL 전위 변화)를 플립-플롭 센스 래치 회로(71)의 입력부터 차단한다. 이후, 인히비트 상태가 지속되고, 플립-플롭 센스 래치 회로(71)는 패스 상태를 유지한다.
도 13의 (A) 내지 13의 (02)에서는, 제 4의 리셋 펄스 인가 후에 데이터 리셋 동작을 종료하고 있다. 데이터 리셋 동작 종료시는 상술한 '전원 Tran' 상태로 천이한다.
'전원 Tran' 상태에서, 비트선(BL)상에 인가되는 전위가 판독 구동(판독 BL) 전압(VR)과 같고, 센스 비트 보선(/SBL)이 판독 구동(판독 BL) 기준 전압 (VREFR)의 전위로 프리차지된다. 또한, 비활성으로 하고 있던 비트선 절연 신호(BLID)가 "H"레벨로 된다. 이에 의해 2개의 MAT의 비트선(BL)을 프리차지한다. 또한, 플레이트선(PL)에 인가되는 전위를 전원 전압(Vdd)의 레벨로 되돌린다.
이상의 데이터 리셋 동작(즉 데이터 소거 동작)에서는, 리셋 펄스(BLDE 펄스) 인가 후의 비트선(BL)상에 인가되는 전위를 차지(본 예에서는 비트선(BL)상에 인가되는 전위를 플레이트선(PL)으로부터 디스차지)한다. 이 때의 비트선(BL)상에 인가되는 전위 변화를 소위 검증 부동작에서 센스 앰프(SA)로 판독하고 있다. 즉, 판독을 위해 특별하게, 검증 부동작을 수행하기 위해 비트선(BL)상에 인가되는 전위 설정을 행하는 스텝을 생략하고, 데이터 소거 동작시 바로 검증 부동작으로 이행하고 있다. 이 특별 단계가 없는 검증 부동작을 데이터 리셋 동작(또한 데이터 소거 동작)에서 다이렉트 검증 부동작이라고 한다. 리셋 펄스가 인가되고, 데이터 천이 부동작 및 검증 부동작이 시작되는 데이터 리셋 동작이 몇 번이나 반복되는 경우, 검증 부동작을 수행하기 위해 비트선(BL)상에 인가되는 전위 설정을 행할 필요가 없는 것은, 데이터 소거 동작의 수행 시간 단축에 막대한 효과를 미친다.
또한, 리셋 펄스의 인가, 차지 또는 디스차지, 센싱 및 검증, 인히비트 제어를 하나의 소거 사이클에서 데이터 소거 복합 공정으로서 수행할 수 있다. 이 데이터 소거 복합 공정을 복수칼럼에서 병렬 동작시킨 경우, 칼럼중 특정 하나에 대해, 복합 공정이 칼럼마다 독립하여 실행된다. 따라서 장치 편차 등에 의해 소거 속도가 칼럼 사이에서 다른 경우에도, 소거 사이클을 반복하고 있는 사이에, 데이터 소거 시간이 가장 짧은 고속 셀의 사이드로부터 순서대로, 셀에서 셀로 인히비트 상태로 이행하고, 그 결과, 소거 후의 메모리 셀의 저항 분포를 좁은 범위에 정돈하는 것이 가능해진다.
또한, 본 예에서는 검증 부동작을 행하는 비트선(BL)상에 인가되는 전위는, 전원 전압(Vdd) 레벨부터 비트선(BL)상에 인가되는 전위가 감소하는 디스차지 공정에 의해 변화된다. 그러나, 검증 부동작을 행하는 비트선(BL)상에 인가되는 전위는 다른 방식으로 변화될 수 있다. 예를 들어, 비트선(BL)상에 인가되는 전위를 로우 레벨로 하고, 비트선(BL)을 하이 레벨로 차지한다. 그러면, 비트선(BL)상에 인가되는 전위의 변화가 다이렉트 검증 부동작에서 검출된다.
본 실시의 형태에 관한 데이터 리셋 방법(데이터 소거 방법)은, 이하의 스텝을 포함한다.
(1) 소거 펄스의 인가 스텝(데이터 천이 부동작에 대응) :
소거 펄스의 인가 스텝은, 메모리 셀(MC)로부터 데이터를 소거하기 위해 제 1의 배선(비트선(BL))과 제 2의 배선(플레이트(PLT) 또는 플레이트선(PL))과의 사이에 셀 전류를 흘리는 스텝이다. 따라서 도 13의 (A) 내지 13의 (02)에서는, 소거 펄스인 BLDE 펄스를 인가하는 시간 T4 내지 T5의 기간이, 이 스텝의 중심을 이룬다. 또한, 이 스텝에는 초기 공정을 포함하여도 좋다.
(2) 검증 판독 스텝(다이렉트 검증 부동작에 대응) :
검증 판독 스텝은, 소거 펄스의 인가 후에 제 1의 배선인 비트선(BL)을 고-임피던스 상태로 설정하고, 메모리 셀(MC)의 저항 변화형 기억 소자인 가변 셀 저항(Rcell)를 통해 흐르는 전류로 인해 제 1의 배선상에 발생하는 전기적 변화를 센싱하는 단계이다. 따라서 도 13의 (A) 내지 13의 (02)에서는, 시간 T5 내지 T7의 기간이, 이 스텝에 해당한다. 또한 제 1의 배선에서 발생하는 전기적 변화를 센싱하는 동작은 전압 센싱 동작이다. 그러나 제 1의 배선에 발생하는 전기적 변화를 센싱하는 동작은 전류 센싱 동작일 수도 있다.
(3) 인히비트 제어 스텝 :
인히비트 제어 스텝은, 검증 판독 스텝에서 센스 노드에 나타나는 전위의 검출 결과에 의거하여 센스 앰프(SA)의 센스 노드가 다음 검증 부동작에서 전기적으로 변하는 것을 금지하는 상태로 설정하는 스텝이다. 상세히는, 이 인히비트 제어 스텝에서, 도 13의 (A) 내지 13의 (02)에 도시된 시간 T7 내지 T8에서, 래치 신호(LATCH)를 활성화함에 의해, 센스 노드에 나타나는 전위의 판독 결과인 센스 전압에 의거하여 도 11의 회로도에 도시된 칼럼 회로 구조의 검증 래치 회로(74)에 저장된 데이터를 업데이트하는 동작이, 이 스텝에 해당한다.
본 실시의 형태에서는, 데이터 세트 동작인 데이터 기록 동작 동안 수행되는 인히비트 제어 스텝의 검출 타이밍과 데이터 리셋 동작인 데이터 소거 동작 동안 수행되는 인히비트 제어 스텝의 검출 타이밍이 다르다. 즉, 데이터 세트 동작에서의 인히비트 제어 스텝은 전압 센싱 동작 전에 수행되고, 데이터 리셋 동작에서 인히비트 제어는 전압 센싱 동작의 결과에 의거하여, 즉 전원 전압(Vdd)의 진폭으로 증폭된 전압에 의거하여 수행된다. 그러나, 데이터 세트 동작에서 인히비트 제어 스텝은 임의로 설정된 검출 타이밍으로 전압 센싱 동작 전에 수행된다. 마찬가지로, 데이터 리셋 동작에서 인히비트 제어 스텝은 임의로 설정된 검출 타이밍으로 전압 센싱 동작 후에 수행된다. 본 실시예에서, 인히비트 제어의 검출 타이밍에 관해, 데이터 기록 동작과 데이터 소거 동작 각각의 두가지 상이한 인히비트 제어 스텝을 표현하는 '검증 판독 스텝에서'라는 문구는, 데이터 소거 동작에 대한 전원 전압(Vdd)의 진폭에 신호를 증폭하는 전압 센싱 동작 후 또는 데이터 기록 동작에 대한 전압 센싱 동작 전을 의미한다.
데이터 판독 동작
도 14의 (A) 내지 (O2)에, 제 1의 실시예에 따라 수행되는 데이터 판독 동작에서 사용되는 신호의 타이밍 차트를 나타내는 판독 동작 파형도를 도시한다. 여기서 도 14의 (O1)는 기록 상태(세트 상태 또는 저저항 상태)의 메모리 셀(MC)을 나타내는 세트 비트의 파형에 관한 것이고, 도 14의 (O2)는 소거 상태(리셋 상태 또는 고저항 상태)의 메모리 셀(MC)을 나타내는 리셋 비트의 파형에 관한 것이다.
도 14의 (A) 내지 (O2)에 도시하는 판독 동작 기간중, 플레이트선(PL) 상에 나타나는 전위, 반전 리셋 신호(/RESP), 반전 검증 프리차지 신호(/PREV), 비트선 절연 신호(BLIU), 래치 리셋 신호(LRES)가 FixH의 고정 H 레벨로 되어 있다(도 14의 (A), (E) 내지 (G1) 및 도 14의 (J)). 또한, 신호(BLDP), 신호(BLDE) 및 래치 신호(LATCH)가 FixL의 고정 L 레벨로 되어 있다(도 14의 (H1), (H2) 내지 (I)). 이 때문에, 도 11의 회로도에 도시된 칼럼 회로에 포함된 충방전 회로(76) 중, 데이터 기록이나 소거시에 이용한 트랜지스터인 PMOS형 트랜지스터(P3과 P4)는 동작하지 않는다. 인버터(INVL), 세트 드라이버(75A) 및 리셋 드라이버(75B)도 동작하지 않는다.
래치 리셋 신호(LRES)가 "H"레벨에 고정되므로, 검증 래치 회로(74)는 "H" 데이터 보존 상태를 유지하고, 2개의 전송 게이트 회로(TG1)도 판독 상태 중에 온 상태를 유지한다.
비트선 절연 신호(BLID)는 판독 기간(T1 내지 T3)에 "L"레벨을 유지하기 때문에, 도 11의 회로도에 도시된 메모리 셀(MC)를 포함하는 상측의 MAT가 판독 대상이 되고, 도시하지 않은 하측의 MAT는 비선택이 된다.
시간 T0 이전의 판독 전의 기간에서는, 도 14의 (D)에 도시하는 액티브 로우 반전 판독 프리차지 신호(/PRER)가 "L"레벨을 유지한다. 이 때문에, 도 11의 PMOS형 트랜지스터(P1과 P2)가 온 상태를 유지한다. 같은 데이터 판독 기간에서, 신호 (BLI(BLIU와 BLID))가 "H"레벨이기 때문에, 도 11의 NMOS형 트랜지스터(51)가 온 상태를 유지한다.
그 결과, 온 상태의 PMOS형 트랜지스터(P1), 공통 센스 비트선(CSBL), 온 상태의 NMOS형 트랜지스터(51)를 통하여, 비트선(BL)이 프리차지되어, 비트서(BL)상에 인가되는 전위는 판독 구동(판독 BL) 전압(VR)으로 세트된다(도 14의 (N)). 또한, 온 상태의 전송 게이트 회로(TG1)를 통하여 판독 구동(판독 BL) 전압(VR)이 센스 비트선(SBL)에도 전달되어 있다(도 14의 (M1), (O1), (O2)).
또한, 온 상태의 PMOS형 트랜지스터(P2)를 통하여, 센스 비트 보선(/SBL)은 기호 VRR로 표시된 판독 구동(판독 BL) 기준 전압(VREFR)에 프리차지되어 있다(도 14의 (M2), (O1), (O2)).
시간 T0에서, 하측의 MAT(부하)를 분리하기 위해 비트선 절연 신호(BLID)가 "L"레벨로 설정되고, 상측의 MAT의 데이터 판독을 행하는 상태를 갖춘다.
또한, 반전 판독 프리차지 신호(/PRER)가 "H"레벨인 상태로 천이하여 PMOS형 트랜지스터(P1)기 오프상태를 유지한다. 거의 동시에, 워드선(WL)의 전위가 "H"레벨로 천이하여 비트선(BL)의 차지를 시작한다.
도 14의 (O1)의 파형에 도시된 세트 비트가 저저항 상태이므로, 전위 상승이 보여지고, 센스 비트선(SBL)과 센스 비트 보선(/SBL) 사이의 전위가 반전한다. 한편, 도 14의 (O2)의 파형에 도시된 관계인, 센스 비트선(SBL)에 인가되는 전위의 레벨과 센스 비트 보선(/SBL)에 인가되는 전위의 레벨 사이의 관계는 변화가 없다.
비트선(BL)이 프리차지되는 동안인 고정 시간에 의해 시간 T0 이후인 시간 T1에서, 센스 증폭기 인에이블 신호(SAE)가 "H"레벨이 되고 데이터 판독 동작의 데이터 센싱 부동작이 시작된다. 따라서, 플립-플롭 센스 래치 회로(71)의 데이터가 확정된다.
플립-플롭 센스 래치 회로(71)의 데이터는, 시간 T2에서 칼럼 선택선(CSL)에 펄스를 인가함에 의해 전원 전압(Vdd)에 프리차지된 로컬 입출력선 쌍(LIO, /LIO)에 전송된다.
이 상태는, DRAM의 액티브 상태이고, 플립-플롭 센스 래치 회로(71)에 격납한 데이터를, 순차적으로 칼럼 선택선(CSL)에 인가되는 신호의 상승 에지에서 고속으로 액세스하는 것이 가능해진다.
최후로, 시간 T3에서 비트선(BL)을 재차 프리차지함으로써, 판독 동작은 종료한다.
2. 제 2의 실시의 형태
도 15는 제 2의 실시의 형태에 따른 칼럼 회로의 구성을 도시하는 개념도이다.
제 2의 실시의 형태와 제 1의 실시의 형태와의 차이는, 제 2의 실시의 형태에서는, 데이터 리셋 동작의 다이렉트 검증 부동작의 결정 결과에 응한 리셋 펄스 인히비트 제어가 센스 앰프 부분에서 실시되지 않는다는 점이다.
본 실시의 형태에서는, 데이터 리셋 동작에서 리셋 펄스 인가 후의 다이렉트 검증 부동작은 다이나믹 검증 부동작에 의해 실시되고, 다이렉트 검증 부동작 에서 생성된 결과는 플립-플롭 센스 래치 회로(71)에 격납된다. 그리고, 플립-플롭 센스 래치 회로(71)에 저장된 결과를 한 번 로컬 입출력선 쌍(LIO, /LIO)을 통해 다른 로직 회로 블록으로 전송한다.
도 10에 도시하는 칼럼 회로와 비교하면, 도 15에 도시하는 칼럼 회로는, 도 10의 칼럼 회로에 도시된 세트/리셋 드라이버(75)에 대신하여, 세트 드라이버(75A)가 마련되어 있다. 또한, 도 10의 칼럼 회로의 인버터(INVL) 및 검증 래치 회로(74)가, 도 15에서는 생략되어 있다.
도 15와 같이 칼럼 회로를 간략화하는 대신에 마련되는 새로운 로직 회로 블록은, 예를 들면 도 5에 도시하는 구성에 있어서, 메인 앰프(13)와, I/O 버퍼(9) 사이뿐만 아니라 기록/소거 드라이버(10)와 I/O 버퍼(9) 사이에 마련하면 좋다. 새로운 로직 회로 블록의 제어 신호는 제어 회로(11)로부터 직접 받아도 좋고, CSW 드라이버(6)의 디코드 결과에 의거한 것이라도 좋다.
이 새로운 로직 회로 블록은, 본 발명의 "제 2 제어부"에 해당한다. 또한, 상술한 세트/리셋 드라이버((75)(75A, 75B)) 및 2개의 전송 게이트 회로(TG1)가, 본 발명의 "인히비트 제어부"에 해당한다. 세트/리셋 드라이버(75)와 두개의 전송 게이트 회로(TG1)는 제 1의 실시 형태에 각각 대응하는 부분이다. 또한, 해당 제 2의 실시의 형태에서의 세트 드라이버(75A)를 포함하는 구성이 본 발명의 "제 1 제어부"의 예에 해당한다.
보다 상세한 동작에 관해 설명한다.
도 16에, 제 2의 실시 형태에 따른 칼럼 회로의 구체적인 회로 구성도를 도시한다. 또한, 도 17의 (A) 내지 (M2)에, 데이터 세트 동작에 사용된 신호의 타이밍 차트를 나타내는 파형도이다. 이는 기술 용어'program bit'는 도 17의 (M1)의 타이밍도에 사용되어 '세트 비트'를 의미한다.
도 16에 도시하는 칼럼 회로 구성에서 세트 드라이버(75A)를 갖는 것은 제 1의 실시예에 따른 칼럼 회로 구성인 도 11과 공통된다. 그러나, 도 16에 도시하는 칼럼 회로에서 리셋 드라이버(75B)(도 11 참조)가 생략되고, 대신에, 도 16의 회로도에 도시된 칼럼 회로 구성에서는 더미 부하(DL)가 마련되어 있다. 더미 부하(DL)가 세트 드라이버(75A)가 접속되어 있음에 의해, 더미 부하(DL)는 센스 비트 보선(/SBL)에 의해 생성된 증가된 부하와 동일한 양으로 센스 비트선(SBL)에 의해 생성된 부하를 증가시키기 위한 부하 조정 소자로서 사용될 수 있다.
도 11의 회로도에 도시된 칼럼 회로 구성은 도 11의 회로도에 도시된 칼럼 회로 구성과, 인버터(INV)와 검증 래치 회로(74)가, 도 16에서는 생략되어 있는 점을 제외하면, 다른 구성은 양 도면에서 동일한 것으로 되어 있다.
도 17의 (A) 내지 (M2)의 파형도에 도시된 파형은 제 1의 실시의 형태와 거의 마찬가지이기 때문에 설명은 생략한다. 단, 도 11에 도시된 칼럼 회로 구성의 간략화한 결과, 도 17의 (A) 내지 (M2)에 도시하는 동작 파형도에서는, 도 12의 A 내지 12(02)에 도시하는 신호(BLDP)와 신호(BLDE)가 하나의 신호(BLD)로 되어 있다. 또한, 리셋 드라이버(75B), 인버터(INV)와 검증 래치 회로(74)가 생략되어 있기 때문에, 래치 신호(LATCH)와 래치 리셋 신호(LRES)의 파형은 도 17의 (A) 내지 (M2)의 파형도에 존재하지 않는다.
도 18의 (A) 내지 (M2)에, 제 2의 실시 형태에 따라 수행되는 데이터 리셋 동작에 사용되는 신호의 타이밍 차트를 나타내는 파형을 도시하는 타이밍도이다. 도 18의 (A) 내지 (M2)의 파형도에서도, 도 13의 (A) 내지 M2에 도시하는 신호(BLDP)와 신호(BLDE)가 하나의 신호(BLD)로 되어 있다. 또한, 리셋 드라이버(75B), 인버터(INV)와 검증 래치 회로(74)가 생략되어 있기 때문에, 래치 신호(LATCH)와 래치 리셋 신호(LRES)는 도 18의 파형도에 존재하지 않는다.
도 13의 (A) 내지 M2의 파형 타이밍도에서는, 소거 사이클중의 최후의 스텝을 래치 세트라고 부르고, 래치 신호(LATCH)의 펄스를 인가한 기간이다. 하나의 펄스 쇼트로 전회의 다이렉트 검증 부동작의 결과를 보존하는 동작을 행할 수가 있는 것은, 도 11에 도시하는 칼럼 회로 구성이 검증 래치 회로(74)와 그 입력 제어를 위한 인버터(INVL)를 내장하고 있기 때문이다.
그러나, 제 2의 실시의 형태에서는, 이 래치 세트 동작을 메모리 어레이의 외부에 마련된 회로에서 행하기 때문에, 래치 출력, 버퍼 제어, 래치 입력이라는 3스텝 동작이 필요해진다. 이 3가지 스텝을 포함하는 래치 세트 동작을 수행하기 위한 제어에서, 다이렉트 검증 부동작의 결과가 실패인 경우, 버퍼 제어에서 플립-플롭 센스 래치 회로(71)의 보존 데이터를 판독한 후에 외부로 전송되도록 한다.
도 18의 (A) 내지 (M2)의 파형 타이밍도에서는, 3스텝의 래치 세트 동작을 포함하는 소거 사이클을 3사이클 반복하고 있는 경우를 도시한다. 단, 최후의 소거 사이클에서는 래치 입력은 불필요하기 때문에 생략하고 있다.
상술한 바와 같이, 제 2의 실시의 형태에서는 도 10 및 11의 도면에 도시된 칼럼 회로 구성에 채용된 검증 래치 회로(74)를 포함하지 않는다. 상술한 바와 같이, 검증 래치 회로(74)는 제 1의 실시의 형태에서 설명한 다이렉트 검증 부동작을 한번이라도 패스하였는지 여부의 정보를 기억시키기 위해 사용된다. 따라서, 플립-플롭 센스 래치 회로(71)에 저장된 확정 데이터를 칼럼 선택선(CSL)에 펄스를 인가함으로써 로컬 입출력선(LIO)에 전송하고 있다. 로컬 입출력선(LIO)에 전송된 데이터는, 도면에는 기술하고 있지 않지만 로직 회로 블록에 전송된다. 최종적으로, 처리 결과에 의거하여 인히비트 제어를 수행하기 위해 전송된 데이터와 기대치와의 연산 처리를 수행한다.
즉, 다음의 리셋 펄스를 인가하는지 하지 않는지의 인히비트 제어를 수행하기 위해 플립-플롭 센스 래치 회로(71)를 업데이트한다.
그 밖의 동작은 거의 제 1의 실시의 형태와 같기 때문에, 설명은 생략한다.
도 19의 A 내지 M2는, 제 2의 실시 형태에 따라 수행되는 데이터 판독 동작에 사용된 신호의 타이밍 차트를 나타내는 파형의 타이밍도를 도시한다. 도 19의 A 내지 M2 파형도에서도, 도 14의 (A) 내지 (O2)의 파형 타이밍도에 도시하는 신호(BLDP)와 신호(BLDE) 대신 하나의 신호(BLD)만이 도시되어 있다. 또한, 리셋 드리아버(75B), 인버터(INVL), 및검증 래치 회로(74)가 포함되지 않았기 때문에, 래치 신호(LATCH)와 래치 리셋 신호(LRES)가 도 19의 파형도에 도시되지 않는다.
제 2의 실시 형태에 따른 데이터 판독 동작 자체는 제 1의 실시의 형태와 거의 동일하다. 따라서 제 2의 실시 형태에 따른 데이터 판독 동작에 대한 설명은 생략한다.
다음에, 플립-플롭 센스 래치 회로(71) 구성과 SA 배치에 관한 변형예를 설명한다.
3. 제 1의 변형예
제 1의 변형예는, 플립-플롭 센스 래치 회로(71)의 다른 구성에 관한 것이다.
도 20은, 제 1의 변형예에 대응하는 센스 래치 회로(71A)를 채용하는 칼럼 회로 구성도를 도시하는 회로도이다.
도 11의 회로도는, 크로스 커플/래치형(이른바 플립플롭형)의 플립-플롭 센스 래치 회로(71)를 채용하는 칼럼 회로 구성을 도시한다.
한편, 도 20에 도시하는 칼럼 회로 구성에서는, 플립-플롭 센스 래치 회로(71)에 대신하여 다른 구성의 플립-플롭 센스 래치 회로(71A)를 갖는다. 센스 래치 회로(71A)는, NMOS형 트랜지스터(22)와 PMOS형 트랜지스터(21)를 모두 갖는 두개의 인버터를 채용한다. 인버터는 서로 크로스 결합하지 않는다. 즉, 두개의 인버터중 특정 하나에 채용된 NMOS형 트랜지스터(22)의 게이트는 센스 비트선(SBL)에만 접속되고, 다른 인버터의 출력 단자에 접속되지 않고, 다른 인버터에 채용된 NMOS형 트랜지스터(22)의 게이트는 센스 비트 보선(/SBL)에만 접속되고 특정 인버터의 출력 단자에 접속되지 않는다. 이 타입의 플립-플롭 센스 래치 회로(71A)는, 센스 비트선(SBL)상에 인가되는 전위, 센스 비트 보선(/SBL)상에 인가되는 전위를 두개의 NMOS형 트랜지스터(22)의 게이트에서 각각 받아서 센스 래치 회로(71A)에서 래치된 데이터를 확정한다.
상술한 변형 센스 앰프의 타입은 제 2의 실시 형태에도 채용될 수 있다. 그러나 상술한 변형 센스 앰프의 타입을 채용한 실시예는 도시를 생략한다.
4. 제 2의 변형예
제 2의 변형예에서는 SAs(센스 앰프)(7))의 두가지 배치를 예시한다.
MSA(Memory Sub-Array)인 MAT는 센스 앰프(7)의 SA 행을 포함하는 SA(센스 앰프) 매트릭스를 포함한다. 도 21에 도시한 센스 앰프 배치에서는, 복수의 비트선(BL)이 교대로 센스 앰프(7)에 접속된다. 상세히 살펴보면, 비트선(BL)은 동일 SA 칼럼에서 센스 앰프(7)에 접속되고, 하나 걸러 SA 행에 접속된다.
한편, 도 22의 센스 앰프 배치의 경우, 각 NMOS형 트랜지스터(51)는, NMOS형 트랜지스터(51A)와 NMOS형 트랜지스터(51B)로 대체된다. 동일 행 상의 NMOS형 트랜지스터(51A)는 제 1의 제어 신호에 의해 제어되는 제 1의 시스템을 형성하고, 동일 행 상의 NMOS형 트랜지스터(51B)는 제 2의 제어 신호에 의해 제어되는 제 2의 시스템을 형성한다.
이상의 제 2의 변형예에 따른 센스 앰프 배선 이외에서도, 예를 들면, 전압 드라이버를 인버터가 아니라 버퍼 구성으로 할 수 있다. 또한, 플립-플롭 센스 래치 회로(71)의 센스 노드와 참조 노드에의 접속 관계를, 세트 드라이버(75A)와 리셋 드라이버(75B)로 교체하는 것도 가능하다.
검증 래치 회로(74)의 구성은, 데이터를 보존하는 회로 구성이라면 여러가지 변경이 가능하다. 또한, MAT 선택하지 않는 구성도 채용 가능하다.
이상의 본 발명의 실시의 형태 및 변형예에서는, 데이터 세트(예를 들면 기록)시, 데이터 세트 동작의 검증 부동작을 위한 프리차지 전압으로서 데이터 세트 동작을 위한 비트선(BL) 상에 인가되는 전위를 사용함으로써 검증 부동작을 끊김없이(seamless) 수행한다. 또한 동일하게, 데이터 리셋(예를 들면 소거)시에도, 데이터 세트 동작의 검증 부동작을 위한 프리차지 전압으로서 데이터 세트 동작을 위한 비트선(BL) 상에 인가되는 전위를 사용함으로서 검증 부동작을 끊김없이 수행한다. 이와 같이 끊김없이 수행되는 검증 부동작은 데이터 대기 시간을 생략하는 다이렉트 검증 부동작이라고 일컬어진다. 대기 시간은 짧다. 그러나 대기 시간을 포함하는 데이터 세트 동작 또는 데이터 리셋 동작이 몇몇 사이클을 포함하는 시퀀스에서 반복적으로 수행되면, 대기 시간을 없애는 것이 동작의 속도를 향상시키는 효과면에서 매우 유익하다는 것을 알 수 있다.
제 1의 실시의 형태에서는, 그 때 검증 부동작의 판독 결과를 센스 앰프(7)에서 래치하고, 그 결과에 따라, 예를 들면 데이터 소거(또는 기록) 동작의 방향으로 셀 전류가 흐르지 않도록 인히비트 제어를 수행한다. 구체적으로는, 센스 앰프(7)에 채용된 플립-플롭 센스 래치 회로(71)를 비트선(BL)측에서 분리한다. 이로써, 확실하게 인히비트 제어가 행하여진다. 또한, 제 1의 실시 형태가 간단한 래치 회로와 스위치의 추가로 구현되기 때문에, 제 1의 실시 형태의 구현은 단지 작은 에어리어 페널티만을 초래한다.
한편, 제 2의 실시의 형태와 같이, 작은 에어리어 페널티라도 면적 면에서 제한이 엄격한 경우, 인히비트 제어는 작은 면적 내에서 생성된 칼럼 회로의 구성 내에 마련된 부분에 의해서만 완성될 수 없다. 그러나, 래치 회로를 대신하는 부분만이 제 2의 실시 형태의 경우와 같은 칼럼 회로 구성의 밖에서 논리 반전에 의해 이행될 수도 있다.
본 발명은 일본 특허출원 JP2009-44225호(2009.02.26)의 우선권 주장 출원이다.
본 발명은 첨부된 청구범위와 동등한 범위 내에서 당업자에 의해 필요에 따라 다양하게 변경, 변형, 조합, 대체가 이루어질 수 있다.

Claims (15)

  1. 제 1의 배선과, 제 2의 배선과, 메모리 셀과, 구동 제어부와, 센스 앰프 및 인히비트 제어부를 포함하는 메모리 디바이스에 있어서,
    각각의 상기 메모리 셀은 데이터 기억 상태를 기록하는 저항 변화형 기억 소자와 상기 제 1 및 제 2의 배선 사이에서 상기 저항 변화형 기억 소자에 직렬로 접속된 액세스 트랜지스터를 포함하고,
    각각의 상기 구동 제어부는 데이터 기록 동작 또는 데이터 소거 동작시에 각각 상기 제 1 및 제 2의 배선 사이에 기록 펄스 또는 소거 펄스를 인가하고, 상기 메모리 셀을 통해 상기 제 1 및 제 2의 배선 사이에 셀 전류를 흘림에 의해 다이렉트 검증 부동작을 연속하여 수행하고,
    각각의 상기 센스 앰프는, 상기 다이렉트 검증 부동작에서 상기 구동 제어부에 의해 수행된 제어에 따라 상기 제 1의 배선에서 발생하는 전위 변화를 센스하고, 통상의 판독 동작과 상기 다이렉트 검증 부동작 모두에서 사용되고,
    각각의 상기 인히비트 제어부는,
    센스시에 센스 노드에 나타나는 전위에 의거하여 다음 센스시에 상기 센스 앰프의 센스 노드가 전기적으로 변동하는 것을 금지하는지 여부를 판정하고,
    상기 센스 앰프의 센스 노드에 접속되고, 상기 데이터 기억 상태의 천이가 충분 또는 불충분한지를 나타내는 전압 센스 결과를 나타내는 2치값을 갖는 2치 정보를 보존하도록 구성된 래치 회로와,
    상기 래치 회로에 보존된 2치 정보에 따라 상기 센스 앰프의 센스 노드와 상기 제 1의 배선이 접속 또는 차단되도록 제어하는 스위치와,
    상기 센스 앰프의 센스 노드와 상기 래치 회로와의 사이에 접속되고, 상기 다이렉트 검증 부동작시에 센스 노드에 나타나는 전압에 따라 상기 래치 회로에 보존된 상기 2치 정보가 업데이트되도록 동작하고, 상기 통상의 판독 동작에서 상기 스위치의 온 상태 유지에 대응하는 값으로 상기 래치 회로에 보존된 상기 2치 정보가 업데이트되는 것을 금지하는 래치 입력 제어부를 포함하는 것을 특징으로 하는 메모리 디바이스.
  2. 제 1항에 있어서,
    상기 래치 회로는, 상기 스위치를 온 상태로 초기 설정한 정보에 해당 래치 회로에 보존된 상기 2치 정보를 리셋하는 리셋부를 갖는 것을 특징으로 하는 메모리 디바이스.
  3. 제 1항에 있어서,
    각각의 상기 구동 제어부는, 상기 센스 앰프에 근접하여 배치되고, 센스 앰프의 센스 노드의 전압을 반전하고, 상기 반전된 전압을 증폭하고, 상기 증폭된 전압을 상기 기록 또는 소거 펄스의 전압으로서 상기 제 1의 배선에 인가하는 전압 드라이버를 갖는 것을 특징으로 하는 메모리 디바이스.
  4. 제 1항에 있어서,
    복수의 상기 메모리 셀은 매트릭스 형태로 배치되고,
    복수의 상기 제 1의 배선과 복수의 상기 제 2의 배선은 상기 메모리 셀에 각각 접속되어 상기 메모리 셀상에서 매트릭스 구동 동작이 수행되도록 하고,
    각각의 상기 센스 앰프는 상기 매트릭스의 복수의 칼럼에 대해 마련되고,
    상기 매트릭스를 형성하도록 배치된 복수의 상기 메모리 셀을 포함하는 메모리 어레이에서, 칼럼 방향으로 배치된 상기 메모리 셀의 상기 메모리 어레이의 각 칼럼과 함께, 각각의 상기 센스 앰프가 상기 복수의 칼럼에 대해 마련되고,
    각각의 상기 구동 제어부 및 각각의 상기 인히비트 제어부는 상기 복수의 칼럼에 대해 마련되는 것을 특징으로 하는 메모리 디바이스.
  5. 제 1의 배선과, 제 2의 배선과, 메모리 셀과, 구동 제어부와, 센스 앰프 및 인히비트 제어부를 포함하는 메모리 디바이스에 있어서,
    각각의 상기 메모리 셀은 데이터 기억 상태를 기록하는 저항 변화형 기억 소자와 상기 제 1 및 제 2의 배선 사이에서 상기 저항 변화형 기억 소자에 직렬로 접속된 액세스 트랜지스터를 포함하고,
    각각의 상기 구동 제어부는 데이터 기록 동작 또는 데이터 소거 동작시에 각각 상기 제 1 및 제 2의 배선 사이에 기록 펄스 또는 소거 펄스를 인가하고, 상기 메모리 셀을 통해 상기 제 1 및 제 2의 배선 사이에 셀 전류를 흘림에 의해 다이렉트 검증 부동작을 연속하여 수행하고,
    각각의 상기 센스 앰프는, 상기 다이렉트 검증 부동작에서 상기 구동 제어부에 의해 수행된 제어에 따라 상기 제 1의 배선에서 발생하는 전위 변화를 센스하고,
    각각의 상기 인히비트 제어부는,
    센스시에 센스 노드에 나타나는 전위에 의거하여 다음 센스시에 상기 센스 앰프의 센스 노드가 전기적으로 변동하는 것을 금지하는지 여부를 판정하고,
    상기 센스 앰프와 근접 배치되고, 상기 센스 앰프에 의해 수행된 증폭의 결과로 얻어진 보존 전압에 따라 상기 셀 전류를 재차 흘리기 위한 추가의 기록 또는 소거 펄스를 인가하기 위한 동작을 수행하도록 구성되는 제 1 제어부와,
    상기 센스 앰프에 보존된 전압을 출력하여 반전시키고, 상기 센스 앰프 상기 반전 전압을 되돌리고, 상기 추가의 기록 또는 소거 펄스를 인가하도록 상기 제 1 제어부에 의해 수행되는 동작을 제어함으로써, 상기 센스 앰프의 센스 노드에서 발생하는 전기적 변동을 금지하는 제 2 제어부를 포함하는 것을 특징으로 하는 메모리 디바이스.
  6. 제 5항에 있어서,
    상기 제 1 제어부는, 상기 센스 앰프에 근접 배치되고, 상기 센스 앰프의 상기 센스 노드에 나타나는 전압을 반전하고, 상기 반전된 전압을 증폭하여, 상기 증폭된 전압을 상기 기록 펄스 또는 상기 소거 펄스의 전압으로서 상기 제 1의 배선에 인가하는 전압 드라이버인 것을 특징으로 하는 메모리 디바이스.
  7. 제 5항에 있어서,
    복수의 상기 메모리 셀은 매트릭스 형태로 배치되고,
    복수의 상기 제 1의 배선과 복수의 상기 제 2의 배선은 상기 메모리 셀에 각각 접속되어 상기 메모리 셀상에서 매트릭스 구동 동작이 수행되도록 하고,
    각각의 상기 센스 앰프는 상기 매트릭스의 복수의 칼럼에 대해 마련되고,
    상기 매트릭스를 형성하도록 배치된 복수의 상기 메모리 셀을 포함하는 메모리 어레이에서, 칼럼 방향으로 배치된 상기 메모리 셀의 상기 메모리 어레이의 각 칼럼과 함께, 각각의 상기 센스 앰프가 상기 복수의 칼럼에 대해 마련되고,
    각각의 상기 구동 제어부 및 각각의 상기 인히비트 제어부는 각각 상기 복수의 칼럼에 대해 마련되는 것을 특징으로 하는 메모리 디바이스.
  8. 제 1항에 있어서,
    상기 센스 앰프는, 상기 셀 전류에 의해 변동한 양을 갖는 전압인 상기 제 1의 배선의 전압을 플립플롭에 의해 래치하여 증폭하는 구성을 포함하는 것을 특징으로 하는 메모리 디바이스.
  9. 제 1항에 있어서,
    상기 센스 앰프는, 상기 셀 전류에 의해 변동한 양을 갖는 상기 제 1의 배선상에 나타나는 전압을 NMOS형 또는 PMOS형의 트랜지스터의 게이트에 공급하여 상기 게이트에 공급된 상기 전압을 센스하여 증폭하는 구성을 포함하는 것을 특징으로 하는 메모리 디바이스.
  10. 제 1항에 있어서,
    상기 센스 앰프는, 센스 노드에 나타나는 전위를 증폭할 때에, 상기 센스 앰프의 상기 센스 노드를 상기 제 1의 배선으로부터 분리하기 위한 배선 아이솔레이션 스위치를 포함하는 것을 특징으로 하는 메모리 디바이스.
  11. 제 10항에 있어서,
    상기 배선 아이솔레이션 스위치는, NMOS형 트랜지스터, PMOS형 트랜지스터, 또는, NMOS형 트랜지스터와 PMOS형 트랜지스터를 서로 병렬 접속한 전송 게이트 회로로 형성되어 있는 것을 특징으로 하는 메모리 디바이스.
  12. 제 1항에 있어서,
    상기 저항 변화형 기억 소자는 두개의 전극을 갖고,
    상기 두개의 전극 사이에서, 이온 공급층이 기억층상에 중첩되어 적층체를 형성하고,
    상기 기억층은 절연 물질로 이루어지고.
    상기 이온 공급층은 Cu, Ag, Zn중의 적어도 하나와, S, Se, Te중의 적어도 하나를 포함하는 것을 특징으로 하는 메모리 디바이스.
  13. 데이터 기록 또는 소거 동작을 수행하기 위해 제 1 및 제 2의 배선 사이에 형성된 저항 변화형 기억 소자를 포함하는 메모리 디바이스에 의해 사용되는 동작 방법에 있어서,
    상기 제 1 및 제 2의 배선을 통해 상기 저항 변화형 기억 소자에 기록 또는 소거 펄스를 인가하는 단계와;
    상기 기록 또는 소거 펄스를 상기 저항 변화형 기억 소자에 인가하여 상기 제 1의 배선을 고임피던스 상태로 두고, 상기 데이터 기록 또는 소거 동작의 일부로서 수행된 다이렉트 검증 부동작에서 검출 결과를 생성하기 위해 상기 저항 변화형 기억 소자를 통하여 흐르는 전류로 인해 상기 제 1의 배선 상에 발생하는 전기적 변화를 센스하도록 상기 메모리 디바이스에 채용된 센스 앰프를 구동하는 단계와;
    상기 다이렉트 검증 부동작에서 상기 센스 앰프의 센스 노드에 나타나는 전위를 검출함으로써 상기 검출 결과를 인식하고, 상기 검출 결과에 의거하여 상기 데이터 기록 또는 소거 동작의 다음 다이렉트 검증 부동작에서 상기 센스 노드에 전기적 변동이 발생하는 것을 금지하는 상태를 설정하는 인히비트 제어를 수행하는 단계를 포함하는 것을 특징으로 하는 동작 방법.
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