JP2021047961A - メモリシステム - Google Patents

Abstract

【課題】 高性能のメモリシステムを提供する。【解決手段】 メモリシステムは、メモリセルトランジスタを含んだ記憶装置と、コントローラと、を備える。コントローラは、メモリセルトランジスタ中の第１データを消去することなく第１データをメモリシステムの外部から参照されることができない状態にし、メモリセルトランジスタにデータを書き込むことを決定する前に、メモリセルトランジスタの閾値電圧を上昇させるように構成されている。コントローラは、メモリセルトランジスタに第２データを書き込むことを決定した後に、メモリセルトランジスタの閾値電圧を下げて消去状態にし、メモリセルトランジスタを消去状態にした後に、メモリセルトランジスタに第２データを書き込むように構成されている。【選択図】 図７

Description

実施形態は、概してメモリシステムに関する。

記憶装置と、記憶装置を制御するコントローラを含んだメモリシステムが知られている。

特表２００７−５０２４８９号公報

高性能のメモリシステムを提供しようとするものである。

一実施形態によるメモリシステムは、メモリセルトランジスタを含んだ記憶装置と、コントローラと、を備える。上記コントローラは、上記メモリセルトランジスタ中の第１データを消去することなく上記第１データを上記メモリシステムの外部から参照されることができない状態にするように構成されている。上記コントローラは、上記メモリセルトランジスタにデータを書き込むことを決定する前に、上記メモリセルトランジスタの閾値電圧を上昇させるように構成されている。上記コントローラは、上記メモリセルトランジスタに第２データを書き込むことを決定した後に、上記メモリセルトランジスタからの閾値電圧を下げて消去状態にするように構成されている。上記コントローラは、上記メモリセルトランジスタを前記消去状態にした後に、上記メモリセルトランジスタに上記第２データを書き込むように構成されている。

図１は、第１実施形態のメモリシステム中の要素及び接続、並びに関連する要素を示すブロック図である。 図２は、第１実施形態のブロックの要素及び接続の例を示す。 図３は、第１実施形態のブロックの一部の構造を示す。 図４は、第１実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。 図５は、第１実施形態のアドレス変換テーブルの例を示す。 図６は、第１実施形態のブロック状態管理テーブルの例を示す。 図７は、第１実施形態のメモリコントローラの動作のフローを示す。 図８は、第１実施形態のプリプログラムの指示の間の入出力信号の例を示す。 図９は、第１実施形態のプログラムの間のいくつかの要素に印加される電圧を示す。 図１０は、第１実施形態のプリプログラムの間のいくつかの要素に印加される電圧を示す。 図１１は、第１実施形態のブロック中のメモリセルトランジスタの２つの時点での閾値電圧の分布の例を示す。 図１２は、参考用のメモリコントローラの動作のフローを示す。 図１３は、参考用の動作のフローによってメモリセルトランジスタにおいて生じ得るいくつかの状態を時間に沿って順に示す。 図１４は、第１実施形態の動作のフローによってメモリセルトランジスタにおいて生じ得るいくつかの状態を時間に沿って順に示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。又は、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。又は、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。

又は、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序で及び（又は）別のステップと並行して起こることが可能である。

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

１．第１実施形態
１．１．構造（構成）
図１は、第１実施形態のメモリシステム中の要素及び接続、並びに関連する要素を示す。図１に示されるように、メモリシステム５は、ホスト装置３により制御され、記憶装置１及びメモリコントローラ２を含む。メモリシステム５は、例えば、ＳＳＤ（solid state drive）又はＳＤ^ＴＭカード等であることが可能である。

記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置３から命令を受け取り、受け取られた命令に基づいて記憶装置１を制御する。

１．１．１．メモリコントローラ
メモリコントローラ２は、ホストインターフェイス２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、メモリインターフェイス２５、ＥＣＣ（error correction code）回路２６を含む。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェア（プログラム）がＣＰＵ２２によって実行されることによって、メモリコントローラ２は種々の動作、及びホストインターフェイス２１並びにメモリインターフェイス２５の機能の一部を実行する。ＲＡＭ２３は、さらに、データを一時的に保持し、バッファメモリ及びキャッシュメモリとして機能する。ＲＡＭ２３は、また、アドレス変換テーブル、及びブロック状態管理テーブルを保持している。アドレス変換テーブル、及びプリプログラム管理テーブルについては後述される。

ホストインターフェイス２１は、バスを介してホスト装置３と接続され、メモリコントローラ２とホスト装置３との通信を司る。メモリインターフェイス２５は、記憶装置１と接続され、メモリコントローラ２と記憶装置１との通信を司る。

ＥＣＣ回路２６は、記憶装置１に書き込まれるデータ及び記憶装置１からリードされたデータに対して、誤りの検出及び訂正に必要な処理を行う。具体的には、ＥＣＣ回路２６は、記憶装置１に書き込まれるデータ（実書き込みデータ）に対して誤り訂正符号化処理を行う。誤り訂正符号化後の冗長データを含んだデータは、書き込みデータとして記憶装置１に書き込まれる。また、ＥＣＣ回路２６は、記憶装置１からリードされたデータの中の誤りを検出し、誤りがある場合に誤りの訂正を試みる。

１．１．２．記憶装置
記憶装置１は、ＮＡＮＤバスを介してメモリコントローラ２と接続されている。ＮＡＮＤバスは、複数の制御信号及び８ビットの幅の入出力信号ＤＱを伝送する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、データストローブ信号ＤＱＳ及び￣ＤＱＳ、並びにレディー・ビジー信号ＲＢを含む。符号「￣」は、反転論理を示す。記憶装置１は、入出力信号ＤＱを受け取り、入出力信号ＤＱを送信する。入出力信号ＤＱは、コマンド（ＣＭＤ）、書込みデータ又はリードデータ（ＤＡＴ）、アドレス情報（ＡＤＤ）、及びステータス（ＳＴＡ）を含む。

信号￣ＣＥは記憶装置１をイネーブルにする。信号ＣＬＥは、入出力信号ＤＱによるコマンドの送信を記憶装置１に通知する。信号ＡＬＥは、入出力信号ＤＱによるアドレス信号の送信を記憶装置１に通知する。信号￣ＷＥは、入出力信号ＤＱの取り込みを記憶装置１に指示する。信号￣ＲＥは、入出力信号ＤＱの出力を記憶装置１に指示する。レディー・ビジー信号ＲＢは、記憶装置１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。記憶装置１は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。

記憶装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６等の要素を含む。

メモリセルアレイ１０は複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリング（ストリング）ＮＳ（図示せず）の集合である。各ストリングＮＳは、複数のメモリセルトランジスタＭＴを含む。

コマンドレジスタ１１は、メモリコントローラ２によって受け取られたコマンドＣＭＤを保持する。コマンドＣＭＤは、シーケンサ１３にデータリード、データ書込み、及びデータ消去を含む種々の動作を指示する。

アドレスレジスタ１２は、メモリコントローラ２によって受け取られたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線ＷＬ、及びビット線ＢＬの選択に使用される。

シーケンサ１３は、記憶装置１全体の動作を制御する。シーケンサ１３は、コマンドレジスタ１１から受け取られたコマンドＣＭＤに基づいてドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を制御して、データリード、データ書込み、データ消去等を含む種々の動作を実行する。

ドライバ１４は、記憶装置１の動作に必要な種々の電位を生成し、複数の電位のうちの選択されたものをロウデコーダ１５に供給する。

ロウデコーダ１５は、アドレスレジスタ１２から受け取られたブロックアドレスＢＡｄに基づいて選択された１つのブロックＢＬＫにドライバ１４から供給される電位を転送する。

センスアンプ１６は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてリードデータを生成し、又は、書込みデータをメモリセルトランジスタＭＴに転送する。

１．１．３．メモリセルアレイ
図２は、第１実施形態のメモリセルアレイ１０中のいくつかの要素及び接続の例を示し、１つのブロックＢＬＫ０の要素及び接続、並びに関連する要素を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図２に示される要素及び接続を含む。

１つのブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０〜ＳＵ３を含む。

ｍ（ｍは自然数）本のビット線ＢＬ０〜ＢＬ（ｍ−１）の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３の各々からの１つのＮＡＮＤストリングＮＳと接続されている。

各ストリングＮＳは、１つの選択ゲートトランジスタＳＴ、複数（例えば８つ）のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、又はＤＴ３）を含む。トランジスタＳＴ、ＭＴ、及びＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、及び周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。

相違する複数のビット線ＢＬとそれぞれ接続された複数のストリングＮＳは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲート電極は、ワード線ＷＬ０〜ＷＬ７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。

トランジスタＤＴ０〜ＤＴ３（図２において、ＤＴ２、ＤＴ３は図示せず）はストリングユニットＳＵ０〜ＳＵ３にそれぞれ属する。ストリングユニットＳＵ０の複数のストリングＮＳの各々のトランジスタＤＴ０のゲートは選択ゲート線ＳＧＤＬ０に接続されている。同様に、ストリングユニットＳＵ１、ＳＵ２、及びＳＵ３のそれぞれの複数のストリングＮＳの各々のトランジスタＤＴ１、ＤＴ２、及びＤＴ３のゲートは選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、及びＳＧＤＬ３に接続されている。

各ブロックＢＬＫは、図３に示される構造を有することができる。図３は、第１実施形態のメモリセルアレイの一部の構造を概略的に示す。図３に示されるように、基板ｓｕｂは、ｘｙ面に沿って広がる。基板ｓｕｂの上方に導電体ＣＣが設けられている。導電体ＣＣは、ソースＣＥＬＳＲＣとして機能する。導電体ＣＣの上方に、複数のストリングＮＳが設けられている。

各ストリングＮＳは、メモリピラーＭＰを含む。メモリピラーＭＰは、半導体の柱（ピラー）ＰＬ、トンネル絶縁体（層）ＩＴ、電荷蓄積層ＣＡ、及びブロック絶縁体（層）ＩＢを含む。

柱ＰＬは、ｚ軸に沿って延び、下端において導電体ＣＣと接し、トランジスタＭＴ、ＤＴ、及びＳＴのチャネルが形成されるチャネル領域並びにボディとして機能する。トンネル絶縁体ＩＴは、柱ＰＬの側面を覆う。電荷蓄積層ＣＡは、絶縁性または導電性であり、トンネル絶縁体ＩＴの側面を覆う。ブロック絶縁体ＩＢは、トンネル絶縁体ＩＴの側面を覆う。いくつかの柱ＰＬの上端は、導電性のプラグＣＰを介して導電体ＣＴと接続されている。導電体ＣＴはｘ軸に沿って延び、１つのビット線ＢＬとして機能し、ｙ軸上で別の座標に位置する導電体ＣＴと間隔を有する。

導電体ＣＣの上方に、１つの導電体ＣＳ、複数（例えば８つ）の導電体ＣＷ、及び導電体ＣＤが設けられている。導電体ＣＳ、ＣＷ、及びＣＤは、この順で間隔を有してｚ軸に沿って並び、ｙ軸に沿って延びる。導電体ＣＳ、ＣＷ、及びＣＤは、それぞれ、各ストリングＮＳの選択ゲート線ＳＧＳＬ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤＬとして機能する。導電体ＣＷはｙｚ面において分断されており、分断された各部分を含んだ領域が、１つのブロックＢＬＫに相当する。各ブロックＢＬＫにおいて、導電体ＣＤはｙｚ面において分断されており、分断された各部分を含んだ領域が１つのストリングユニットＳＵに相当する。

柱ＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＡ、及びブロック絶縁体ＩＢのうちの導電体ＣＳ、ＣＷ、及びＣＤと交わる部分は、それぞれ選択ゲートトランジスタＳＴ、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴとして機能する。

導電体ＣＣ上の領域のうち、図に示されている要素を設けられていない部分は、層間絶縁体を設けられている。

＜１．１．４．セルトランジスタ＞
記憶装置１は、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図４は、例として、第１実施形態のメモリシステムの１メモリセルトランジスタＭＴあたり３ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングを示す。各メモリセルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。メモリセルトランジスタＭＴあたり３ビットの記憶の場合、各メモリセルトランジスタＭＴは、８個の状態のうちの閾値電圧に応じた１つの状態にあることが可能である。８個の状態は、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートと称される。“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”ステートにあるメモリセルトランジスタＭＴは、この順でより高い閾値電圧を有する。“Ｅｒ”ステートは消去状態に相当する。いくつかのステートにあるメモリセルトランジスタＭＴは、負の閾値電圧を有する。例として、“Ｅｒ”ステート又は“Ａ”ステートにあるメモリセルトランジスタＭＴは、負の閾値電圧を有する。

データ書込みによって、書込み対象のメモリセルトランジスタＭＴは、書き込まれるデータに基づいて、“Ｅｒ”ステートに維持されるか、または“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートのいずれかに移される。

各ステートに３ビットのデータが任意の形で割り当てられることが可能である。各ステートは、例えば、以下の３ビットデータを有しているものとして扱われる。以下の記述の“ＡＢＣ”は、Ａ、Ｂ、及びＣが、それぞれ、アッパー、ミドル、及びロワーのビットの値を示す。
“Ｅｒ”ステート ：“１１１”
“Ａ”ステート ：“１１０”
“Ｂ”ステート ：“１００”
“Ｃ”ステート ：“０００”
“Ｄ”ステート ：“０１０”
“Ｅ”ステート ：“０１１”
“Ｆ”ステート ：“００１”
“Ｇ”ステート ：“１０１”
ある同じ３ビットデータを保持する複数のメモリセルトランジスタＭＴであっても、メモリセルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。

データリード対象のメモリセルトランジスタ（選択メモリセルトランジスタ）ＭＴによって保持されているデータの割り出しのために、選択メモリセルトランジスタＭＴのステートが判断される。選択メモリセルトランジスタＭＴの閾値電圧がどの範囲にあるかが、この選択メモリセルトランジスタＭＴのステートの割り出しに用いられる。選択メモリセルトランジスタＭＴの閾値電圧の範囲の割り出しのために、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。

１つのセルユニットＣＵのメモリセルトランジスタＭＴの同じ位置（桁）のビットのデータの組は、１つのページを構成する。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位（１桁目）のビットのデータの組は、アッパーページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位から２桁目のビットのデータの組は、ミドルページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最下位（３桁目）のビットのデータの組は、ロワーページと称される。

データ消去によって、消去対象のセルトランジスタの閾値電圧を下げて、“Ｅｒ”ステートへと移される。

１．２．動作
１．２．１．ＲＡＭによるテーブルの保持
メモリコントローラ２は、任意の仕組みを用いて、記憶装置１によるデータの保持の状態を管理する。管理は、少なくとも、ホスト装置３によって割り当てられた第１タイプのアドレスを付されたデータが記憶装置１のどこに保持されているかの管理を含む。

ホスト装置３は、メモリシステム５により提供される記憶空間を複数の論理領域へと分割し、各論理領域に固有の第１タイプアドレスを付し、第１タイプアドレスを使用してメモリシステム５の記憶空間を管理する。第１タイプアドレスは、論理アドレスと称される場合がある。ホスト装置３は、書込み対象のデータが或る論理領域に保持されると決定すると、決定された論理アドレスを書込み対象データに割り当てる。そして、ホスト装置３は、論理アドレスにより特定される論理領域への書き込み対象データの書込みをメモリコントローラ２に指示する。

メモリコントローラ２は、ホスト装置３から或る論理アドレスを付されたデータの書込みを要求されると、書込み要求対象のデータを記憶装置１に書き込む。一方、メモリコントローラ２は、論理アドレスとは異なるアドレス体系を使用して記憶装置１の記憶空間を管理する。メモリコントローラ２は、記憶装置１中で書込み要求対象のデータが書き込まれる領域と、書込み要求対象データの論理アドレスと、の関係を任意の方法で管理する。

ホスト装置３からのデータリード要求とデータ消去要求についても同様である。メモリコントローラ２は、ホスト装置３から或る論理アドレスを付されたデータのリードの要求を受け取ると、記憶装置１中でリード要求対象のデータが保持されている領域からデータをリードする。メモリコントローラ２は、データ消去要求を受け取ると、消去要求対象のデータを記憶装置１中から消去する。ただし、記憶装置１でのデータ消去は、ホスト装置３からのデータ消去要求に応答して、即時、行われるとは限らない。すなわち、メモリコントローラ２は、消去要求対象のデータを実際に記憶装置１から消去せずに、消去要求対象データの論理アドレスを未割当であるとして扱う。こうすることによって、ホスト装置３は、当該論理アドレスのデータは存在しないものとして認識する。このため、当該論理アドレスのデータは、メモリシステム５の外部から参照されることが不能になる。以下、このような、ホスト装置３にとって、すなわちメモリシステム５中では存在しない（消去された）ものの記憶装置１では保持されているデータは、以下、無効データと称される。一方、ホスト装置３にとっては、すなわちメモリシステム５中で存在する（保持されている）、有効な論理アドレスを付されたデータは、有効データと称される。

以上のような管理は、例えば、図５に示されるテーブルを用いて実現されることが可能である。図５は、第１実施形態のメモリコントローラ２により保持されるアドレス変換テーブル３１の例を示す。アドレス変換テーブル３１は、図５に示されるように互いに関連付けられたデータの組を含んでいる。

アドレス変換テーブル３１は、複数のエントリを有する。各エントリは、論理アドレスと、当該論理アドレスに関連付けられた第２タイプのアドレスを含む。第２タイプのアドレスは、物理アドレスと称される場合がある。メモリコントローラ２が或る論理アドレスを付されたデータの書込みの要求をホスト装置３から受け取ると、メモリコントローラ２は、記憶装置１中のデータが未書き込みの領域の中から、書込み要求データが書き込まれる領域を決定する。そして、メモリコントローラ２は、書込み要求されたデータの論理アドレスのためのエントリを作成し、作成されたエントリに、決定された書込み先を示す物理アドレスを書き込む。物理アドレスは、記憶装置１でのアドレスである。１つの物理アドレスは、１つのブロックＢＬＫ、１つのストリングユニットＳＵ、１つのセルユニットＣＵ、及び１つのページを特定する。アドレス変換テーブル３１では、物理アドレスとして、ブロックＢＬＫのアドレスが使用されることが可能である。以下の記述は、この例に基づく。

メモリコントローラ２は、或る論理アドレスを付されたデータのリードを要求されると、アドレス変換テーブルを参照して、当該論理アドレスと関連付けられた物理アドレスを知り、当該物理アドレスのブロックＢＬＫからデータを読み出す。

メモリコントローラ２は、或る論理アドレスを付されたデータの消去を要求されると、アドレス変換テーブルのうちの、消去要求されたデータの論理アドレスを含んだエントリを削除する。この結果、消去要求されたデータの論理アドレスと、当該論理アドレスのデータを保持していた物理アドレスとの関連付けは解除される。そして、ホスト装置３から消去を要求されたデータは、無効データとなる。

メモリコントローラ２は、ＲＡＭ２３において、図６に示されるテーブルをさらに保持する。図６は、第１実施形態のメモリコントローラ２により保持されるブロック状態管理テーブル３２の例を示す。

ブロック状態管理テーブル３２は、無効データのみを保持する（有効データを保持していない）ブロック（無効データブロック）ＢＬＫのアドレスを含んでいる。上記のように、ホスト装置３から消去を要求されたデータは、すぐに、記憶装置１から実際に消去されるとは限らず、無効データとして記憶装置１中で保持され続ける場合がある。無効データは、無効データを保持するブロックＢＬＫへのデータ書込みの前までに、実際に消去される必要がある。このことに基づいて、メモリコントローラ２は、ブロック状態管理テーブル３２を使用して、無効データのみを保持しているブロックＢＬＫを管理する。メモリコントローラ２は、無効データのみを保持する状態になったブロックＢＬＫが生じると、当該ブロックＢＬＫのエントリをブロック状態管理テーブル３２に新たに設ける。一方、メモリコントローラ２は、ブロック状態管理テーブル３２中の或るブロックＢＬＫ中のデータが実際に消去されると、当該ブロックＢＬＫをブロック状態管理テーブル３２から消去する。

各エントリは、プリプログラムが実行されたかを示す情報（プリプログラムフラグ）を含む。プリプログラムフラグは、このフラグが属するエントリの無効データブロックＢＬＫについての情報を示す。第１実施形態では、無効データのみを含んだブロックＢＬＫに対して、プリプログラムを実行する。プリプログラムは、対象のブロックＢＬＫ中の全セルユニットＣＵに対する、データの保持とは無関係のプログラムを実行することを指し、後述される。プリプログラムも、ホスト装置３からのデータ消去要求に対して、すぐに実行されるとは限らない。

メモリコントローラ２は、ブロック状態管理テーブル３２を使用して、無効データのみを保持するブロックＢＬＫのうちでプリプログラムされていないブロックＢＬＫを管理する。メモリコントローラ２は、ブロック状態管理テーブル３２中の各エントリで、当該エントリのブロックＢＬＫがプリプログラムされたかの情報を管理する。そのために、ブロック状態管理テーブル３２は、プリプログラムフラグを含む。メモリコントローラ２は、ブロック状態管理テーブル３２にエントリが追加されると、当該エントリで、未実行を示す値のプリプログラムフラグを保持する。ブロック状態管理テーブル３２に含まれているブロックＢＬＫのうち、或るブロックＢＬＫに対してプリプログラムが実行されると、メモリコントローラ２は、当該ブロックＢＬＫについてのプロプログラムフラグを、実行済みを示す値に更新する。

１．２．２．データ消去及びデータ書込み
図７は、第１実施形態のメモリコントローラ２の動作のフローを示す。図７は、或る１つのブロックＢＬＫｓに関するフローを示す。図７のフローの開始の時点で、ブロックＢＬＫｓ中の各セルユニットＣＵは、データを書き込まれた状態にある。

フローは、ブロックＢＬＫｓが無効データのみを保持する状態（有効データを保持しない状態）へと移る処理の開始により開始する。ステップＳＴ１において、メモリコントローラ２は、ブロックＢＬＫｓ中のデータを無効データにするための処理を行う。ステップＳＴ１は、種々の原因で生じ得、ブロックＢＬＫｓがどのような理由で無効データになるかの詳細によって、第１実施形態は限定されない。具体的には、ステップＳＴ１は、ホスト装置３からの特定の要求に基づいて生じ得る。より具体的には、ステップＳＴ１は、メモリコントローラ２が、ブロックＢＬＫｓに保持されているデータを消去する要求をホスト装置３から受け取ると生じる。ステップＳＴ１は、ガベージコレクションによっても生じ得る。ガベージコレクションは、例えば、ホスト装置３からの要求によって開始し、記憶装置１中での断片化を解消するための処理を指す。すなわち、或る第１ブロックＢＬＫが有効データと無効データを含んでいる場合に、有効データのみを別の第２ブロックＢＬＫにコピーすることにより、連続する領域に有効データが保持されることになり、有効データの断片化が解消される。有効データに対応する論理アドレスは、アドレス管理テーブルにおいて、第２ブロックＢＬＫと関連付けられるように更新され、この結果、第１ブロックＢＬＫは無効データのみを保持する状態になる。

または、ステップＳＴ１は、ホスト装置３からの要求に基づかずに起こり得る。そのような例は、いわゆるパトロールを含む。パトロールは、メモリコントローラ２によって実行され、記憶装置１中でのデータの保持の状態の改善のためのデータの移動を指す。すなわち、製造工程のばらつきなどによりメモリシステム５の使用開始時点で既に特定のセルユニットＣＵの特性が低いことや、特定のセルユニットＣＵの使用による特性の劣化などが原因で、或るセルユニットＣＵは、低いデータ保持特性を有する。このようなセルユニットＣＵを検出して、データ保持特性のより高い別のセルユニットＣＵにデータを移すことにより、メモリシステム５でのデータ保持特性が高められることが可能である。データの移動に伴って、アドレス変換テーブル３１は更新される。すなわち、或る第１論理アドレスのデータを或る第１ブロックＢＬＫが保持しているとアドレス変換テーブル３１に示されている場合、パトロールにより、第１論理アドレスのデータが移動先の第２ブロックＢＬＫに保持されているものとして、アドレス変換テーブルが更新される。この結果、パトロールによっても無効データを保持するブロックＢＬＫｓが生じ得る。

ステップＳＴ２において、メモリコントローラ２は、ブロック状態管理テーブル３２を、ブロックＢＬＫｓが含まれるように更新する。すなわち、メモリコントローラ２は、ブロック状態管理テーブル３２にブロックＢＬＫｓのエントリを作成し、当該エントリにおいて、プリプログラム実行フラグを、未実行を示す値にセットする。

ステップＳＴ３において、メモリコントローラ２は、ブロックＢＬＫｓに対してプリプログラムを実行する。メモリコントローラ２は、ステップＳＴ１が起こったことを契機としてステップＳＴ３を実行する。メモリコントローラ２は、ブロックＢＬＫｓに対してデータを書き込むとの決定（後述のステップＳＴ４）の前までに行われる限り、ステップＳＴ３をステップＳＴ２以降の任意のタイミングで行うことができる。例えば、メモリコントローラ２は、ホスト装置３から要求された未完了の処理が無い期間にステップＳＴ３を実行できる。例えば、メモリコントローラ２は、ステップＳＴ２の直後、すなわち、ブロックＢＬＫｓが無効データのみを保持する状態になった後、速やかに、例えば、直後に、ステップＳＴ３を実行できる。メモリコントローラ２は、ステップＳＴ２とステップＳＴ３の間に任意の処理を実行することができる。

ステップＳＴ３は、ホスト装置３からの何らかの要求とは無関係に行われる。すなわち、ステップＳＴ３は、メモリコントローラ２によって自発的に開始される。ステップＳＴ３の実行のために、メモリコントローラ２は、ブロック状態管理テーブル３２を参照する。ブロック状態管理テーブル３２は、ブロックＢＬＫｓのためのエントリにおいて、未実行の値のプリプログラムフラグを含んでいるはずである。このことに基づいて、メモリコントローラ２は、ブロックＢＬＫｓに対してプリプログラムを実行する。メモリコントローラ２は、ブロック状態管理テーブル３２中の或るブロックＢＬＫに対するプリプログラムが完了すると、当該ブロックＢＬＫについてのプリプログラム実行フラグを、実行済みを示す値へと更新する。ブロックＢＬＫｓのプリプログラムの実行のために、メモリコントローラ２は、記憶装置１にプリプログラムを指示する。プリプログラムの指示は、プリプログラムのためのコマンドと、プリプログラム対象のブロックＢＬＫｓを特定するアドレスの送信を含む。

ステップＳＴ４において、メモリコントローラ２は、ブロックＢＬＫｓにデータを書き込むことを決定する。ブロックＢＬＫｓへのデータ書込みの決定は、種々の理由により発生し得る。ステップＳＴ４がどのような理由で生じるかによって、第１実施形態は限定されない。具体的には、ステップＳＴ４は、ホスト装置３からのデータ書込みの要求によって生じる。より具体的には、メモリコントローラ２がホスト装置３からのデータ書込み要求を受け取ると、メモリコントローラ２は当該書込み要求対象データを未割当であるブロックＢＬＫｓに書き込むことを決定する。別の例として、メモリコントローラ２は、ガベージコレクションやパトロールの実行のために、ブロックＢＬＫｓにデータを書き込むことを決定する。後続ステップＳＴ５及びステップＳＴ６は、ステップＳＴ４の実行を契機として起こる。

ステップＳＴ５において、メモリコントローラ２は、ブロックＢＬＫｓ中のデータを消去する。そのために、メモリコントローラ２は、記憶装置１にブロックＢＬＫｓのデータ消去を指示する。データ消去の指示は、データ消去のためのコマンドと、ブロックＢＬＫｓを特定するアドレスの送信を含む。データ消去が完了すると、メモリコントローラ２は、ブロック状態管理テーブル３２中のブロックＢＬＫｓのエントリを削除する。

ステップＳＴ６において、メモリコントローラ２は、ステップＳＴ４で決定されたブロックＢＬＫｓへのデータ書込みを実行する。そのために、メモリコントローラ２は、ステップＳＴ４でブロックＢＬＫｓに書き込まれることに決定されたデータ（書込みデータ）を、ブロックＢＬＫｓに書き込むことを記憶装置１に指示する。データ書込みの指示は、データ書込みのためのコマンドと、ブロックＢＬＫｓを特定するアドレスと、ブロックＢＬＫｓ中のセルユニット及びページを特定するアドレスの送信を含む。メモリコントローラ２はまた、書込みデータの論理アドレスのエントリを、アドレス変換テーブルにおいて作成し、作成されたエントリにブロックＢＬＫｓのアドレスを記入する。ステップＳＴ５は、ステップＳＴ６の実行の準備として行われるため、ステップＳＴ６はステップＳＴ５の実行後、速やかに、長時間を経過する前に、実行される。例えば、ステップＳＴ６は、ステップＳＴ５の直後に行われる。

ステップＳＴ６が完了すると、フローは終了する。

１．２．３．プリプログラム
図８は、第１実施形態のプリプログラムの指示の間の入出力信号ＤＱの例を示す。図８に示されるように、メモリコントローラ２は、コマンドＸＸｈ、アドレス信号ｄｄ、およびコマンドＹＹｈを送信する。コマンドＸＸｈは、プリプログラムの指示と、アドレスが後続することを示す。アドレス情報ＡＤＤは、プリプログラム対象のブロックＢＬＫｓのアドレスを示し、複数のサイクルに亘って送信され得る。図８は、例として、３サイクルでの送信を示す。コマンドＹＹｈは、プリプログラムの実行を指示する。

メモリコントローラ２は、コマンドＹＹｈを受け取ると、レディー・ビジー信号ＲＹ／ＢＹでビジー状態を示すとともに、ブロックＢＬＫｓに対してプリプログラムを実行する。プリプログラムは、データ書込み（プログラム）に類似する。データ書込みは、複数のプログラムループの繰り返しを含み、各プログラムループは、プログラムが行われるステージとベリファイが行われるステージを含む。プログラムは、プログラム対象のメモリセルトランジスタＭＴの電荷蓄積層ＣＡに電子を注入することによってプログラム対象のメモリセルトランジスタＭＴの閾値電圧を上昇させること、及び電子の注入を禁止することで閾値電圧を維持することを含む。ベリファイは、プログラム対象のメモリセルトランジスタＭＴからのデータリード、及びプログラム対象のメモリセルトランジスタＭＴが目標のステートに達したか否かの判断を含む。

図９は、第１実施形態のプログラムの間のいくつかの要素に印加される電圧を示す。プログラムは、データ書込み対象のセルユニット（選択セルユニット）ＣＵを含んだ１つのストリングユニット（選択ストリングユニット）ＳＵのみを対象とする。そのために、図９に示されるように、選択ストリングユニットＳＵの選択ゲート線ＳＧＤＬのみが、選択用の電圧Ｖｓｇｄを印可される。一方、選択ストリングユニットＳＵ以外のストリングユニットＳＵの選択ゲート線ＳＧＤＬは、電圧Ｖｓｓ（例えば、０Ｖ）を印加され続ける。また、選択セルユニットＣＵのうちの閾値電圧を上昇されるメモリセルトランジスタＭＴと接続されたビット線ＢＬはプログラム実行用の低電圧（例えば、電圧Ｖｓｓ）を印可され、閾値電圧を上昇されないメモリセルトランジスタＭＴと接続されたビット線ＢＬはプログラム禁止用の高電圧（例えば、電位Ｖｄｄ）を印加される。ソース線ＣＥＬＳＲＣの電圧及び選択ゲート線ＳＧＳＬには、電圧Ｖｓｓが印加され続ける。

選択セルユニットＣＵと接続されたワード線（選択ワード線）ＷＬにプログラム電圧Ｖｐｇｍが印加される。選択ワード線ＷＬ以外のワード線ＷＬには、プログラム電圧Ｖｐｇｍより低いプログラムパス電圧Ｖｐａｓｓが印可される。メモリセルトランジスタＭＴの閾値電圧が過剰に上昇するのを避けるために最初のプログラムループでのプログラム電圧Ｖｐｇｍは低く、プログラムループの度に、前回のプログラムループでのプログラム電圧Ｖｐｇｍより若干高いプログラム電圧Ｖｐｇｍが使用される。こうして、選択セルユニットＣＵ中の、閾値電圧上昇の対象のメモリセルトランジスタＭＴの閾値電圧が、プログラムループの度に徐々に、目標のステートになるまで上昇される。

図１０は、第１実施形態のプリプログラムの間のいくつかの要素に印加される電圧を示す。プリプログラムは、例えば１つのプログラムステージのみを含む。プリプログラムでは、対象のブロックＢＬＫｓの全てのストリングユニットＳＵの全てのセルユニットＣＵが対象とされる。そのために、全ての選択ゲート線ＳＧＤＬに選択用の電圧Ｖｓｇｄが印加され、全てのビット線ＢＬにプログラム用の電圧Ｖｓｓが印可される。さらに、全てのワード線ＷＬにプログラム電圧Ｖｐｇｍが印可される。プリプログラムでのプログラムＶｐｇｍは、例えば、プログラムでの第１ループでのプログラム電圧Ｖｐｇｍが使用されることが可能である。プログラムの場合と異なり、プリプログラムでのプログラム電圧Ｖｐｇｍは、例えば、プログラムでの時間よりも長い時間に亘って印可される。プログラム電圧Ｖｐｇｍは、例えば、負の閾値電圧を０Ｖ近傍にまで上昇させる大きさを有し、及び（又は）負の閾値電圧を０Ｖ近傍にまで上昇させる程度の期間に亘って印可される。この期間は、例えば、プログラムステージでの１つのループ中で電圧Ｖｐｇｍが印加される期間よりも長い。

図１１は、第１実施形態のブロックＢＬＫｓ中のメモリセルトランジスタＭＴの２つの時点での閾値電圧の分布の例を示す。図１１は、上部において、プリプログラム前の状態を示し、下部において、プリプログラム後の状態を示す。上部は、図７のフローのステップＳＴ１又はＳＴ２での状態を示す。下部は、図７のフローのステップＳＴ３の完了後からステップＳＴ５の開始前までの状態を示す。

上部に示されるように、ブロックＢＬＫｓ中の各メモリセルトランジスタＭＴは、“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”ステートの何れかにある。

下部に示されるように、いくつかのメモリセルトランジスタＭＴの閾値電圧は、プリプログラム前の状態から上昇する。特に、プリプログラム前に負であった閾値電圧は上昇する。このため、“Ｅｒ”ステート又は“Ａ”ステートにあったメモリセルトランジスタＭＴは、別のステートに移行する。このステートは、以下、中性ステートと称される。プリプログラムでは、プログラム電圧Ｖｐｇｍは、中性ステートより下のステートにあったメモリセルトランジスタＭＴを中性ステートに移す程度の期間に亘って印可される。プリプログラムによって“Ｅｒ”又は“Ａ”ステートにあったメモリセルトランジスタＭＴ、及び“Ｂ”、“Ｃ”、又は“Ｄ”ステートにあったメモリセルトランジスタＭＴの閾値電圧は上昇する。この結果、“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、又は“Ｄ”ステートにあったメモリセルトランジスタＭＴの閾値電圧は、中性ステートの分布を形成する。例えば、中性ステートにあるメモリセルトランジスタＭＴの閾値電圧は、“Ｂ”ステートから“Ｄ”ステートに亘って分布する。

一方、プリプログラム前に“Ｅ”、“Ｆ”、又は“Ｇ”ステートにあったメモリセルトランジスタＭＴの閾値電圧は、ほとんど又は全く上昇しない。このため、プリプログラム後の“Ｅ”、“Ｆ”、及び“Ｇ”ステートの閾値電圧分布は、プリプログラム前の“Ｅ”、“Ｆ”、及び“Ｇ”ステートの閾値電圧分布とほぼ同じである。

１．３．利点（効果）
第１実施形態によれば、高いデータ保持性能を有するメモリシステム５が提供されることが可能である。このことが、参考用の例を使用しながら、記述される。

図１２は、参考用のメモリコントローラ１００の動作のフローを示す。図１２に示されるように、ステップＳＴ２はステップＳＴ４に継続し、ステップＳＴ４はステップＳＴ１１に継続する。ステップＳＴ１１において、メモリコントローラ１００は、図７のステップＳＴ３と同様に、ブロックＢＬＫｓに対してプリプログラムを行う。ただし、メモリコントローラ２と異なり、ステップＳＴ１１のプリプログラムは、先行するステップＳＴ４のようにブロックＢＬＫｓへのデータ書込みの決定を契機として行われる。換言すれば、ステップＳＴ４が生じない限り、メモリコントローラ１００は、ブロックＢＬＫｓに対してプリプログラムを行わない。図１２のようなフローにより、或る種の状態にあるメモリセルトランジスタＭＴにおいて、図１３を参照して記述されるような現象が生じ得る。

図１３は、図１２のフローによってメモリセルトランジスタＭＴにおいて生じ得るいくつかの状態を時間に沿って順に示す。図１３の状態１１は、無効データのみを含む或るブロックＢＬＫａ中の或るメモリセルトランジスタＭＴａについて示す。メモリセルトランジスタＭＴａは“Ｅｒ”ステートにあり、このことに基づいて、メモリセルトランジスタＭＴａは、電荷蓄積層ＣＡ中でホールを含んでいる。

状態１２は、状態１１からそのまま時間が経過した後のメモリセルトランジスタＭＴａについて示す。放置されている間に電荷蓄積層ＣＡ中のホールによって電子が引き寄せられ、電子がトンネル絶縁体ＩＴ中にトラップされる。状態１１及び状態１２は、図１２のフローのステップＳＴ１からステップＳＴ４の前までの期間に亘って生じる。

メモリコントローラ１００は、ステップＳＴ４で、ブロックＢＬＫａへのデータの書込みを決定し、その準備として、ステップＳＴ１１でのブロックＢＬＫａへのプリプログラムを行う。プリプログラムの結果、メモリセルトランジスタＭＴａは状態１３を有するに至る。状態１３では、メモリセルトランジスタＭＴａは、電荷蓄積層ＣＡにおいて電子を含んでいる。状態１３では、トラップされた電子はそのままである。

状態１４は、ステップＳＴ５（データ消去）が行われた後のメモリセルトランジスタＭＴａについて示す。データ消去により、メモリセルトランジスタＭＴａは、電荷蓄積層ＣＡ中で、ホールを含むことになる。状態１４でも、トラップされた電子はそのままである。

状態１５は、ステップＳＴ６（データ書込み）が行われた後のメモリセルトランジスタＭＴａについて示す。データ書込みにより、メモリセルトランジスタＭＴａは、目標ステートへと移され、電荷蓄積層ＣＡ中で電子を含むことになる。状態１５でも、トラップされた電子はそのままである。メモリセルトランジスタＭＴａのベリファイは、電子がトラップされた状態でパスしている。このため、メモリセルトランジスタＭＴａは目標ステートにとどまるために、トンネル絶縁体ＩＴに電子を含んでいる必要がある。

状態１６は、ステップＳＴ６の完了後の状態（状態１５）からそのまま放置された後のメモリセルトランジスタＭＴａについて示す。ステップＳＴ６の完了後の時間の経過により、電荷蓄積層ＣＡ中の電子からの斥力を受けて、トラップされた電子がトンネル絶縁体ＩＴから離脱する（電子がデトラップされる）。すると、メモリセルトランジスタＭＴａの閾値電圧が低下し、目標のステートにとどまれなくなる場合がある。このことは、図１２のフローがメモリセルトランジスタＭＴａのデータ保持特性を意図せずに抑制し得ることを意味する。

ここまでの記述は、メモリセルトランジスタＭＴａが“Ｅｒ”ステートで放置された例に係わるが、メモリセルトランジスタＭＴａが電荷蓄積層においてホールを含むような他のステートで放置された場合も、トラップされる電子の数は異なるものの、同じ現象が生じる。

第１実施形態によれば、メモリコントローラ２は、無効データのみを含むことになった或るブロックＢＬＫに対して、当該ブロックＢＬＫへのデータ書込みが決定されたかに係わらず、当該ブロックＢＬＫに対してプリプログラムを行う。このようなフローにより、メモリセルトランジスタＭＴのデータ保持特性は高い。このことが、図１４を参照して記述される。

図１４は、第１実施形態の図７のフローによってメモリセルトランジスタＭＴにおいて生じ得るいくつかの状態を時間に沿って順に示す。状態１及び状態２は、図１３の状態１１及び状態１２とそれぞれ同じである。

状態３は、ステップＳＴ３（プリプログラム）が行われた後のメモリセルトランジスタＭＴａについて示す。プリプログラムにより、メモリセルトランジスタＭＴａは、電荷蓄積層ＣＡ中で電子を含んでいる。状態３では、トラップされた電子はそのままである。

状態４は、ステップＳＴ３の完了後の状態（状態３）からそのまま放置された後のメモリセルトランジスタＭＴａについて示す。ステップＳＴ３の完了後の時間の経過により、電荷蓄積層ＣＡ中の電子からの斥力を受けて、トンネル絶縁体ＩＴ中の電子はデトラップされる。

状態５は、ステップＳＴ５（データ消去）が行われた後のメモリセルトランジスタＭＴａについて示す。データ消去により、メモリセルトランジスタＭＴａは、電荷蓄積層ＣＡ中でホールを含むことになる。

状態６は、ステップＳＴ６（データ書込み）が行われた後のメモリセルトランジスタＭＴａついて示す。データ書込みにより、メモリセルトランジスタＭＴａは、目標ステートへと移され、電荷蓄積層ＣＡ中で電子を含むことになる。一方、ステップＳＴ５及びＳＴ６は続けて（長時間の放置を経ずに）行われるため、電子は、トンネル絶縁体ＩＴにほとんど又は全くトラップされない。メモリセルトランジスタＭＴａのベリファイは、電荷蓄積層ＣＡが電子を含んでいない状態で行われる。このため、メモリセルトランジスタＭＴａの目標ステートは、もっぱら、電荷蓄積層ＣＡ中の電子の数によって維持される。

メモリセルトランジスタＭＴａがステップＳＴ６の完了後から放置されたとしても、電子のデトラップはほとんど又は全く起きない。このため、デトラップに起因するメモリセルトランジスタＭＴａの閾値電圧の意図せぬ低下は抑制されることが可能である。このため、第１実施形態により、高いデータ保持性能を有するメモリシステム５が提供されることが可能である。

１．４．変形例
ここまでの記述は、複数のメモリセルトランジスタＭＴが電荷蓄積層ＣＡを共有する例に関する。第１実施形態は、この例に限られない。各メモリセルトランジスタＭＴが、独立した電荷蓄積層ＣＡを有していても良い。この例では、電荷蓄積層ＣＡは、導電体（いわゆる浮遊ゲート電極）であることが可能である。

ここまでの記述は、データが消去される単位であるとともに、アドレス変換テーブルで管理される単位がブロックＢＬＫである例に関する。第１実施形態は、この例に限られず、１つのメモリセルトランジスタＭＴのみに対して図７のようなフローが実行されてもよい。すなわち、メモリコントローラ２は、ステップＳＴ１において、最低１つの或るメモリセルトランジスタＭＴｓが無効データを有する状態にすることができる。メモリコントローラ２は、ステップＳＴ３において、メモリセルトランジスタＭＴｓにプリプログラムを実行することができる。メモリコントローラ２は、ステップＳＴ４において、メモリセルトランジスタＭＴｓにデータを書き込むことを決定することができる。メモリコントローラ２は、ステップＳＴ５において、メモリセルトランジスタＭＴｓのデータを消去することができる。メモリコントローラ２は、ステップＳＴ６において、メモリセルトランジスタＭＴｓにデータを書き込むことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…記憶装置、２…メモリコントローラ、３…ホスト装置、５…メモリシステム、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバ、１５…ロウデコーダ、１６…センスアンプ、２１…ホストインターフェイス、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインターフェイス、２６…ＥＣＣ回路。

Claims (7)

1. メモリセルトランジスタを含んだ記憶装置と、コントローラと、を備えるメモリシステムであって、
   前記コントローラは、
   前記メモリセルトランジスタ中の第１データを消去することなく前記第１データを前記メモリシステムの外部から参照されることができない状態にし、
   前記メモリセルトランジスタにデータを書き込むことを決定する前に、前記メモリセルトランジスタの閾値電圧を上昇させ、
   前記メモリセルトランジスタに第２データを書き込むことを決定した後に、前記メモリセルトランジスタの閾値電圧を下げて消去状態にし、
   前記メモリセルトランジスタを前記消去状態にした後に、前記メモリセルトランジスタに前記第２データを書き込む、
   ように構成されている、メモリシステム。
2. 前記第１データを前記メモリシステムの外部から参照されることができない状態にすることは、前記第１データに割り当てられている第１タイプアドレスと前記メモリセルトランジスタとの関連付けを解除することを含む、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、外部から前記第１データの消去の要求を受け取ると、前記第１データを前記メモリシステムの外部から参照されることができない状態にするようにさらに構成されている、
   請求項１に記載のメモリシステム。
4. 前記コントローラは、外部から前記第２データの書込みの要求を受け取ると、前記メモリセルトランジスタに前記第２データを書き込むことを決定するようにさらに構成されている、
   請求項１に記載のメモリシステム。
5. 前記記憶装置は、前記メモリセルトランジスタを含んだ第１記憶領域を含み、
   前記記憶装置は、
   前記第１記憶領域に保持されているデータを一括で消去し、
   前記第１記憶領域に保持されているデータを消去することを決定すると、前記第１記憶領域に保持されているデータを消去して、前記メモリセルトランジスタを前記消去状態にする、
   ようにさらに構成されている、
   請求項1に記載のメモリシステム。
6. 前記記憶装置は、前記第１記憶領域において第１ワード線及び第２ワード線を含み、
   前記第１ワード線は前記メモリセルトランジスタと接続されており、
   前記メモリセルトランジスタの閾値電圧を上昇させることは、前記第１ワード線及び前記第２ワード線に第１電圧を印加することを含む、
   請求項５に記載のメモリシステム。
7. 前記第１メモリセルトランジスタに前記第２データを書き込むことは、前記第２ワード線に第２電圧を印加している間に第３電圧を印加することを含み、
   前記第２電圧は、前記第１電圧及び前記第３電圧より低い、
   請求項６に記載のメモリシステム。

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