WO2015022743A1 - 半導体装置 - Google Patents

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WO2015022743A1
WO2015022743A1 PCT/JP2013/071956 JP2013071956W WO2015022743A1 WO 2015022743 A1 WO2015022743 A1 WO 2015022743A1 JP 2013071956 W JP2013071956 W JP 2013071956W WO 2015022743 A1 WO2015022743 A1 WO 2015022743A1
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cell
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西山　崇之
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ルネサスエレクトロニクス株式会社
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Definitions

  • the present invention relates to a semiconductor device, for example, a semiconductor device including two nonvolatile memory cells that hold complementary data.
  • the address of the memory cell array (1) is set while the first erasing write end signal (FWE) is inactive. Sequential update and write before erase. Then, when this memory becomes an active level, it performs verification for each address, and controls to perform pre-erase writing (pre-write) and verification again only on the address for which the verification result is defective.
  • FWE first erasing write end signal
  • Patent Document 2 in the erase operation mode, at least a plurality of memory cells in the erase unit in the memory array are read and charges are accumulated in the floating gate.
  • a prewrite operation for setting a predetermined amount of write states by repeating the unit write operation and the write determination operation is performed on the memory cells that have not been performed.
  • the memory performs an erasing operation for setting a predetermined amount of erasing states by repeating the erasing operation and the erasing determination operation for the plurality of memory cells in the erasing unit at a time under the erasing reference voltage.
  • this memory performs a write operation for setting a predetermined amount of write state by repeating a unit write operation and a write determination operation for a selected memory cell.
  • the threshold voltages of the two cells are both reduced by erasing the twin cell data.
  • the difference between the threshold voltages of the two cells in the write state before erasing the twin cell data may remain after erasing the twin cell data. Therefore, although the twin cell data is erased, the write state before erasing the twin cell data is read, which may cause a security problem.
  • Patent Document 1 speeds up the prewrite sequence, and cannot solve the security problem that the write data before erasing the twin cell data is read in the twin cell.
  • the control circuit receives the twin cell data erase request until the threshold voltage of the first storage element and the threshold voltage of the second storage element reach a predetermined write verify level.
  • the first stage process for increasing the threshold voltage of one or both of the first memory element and the second memory element is controlled.
  • the control circuit after executing the first stage process, until the threshold voltage of the first storage element and the threshold voltage of the second storage element reach a predetermined erase verify level, the threshold voltage of the first storage element and the second storage element Controls the execution of the second stage process that decreases both threshold voltages.
  • FIG. 3 is a flowchart showing a procedure for erasing twin cell data from a memory array in the semiconductor device of the first embodiment. It is a figure showing the structure of the microcomputer of 3rd Embodiment. It is a figure showing the structure of a flash memory module.
  • A) is a figure showing the example of the bias voltage given to a split gate type flash memory element.
  • B) is a figure showing the example of the bias voltage given to the stacked gate type flash memory element using a hot carrier write system.
  • (C) is a figure showing the example of the bias voltage given to the stacked gate type
  • FIG. 6 is a diagram illustrating a configuration of an erase verify circuit. It is a figure showing the structure of the write latch circuit of the positive side of 2nd Embodiment.
  • FIG. 6 is a diagram illustrating a configuration of an erase verify circuit. It is a figure showing the structure of the write latch circuit of the positive side of 2nd Embodiment.
  • FIG. 6 is a diagram illustrating a configuration of a negative-side write latch circuit according to a second embodiment. It is a flowchart showing the procedure of the erasure
  • FIG. 1 is a diagram illustrating the configuration of the semiconductor device according to the first embodiment.
  • the semiconductor device 100 includes a memory array 101 and a control circuit 105.
  • Memory array 101 includes a plurality of twin cells 104.
  • the twin cell 104 holds binary data (twin cell data) according to a difference in threshold voltage Vth, and includes a first memory element 102 and a second memory element 103 that can be electrically rewritten.
  • control circuit 105 When the control circuit 105 receives the request for erasing the twin cell data, the control circuit 105 and the second storage element 102 and the second storage element 102 until the threshold voltage Vth of the first storage element 102 and the second storage element 103 reaches a predetermined write verify level. The execution of the first stage process for increasing the threshold voltage Vth of both or one of the memory elements 103 is controlled.
  • the control circuit 105 executes the first storage element 102 and the second storage element 103 until the threshold voltage Vth of the first storage element 102 and the second storage element 103 reaches a predetermined erase verify level after the execution of the first stage process.
  • the execution of the second-stage process for decreasing both the threshold voltages Vth is controlled.
  • FIG. 2 is a flowchart showing a procedure for erasing twin cell data from the memory array 101 in the semiconductor device of the first embodiment.
  • control circuit 105 receives the erase request signal ERQ (step S101). Next, the control circuit 105 determines the threshold value of both or one of the first memory element 102 and the second memory element 103 until the threshold voltage Vth of the first memory element 102 and the second memory element 103 reaches a predetermined write verify level. The execution of the first stage process for increasing the voltage is controlled (step S102).
  • control circuit 105 performs the first memory element 102 and the second memory until the threshold voltage Vth of the first memory element 102 and the second memory element 103 reaches a predetermined erase verify level after the execution of the first stage process.
  • the execution of the second stage process for decreasing both the threshold voltages Vth of the elements 103 is controlled (step S103).
  • the difference between the threshold voltages Vth of the first memory element 102 and the second memory element 103 is reduced by the first stage process, so that the first memory element after the second stage process is used.
  • the threshold voltage Vth of the second memory element 103 and the threshold voltage Vth of the second memory element 103 are not related to the magnitude of the threshold voltage Vth of the first memory element 102 and the threshold voltage Vth of the second memory element 103 before erasing the twin cell data. Can be. As a result, it is possible to solve the security problem that the write state before erasing the twin cell data is read out.
  • FIG. 3 is a diagram illustrating the configuration of the microcomputer 1 according to the second embodiment.
  • the microcomputer (MCU) 1 shown in FIG. 3 is formed on a single semiconductor chip such as single crystal silicon by, for example, complementary MOS integrated circuit manufacturing technology.
  • the microcomputer 1 has a high-speed bus HBUS and a peripheral bus PBUS, although not particularly limited.
  • the high-speed bus HBUS and the peripheral bus PBUS are not particularly limited, but each have a data bus, an address bus, and a control bus. By providing two buses, it is possible to reduce the load on the bus and to guarantee a high-speed access operation compared to the case where all circuits are commonly connected to the common bus.
  • the high-speed bus HBUS includes a central processing unit (CPU) 2, a direct memory access controller (DMAC) 3, a bus interface control between the high-speed bus HBUS and the peripheral bus PBUS, or a bus that includes an instruction control unit and an execution unit to execute instructions.
  • a bus interface circuit (BIF) 4 that performs bridge control is connected.
  • RAM random access memory
  • FMDL flash memory module
  • the peripheral bus PBUS controls a flash sequencer (FSQC) 7 that performs command access control to the flash memory module (FMDL) 6, external input / output ports (PRT) 8 and 9, timer (TMR) 10, and microcomputer 1.
  • FSQC flash sequencer
  • FMDL flash memory module
  • PRT external input / output ports
  • TMR timer
  • microcomputer 1 microcomputer 1.
  • a clock pulse generator (CPG) 11 for generating an internal clock CLK is connected.
  • the microcomputer 1 includes a clock terminal to which an oscillator is connected to XTAL / EXTAL or an external clock is supplied, an external hardware standby terminal STB for instructing a standby state, an external reset terminal RES for instructing a reset, an external power supply A terminal Vcc and an external ground terminal Vss are provided.
  • the flash sequencer 7 as a logic circuit and the flash memory module 6 having an array configuration are designed using different CAD tools, and are therefore shown as separate circuit blocks for convenience.
  • Configure flash memory The flash memory module 6 is connected to the high-speed bus HBUS via a read-only high-speed access port (HACSP).
  • the CPU 2 or the DMAC 3 can read-access the flash memory module 6 from the high-speed bus HBUS via the high-speed access port.
  • the CPU 2 or the DMAC 3 issues a command to the flash sequencer 7 via the peripheral bus PBUS via the bus interface 4 when performing write and initialization access to the flash memory module 6.
  • the flash sequencer 7 initializes the flash memory module and controls the write operation from the peripheral bus PBUS through the low-speed access port (LACSP).
  • LACSP low-speed access port
  • FIG. 4 is a diagram showing the configuration of the flash memory module 6.
  • the flash memory module 6 stores 1-bit information using two nonvolatile memory cells. That is, the memory array (MARY) 19 includes a plurality of two rewritable nonvolatile memory cells MC1 and MC2 as 1-bit twin cells. FIG. 4 representatively shows only one pair. In this specification, the memory cell MC1 is called a positive cell, and the memory cell MC2 is called a negative cell.
  • the flash memory module 6 may include a plurality of memory cells that store 1-bit information using a single nonvolatile memory cell. In such a case, it is often arranged separately in the flash memory module 6 in units of memory blocks divided in units smaller than the memory array or the memory array.
  • the volatile memory cells MC1 and MC2 are, for example, split gate type flash memory elements exemplified in FIG.
  • This memory element has a control gate CG and a memory gate MG disposed on a channel formation region between the source / drain regions via a gate insulating film.
  • a charge trap region (SiN) such as silicon nitride is disposed between the memory gate MG and the gate insulating film.
  • the source or drain region on the selection gate side is connected to the bit line BL, and the source or drain region on the memory gate side is connected to the source line SL.
  • BL Hi ⁇ Z (high impedance state)
  • CG 1.5V
  • MG ⁇ 10V
  • SL 6
  • WELL 0V
  • This processing unit is a plurality of memory cells sharing the memory gate MG.
  • BL 0V
  • CG 1.5V
  • MG 10V
  • SL 6
  • WELL 0V
  • a write current is supplied from the source line SL to the bit line, thereby controlling the control gate CG.
  • Hot electrons generated at the boundary between the memory gate MG and the memory gate MG are injected into the charge trap region (SiN). Since the electron injection is determined by whether or not a bit line current is passed, this process is controlled in units of bits.
  • the memory element is not limited to the split gate type flash memory element, and may be a stacked gate type flash memory element exemplified in FIGS. 5B and 5C.
  • This memory element is configured by stacking a floating gate FG and a control gate WL via a gate insulating film on a channel formation region between a source / drain region.
  • the threshold voltage Vth is increased by the hot carrier writing method, and the threshold voltage Vth is decreased by the emission of electrons to the well region WELL.
  • the threshold voltage Vth is increased by the FN tunnel writing method, and the threshold voltage Vth is decreased by the emission of electrons to the bit line BL.
  • the voltage applied to the memory gate MG, control gate CG, source line SL, WELL, and bit line BL described above is generated and supplied by the power supply circuit (VPG) 31 under the control of the flash sequencer 7.
  • the memory element is a split gate flash memory element.
  • Information storage by one twin cell composed of the nonvolatile memory cells MC1 and MC2 is performed by storing complementary data in the nonvolatile memory cells MC1 and MC2.
  • each of the memory cells MC1 and MC2 has cell data “1” (low threshold voltage state; state in which the threshold voltage is smaller than the erase verify level) or cell data “0” (high threshold voltage state; the threshold voltage is in the erase verify state). State above the level).
  • the twin cell data “0” is a state in which the positive cell MC1 holds the cell data “0” and the negative cell MC2 holds the cell data “1”.
  • the twin cell data “1” is a state in which the positive cell MC1 holds the cell data “1” and the negative cell MC2 holds the cell data “0”.
  • the state in which the positive cell MC1 and the negative cell MC2 of the twin cell both hold the cell data “1” is an initialized state, and the twin cell data becomes indefinite.
  • the initialized state is also called a blank erase state.
  • twin cell data erasure Further, changing from the initialized state to the twin cell data “1” holding state or the twin cell data “0” holding state is called normal writing.
  • pre-write When erasing twin cell data, once the cell data of both the positive cell MC1 and the negative cell MC2 is set to “0” (referred to as pre-write), an erase pulse is applied to store both cell data. Processing to set “1” is performed.
  • the voltage applied to both the positive cell MC1 and the negative cell MC2 is made smaller than that in the normal writing, or the writing pulse is weaker than in the normal writing by shortening the period for giving the writing pulse. To do.
  • the increase amount of the threshold voltage of the memory cell having the smaller threshold voltage is smaller than the increase amount of the threshold voltage Vth during normal writing.
  • the purpose of performing the pre-write is to reduce variations in erasing stress between the positive cell MC1 and the negative cell MC2 and suppress deterioration of retention characteristics.
  • a voltage smaller than the voltage during general normal write (increase Vth) shown in FIG. 5 is applied during prewrite.
  • FIG. 7A shows a sequence for erasing twin cell data “0”.
  • the erase of the twin cell data “0” when executed, both cells are initialized by the prewrite, but before the erase, Since the threshold voltage Vth of the positive cell MC1 is larger than the threshold voltage Vth of the negative cell MC2, it is assumed that this relationship may be maintained even after erasing.
  • the threshold voltage Vth between the positive cell MC1 and the negative cell MC2 is different regardless of the initialized state. Data “0” equal to “0” may be read out.
  • FIG. 7B shows a sequence for erasing twin cell data “1”.
  • the threshold voltage Vth of the negative cell MC2 is larger than the threshold voltage Vth of the positive cell MC1, it is assumed that this relationship may be maintained even after erasing.
  • the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 is different regardless of the initialized state. There is a possibility of reading data “1” equal to “1”.
  • the embodiment of the present invention aims to solve such a possible problem.
  • twin-cell memory cells MC1 and MC2 typically shown in FIG. 4, the memory gate MG is connected to the common memory gate selection line MGL, and the control gate CG is connected to the common word line WL.
  • twin cells are arranged in a matrix and connected to the corresponding memory gate selection line MGL and word line WL in an array unit in the row direction.
  • the memory cells MC1 and MC2 are connected to the sub bit line SBL on a column basis, and are connected to the write main bit line WMBL via the sub bit line selector 20.
  • a plurality of sub bit lines SBL are hierarchized by the sub bit line selector 20 and connected to the write main bit line WMBL.
  • a unit hierarchized in the sub-bit line SBL is referred to as a memory mat.
  • Source line SL is connected to ground voltage Vss.
  • the sub bit line SBL of the memory cell MC1 is connected to one input terminal of the hierarchical sense amplifier SA via the read column selector 22 for each memory mat.
  • the sub bit line SBL of the memory cell MC2 is connected to the other input terminal of the hierarchical sense amplifier SA via the read column selector 22 for each memory mat.
  • the word line WL is selected by the first row decoder (RDEC1) 24.
  • the memory gate selection line MGL and the sub bit line selector 20 are selected by the second row decoder (RDEC2) 25.
  • the selection operation by the first row decoder 24 and the second row decoder 25 follows the address information supplied to the HACSP in the read access, and follows the address information supplied to the LACSP in the data write operation and the initialization operation.
  • the output of the hierarchical sense amplifier SA is connected to the data bus HBUS_D of the high-speed bus HBUS via the output buffer (OBUF) 26.
  • the write main bit line WMBL is set so that a write current selectively flows according to the latch data of the write latch circuit 54.
  • the write latch circuit 54 is selected by the rewrite column selector 28.
  • the rewrite main bit line WMBL selected by the rewrite column selector 28 is connected to the verify sense amplifier VSA.
  • the output of the verify sense amplifier VSA and the write latch circuit 54 are connected to an input / output circuit (IOBUF) 29 interfaced with the data bus (PBUS_D) of the peripheral bus PBUS.
  • IBUF input / output circuit
  • the rewrite column selector 28 is selected by a column decoder (CDEC) 30.
  • CDEC column decoder
  • the power supply circuit (VPG) 31 generates various operating voltages necessary for reading, writing, and initialization.
  • the timing generator (TMG) 32 generates an internal control signal that defines internal operation timing in accordance with an access strobe signal supplied from the CPU 2 or the like to the HACSP, an access command supplied from the FSQC 7 to the LACSP, or the like.
  • the control unit of the flash memory is composed of the FSQC 7 and the timing generator 32.
  • FIG. 8 is a diagram showing a detailed circuit configuration of the twin cell data read system, write system, and erase system of the second embodiment.
  • Eight examples of WMBL_0P to WMBL_3P and WMBL_0N to WMBL_3N are illustrated as write main bit lines, and one memory mat is illustrated as a memory mat connected thereto.
  • SBL_0P to SBL_7P and SBL_0N to SBL_7N are arranged as sub bit lines, and two sub bit lines SBL are assigned to one write system main bit line WMBL.
  • the numerical suffixes in the reference numerals attached to the sub-bit lines SBL not shown in the figure mean the column numbers of the twin cells.
  • the suffix P of the alphabet means that it is a subbit line connected to one memory cell MC1 (positive cell) of the twin cell, and the suffix N is a subbit line connected to the other memory cell MC2 (negative cell) of the twin cell. It means that there is.
  • the suffix P of the alphabet in the reference numerals attached to the write main bit line WMBL means that the write main bit line is connected to the positive cell MC1 of the twin cell, and the suffix N is the write main bit connected to the negative cell MC2 of the twin cell. It means a line, and the numerical suffix means the lower column number of the corresponding twin cell column numbers.
  • Selection signals YR0N to YR7N that switch-control the read column selector 22 select a pair of sub bit lines SBL having the same column number of the twin cells, and select the sub bit line SBL_iP on the positive cell side and the sub bit line SBL_iN on the negative cell side.
  • the hierarchical sense amplifier SA has a current source transistor (not shown) at each differential input terminal, and the current source transistor is activated in the read operation.
  • the twin cell is selected by the word line in the read operation, the positive cell MC1 and the negative cell MC2 of the selected twin cell are complementarily switched in accordance with the stored twin cell data, thereby the difference between the hierarchical sense amplifiers SA.
  • a potential difference is formed at the dynamic input terminal.
  • the twin cell data is output to the read main bit line RMBL.
  • Another sub bit line which is not selected at that time is arranged between the pair of sub bit lines selected by the read column selector 22 according to the column number arrangement of the twin cells and the selection form of the sub bit lines by the read column selector 22. It has come to be.
  • the read discharge circuit 40 is a circuit that selectively connects the sub bit line SBL to the ground voltage Vss by the discharge signals DCR0 and DCR1, and connects the sub bit line SBL that is not selected by the sub bit line selector 20 to the ground voltage Vss. Connect to.
  • the inverted write data supplied from the data bus PBUS_D to the inverted signal line NSL is selected by the rewrite column selector 28. Supplied. ENDT is an input gate signal for write data to the signal lines PSL and NSL.
  • write data input from the data bus PBUS_D is input to the signal lines PSL and NSL as complementary data and is latched by the pair of write latch circuits 54Pj and 54Nj selected by the rewrite column selector 28.
  • One of the write latch circuits 54Pj and 54Nj latches data “1” and the other latches data “0”.
  • the write current from the source line SL does not flow through the main bit line WMBL corresponding to the latch data “1”, and the main bit line WMBL corresponding to the latch data “0” corresponds to the pulse width of the write pulse WPLS.
  • a write current flows from the source line SL.
  • cell data “0” is written into one memory cell of the selected twin cell (that is, the threshold voltage Vth is increased), and cell data “1” is written into the other memory cell (that is, The threshold voltage Vth does not change).
  • the verify sense amplifiers VSA_P and VSA_N To the verify sense amplifiers VSA_P and VSA_N.
  • the verify sense amplifier VSA_P checks whether the threshold voltage Vth of the positive cell MC1 is higher than the write verify level WREV by comparing the magnitude relationship between the current output from the positive cell MC1 and the reference current.
  • the verify sense amplifier VSA_P outputs “L” level when the threshold voltage Vth of the positive cell MC1 is higher than the write verify level WREV.
  • the verify sense amplifier VSA_P outputs “H” level when the threshold voltage Vth of the positive cell MC1 is equal to or lower than the write verify level WREV.
  • the verify sense amplifier VSA_N checks whether the threshold voltage Vth of the negative cell MC2 is higher than the write verify level WREV by comparing the magnitude relationship between the current output from the negative cell MC2 and the reference current.
  • the verify sense amplifier VSA_N outputs “L” level when the threshold voltage Vth of the negative cell MC2 is higher than the write verify level WREV.
  • the verify sense amplifier VSA_N outputs an “H” level when the threshold voltage Vth of the negative cell MC2 is equal to or lower than the write verify level WREV.
  • the data held in the write latch circuits 54Pj and 54Nj in which the write data is stored in the write operation are transmitted to the signal lines PSDL and NSL by the rewrite column selector 28.
  • the data write state of the positive cell MC1 is verified by checking the coincidence between the output of the verify sense amplifier VSA_P and the non-inverted write data of the signal line PSL with the exclusive OR gate EXOR_P.
  • the data write state of the negative cell MC2 is verified by checking the coincidence of the output of the verify sense amplifier VSA_N and the inverted write data of the inverted signal line NSL with the exclusive OR gate EXOR_N.
  • a logical product is obtained by AND gate AND with respect to the output OUT1 of the exclusive OR gate EXOR_P and the output OUT2 of the exclusive OR gate EXOR_N, and the result of the logical product is a write verify result OUT3 for 1-bit write data. Output from AND gate AND.
  • a logical product is obtained for all the outputs of the exclusive OR gates for a plurality of bits to obtain a verification result.
  • the verification result OUT3 is supplied to the flash sequencer 7 through the peripheral data bus PBUS_D.
  • the output OUT1 of the exclusive OR gate EXOR_P and the output OUT2 of the exclusive OR gate EXOR_N are selectively supplied to the flash sequencer 7 through the peripheral data bus PBUS_D via the data selector SEL.
  • the write system discharge circuit 41 is a circuit that selectively connects the main bit line WMBL to the ground voltage Vss by the discharge signals DCW0 and DCW1, and sets the main bit line WBML that is not selected by the rewrite column selector 28 to the ground voltage Vss. Connecting.
  • the erase verify circuit 90 is provided for each erase unit and executes erase verify.
  • the storage information of each twin cell in the erase target region is output to the sub bit lines SBL_iP and SBL_iN and sent to the verify sense amplifiers ESA_Pi and ESA_Ni.
  • FIG. 9 is a diagram showing the configuration of the erase verify circuit 90.
  • the erase unit is a twin cell of (M + 1) columns. That is, 2 ⁇ (M + 1) columns of memory cells are erase units.
  • the erase verify circuit 90 includes verify sense amplifiers ESA_P0 to ESA_PM, verify sense amplifiers ESA_NO to ESA_NM, AND gates LG0 to LGM, and an AND gate LGA.
  • the verify sense amplifier ESA_Pi outputs an “H” level when the threshold voltage Vth of the positive cell MC1 is smaller than the erase verify level EREV.
  • the verify sense amplifier ESA_Pi outputs “L” level when the threshold voltage Vth of the positive cell MC1 is equal to or higher than the erase verify level EREV.
  • the verify sense amplifier ESA_Ni checks whether the threshold voltage Vth of the negative cell MC2 is lower than the erase verify level EREV by comparing the magnitude relationship between the current output from the negative cell MC2 and the reference current.
  • the verify sense amplifier ESA_Ni outputs “H” level when the threshold voltage Vth of the negative cell MC2 is smaller than the erase verify level EREV.
  • the verify sense amplifier ESA_Ni outputs “L” level when the threshold voltage Vth of the negative cell MC2 is equal to or higher than the erase verify level EREV.
  • the AND gate LGi outputs a logical product of the verify sense amplifier ESA_Pi and the verify sense amplifier ESA_Ni.
  • the AND gate LGA outputs the logical product OUT4 of the outputs of the AND gates LG0 to LGM to the flash sequencer 7 through the peripheral data bus PBUS_D.
  • the write latch circuit 54Pi includes a set unit 281, a data input unit 82, a data holding unit 83, a setting unit 84, and an inverter IV4.
  • the set unit 281 includes a P-channel MOS transistor P1 and an N-channel MOS transistor N21.
  • P-channel MOS transistor P1 is provided between a line of power supply voltage VDD and node NDP1.
  • the gate of P channel MOS transistor P1 receives inverted latch set high signal / LSH.
  • N-channel MOS transistor N21 is provided between node NDP1 and the ground voltage Vss line.
  • N channel MOS transistor N21 has its gate receiving latch set row signal LSL.
  • the data input unit 82 includes an inverter IV1 and a switch SW1.
  • Inverter IV1 receives latch switch signal LSW.
  • the switch SW1 receives non-inverted data transmitted through the non-inverted signal line PSL, and is controlled by the latch switch signal LSW and the output of the inverter IV1 (that is, the inverted signal of the latch switch signal LSW).
  • the switch SW1 transmits non-inverted data transmitted through the non-inverted signal line PSL to the node NDP1 when the latch switch signal LSW is at “H” level.
  • Data holding unit 83 includes inverters IV2 and IV3 that are alternately connected.
  • the input of inverter IV2 and the output of inverter IV3 are connected to node NDP1, and the output of inverter IV2 and the input of inverter IV3 are connected to node NDP2.
  • Setting portion 84 includes P-channel MOS transistors P2, P3, N-channel MOS transistors N2, N3, N4 and an inverter IV5 provided between the power supply voltage VDD line and the ground voltage Vss line.
  • Inverter IV5 receives program pulse valid signal PPE.
  • the gate of P channel MOS transistor P2 is connected to the output of inverter IV5.
  • the gate of P channel MOS transistor P3 and the gate of N channel MOS transistor N2 are connected to node NDP2.
  • N channel MOS transistor N3 has its gate receiving program pulse valid signal PPE.
  • N channel MOS transistor N4 has its gate receiving write pulse WPLS.
  • Node NDP3 between P channel MOS transistor P3 and N channel MOS transistor N2 is connected to main bit line WMBL_iP.
  • the twin cell data “1” When the twin cell data “1” is written, the “H” level is sent through the non-inverted signal line PSL, the data of the node NDP1, that is, the write latch data becomes the “H” level, and the voltage of the main bit line WMBL_iP becomes VDD It becomes.
  • the main bit line WMBL_iP is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iP.
  • the latch set low signal LSL is set to the “H” level and the inverted latch set high signal / LSH is set to the “H” level, so that the data of the node NDP1, that is, the write latch data becomes the “L” level.
  • the main bit line WMBL_iP is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iP.
  • the write latch circuit 54Ni includes a set unit 291, a data input unit 92, a data holding unit 93, a setting unit 94, and an inverter IV9.
  • the set unit 291 includes a P-channel MOS transistor P4 and an N-channel MOS transistor N25.
  • P-channel MOS transistor P4 is provided between a line of power supply voltage VDD and node NDN1.
  • the gate of P channel MOS transistor P4 receives inverted latch set high signal / LSH.
  • N-channel MOS transistor N25 is provided between node NDN1 and the ground voltage Vss line.
  • N channel MOS transistor N25 has its gate receiving latch set row signal LSL.
  • the data input unit 92 includes an inverter IV6 and a switch SW2.
  • Inverter IV6 receives latch switch signal LSW.
  • the switch SW2 receives the inverted data transmitted through the inverted signal line NSL, and is controlled by the latch switch signal LSW and the output of the inverter IV6 (that is, the inverted signal of the latch switch signal LSW).
  • the switch SW2 transmits the inverted data transmitted through the inverted signal line NSL to the node NDN1 when the latch switch signal LSW is at “H” level.
  • the data holding unit 93 includes inverters IV7 and IV8 that are alternately connected.
  • the input of inverter IV7 and the output of inverter IV8 are connected to node NDN1, and the output of inverter IV7 and the input of inverter IV8 are connected to node NDN2.
  • Setting unit 94 includes P channel MOS transistors P5, P6, N channel MOS transistors N6, N7, N8 provided between the line of power supply voltage VDD and the line of ground voltage Vss, and inverter IV10.
  • Inverter IV10 receives program pulse valid signal PPE.
  • P channel MOS transistor P5 has its gate connected to the output of inverter IV10.
  • the gate of P channel MOS transistor P6 and the gate of N channel MOS transistor N6 are connected to node NDN2.
  • N channel MOS transistor N7 has its gate receiving program pulse valid signal PPE.
  • N channel MOS transistor N8 has its gate receiving write pulse WPLS.
  • Node NDN3 between P channel MOS transistor P6 and N channel MOS transistor N6 is connected to main bit line WMBL_iN.
  • the “L” level is sent through the inverted signal line NSL, the data of the node NDN1, that is, the write latch data becomes the “L” level, and the write pulse WPLS is activated
  • the main bit line WMBL_iN is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iN.
  • the twin cell data “0” when the twin cell data “0” is written, the “H” level is transmitted through the inverted signal line NSL, the data of the node NDN1, that is, the write latch data becomes the “H” level, and the voltage of the main bit line WMBL_iN is VDD.
  • the latch set low signal LSL is set to the “H” level and the inverted latch set high signal / LSH is set to the “H” level, so that the data of the node NDN1, that is, the write latch data becomes the “L” level.
  • the main bit line WMBL_iN is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iN.
  • FIG. 12 is a flowchart showing the procedure of the twin cell data erasing process of the second embodiment.
  • the flash sequencer 7 sets an erase target area (step S101).
  • the flash sequencer 7 controls writing in both cells (positive cell MC1 and negative cell MC2) with verification in steps S102 to S106.
  • the flash sequencer 7 sets the write latch data to all the cells (positive cell MC1 and negative cell MC2) included in the erase target area to “0”. Specifically, the flash sequencer 7 sets the latch set high signal to “L” level and the latch set low signal to “H” level in the write latch circuit 54Pi of FIG. As a result, the data of the node NDP1, that is, the write latch data becomes the “L” level. Further, the flash sequencer 7 sets the latch set high signal to “L” level and the latch set low signal to “H” level in the write latch circuit 54Ni of FIG. As a result, the data of the node NDN1, that is, the write latch data becomes “L” level (step S102).
  • the flash sequencer 7 sets the write mode (step S103).
  • the flash sequencer 7 applies a write voltage to all the cells in the erase target area. That is, the flash sequencer 7 sets the voltage of the memory gate MG to 10V, the voltage of the source line SL to 6V, and the voltage of the control gate CG to 1.5V.
  • the main bit line WMBL_iP is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iP.
  • a write current flows through the sub bit lines SBL_iP and SBL_i + 4P connected to the main bit line WMBL_iP.
  • the main bit line WMBL_iN is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iN.
  • a write current flows through the sub bit lines SBL_iN and SBL_i + 4N connected to the main bit line WMBL_iN.
  • the threshold voltages Vth of all the cells included in the erasure target area increase (step S104).
  • verify sense amplifier VSA_P outputs an “L” level signal when threshold voltage Vth of positive cell MC1 is higher than write verify level WREV.
  • the verify sense amplifier VSA_N outputs an “L” level signal when the threshold voltage Vth of the negative cell MC2 is higher than the write verify level WREV.
  • the exclusive OR gate EXOR_P outputs an exclusive OR of the output of the verify sense amplifier VSA_P and the write latch data “0” output from the write latch circuit 54Pi to the signal line PSL.
  • the output OUT1 of the exclusive OR gate EXOR_P is sent to the flash sequencer 7 through the peripheral data bus PBUS_D.
  • the output OUT1 becomes “H” level when the threshold voltage Vth of the positive cell MC1 is larger than the write verify level WREV.
  • the exclusive OR gate EXOR_N outputs an exclusive OR of the output of the verify sense amplifier VSA_N and the write latch data “0” output from the write latch circuit 54Ni to the inverted signal line NSL.
  • the output OUT2 of the exclusive OR gate EXOR_N is sent to the flash sequencer 7 through the peripheral data bus PBUS_D.
  • the output OUT2 becomes “H” level when the threshold voltage Vth of the negative cell MC2 is higher than the write verify level WREV (step S105).
  • step S106 If the threshold voltage Vth of all the cells included in the erase target area is not greater than the write verify level WREV (NO in step S106), the flash sequencer 7 maintains the write mode. That is, the processes of steps S104 and S105 are repeated.
  • step S106 If the threshold voltage Vth of all the cells included in the erase target area is greater than the write verify level WREV (YES in step S106), the flash sequencer 7 controls the next erase process (step S107).
  • FIG. 13 is a flowchart showing the procedure for erasing the twin cell data.
  • the flash sequencer 7 sets the erase mode (step S801).
  • the flash sequencer 7 applies an erasing voltage to all the cells included in the erasure target area. That is, the flash sequencer 7 sets the voltage of the memory gate MG to 10V, the voltage of the source line SL to 6V, and the voltage of the control gate CG to 1.5V (step S802).
  • verify sense amplifier ESA_Pi outputs an “H” level signal when threshold voltage Vth of positive cell MC1 is smaller than erase verify level EREV.
  • the verify sense amplifier ESA_Ni outputs an “H” level signal when the threshold voltage Vth of the negative cell MC2 is lower than the erase verify level EREV.
  • the AND gate LGi outputs a logical product of the output of the verify sense amplifier ESA_Pi and the output of the verify sense amplifier ESA_Ni.
  • the AND gate LGA outputs a logical product of the outputs of the AND gates LG0 to LGM.
  • the output OUT4 of the AND gate LGA is sent to the flash sequencer 7 through the peripheral data bus PBUS_D.
  • the output OUT4 has threshold voltages Vth of all positive cells MC1 included in the erase target region lower than the erase verify level EREV, and threshold voltages Vth of all negative cells MC2 included in the erase target region are lower than the erase verify level EREV. If it is also smaller, it becomes “H” level (step S803).
  • the flash sequencer 7 maintains the erase mode. That is, the processes in steps S802 and S803 are repeated.
  • the flash sequencer 7 ends the erase process.
  • FIG. 14 is a diagram illustrating an example of a change in the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 due to the erasure of the twin cell data in the second embodiment.
  • FIG. 14A shows an example in which the twin cell data is “1”.
  • the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 is increased by writing to both cells with verify in the first stage. Since the threshold voltage Vth of the negative cell MC2 reaches the saturation level, the increase amount is small.
  • the threshold voltage Vth of the positive cell MC1 becomes larger than the write verify level WREV, and the difference from the threshold voltage Vth of the negative cell MC2 becomes small. Therefore, in the blank erase state after the second-stage erase process, the difference between the threshold voltages Vth of the positive cell MC1 and the negative cell MC2 is very small. As a result, it is possible to prevent data “1” held in the twin cell from being read before the twin cell data is erased.
  • FIG. 14B shows an example in which the twin cell data is “0”.
  • the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 is increased by writing to both cells with verify in the first stage. Since the threshold voltage Vth of the positive cell MC1 reaches the saturation level, the increase amount is small.
  • the threshold voltage Vth of the negative cell MC2 becomes larger than the write verify level WREV, and the difference from the threshold voltage Vth of the positive cell MC1 becomes small. Therefore, in the blank erase state after the second-stage erase process, the difference between the threshold voltages Vth of the positive cell MC1 and the negative cell MC2 is very small. As a result, it is possible to prevent data “0” held in the twin cell from being read before erasing the twin cell data.
  • the threshold voltage of both cells when a request for erasing twin cell data is received, the threshold voltage of both cells is increased to exceed the write verify level before the threshold voltage of both cells is decreased. Like that. As a result, the threshold voltage of both cells after decreasing the threshold voltage of both cells can be made independent of the write state before erasing the twin cell data, and the write state before erasing the twin cell data can be read. Can solve the problem.
  • FIG. 15 is a flowchart showing the procedure of the erasing process of twin cell data according to the third embodiment.
  • the flash sequencer 7 sets an erase target area (step S201).
  • the flash sequencer 7 controls both cell writing without verification in steps S202 to S205.
  • the flash sequencer 7 sets the write latch data to all the cells (positive cell MC1 and negative cell MC2) included in the erase target area to “0”. Specifically, the flash sequencer 7 sets the latch set high signal to “L” level and the latch set low signal to “H” level in the write latch circuit 54Pi of FIG. As a result, the data of the node NDP1, that is, the write latch data becomes the “L” level. Further, in the write latch circuit 54Ni of FIG. 10, the latch set high signal is set to the “L” level, and the latch set low signal is set to the “H” level. As a result, the data of the node NDN1, that is, the write latch data becomes “L” level (step S202).
  • the flash sequencer 7 sets the writing mode (step S203).
  • the flash sequencer 7 applies a write voltage to all the cells in the erase target area. That is, the flash sequencer 7 sets the voltage of the memory gate MG to 10V, the voltage of the source line SL to 6V, and the voltage of the control gate CG to 1.5V.
  • the voltage to be applied is made smaller than the voltage for normal writing, or the period during which the write pulse WPLS is applied is shortened to perform weaker writing than in normal writing. It may be a thing.
  • the increase amount of the threshold voltage of the memory cell having the smaller threshold voltage is smaller than the increase amount of the threshold voltage Vth during normal writing.
  • the main bit line WMBL_iP is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iP.
  • a write current flows through the sub bit lines SBL_iP and SBL_i + 4P connected to the main bit line WMBL_iP.
  • the main bit line WMBL_iN is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iN.
  • a write current flows through the sub bit lines SBL_iN and SBL_i + 4N connected to the main bit line WMBL_iN.
  • the threshold voltages Vth of all the cells included in the erase target area increase (step S204).
  • step S204 controls negative cell writing without verification in the next steps S206 to S209.
  • the flash sequencer 7 sets the write latch data to the negative cell MC2 included in the erase target area to “0”, and sets the write latch data to the positive cell MC1 to “1”. Specifically, the flash sequencer 7 sets the latch set high signal to “H” level and the latch set low signal to “L” level in the write latch circuit 54Pi of FIG. As a result, the data of the node NDP1, that is, the write latch data becomes “H” level. Further, the flash sequencer 7 sets the latch set high signal to “L” level and the latch set low signal to “H” level in the write latch circuit 54Ni of FIG. As a result, the data of the node NDN1, that is, the write latch data becomes “L” level (step S206).
  • the flash sequencer 7 sets the write mode (step S207).
  • the flash sequencer 7 applies a write voltage to all the cells in the erase target area. That is, the flash sequencer 7 sets the voltage of the memory gate MG to 10V, the voltage of the source line SL to 6V, and the voltage of the control gate CG to 1.5V.
  • the voltage to be applied is made smaller than the voltage for normal writing, or the period during which the write pulse WPLS is applied is shortened to perform weaker writing than in normal writing. It may be a thing.
  • the main bit line WMBL_iP is connected to the power supply voltage VDD, and no write current flows through the main bit line WMBL_iP.
  • no write current flows through the sub bit lines SBL_iP and SBL_i + 4P connected to the main bit line WMBL_iP.
  • the main bit line WMBL_iN is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iN.
  • a write current flows through the sub bit lines SBL_iN and SBL_i + 4N connected to the main bit line WMBL_iN.
  • the threshold voltage Vth of all the negative cells MC2 included in the erase target area is increased (step S208).
  • step S208 controls the next erase process (step S107).
  • FIG. 16 is a diagram illustrating an example of a change in the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 due to the erasure of the twin cell data in the third embodiment.
  • FIG. 16A shows an example in which the twin cell data is “1”.
  • the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 increases by writing to both cells without verification in the first half of the first stage. Further, the threshold voltage Vth of the negative cell MC2 is further increased by the writing to the negative cell MC2 without verification in the latter half of the first stage, and as a result, the threshold voltage Vth of the positive cell MC1 and the threshold voltage Vth of the negative cell MC2 are increased.
  • the difference widens. Therefore, in the blank erase state after the erase process, the difference in threshold voltage Vth between the positive cell MC1 and the negative cell MC2 can be detected. As a result, the data “1” held in the twin cell may be read before the twin cell data is erased. However, this is not a problem as will be described later.
  • FIG. 16B shows an example in which the twin cell data is “0”.
  • the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 increases by writing to both cells without verification in the first half of the first stage. Furthermore, the threshold voltage Vth of the negative cell MC2 is further increased by writing to the negative cell MC2 without verification in the latter half of the first stage. As a result, the threshold voltage Vth of the positive cell MC1 and the threshold voltage Vth of the negative cell MC2 are increased. The difference is reduced. Therefore, in the blank erase state after the erase process, the difference between the threshold voltages Vth of the positive cell MC1 and the negative cell MC2 becomes very small, and the read data has a value in which “0” or “1” varies randomly. As a result, it is possible to prevent data “0” held in the twin cell from being read before the twin cell data is erased.
  • twin cell data “1” is accurately read out as “1”, but the twin cell data “0” is read out as “0” or surely read out as “1”. Not. As a result, it becomes difficult to specify the value of the twin cell data according to the read value, and it is possible to solve the security problem that the write state before erasing the twin cell data is read.
  • FIG. 17 is a flowchart showing the procedure of the twin cell data erasing process according to the modification of the third embodiment.
  • the flash sequencer 7 sets the write latch data to the negative cell MC2 included in the erase target area to “0”, and sets the write latch data to the positive cell MC1 to “1”. Specifically, the flash sequencer 7 sets the latch set high signal to “H” level and the latch set low signal to “L” level in the write latch circuit 54Pi of FIG. As a result, the data of the node NDP1, that is, the write latch data becomes “H” level. Further, the flash sequencer 7 sets the latch set high signal to “L” level and the latch set low signal to “H” level in the write latch circuit 54Ni of FIG. As a result, the data of the node NDN1, that is, the write latch data becomes “L” level (step S906).
  • the flash sequencer 7 sets the write mode (step S907).
  • the flash sequencer 7 applies a write voltage to all the cells in the erase target area. That is, the flash sequencer 7 sets the voltage of the memory gate MG to 10V, the voltage of the source line SL to 6V, and the voltage of the control gate CG to 1.5V.
  • the voltage to be applied is not made smaller than the normal write voltage, and the period for applying the write pulse WPLS is not shortened.
  • the main bit line WMBL_iP is connected to the power supply voltage VDD, and no write current flows through the main bit line WMBL_iP.
  • no write current flows through the sub bit lines SBL_iP and SBL_i + 4P connected to the main bit line WMBL_iP.
  • the main bit line WMBL_iN is connected to the ground voltage Vss, and a write current flows through the main bit line WMBL_iN.
  • a write current flows through the sub bit lines SBL_iN and SBL_i + 4N connected to the main bit line WMBL_iN.
  • the threshold voltage Vth of all the negative cells MC2 included in the erase target area is increased (step S908).
  • a write verify check is performed. That is, the verify sense amplifier VSA_N outputs an “L” level signal when the threshold voltage Vth of the negative cell MC2 is higher than the write verify level WREV.
  • the exclusive OR gate EXOR_N outputs an exclusive OR of the output of the verify sense amplifier VSA_N and the write latch data “0” output from the write latch circuit 54Ni to the inverted signal line NSL.
  • the output OUT2 of the exclusive OR gate EXOR_N is sent to the flash sequencer 7 through the peripheral data bus PBUS_D.
  • the output OUT2 becomes “H” level when the threshold voltage Vth of the negative cell MC2 is higher than the write verify level WREV (step S909).
  • the flash sequencer 7 maintains the write mode. That is, the processes in steps S908 and S909 are repeated.
  • the flash sequencer 7 controls the next erase process (step S107). .
  • the threshold voltage Vth of the negative cell MC2 is surely made larger than the erase verify level, so that security can be more reliably ensured.
  • FIG. 18 is a flowchart showing the procedure of the twin cell data erasing process of the fourth embodiment.
  • the flash sequencer 7 sets an erase target area (step S301).
  • the flash sequencer 7 controls the reading of the twin cell data in the erase target area.
  • the flash sequencer 7 applies a read voltage to all the cells (positive cell MC1 and negative cell MC2) in the erase target area. That is, the flash sequencer 7 sets the voltage of the memory gate MG to 0V, the voltage of the source line SL to 0V, and the voltage of the control gate CG to 1.5V.
  • the twin cell data is “0”
  • the data sent from the hierarchical sense amplifier SA to the flash sequencer 7 is “0”
  • the twin cell data is “1”
  • the data is sent from the hierarchical sense amplifier SA to the flash sequencer 7.
  • the obtained data is “1” (step 302).
  • the flash sequencer 7 controls writing of the selected cell with verify in steps S303 to S307.
  • the flash sequencer 7 sets the write latch data to the negative cell MC2 to “0” and sets the write latch data to the positive cell MC1 to “1”.
  • the flash sequencer 7 sets the write latch data to the negative cell MC2 to “1” and sets the write latch data to the positive cell MC1 to “0”.
  • the flash sequencer 7 sets the latch set high signal to “L” level and sets the latch set low signal to “H” in the write latch circuit 54Pi of FIG. Set to level.
  • the data of the node NDP1, that is, the write latch data becomes the “L” level.
  • the flash sequencer 7 sets the latch set high signal to “H” level and the latch set low signal to “L” level in the write latch circuit 54Pi of FIG. .
  • the data of the node NDP1, that is, the write latch data becomes “H” level.
  • the flash sequencer 7 sets the latch set high signal to “L” level and the latch set low signal to “H” level in the write latch circuit 54Ni of FIG. Set. As a result, the data of the node NDN1, that is, the write latch data becomes “L” level.
  • the flash sequencer 7 sets the latch set high signal to “H” level and the latch set low signal to “L” level in the write latch circuit 54Ni of FIG. . As a result, the data of the node NDN1, that is, the write latch data becomes “H” level (step S303).
  • the flash sequencer 7 sets the write mode (step S304).
  • the flash sequencer 7 applies a write voltage to all the cells in the erase target area. That is, the flash sequencer 7 sets the voltage of the memory gate MG to 10V, the voltage of the source line SL to 6V, and the voltage of the control gate CG to 1.5V.
  • the main bit line WMBL_iP is connected to the ground voltage Vss, and the write current is applied to the main bit line WMBL_iP. Flowing. As a result, a write current flows through the sub bit lines SBL_iP and SBL_i + 4P connected to the main bit line WMBL_iP.
  • the main bit line WMBL_iP is connected to the power supply voltage VDD, and the write current is applied to the main bit line WMBL_iP. Not flowing. As a result, no write current flows through the sub bit lines SBL_iP and SBL_i + 4P connected to the main bit line WMBL_iP.
  • the main bit line WMBL_iN is connected to the ground voltage Vss, and the write to the main bit line WMBL_iN is performed. Current flows. As a result, a write current flows through the sub bit lines SBL_iN and SBL_i + 4N connected to the main bit line WMBL_iN.
  • the main bit line WMBL_iN is connected to the power supply voltage VDD, and the write current is applied to the main bit line WMBL_iN. Not flowing. As a result, no write current flows through the sub bit lines SBL_iN and SBL_i + 4N connected to the main bit line WMBL_iN.
  • the threshold voltage Vth of the positive cell MC1 or the negative cell MC2 having the smaller threshold voltage Vth among both cells included in the erasure target region increases (step S305).
  • a write verify check is performed. That is, when the read data is “1”, the verify sense amplifier VSA_P outputs an “L” level signal when the threshold voltage Vth of the positive cell MC1 is higher than the write verify level WREV.
  • the exclusive OR gate EXOR_P outputs an exclusive OR of the output of the verify sense amplifier VSA_P and the write latch data “0” output from the write latch circuit 54Pi to the signal line PSL.
  • the output OUT1 of the exclusive OR gate EXOR_P is sent to the flash sequencer 7 through the peripheral data bus PBUS_D.
  • the output OUT1 becomes “H” level when the threshold voltage Vth of the positive cell MC1 is larger than the write verify level WREV.
  • the verify sense amplifier VSA_N when the read data is “0”, the verify sense amplifier VSA_N outputs an “L” level signal when the threshold voltage Vth of the negative cell MC2 is higher than the write verify level WREV.
  • the exclusive OR gate EXOR_N outputs an exclusive OR of the output of the verify sense amplifier VSA_N and the write latch data “0” output from the write latch circuit 54Ni to the inverted signal line NSL.
  • the output OUT2 of the exclusive OR gate EXOR_N is sent to the flash sequencer 7 through the peripheral data bus PBUS_D.
  • the output OUT2 becomes “H” level when the threshold voltage Vth of the negative cell MC2 is higher than the write verify level WREV (step S306).
  • the flash sequencer 7 Maintains the write mode. That is, the processes of steps S305 and S306 are repeated.
  • step S107 If the threshold voltage Vth of the memory cell in which the threshold voltage Vth of all the cells included in the erase target area is increased is higher than the write verify level WREV (YES in step 307), the flash sequencer 7 Controls the next erasure process (step S107).
  • FIG. 19 is a diagram illustrating an example of a change in the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 due to the erasure of the twin cell data in the fourth embodiment.
  • FIG. 19A shows an example in which the twin cell data is “1”.
  • the twin cell data is “1”
  • the negative cell MC2 has a lower threshold voltage Vth than the positive cell MC1.
  • the threshold voltage Vth of the negative cell MC2 increases by writing to the selected cell with verification in the latter half of the first stage. As a result, the difference between the threshold voltage Vth of the positive cell MC1 and the threshold voltage Vth of the negative cell MC2 is reduced.
  • the difference between the threshold voltages Vth of the positive cell MC1 and the negative cell MC2 becomes very small, and the read data has a value in which “0” or “1” varies randomly.
  • the threshold voltage Vth of the positive cell MC1 is not increased in the first stage, stress applied to increase the threshold voltage can be reduced.
  • FIG. 19B shows an example in which the twin cell data is “0”.
  • the twin cell data is “0”
  • the threshold voltage Vth of the positive cell MC1 is smaller than that of the negative cell MC2.
  • the threshold voltage Vth of the positive cell MC1 increases by writing to the selected cell with verification in the latter half of the first stage. As a result, the difference between the threshold voltage Vth of the positive cell MC1 and the threshold voltage Vth of the negative cell MC2 is reduced.
  • the difference between the threshold voltages Vth of the positive cell MC1 and the negative cell MC2 becomes very small, and the read data has a value in which “0” or “1” varies randomly. As a result, it is possible to prevent data “0” held in the twin cell from being read before the twin cell data is erased. Further, since the threshold voltage Vth of the negative cell MC2 is not increased in the first stage, the stress applied to increase the threshold voltage can be reduced.
  • FIG. 20 is a flowchart showing the procedure of the twin cell data erasing process of the fifth embodiment.
  • the flash sequencer 7 sets an erase target area (step S401).
  • the flash sequencer 7 controls both cell writing without verification in steps S402 to S405. Since the processing in steps S402 to S405 is the same as the processing in steps S202 to S205 in FIG. 15, the description will not be repeated.
  • step 406 the flash sequencer 7 reads the twin cell data in the area to be erased. Since the process of step S406 is the same as the process of step S302 of FIG. 18, the description will not be repeated.
  • the flash sequencer 7 controls writing of the selected cell with verification in steps S407 to S411.
  • the processing in steps S407 to S411 is the same as the processing in steps S303 to S307 in FIG. 18, and therefore description thereof will not be repeated.
  • FIG. 21 is a diagram illustrating an example of changes in the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 due to the erasing of the twin cell data in the fifth embodiment.
  • FIG. 21A shows an example in which the twin cell data is “1”.
  • the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 increases by writing to both cells without verification in the first step of the first stage.
  • the twin cell data is “1”
  • the negative cell MC2 has a lower threshold voltage Vth than the positive cell MC1.
  • the threshold voltage Vth of the negative cell MC2 further increases by writing to the selected cell with verification in the third step of the first stage. As a result, the difference between the threshold voltage Vth of the positive cell MC1 and the threshold voltage Vth of the negative cell MC2 is reduced.
  • the difference between the threshold voltages Vth of the positive cell MC1 and the negative cell MC2 becomes very small, and the read data has a value in which “0” or “1” varies randomly.
  • the threshold voltage Vth of the positive cell MC1 is not increased in the first stage, stress applied to increase the threshold voltage can be reduced.
  • FIG. 21B shows an example in which the twin cell data is “0”.
  • the threshold voltage Vth of the positive cell MC1 and the negative cell MC2 increases by writing to both cells without verification in the first step of the first stage.
  • the twin cell data By reading the twin cell data in the second step of the first stage, it is found that the twin cell data is “0”, and the positive cell MC1 has a lower threshold voltage Vth than the negative cell MC2.
  • the threshold voltage Vth of the positive cell MC1 further increases by writing to the selected cell with verification in the third step of the first stage. As a result, the difference between the threshold voltage Vth of the positive cell MC1 and the threshold voltage Vth of the negative cell MC2 is reduced.
  • the difference between the threshold voltages Vth of the positive cell MC1 and the negative cell MC2 becomes very small, and the read data has a value in which “0” or “1” varies randomly. As a result, it is possible to prevent data “0” held in the twin cell from being read before the twin cell data is erased. Further, since the threshold voltage Vth of the negative cell MC2 is not increased in the first stage, the stress applied to increase the threshold voltage can be reduced.
  • the present invention is not limited to the above embodiment, and includes, for example, the following modifications.
  • the semiconductor device has both the above-described first-stage function and the pre-write (non-verify both-cell weak write) function as described in FIG. It is good also as what can be switched.
  • MCU 1 microcomputer
  • CPU central processing unit
  • DMAC direct memory access controller
  • BIF bus interface circuit
  • RAM random access memory
  • FMDL 6 flash memory module
  • FSQC flash Sequencer
  • PRT External I / O port
  • TMR 10 Timer
  • CPG 11 Clock pulse generator
  • MAY 19,100 Memory array
  • 20 Sub-bit line selector 22 Read column selector, 24 first row decoder (RDEC1), 25 second row decoder (RDEC2), 28 rewrite column selector, 29 input / output circuit (IOBUF), 30 column decoder (CDEC), 31 power supply circuit (VPG), 32, timing Generator (TMG), 40 read system discharge circuit, 41 write system discharge circuit, 281, 291 set unit, 82, 92 data input unit, 83, 93 data holding unit, 84, 94 setting unit, 90 erase verify circuit, 100 semiconductor Device, 101 memory array, 102 first storage element, 103 second storage element, 104 twin cell, 105 control circuit, 54Pi

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

　制御回路（１０５）は、ツインセルデータの消去要求を受けたときに、第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧が所定の書込みベリファイレベルとなるまで、第１記憶素子（１０２）と第２記憶素子（１０３）の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御する。制御回路１０５は、第１段階処理の実行後に、第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧が所定の消去ベリファイレベルとなるまで第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧をともに減少させる第２段階処理の実行を制御する。

Description

半導体装置
　本発明は、半導体装置に関し、たとえば相補的なデータを保持する２つの不揮発性メモリセルを含む半導体装置に関する。
　従来から、不揮発性メモリの消去の前に書込み（プレライト）を行なう方式が知られている。
　たとえば、特開平１０－６４２８８号公報（特許文献１）に記載のフラッシュ消去型不揮発性メモリは、１回目消去前書込み終了信号（ＦＷＥ）が非活性レベルの間はメモリセルアレイ（１）のアドレスを順次更新して消去前書込みを行う。そして、このメモリは、活性レベルになると各アドレスごとにベリファイを行って、ベリファイ結果が不良となったアドレスのみに再度消去前書込み（プレライト）及びベリファイを行うように制御する。
　また、特開平１１－１４４４７６号公報（特許文献２）に記載の半導体不揮発性メモリは、消去動作モードでは少なくともメモリアレイのうち消去単位の複数のメモリセルを読み出してフローツイングゲートに電荷が蓄積されていないメモリセルに対して、単位の書き込み動作及び書き込み判定動作の繰り返しによる所定量の書き込み状態に設定するプレライト動作を行なう。そして、このメモリは、消去単位の複数のメモリセルについて消去基準電圧のもとに一括して単位の消去動作及び消去判定動作の繰り返しにより所定量の消去状態に設定する消去動作を行なう。このメモリは、書き込み動作モードでは選択されたメモリセルに対して単位の書き込み動作及び書き込み判定動作の繰り返しによる所定量の書き込み状態に設定する書き込み動作を行なう。
特開平１０－６４２８８号公報 特開平１１－１４４４７６号公報
　ところで、相補的なデータを保持する２つのセルで構成されるツインセルにおいて、ツインセルデータの消去によって、２つのセルの閾値電圧をともに小さい状態にする。この際に、ツインセルデータ消去前の書込み状態における２つのセルの閾値電圧の差が、ツインセルデータ消去後も残る可能性が想定される。そのため、ツインセルデータを消去したにも関わらず、ツインセルデータ消去前の書込状態が読み出され、セキュリティ上問題となる可能性がある。
　しかしながら、特許文献１に記載の方式では、プレライトシーケンスを高速化するものであり、ツインセルにおいて、ツインセルデータ消去前の書込みデータが読み出されるといったセキュリティ上の問題を解決することができない。
　また、特許文献２に記載の方式では、フローツイングゲートに電荷が蓄積されていないメモリセルに対して、過消去を防止するために消去前に書込みを行なうものであり、ツインセルにおけるセキュリティ上の問題を解決するものではない。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
　本発明の一実施形態によれば、制御回路は、ツインセルデータの消去要求を受けたときに、第１記憶素子の閾値電圧と第２記憶素子の閾値電圧が所定の書込みベリファイレベルとなるまで、第１記憶素子と第２記憶素子の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御する。制御回路は、第１段階処理の実行後に、第１記憶素子の閾値電圧と第２記憶素子の閾値電圧が所定の消去ベリファイレベルとなるまで、第１記憶素子の閾値電圧と第２記憶素子の閾値電圧をともに減少させる第２段階処理の実行を制御する。
　本発明の一実施形態によれば、ツインセルデータ消去前の書込状態が読み出されるのを回避することができる。
第１の実施形態の半導体装置の構成を表わす図である。 第１の実施形態の半導体装置におけるメモリアレイからのツインセルデータの消去処理の手順を表わすフローチャートである。 第３の実施形態のマイクロコンピュータの構成を表わす図である。 フラッシュメモリモジュールの構成を表わす図である。 （ａ）は、スプリットゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ｂ）は、ホットキャリア書込み方式を用いるスタックド・ゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ｃ）は、はＦＮトンネル書込み方式を用いるスタックド・ゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。 （ａ）は、ツインセルデータが“０”を記憶する状態を表わす図である。（ｂ）は、ツインセルデータが“１”を記憶する状態を表わす図である。（ｃ）は、ツインセルデータのイニシャライズ状態を表わす図である。 （ａ）は、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。（ｂ）は、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。 第２の実施形態のツインセルデータの読出し系、書込み系、消去系の詳細な回路構成を表わす図である。 消去ベリファイ回路の構成を表わす図である。 第２の実施形態のポジティブ側の書込みラッチ回路の構成を表わす図である。 第２の実施形態のネガティブ側の書込みラッチ回路の構成を表わす図である。 第２の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。 ツインセルデータの消去処理の手順を表わすフローチャートである。 第２の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。 第３の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。 第３の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。 第３の実施形態の変形例のツインセルデータの消去処理の手順を表わすフローチャートである。 第４の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。 第４の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。 第５の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。 第５の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
　以下、本発明の実施の形態について、図面を用いて説明する。
　［第１の実施形態］
　図１は、第１の実施形態の半導体装置の構成を表わす図である。
　この半導体装置１００は、メモリアレイ１０１と、制御回路１０５とを備える。
　メモリアレイ１０１は、複数個のツインセル１０４を含む。ツインセル１０４は、閾値電圧Ｖｔｈの相違によって２値データ（ツインセルデータ）を保持し、それぞれが電気的に書換え可能な第１記憶素子１０２と第２記憶素子１０３とからなる。
　制御回路１０５は、ツインセルデータの消去要求を受けたときに、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈが所定の書込みベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の両方または一方の閾値電圧Ｖｔｈを増加させる第１段階処理の実行を制御する。
　制御回路１０５は、第１段階処理の実行後に、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈが所定の消去ベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈをともに減少させる第２段階処理の実行を制御する。
　図２は、第１の実施形態の半導体装置におけるメモリアレイ１０１からのツインセルデータの消去処理の手順を表わすフローチャートである。
　まず、制御回路１０５は、消去要求信号ＥＲＱを受信する（ステップＳ１０１）。
　次に、制御回路１０５は、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈが所定の書込みベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御する（ステップＳ１０２）。
　次に、制御回路１０５は、第１段階処理の実行後に、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈが所定の消去ベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈをともに減少させる第２段階処理の実行を制御する（ステップＳ１０３）。
　以上のように、本実施の形態によれば、第１段階処理によって第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈの差を小さくするので、第２段階処理後の第１記憶素子１０２の閾値電圧Ｖｔｈと第２記憶素子１０３の閾値電圧Ｖｔｈの大小関係が、ツインセルデータ消去前の第１記憶素子１０２の閾値電圧Ｖｔｈと第２記憶素子１０３の閾値電圧Ｖｔｈの大小関係と無関係にすることができる。これによって、ツインセルデータ消去前の書込み状態が読み出されるといったセキュリティ上の問題を解決することができる。
　［第２の実施形態］
　本実施の形態の半導体装置は、マイクロコンピュータである。
（マイクロコンピュータ）
　図３は、第２の実施形態のマイクロコンピュータ１の構成を表わす図である。
　図３に示されるマイクロコンピュータ（ＭＣＵ）１は、たとえば相補型ＭＯＳ集積回路製造技術などによって、単結晶シリコンのような１個の半導体チップに形成される。
　マイクロコンピュータ１は、特に制限されないが、高速バスＨＢＵＳと周辺バスＰＢＵＳを有する。高速バスＨＢＵＳと周辺バスＰＢＵＳは、特に制限されないが、それぞれデータバス、アドレスバスおよびコントロールバスを有する。２個のバスを設けることによって、共通バスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。
　高速バスＨＢＵＳには、命令制御部と実行部を備えて命令を実行する中央処理装置（ＣＰＵ）２、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３、高速バスＨＢＵＳと周辺バスＰＢＵＳとのバスインタフェース制御若しくはバスブリッジ制御を行うバスインタフェース回路（ＢＩＦ）４が接続される。
　高速バスＨＢＵＳには、さらに、中央処理装置２のワーク領域などに利用されるランダムアクセスメモリ（ＲＡＭ）５、およびデータやプログラムを格納する不揮発性メモリモジュールとしてのフラッシュメモリモジュール（ＦＭＤＬ）６が接続される。
　周辺バスＰＢＵＳには、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行うフラッシュシーケンサ（ＦＳＱＣ）７、外部入出力ポート（ＰＲＴ）８，９、タイマ（ＴＭＲ）１０、およびマイクロコンピュータ１を制御するための内部のクロックＣＬＫを生成するクロックパルスジェネレータ（ＣＰＧ）１１が接続される。
　さらに、マイクロコンピュータ１は、ＸＴＡＬ／ＥＸＴＡＬに発振子が接続され、または外部クロックが供給されるクロック端子、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢ、リセットを指示する外部リセット端子ＲＥＳ、外部電源端子Ｖｃｃ、外部接地端子Ｖｓｓを備える。
　ここでは、ロジック回路としてのフラッシュシーケンサ７と、アレイ構成のフラッシュメモリモジュール６は、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて一つのフラッシュメモリを構成する。フラッシュメモリモジュール６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）を介して高速バスＨＢＵＳに接続される。ＣＰＵ２またはＤＭＡＣ３は、高速バスＨＢＵＳから高速アクセスポートを介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２またはＤＭＡＣ３は、フラッシュメモリモジュール６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース４を介して周辺バスＰＢＵＳ経由でフラッシュシーケンサ７にコマンドを発行する。これによってフラッシュシーケンサ７が周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御が行われる。
　（フラッシュメモリモジュール）
　図４は、フラッシュメモリモジュール６の構成を表わす図である。
　フラッシュメモリモジュール６は、１ビットの情報の記憶を２個の不揮発性メモリセルを用いて行う。すなわち、メモリアレイ（ＭＡＲＹ）１９は、夫々書換え可能な２個の不揮発性メモリセルＭＣ１，ＭＣ２を１ビットのツインセルとして複数個備える。図４には、代表的に１対だけ図示されている。本明細書では、メモリセルＭＣ１をポジティブセル、メモリセルＭＣ２をネガティブセルと呼ぶ。無論、フラッシュメモリモジュール６は、１ビットの情報の記憶を１個の不揮発性メモリセルを用いて行う複数のメモリセルを含む場合もある。そのような場合は、メモリアレイや、メモリアレイより小さい単位で分割されたメモリブロック単位で、フラッシュメモリモジュール６内に別配置されることが多い。
　揮発性メモリセルＭＣ１，ＭＣ２は、たとえば、図５（ａ）に例示されるスプリットゲート型フラッシュメモリ素子である。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧを有する。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライドなどの電荷トラップ領域（SiN）が配置される。選択ゲート側のソースまたはドレイン領域は、ビット線ＢＬに接続され、メモリゲート側のソースまたはドレイン領域はソース線ＳＬに接続される。
　メモリセルの閾値電圧Ｖｔｈを下げるにはＢＬ＝Ｈｉ－Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝－１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧ間の高電界によって電荷トラップ領域（SiN）からウェル領域（ＷＥＬＬ）に電子が引き抜かれる。この処理単位はメモリゲートＭＧを共有する複数メモリセルとされる。
　メモリセルの閾値電圧Ｖｔｈを上げるにはＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ソース線ＳＬからビット線に書込み電流を流し、それによってコントロールゲートＣＧとメモリゲートＭＧの境界部分で発生するホットエレクトロンが電荷トラップ領域（SiN）に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。
　読出しはＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖで行われる。メモリセルの閾値電圧Ｖｔｈが低ければメモリセルはオン状態にされ、閾値電圧Ｖｔｈが高ければオフ状態にされる。
　メモリ素子はスプリットゲート型フラッシュメモリ素子に限定されず、図５（ｂ），図５（ｃ）に例示されるスタックド・ゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローツイングゲートＦＧとコントロールゲートＷＬがスタックされて構成される。図５（ｂ）は、ホットキャリア書込み方式によって閾値電圧Ｖｔｈを上げ、ウェル領域ＷＥＬＬへの電子の放出によって閾値電圧Ｖｔｈを下げる。図５（ｃ）はＦＮトンネル書込み方式によって閾値電圧Ｖｔｈを上げ、ビット線ＢＬへの電子の放出によって閾値電圧Ｖｔｈを下げる。
　上述のメモリゲートＭＧ、コントロールゲートＣＧ、ソース線ＳＬ、ＷＥＬＬ、ビット線ＢＬへ与える電圧は、フラッシュシーケンサ７の制御によって、電源回路（ＶＰＧ）３１で生成されて供給される。
　以下の説明では、メモリ素子がスプリットゲート型フラッシュメモリ素子であるとして説明する。
　不揮発性メモリセルＭＣ１，ＭＣ２から成る一つのツインセルによる情報記憶は不揮発性メモリセルＭＣ１，ＭＣ２に相補データを格納することによって行う。
　すなわち、メモリセルＭＣ１，ＭＣ２のそれぞれは、セルデータ“１”（低閾値電圧状態；閾値電圧が消去ベリファイレベルよりも小さい状態）またはセルデータ“０”（高閾値電圧状態；閾値電圧が消去ベリファイレベル以上の状態）を保持することができる。
　図６（ａ）に示すように、ツインセルデータ“０”は、ポジティブセルＭＣ１がセルデータ“０”、ネガティブセルＭＣ２がセルデータ“１”を保持する状態である。図６（ｂ）に示すように、ツインセルデータ“１”はポジティブセルＭＣ１がセルデータ“１”、ネガティブセルＭＣ２がセルデータ“０”を保持する状態である。図６（ｃ）に示すように、ツインセルのポジティブセルＭＣ１およびネガティブセルＭＣ２が共にセルデータ“１”を保持する状態はイニシャライズ状態であり、ツインセルデータは不定になる。イニシャライズ状態は、ブランク消去状態ともいう。
　ツインセルデータ“０”の状態およびツインセルデータ“１”の状態からイニシャライズ状態にすることをツインセルデータの消去という。また、イニシャライズ状態からツインセルデータ“１”保持状態またはツインセルデータ“０”保持状態にすることを通常の書込みという。
　ツインセルデータの消去時には、一旦、ポジティブセルＭＣ１とネガティブセルＭＣ２の両方のセルデータを“０”にする処理（プレライトと呼ぶ）を行なってから、消去パルスを印加して両方のセルデータを“１”にする処理が行なわれる。プレライトでは、ポジティブセルＭＣ１とネガティブセルＭＣ２の両方に対して、印加する電圧を通常の書込み時よりも小さくする、または書込みパルスを与える期間を短くすることによって、通常の書込み時よりも弱い書込みを行なう。プレライトでは、閾値電圧が小さい方のメモリセルの閾値電圧の増加量が、通常の書込み時の閾値電圧Ｖｔｈの増加量よりも小さい。プレライトを実施する目的は、ポジティブセルＭＣ１とネガティブセルＭＣ２の間の消去ストレスのばらつきを小さくし、リテンション特性悪化を抑制するためである。プレライトによるストレスが、通常の書込みによるストレスよりも大きくならないよう、プレライト時には、図５に示した一般的な通常の書込み（Ｖｔｈ増加）のときの電圧よりも小さい電圧が与えられる。
　図７（ａ）は、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。
　図７（ａ）に示すように、ツインセルデータ“０”の消去を実行する場合に、プレライトによって、両方のセルが共にセルデータ“１”を保持するイニシャライズ状態となるが、消去前はポジティブセルＭＣ１の閾値電圧Ｖｔｈの方がネガティブセルＭＣ２の閾値電圧Ｖｔｈよりも大きいため、消去後でもこの関係が維持される可能性が想定される。この関係が維持された状態で読み出しを実施すると、イニシャライズ状態にも関わらずポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差があるために、不定値ではなく実質的に直前のツインセルデータ“０”と等しいデータ“０”を読み出してしまう可能性がある。
　図７（ｂ）は、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。
　図７（ｂ）に示すように、ツインセルデータ“１”の消去を実行する場合に、プレライトによって、両方のセルが共にセルデータ“１”を保持するイニシャライズ状態となるが、消去前はネガティブセルＭＣ２の閾値電圧Ｖｔｈの方がポジティブセルＭＣ１の閾値電圧Ｖｔｈよりも大きいため、消去後でもこの関係が維持される可能性が想定される。この直前のツインセルデータ状態で読み出しを実施すると、イニシャライズ状態にも関わらず、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差があるために、不定値ではなく実施的に直前のツインセルデータ“１”と等しいデータ“１”を読み出してしまう可能性がある。
　このように消去したにも関わらず、読む度にデータが定まらないような不定値ではなく、高い確率で直前のツインセルデータと等しいデータが読み出せてしまうとしたら、セキュリティ上問題となる可能性がある。本発明の実施形態では、このような可能性のある問題を解決することを目的とする。
　図４に代表的に示されたツインセルのメモリセルＭＣ１，ＭＣ２において、メモリゲートＭＧは、共通のメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧは、共通のワード線ＷＬに接続される。実際には多数のツインセルがマトリクス配置され、行方向の配列単位で対応するメモリゲート選択線ＭＧＬおよびワード線ＷＬに接続される。
　メモリセルＭＣ１，ＭＣ２は、列単位で副ビット線ＳＢＬに接続され、副ビット線セレクタ２０を介して書込み系主ビット線ＷＭＢＬに接続する。それぞれ書込み系主ビット線ＷＭＢＬには、複数の副ビット線ＳＢＬが副ビット線セレクタ２０によって階層化されて接続されている。副ビット線ＳＢＬに階層化された単位をメモリマットと称する。ソース線ＳＬは接地電圧Ｖｓｓに接続される。メモリセルＭＣ１の副ビット線ＳＢＬは、メモリマット毎に読出し列セレクタ２２を介して、階層センスアンプＳＡの一方の入力端子に接続される。メモリセルＭＣ２の副ビット線ＳＢＬは、メモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの他方の入力端子に接続される。
　ワード線ＷＬは、第１行デコーダ（ＲＤＥＣ１）２４によって選択される。メモリゲート選択線ＭＧＬおよび副ビット線セレクタ２０は、第２行デコーダ（ＲＤＥＣ２）２５によって選択される。第１行デコーダ２４および第２行デコーダ２５による選択動作は、読出しアクセスではＨＡＣＳＰに供給されるアドレス情報などに従い、データの書込み動作および初期化動作ではＬＡＣＳＰに供給されるアドレス情報などに従う。階層センスアンプＳＡの出力は、出力バッファ(ＯＢＵＦ)２６を介して高速バスＨＢＵＳのデータバスＨＢＵＳ＿Ｄに接続される。
　書込み系主ビット線ＷＭＢＬは、書込みラッチ回路５４のラッチデータに従って選択的に書込み電流が流れるように設定される。書込みラッチ回路５４は、書換え列セレクタ２８で選択される。書換え列セレクタ２８で選択された書き換え系主ビット線ＷＭＢＬは、ベリファイセンスアンプＶＳＡに接続される。ベリファイセンスアンプＶＳＡの出力および書込みラッチ回路５４は、周辺バスＰＢＵＳのデータバス（ＰＢＵＳ＿Ｄ）にインタフェースされる入出力回路（ＩＯＢＵＦ）２９に接続する。
　書換え列セレクタ２８は、列デコーダ(ＣＤＥＣ)３０によって選択される。列デコーダ３０の選択動作は、ＬＡＣＳＰに供給されるアドレス情報などに従う。
　電源回路(ＶＰＧ)３１は、読出し、書込み、初期化に必要な各種動作電圧を生成する。　タイミングジェネレータ(ＴＭＧ)３２は、ＣＰＵ２等からＨＡＣＳＰに供給されるアクセスストローブ信号、ＦＳＱＣ７からＬＡＣＳＰに供給されるアクセスコマンド等に従って、内部動作タイミングを規定する内部制御信号を生成する。
　フラッシュメモリの制御部は、ＦＳＱＣ７とタイミングジェネレータ３２によって構成される。
　（ツインセルデータの読出し）
　図８は、第２の実施形態のツインセルデータの読出し系、書込み系、消去系の詳細な回路構成を表わす図である。書込み系の主ビット線としてＷＭＢＬ＿０Ｐ～ＷＭＢＬ＿３Ｐ、ＷＭＢＬ＿０Ｎ～ＷＭＢＬ＿３Ｎの８本が例示され、そこに接続するメモリマットとして１個のメモリマットが例示される。特に制限されないが、副ビット線としてＳＢＬ＿０Ｐ～ＳＢＬ＿７Ｐ、ＳＢＬ＿０Ｎ～ＳＢＬ＿７Ｎが配置され、１本の書込み系主ビット線ＷＭＢＬに対して２本の副ビット線ＳＢＬが割り当てられる。
　メモリセルＭＣ１，ＭＣ２については図示を省略してある副ビット線ＳＢＬに付された参照符号における数字のサフィックスはツインセルの列番号を意味する。アルファベットのサフィックスＰはツインセルの一方のメモリセルＭＣ１（ポジティブセル）に接続する副ビット線であることを意味し、サフィックスＮはツインセルの他方のメモリセルＭＣ２（ネガティブセル）に接続する副ビット線であることを意味する。書込み主ビット線ＷＭＢＬに付された参照符号におけるアルファベットのサフィックスＰはツインセルのポジティブセルＭＣ１に接続する書込み主ビット線であることを意味し、サフィックスＮはツインセルのネガティブセルＭＣ２に接続する書込み主ビット線であることを意味し、数字のサフィックスは対応するツインセルの列番号のうち若い方の列番号を意味する。
　読出し列セレクタ２２をスイッチ制御する選択信号ＹＲ０Ｎ～ＹＲ７Ｎは、ツインセルの列番号が等しい一対の副ビット線ＳＢＬを選択し、選択したポジティブセル側の副ビット線ＳＢＬ＿ｉＰとネガティブセル側の副ビット線ＳＢＬ＿ｉＮとを階層センスアンプＳＡの差動入力端子に接続する。階層センスアンプＳＡは、差動入力端子に夫々電流源トランジスタ（図示せず）を有し、読出し動作において電流源トランジスタが活性化される。読出し動作においてワード線によってツインセルが選択されると、選択されたツインセルのポジティブセルＭＣ１とネガティブセルＭＣ２は、記憶しているツインセルデータに従って相補的にスイッチ動作し、それによって階層センスアンプＳＡの差動入力端子に電位差が形成される。この電位差を階層センスアンプＳＡが増幅することによって読出し系主ビット線ＲＭＢＬにそのツインセルデータを出力する。
　上記ツインセルの列番号配置と読出し列セレクタ２２による副ビット線の選択形態によって読出し列セレクタ２２で選択される一対の副ビット線の間にはそのとき非選択にされる別の副ビット線が配置されるようになっている。
　読出し系ディスチャージ回路４０は、ディスチャージ信号ＤＣＲ０、ＤＣＲ１によって副ビット線ＳＢＬを選択的に接地電圧Ｖｓｓに接続する回路であり、副ビット線セレクタ２０により非選択とされる副ビット線ＳＢＬを接地電圧Ｖｓｓに接続する。
　（ツインセルデータの通常の書込み）
　ポジティブセルＭＣ１に割り当てられる主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０～３）に対応する書込みラッチ回路５４Ｐｉには、データバスＰＢＵＳ＿Ｄから非反転信号線ＰＳＬに供給された書込みデータが書換え列セレクタ２８で選択されて供給される。
　ネガティブセルＭＣ２に割り当てられる主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０～３）に対応する書込みラッチ回路５４Ｎｉには、データバスＰＢＵＳ＿Ｄから反転信号線ＮＳＬに供給された反転書込みデータが書換え列セレクタ２８で選択されて供給される。ＥＮＤＴは信号線ＰＳＬ，ＮＳＬへの書込みデータの入力ゲート信号である。
　ポジティブセルＭＣ１に割り当てられる主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０～３）は、書換え列セレクタ２８を介して非反転ベリファイ信号線ＰＶＳＬに共通接続される。ネガティブセルＭＣ２に割り当てられる主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０～３）は、書換え列セレクタ２８を介して反転ベリファイ信号線ＮＶＳＬに共通接続される。
　書換え列セレクタ２８をスイッチ制御するライト選択信号ＹＷ０～ＹＷ３は、ツインセルの列番号が等しい一対の主ビット線ＷＭＢＬ＿ｊＰ，ＷＭＢＬ＿ｊＮ（ｊ＝０～３のいずれか）を信号線ＰＳＬ，ＮＳＬに接続し、また、それに対応する書込みラッチ回路５４Ｐｊ，５４Ｎｊを信号線ＰＳＬ，ＮＳＬに接続する。
　通常の書込み動作において、データバスＰＢＵＳ＿Ｄから入力された書込みデータは、相補データとして信号線ＰＳＬ，ＮＳＬに入力され、書換え列セレクタ２８で選択される一対の書込みラッチ回路５４Ｐｊ，５４Ｎｊにラッチされる。書込みラッチ回路５４Ｐｊ，５４Ｎｊの一方はデータ“１”、他方はデータ“０”をラッチする。
　ラッチデータ“１”に対応する主ビット線ＷＭＢＬには、ソース線ＳＬからの書込み電流が流れず、ラッチデータ“０”に対応する主ビット線ＷＭＢＬには、書込みパルスＷＰＬＳのパルス幅に応じてソース線ＳＬからの書込み電流が流れる。これによって、選択されたツインセルの一方のメモリセルにはセルデータ“０”が書込まれ（つまり閾値電圧Ｖｔｈが増加）、他方のメモリセルにはセルデータ“１”が書込まれる（つまり、閾値電圧Ｖｔｈが変化しない）。
　書込みベリファイにおいては、書込み動作が選択されたツインセルの記憶情報を対応する一対の主ビット線ＷＭＢＬ＿ｊＰ，ＷＭＢＬ＿ｊＮ（ｊ＝０～３のいずれか）に読出して書換え列セレクタ２８でベリファイ信号線ＰＶＳＬ，ＮＶＳＬに伝達して、ベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎへ送る。
　ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１から出力される電流と参照電流の大小関係を比較することによって、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きいか否かを調べる。ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に、「Ｌ」レベルを出力する。ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶ以下の場合に、「Ｈ」レベルを出力する。
　ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２から出力される電流と参照電流の大小関係を比較することによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きいか否かを調べる。ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に、「Ｌ」レベルを出力する。ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶ以下の場合に、「Ｈ」レベルを出力する。
　また、書込み動作において書込みデータが格納された書込みラッチ回路５４Ｐｊ，５４Ｎｊの保持データを同じく書換え列セレクタ２８で信号線ＰＳＤＬ，ＮＳＬに伝達する。ベリファイセンスアンプＶＳＡ＿Ｐの出力と信号線ＰＳＬの非反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｐで調べることによってポジティブセルＭＣ１のデータ書込み状態を検証する。同様に、ベリファイセンスアンプＶＳＡ＿Ｎの出力と反転信号線ＮＳＬの反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｎで調べることによってネガティブセルＭＣ２のデータ書込み状態を検証する。
　排他的論理和ゲートＥＸＯＲ＿Ｐの出力ＯＵＴ１と，排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２に対してアンドゲートＡＮＤで論理積を採り、その論理積の結果が１ビットの書込みデータに対する書込みベリファイ結果ＯＵＴ３として、ＡＮＤゲートＡＮＤから出力される。書込みデータが複数ビットの場合には複数ビット分の排他的論理和ゲートの全ての出力に対して論理積を採ってベリファイ結果を得ることになる。ベリファイ結果ＯＵＴ３は，周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に供給される。
　また、排他的論理和ゲートＥＸＯＲ＿Ｐの出力ＯＵＴ１と排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２は、データセレクタＳＥＬを介して選択的に周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に供給される。
　書込み系ディスチャージ回路４１は、ディスチャージ信号ＤＣＷ０、ＤＣＷ１によって主ビット線ＷＭＢＬを選択的に接地電圧Ｖｓｓに接続する回路であり、書換え列セレクタ２８により非選択とされる主ビット線ＷＢＭＬを接地電圧Ｖｓｓに接続する。
　消去ベリファイ回路９０は、消去単位ごとに設けられ消去ベリファイを実行する。消去ベリファイにおいては、消去対象領域の各ツインセルの記憶情報が副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉＮに出力されて、ベリファイセンスアンプＥＳＡ＿Ｐｉ，ＥＳＡ＿Ｎｉへ送られる。
　図９は、消去ベリファイ回路９０の構成を表わす図である。ここでは、消去単位が（Ｍ＋１）個の列のツインセルであるとする。つまり、２×（Ｍ＋１）個の列のメモリセルが消去単位である。
　消去ベリファイ回路９０は、ベリファイセンスアンプＥＳＡ＿Ｐ０～ＥＳＡ＿ＰＭと、ベリファイセンスアンプＥＳＡ＿ＮＯ～ＥＳＡ＿ＮＭと、ＡＮＤゲートＬＧ０～ＬＧＭと、ＡＮＤゲートＬＧＡとを備える。
　ベリファイセンスアンプＥＳＡ＿Ｐｉ（ｉ＝０～Ｍ）は、ポジティブセルＭＣ１から出力される電流と参照電流の大小関係を比較することによって、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さいか否かを調べる。ベリファイセンスアンプＥＳＡ＿Ｐｉは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合に、「Ｈ」レベルを出力する。ベリファイセンスアンプＥＳＡ＿Ｐｉは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶ以上の場合に、「Ｌ」レベルを出力する。
　ベリファイセンスアンプＥＳＡ＿Ｎｉは、ネガティブセルＭＣ２から出力される電流と参照電流の大小関係を比較することによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さいか否かを調べる。ベリファイセンスアンプＥＳＡ＿Ｎｉは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合に、「Ｈ」レベルを出力する。ベリファイセンスアンプＥＳＡ＿Ｎｉは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶ以上の場合に、「Ｌ」レベルを出力する。
　ＡＮＤゲートＬＧｉは、ベリファイセンスアンプＥＳＡ＿ＰｉとベリファイセンスアンプＥＳＡ＿Ｎｉとの論理積を出力する。
　ＡＮＤゲートＬＧＡは、ＡＮＤゲートＬＧ０～ＬＧＭの出力の論理積ＯＵＴ４を周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に出力する。
　　（書込みラッチ回路）
　図１０は、第２の実施形態の書込みラッチ回路５４Ｐｉ（ｉ＝０～３）の構成を表わす図である。図１０に示すように、書込みラッチ回路５４Ｐｉは、セット部２８１と、データ入力部８２と、データ保持部８３と、設定部８４と、インバータＩＶ４とを備える。
　セット部２８１は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ２１とを含む。ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤのラインとノードＮＤＰ１の間に設けられる。ＰチャネルＭＯＳトランジスタＰ１のゲートは、反転ラッチセットハイ信号／ＬＳＨを受ける。ＮチャネルＭＯＳトランジスタＮ２１は、ノードＮＤＰ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２１のゲートは、ラッチセットロウ信号ＬＳＬを受ける。
　データ入力部８２は、インバータＩＶ１と、スイッチＳＷ１とを含む。インバータＩＶ１は、ラッチスイッチ信号ＬＳＷを受ける。スイッチＳＷ１は、非反転信号線ＰＳＬを通じて伝送される非反転データを受け、ラッチスイッチ信号ＬＳＷおよびインバータＩＶ１の出力（つまり、ラッチスイッチ信号ＬＳＷの反転信号）によって制御される。スイッチＳＷ１は、ラッチスイッチ信号ＬＳＷが“Ｈ”レベルのときに、非反転信号線ＰＳＬを通じて伝送される非反転データをノードＮＤＰ１に伝える。
　データ保持部８３は、交互接続されるインバータＩＶ２とインバータＩＶ３とを含む。
インバータＩＶ２の入力およびインバータＩＶ３の出力がノードＮＤＰ１に接続され、インバータＩＶ２の出力およびインバータＩＶ３の入力がノードＮＤＰ２に接続される。
　インバータＩＶ４の入力は、ノードＮＤＰ２に接続される。
　設定部８４は、電源電圧ＶＤＤのラインと接地電圧Ｖｓｓのラインとの間に設けられたＰチャネルＭＯＳトランジスタＰ２，Ｐ３と、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３，Ｎ４と、インバータＩＶ５とを含む。インバータＩＶ５は、プログラムパルス有効信号ＰＰＥを受ける。ＰチャネルＭＯＳトランジスタＰ２のゲートは、インバータＩＶ５の出力と接続される。ＰチャネルＭＯＳトランジスタＰ３のゲートおよびＮチャネルＭＯＳトランジスタＮ２のゲートは、ノードＮＤＰ２に接続される。ＮチャネルＭＯＳトランジスタＮ３のゲートは、プログラムパルス有効信号ＰＰＥを受ける。ＮチャネルＭＯＳトランジスタＮ４のゲートは、書込みパルスＷＰＬＳを受ける。ＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ２との間のノードＮＤＰ３が主ビット線ＷＭＢＬ＿ｉＰに接続される。
　ツインセルデータ“１”の書込み時には、非反転信号線ＰＳＬを通じて“Ｈ”レベルが送られてきて、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｈ”レベルとなり、主ビット線ＷＭＢＬ＿ｉＰの電圧がＶＤＤとなる。
　一方、ツインセルデータ“０”の書込み時には、非反転信号線ＰＳＬを通じて“Ｌ”レベルが送られてきて、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなり、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。
　プレライト時には、ラッチセットロウ信号ＬＳＬが「Ｈ」レベル、反転ラッチセットハイ信号／ＬＳＨが「Ｈ」レベルに設定されることによって、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなる。そして、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。
　図１１は、第２の実施形態の書込みラッチ回路５４Ｎｉ（ｉ＝０～３）の構成を表わす図である。図１１に示すように、書込みラッチ回路５４Ｎｉは、セット部２９１と、データ入力部９２と、データ保持部９３と、設定部９４と、インバータＩＶ９とを備える。
　セット部２９１は、ＰチャネルＭＯＳトランジスタＰ４と、ＮチャネルＭＯＳトランジスタＮ２５とを含む。ＰチャネルＭＯＳトランジスタＰ４は、電源電圧ＶＤＤのラインとノードＮＤＮ１の間に設けられる。ＰチャネルＭＯＳトランジスタＰ４のゲートは、反転ラッチセットハイ信号／ＬＳＨを受ける。ＮチャネルＭＯＳトランジスタＮ２５は、ノードＮＤＮ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２５のゲートは、ラッチセットロウ信号ＬＳＬを受ける。
　データ入力部９２は、インバータＩＶ６と、スイッチＳＷ２とを含む。インバータＩＶ６は、ラッチスイッチ信号ＬＳＷを受ける。スイッチＳＷ２は、反転信号線ＮＳＬを通じて伝送される反転データを受け、ラッチスイッチ信号ＬＳＷおよびインバータＩＶ６の出力（つまり、ラッチスイッチ信号ＬＳＷの反転信号）によって制御される。スイッチＳＷ２は、ラッチスイッチ信号ＬＳＷが“Ｈ”レベルのときに、反転信号線ＮＳＬを通じて伝送される反転データをノードＮＤＮ１に伝える。
　データ保持部９３は、交互接続されるインバータＩＶ７とインバータＩＶ８とを含む。インバータＩＶ７の入力およびインバータＩＶ８の出力がノードＮＤＮ１に接続され、インバータＩＶ７の出力およびインバータＩＶ８の入力がノードＮＤＮ２に接続される。
　インバータＩＶ９の入力は、ノードＮＤＮ２に接続される。
　設定部９４は、電源電圧ＶＤＤのラインと接地電圧Ｖｓｓのラインとの間に設けられたＰチャネルＭＯＳトランジスタＰ５，Ｐ６と、ＮチャネルＭＯＳトランジスタＮ６，Ｎ７，Ｎ８と、インバータＩＶ１０を含む。インバータＩＶ１０は、プログラムパルス有効信号ＰＰＥを受ける。ＰチャネルＭＯＳトランジスタＰ５のゲートは、インバータＩＶ１０の出力と接続される。ＰチャネルＭＯＳトランジスタＰ６のゲートおよびＮチャネルＭＯＳトランジスタＮ６のゲートは、ノードＮＤＮ２に接続される。ＮチャネルＭＯＳトランジスタＮ７のゲートは、プログラムパルス有効信号ＰＰＥを受ける。ＮチャネルＭＯＳトランジスタＮ８のゲートは、書込みパルスＷＰＬＳを受ける。ＰチャネルＭＯＳトランジスタＰ６とＮチャネルＭＯＳトランジスタＮ６との間のノードＮＤＮ３が主ビット線ＷＭＢＬ＿ｉＮに接続される。
　ツインセルデータ“１”の書込み時には、反転信号線ＮＳＬを通じて“Ｌ”レベルが送られてきて、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなり、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。
　一方、ツインセルデータ“０”の書込み時には、反転信号線ＮＳＬを通じて“Ｈ”レベルが送られてきて、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｈ”レベルとなり、主ビット線ＷＭＢＬ＿ｉＮの電圧がＶＤＤとなる。
　プレライト時には、ラッチセットロウ信号ＬＳＬが「Ｈ」レベル、反転ラッチセットハイ信号／ＬＳＨが「Ｈ」レベルに設定されることによって、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなる。そして、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。　
　（ツインセルデータの消去）
　図１２は、第２の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。
　まず、フラッシュシーケンサ７が、消去対象領域を設定する（ステップＳ１０１）。
　次に、フラッシュシーケンサ７が、ステップＳ１０２～Ｓ１０６のベリファイあり両セル（ポジティブセルＭＣ１とネガティブセルＭＣ２）の書込みを制御する。
　フラッシュシーケンサ７が、消去対象領域に含まれるすべての両セル（ポジティブセルＭＣ１とネガティブセルＭＣ２）への書込みラッチデータを“０”に設定する。具体的には、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる。また、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる（ステップＳ１０２）。
　次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ１０３）。
　次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。
　書込みパルスＷＰＬＳが活性化された期間、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れる。
　また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。
　以上の結果、消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが増加する（ステップＳ１０４）。
　次に、書込みベリファイチェックが行なわれる。すなわち、ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。
　排他的論理和ゲートＥＸＯＲ＿Ｐは、ベリファイセンスアンプＶＳＡ＿Ｐの出力と、書込みラッチ回路５４Ｐｉから信号線ＰＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｐの出力ＯＵＴ１は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ１は、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる。
　排他的論理和ゲートＥＸＯＲ＿Ｎは、ベリファイセンスアンプＶＳＡ＿Ｎの出力と、書込みラッチ回路５４Ｎｉから反転信号線ＮＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ２は、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる（ステップＳ１０５）。
　消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくない場合には（ステップＳ１０６でＮＯ）、フラッシュシーケンサ７は、書込みモードを維持する。すなわち、ステップＳ１０４およびＳ１０５の処理が繰り返される。
　消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが、書込みベリファイレベルＷＲＥＶよりも大きい場合には（ステップＳ１０６でＹＥＳ）、フラッシュシーケンサ７は、次の消去処理を制御する（ステップＳ１０７）。
　図１３は、ツインセルデータの消去処理の手順を表わすフローチャートである。
　フラッシュシーケンサ７が、消去モードに設定する（ステップＳ８０１）。
　次に、フラッシュシーケンサ７が、消去対象領域に含まれるすべての両セルに消去用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する（ステップＳ８０２）。
　次に、消去ベリファイチェックが行なわれる。すなわち、ベリファイセンスアンプＥＳＡ＿Ｐｉは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合には「Ｈ」レベルの信号を出力する。ベリファイセンスアンプＥＳＡ＿Ｎｉは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合には「Ｈ」レベルの信号を出力する。
　ＡＮＤゲートＬＧｉは、ベリファイセンスアンプＥＳＡ＿Ｐｉの出力と、ベリファイセンスアンプＥＳＡ＿Ｎｉの出力の論理積を出力する。ＡＮＤゲートＬＧＡは、ＡＮＤゲートＬＧ０～ＬＧＭの出力の論理積を出力する。ＡＮＤゲートＬＧＡの出力ＯＵＴ４は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ４は、消去対象領域に含まれるすべてのポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さく、かつ消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合に「Ｈ」レベルとなる（ステップＳ８０３）。
　消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さくない場合には（ステップＳ８０４でＮＯ）、フラッシュシーケンサ７は、消去モードを維持する。すなわち、ステップＳ８０２およびＳ８０３の処理が繰り返される。
　消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが、消去ベリファイレベルＥＲＥＶよりも小さい場合には（ステップＳ８０４でＹＥＳ）、フラッシュシーケンサ７は、消去処理を終了する。
　図１４は、第２の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
　図１４（ａ）は、ツインセルデータが“１”の場合の例である。
　第１段階のベリファイあり両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。ネガティブセルＭＣ２の閾値電圧Ｖｔｈは、飽和レベルに達するため増加量は、少量である。
　ここで、書込みベリファイが行なわれるため、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくなり、ネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が微小となる。そのため、第２段階の消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差が微小となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“１”が読み出されるのを防止することができる。
　図１４（ｂ）は、ツインセルデータが“０”の場合の例である。
　第１段階のベリファイあり両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。ポジティブセルＭＣ１の閾値電圧Ｖｔｈは、飽和レベルに達するため増加量は、少量である。ここで、書込みベリファイが行なわれるため、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくなり、ポジティブセルＭＣ１の閾値電圧Ｖｔｈとの差が微小となる。そのため、第２段階の消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差が微小となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“０”が読み出されるのを防止することができる。
　以上のように、本実施の形態によれば、ツインセルデータの消去要求を受けたときに、両セルの閾値電圧を減少させる前に、両セルの閾値電圧を増加させて書込みベリファイレベルを超えるようにする。これによって、両セルの閾値電圧を減少させた後の両セルの閾値電圧がツインセルデータ消去前の書込み状態と無関係にすることができ、ツインセルデータ消去前の書込み状態が読み出されるといったセキュリティ上の問題を解決することができる。
　［第３の実施形態］
　図１５は、第３の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。
　まず、フラッシュシーケンサ７が、消去対象領域を設定する（ステップＳ２０１）。
　次に、フラッシュシーケンサ７は、ステップＳ２０２～Ｓ２０５のベリファイなし両セル書込みを制御する。
　フラッシュシーケンサ７が、消去対象領域に含まれるすべての両セル（ポジティブセルＭＣ１とネガティブセルＭＣ２）への書込みラッチデータを“０”に設定する。具体的には、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる。また、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる（ステップＳ２０２）。
　次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ２０３）。
　次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。ここで、上記説明したプレライトと同様に、印加する電圧を通常の書込み用の電圧よりも小さくしたり、書込みパルスＷＰＬＳを与える期間を短くすることによって、通常の書込み時よりも弱い書込みを行なうものとしてもよい。プレライトでは、閾値電圧が小さい方のメモリセルの閾値電圧の増加量が、通常の書込み時の閾値電圧Ｖｔｈの増加量よりも小さくなる。
　書込みパルスＷＰＬＳが活性化された期間、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れる。
　また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。
　以上の結果、消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが増加する（ステップＳ２０４）。
　次に、ステップＳ２０４の処理が２回行なわれた後（ステップＳ２０５でＹＥＳ）、フラッシュシーケンサ７は、次のステップＳ２０６～Ｓ２０９のベリファイなしネガティブセル書込みを制御する。
　フラッシュシーケンサ７が、消去対象領域に含まれるネガティブセルＭＣ２への書込みラッチデータを“０”に設定し、ポジティブセルＭＣ１への書込みラッチデータを“１”に設定する。具体的には、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｈ」レベルに設定し、ラッチセットロウ信号を「Ｌ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｈ」レベルとなる。また、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる（ステップＳ２０６）。
　次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ２０７）。
　次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。ここで、上記説明したプレライトと同様に、印加する電圧を通常の書込み用の電圧よりも小さくしたり、書込みパルスＷＰＬＳを与える期間を短くすることによって、通常の書込み時よりも弱い書込みを行なうものとしてもよい。
　書込みパルスＷＰＬＳが活性化された期間、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが電源電圧ＶＤＤと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れない。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れない。
　また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。
　以上の結果、消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する（ステップＳ２０８）。
　次に、ステップＳ２０８の処理が２回行なわれた後、（ステップＳ２０９でＹＥＳ）、フラッシュシーケンサ７は、次の消去処理を制御する（ステップＳ１０７）。
　図１６は、第３の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
　図１６（ａ）は、ツインセルデータが“１”の場合の例である。
　第１段階の前半のベリファイなし両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。さらに、第１段階の後半のベリファイなしネガティブセルＭＣ２への書込みによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈがさらに増加するが、これによってポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が広がる。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が検出可能となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“１”が読み出される可能性がある。しかし、これは後述するように問題とならない。
　図１６（ｂ）は、ツインセルデータが“０”の場合の例である。
　第１段階の前半のベリファイなし両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。さらに、第１段階の後半のベリファイなしネガティブセルＭＣ２への書込みによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈがさらに増加し、その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“０”が読み出されるのを防止できる。
　以上のように、ツインセルデータ“１”が“１”であると正確に読み出される可能性があるが、ツインセルデータ“０”は“０”で読み出されるか、“１”で読み出される確かでない。その結果、読み出された値に応じてツインセルデータの値を特定することが困難となり、ツインセルデータ消去前の書込み状態が読み出されるといったセキュリティ上の問題を解決することができる。
　なお、第１段階の後半のベリファイなしネガティブセルＭＣ２への書込みに代えて、ベリファイなしポジティブセルＭＣ１への書込みを行なっても、上述の実施形態と同様に、読み出された値に応じてツインセルデータの値を特定することが困難となり、セキュリティを確保できる。
［第３の実施形態の変形例］
　図１７は、第３の実施形態の変形例のツインセルデータの消去処理の手順を表わすフローチャートである。
　このフローチャートが図１５のフローチャートと相違する点は、ベリファイなしネガティブセル書込み（ステップＳ９０６～Ｓ９１０）である。以下、ステップＳ２０６～Ｓ９１０について説明する。
　フラッシュシーケンサ７が、消去対象領域に含まれるネガティブセルＭＣ２への書込みラッチデータを“０”に設定し、ポジティブセルＭＣ１への書込みラッチデータを“１”に設定する。　具体的には、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｈ」レベルに設定し、ラッチセットロウ信号を「Ｌ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｈ」レベルとなる。また、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる（ステップＳ９０６）。
　次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ９０７）。
　次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。ここでは、プレライトのように、印加する電圧を通常の書込み用の電圧よりも小さくしたり、書込みパルスＷＰＬＳを与える期間を短くすることは行なわれない。
　書込みパルスＷＰＬＳが活性化された期間、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが電源電圧ＶＤＤと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れない。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れない。
　また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。
　以上の結果、消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する（ステップＳ９０８）。
　次に、書込みベリファイチェックが行なわれる。すなわち、ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎは、ベリファイセンスアンプＶＳＡ＿Ｎの出力と、書込みラッチ回路５４Ｎｉから反転信号線ＮＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ２は、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる（ステップＳ９０９）。
　消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくない場合には（ステップＳ９１０でＮＯ）、フラッシュシーケンサ７は、書込みモードを維持する。すなわち、ステップＳ９０８およびＳ９０９の処理が繰り返される。
　消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが、書込みベリファイレベルＷＲＥＶよりも大きい場合には（ステップＳ９１０でＹＥＳ）、フラッシュシーケンサ７は、次の消去処理を制御する（ステップＳ１０７）。
　本変形例によれば、第１段階の後半のネガティブセルＭＣ２への書込みにおいて、ネガティブセルＭＣ２の閾値電圧Ｖｔｈを確実に消去ベリファイレベルよりも大きくするので、セキュリティをより確実に確保することができる。
　［第４の実施形態］
　図１８は、第４の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。
　まず、フラッシュシーケンサ７が、消去対象領域を設定する（ステップＳ３０１）。
　次に、フラッシュシーケンサ７が、消去対象領域のツインセルデータの読み出しを制御する。フラッシュシーケンサ７が、消去対象領域のすべての両セル（ポジティブセルＭＣ１とネガティブセルＭＣ２）に読出し用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を０Ｖ、ソース線ＳＬの電圧を０Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。ツインセルデータが“０”の場合に、階層センスアンプＳＡからフラッシュシーケンサ７へ送られるデータは“０”となり、ツインセルデータが“１”の場合に、階層センスアンプＳＡからフラッシュシーケンサ７へ送られるデータは“１”となる（ステップ３０２）。
　次に、フラッシュシーケンサ７が、ステップＳ３０３～Ｓ３０７のベリファイあり選択セルの書込みを制御する。
　フラッシュシーケンサ７が、読出したデータが“０”の場合には、ネガティブセルＭＣ２への書込みラッチデータを“０”に設定し、ポジティブセルＭＣ１への書込みラッチデータを“１”に設定する。　フラッシュシーケンサ７が、読出したデータが“１”の場合には、ネガティブセルＭＣ２への書込みラッチデータを“１”に設定し、ポジティブセルＭＣ１への書込みラッチデータを“０”に設定する。
　具体的には、読み出したデータが“１”の場合に、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる。読み出したデータが“０”の場合に、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｈ」レベルに設定し、ラッチセットロウ信号を「Ｌ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｈ」レベルとなる。
　また、読み出したデータが“０”の場合に、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる。読み出したデータが“１”の場合に、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｈ」レベルに設定し、ラッチセットロウ信号を「Ｌ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｈ」レベルとなる（ステップＳ３０３）。
　次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ３０４）。
　次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。
　書込みパルスＷＰＬＳが活性化された期間、読み出したデータが“１”の場合に、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れる。書込みパルスＷＰＬＳが活性化された期間、読み出したデータが“０”の場合に、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが電源電圧ＶＤＤと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れない。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れない。
　また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、読み出したデータが“０”の場合に、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、読み出したデータが“１”の場合に、主ビット線ＷＭＢＬ＿ｉＮが電源電圧ＶＤＤと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れない。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れない。
　以上の結果、消去対象領域に含まれる両セルのうち閾値電圧Ｖｔｈが小さい方のポジティブセルＭＣ１またはネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する（ステップＳ３０５）。
　次に、書込みベリファイチェックが行なわれる。すなわち、読み出したデータが“１”の場合には、ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。排他的論理和ゲートＥＸＯＲ＿Ｐは、ベリファイセンスアンプＶＳＡ＿Ｐの出力と、書込みラッチ回路５４Ｐｉから信号線ＰＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｐの出力ＯＵＴ１は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ１は、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる。
　一方、読み出したデータが“０”の場合には、ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎは、ベリファイセンスアンプＶＳＡ＿Ｎの出力と、書込みラッチ回路５４Ｎｉから反転信号線ＮＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ２は、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる（ステップＳ３０６）。
　消去対象領域に含まれるすべての両セルのうちの閾値電圧Ｖｔｈを増加させた方のメモリセルの閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくない場合には（ステップＳ３０７でＮＯ）、フラッシュシーケンサ７は、書込みモードを維持する。すなわち、ステップＳ３０５およびＳ３０６の処理が繰り返される。
　消去対象領域に含まれるすべての両セルのうちの閾値電圧Ｖｔｈを増加させた方のメモリセルの閾値電圧Ｖｔｈが、書込みベリファイレベルＷＲＥＶよりも大きい場合には（ステップ３０７でＹＥＳ）、フラッシュシーケンサ７は、次の消去処理を制御する（ステップＳ１０７）。
　図１９は、第４の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
　図１９（ａ）は、ツインセルデータが“１”の場合の例である。
　第１段階の前半のツインセルデータの読出しによって、ツインセルデータが“１”であり、ネガティブセルＭＣ２の方がポジティブセルＭＣ１よりも閾値電圧Ｖｔｈが小さいことがわかる。第１段階の後半のベリファイあり選択セルへの書込みによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“１”が読み出されるのを防止できる。また、第１段階において、ポジティブセルＭＣ１の閾値電圧Ｖｔｈを増加させないので、閾値電圧を増加させるためにかかるストレスが低減できる。
　図１９（ｂ）は、ツインセルデータが“０”の場合の例である。
　第１段階の前半のツインセルデータの読出しによって、ツインセルデータが“０”であり、ポジティブセルＭＣ１の方がネガティブセルＭＣ２よりも閾値電圧Ｖｔｈが小さいことがわかる。第１段階の後半のベリファイあり選択セルへの書込みによって、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが増加する。その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“０”が読み出されるのを防止できる。また、第１段階において、ネガティブセルＭＣ２の閾値電圧Ｖｔｈを増加させないので、閾値電圧を増加させるためにかかるストレスが低減できる。
　［第５の実施形態］
　図２０は、第５の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。
　まず、フラッシュシーケンサ７が、消去対象領域を設定する（ステップＳ４０１）。
　次に、フラッシュシーケンサ７は、ステップＳ４０２～Ｓ４０５のベリファイなし両セル書込みを制御する。ステップＳ４０２～Ｓ４０５の処理は、図１５のステップＳ２０２～Ｓ２０５の処理と同様なので、説明を繰り返さない。
　次に、フラッシュシーケンサ７が、消去対象領域のツインセルデータを読み出す（ステップ４０６）。ステップＳ４０６の処理は、図１８のステップＳ３０２の処理と同様なので、説明を繰り返さない。
　次に、フラッシュシーケンサ７が、ステップＳ４０７～Ｓ４１１のベリファイあり選択セルの書込みを制御する。ステップＳ４０７～Ｓ４１１の処理は、図１８のステップＳ３０３～Ｓ３０７の処理と同様なので、説明を繰り返さない。
　次に、フラッシュシーケンサ７は、消去処理を制御する（ステップＳ１０７）。
　図２１は、第５の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
　図２１（ａ）は、ツインセルデータが“１”の場合の例である。
　第１段階の１番目のステップのベリファイなし両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。第１段階の２番目のステップのツインセルデータの読出しによって、ツインセルデータが“１”であり、ネガティブセルＭＣ２の方がポジティブセルＭＣ１よりも閾値電圧Ｖｔｈが小さいことがわかる。第１段階の３番目のステップのベリファイあり選択セルへの書込みによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈがさらに増加する。その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“１”が読み出されるのを防止できる。また、第１段階において、ポジティブセルＭＣ１の閾値電圧Ｖｔｈを増加させないので、閾値電圧を増加させるためにかかるストレスが低減できる。
　図２１（ｂ）は、ツインセルデータが“０”の場合の例である。
　第１段階の１番目のステップのベリファイなし両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。第１段階の２番目のステップのツインセルデータの読出しによって、ツインセルデータが“０”であり、ポジティブセルＭＣ１の方がネガティブセルＭＣ２よりも閾値電圧Ｖｔｈが小さいことがわかる。第１段階の３番目のステップのベリファイあり選択セルへの書込みによって、ポジティブセルＭＣ１の閾値電圧Ｖｔｈがさらに増加する。その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“０”が読み出されるのを防止できる。また、第１段階において、ネガティブセルＭＣ２の閾値電圧Ｖｔｈを増加させないので、閾値電圧を増加させるためにかかるストレスが低減できる。
　本発明は、上記実施形態に限定されるものではなく、たとえば以下のような変形例も含まれる。
　（１）切替制御
　本発明の実施の形態では、ツインセルデータの消去要求を受けたときに、第１記憶素子１０２と第２記憶素子１０３の閾値電圧が所定の書込みベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御するものとしたが、本発明は、上記第１段階の処理に限定されるものではない。
　たとえば、半導体装置は、第１段階の処理として、上記第１段階の機能と、図７で説明したようなプレライト（ベリファイなし両セル弱い書込み）の機能の両方を備え、いずれの機能を実行するかを切り替えることができるものとしてもよい。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　１　マイクロコンピュータ（ＭＣＵ）、２　中央処理装置（ＣＰＵ）、３　ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）、４　バスインタフェース回路（ＢＩＦ）、５　ランダムアクセスメモリ（ＲＡＭ）、６　フラッシュメモリモジュール（ＦＭＤＬ）、７　フラッシュシーケンサ（ＦＳＱＣ）、８，９　外部入出力ポート（ＰＲＴ）、１０　タイマ（ＴＭＲ）、１１　クロックパルスジェネレータ（ＣＰＧ）、１９，１００　メモリアレイ（ＭＡＲＹ）、２０　副ビット線セレクタ、２２　読出し列セレクタ、２４　第１行デコーダ（ＲＤＥＣ１）、２５　第２行デコーダ（ＲＤＥＣ２）、２８　書換え列セレクタ、２９　入出力回路（ＩＯＢＵＦ）、３０　列デコーダ(ＣＤＥＣ)、３１　電源回路(ＶＰＧ)、３２，タイミングジェネレータ（ＴＭＧ）、４０　読出し系ディスチャージ回路、４１　書込み系ディスチャージ回路、２８１，２９１　セット部、８２，９２　データ入力部、８３，９３　データ保持部、８４，９４　設定部、９０　消去ベリファイ回路、１００　半導体装置、１０１　メモリアレイ、１０２　第１記憶素子、１０３　第２記憶素子、１０４　ツインセル、１０５　制御回路、５４Ｐｉ，５４Ｎｉ　書込みラッチ回路、Ｐ１～Ｐ６，　ＰチャネルＭＯＳトランジスタ、Ｎ２～Ｎ８，Ｎ２１，Ｎ２５　ＮチャネルＭＯＳトランジスタ、ＩＶ１～ＩＶ１０　インバータ、ＳＷ１，ＳＷ２　スイッチ、ＶＳＡ＿Ｐ，ＶＳＡ＿Ｎ，ＥＳＡ＿Ｐ０～ＥＳＡ＿ＰＭ，ＥＳＡ＿Ｎ０～ＥＳＡ＿ＮＭ　ベリファイセンスアンプ、ＰＶＳＬ，ＮＶＳＬ　ベリファイ信号線、ＰＳＬ，ＮＳＬ　信号線、ＨＡＣＳＰ　高速アクセスポート、ＬＡＣＳＰ　低速アクセスポート、ＭＣ１，ＭＣ２　不揮発性メモリセル、ＷＭＢＬ　書込み用の主ビット線、ＷＭＢＬ＿０Ｐ～ＷＭＢＬ＿３Ｐ　ポジティブセル側の主ビット線、ＷＭＢＬ＿０Ｎ～ＷＭＢＬ＿３Ｎ　ネガティブセル側の主ビット線、ＳＢＬ　副ビット線、ＳＢＬ＿０Ｐ～ＳＢＬ＿７Ｐ　ポジティブセル側の副ビット線、ＳＢＬ＿０Ｎ～ＳＢＬ＿７Ｎ　ネガティブセル側の副ビット線、ＷＬ　ワード線、ＭＧＬ　メモリゲート選択線、ＨＢＵＳ　高速バス、ＨＢＵＳ＿Ｄ　高速データバス、ＰＢＵＳ　周辺バス、ＰＢＵＳ＿Ｄ　周辺データバス、ＬＧ０～ＬＧＭ，ＬＧＡ　ＡＮＤゲート。

Claims (7)

  1. 　閾値電圧の相違によって２値データを保持し、それぞれが電気的に書換え可能な第１記憶素子と第２記憶素子とからなるツインセルを複数個含むメモリアレイと、
    　前記ツインセルデータの消去要求を受けたときに、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧が所定の書込みベリファイレベルとなるまで、前記第１記憶素子と前記第２記憶素子の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御し、
    　前記第１段階処理の実行後に、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧が所定の消去ベリファイレベルとなるまで、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに減少させる第２段階処理の実行を制御する制御部とを備えた、半導体装置。
  2. 　前記半導体装置は、ベリファイ用センスアンプを備え、
    　前記制御部は、前記第１段階処理において、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに増加させるとともに、前記ベリファイ用センスアンプに前記第１記憶素子の閾値電圧と前記書込みベリファイレベルとを比較させ、かつ前記第２記憶素子の閾値電圧と前記書込みベリファイレベルとを比較させる、請求項１記載の半導体装置。
  3. 　前記半導体装置は、ベリファイ用センスアンプを備え、
    　前記制御部は、前記第１段階処理において、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに増加させる処理が所定回数実行されるように制御し、その後、前記第１記憶素子と前記第２記憶素子のうちの予め定められた一方の記憶素子の閾値電圧を増加させるとともに、前記ベリファイ用センスアンプに前記一方の記憶素子の閾値電圧と前記書込みベリファイレベルとを比較させる、請求項１記載の半導体装置。
  4. 　前記半導体装置は、ベリファイ用センスアンプを備え、
    　前記制御部は、前記第１段階処理において、前記ツインセルデータを読み出す処理が実行されるように制御し、その後、前記第１記憶素子および前記第２記憶素子のうち前記読み出されたツインセルデータに応じて選択された記憶素子の閾値電圧を増加させるとともに、前記ベリファイ用センスアンプに前記選択された記憶素子の閾値電圧と前記書込みベリファイレベルとを比較させる、請求項１記載の半導体装置。
  5. 　前記半導体装置は、ベリファイ用センスアンプを備え、
    前記制御部は、前記第１段階処理において、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに増加させる処理が所定回数実行されるように制御し、その後、前記ツインセルデータを読み出す処理が実行されるように制御し、その後、前記第１記憶素子および前記第２記憶素子のうち前記読み出されたツインセルデータに応じて選択された記憶素子の閾値電圧を増加させるとともに、前記ベリファイ用センスアンプに前記選択された記憶素子の閾値電圧と前記書込みベリファイレベルとを比較させる、請求項１記載の半導体装置。
  6. 　前記制御部は、前記所定回数実行される前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに増加させる処理において、閾値電圧が小さい方の記憶素子の閾値電圧の増加量が通常の書き込み時よりも小さくなるように前記第１記憶素子と前記第２記憶素子に与える電圧を制御する、請求項３または５記載の半導体装置。
  7. 　閾値電圧の相違によって２値データを保持し、それぞれが電気的に書換え可能な第１記憶素子と第２記憶素子とからなるツインセルを複数個含むメモリアレイと、
    　前記ツインセルデータの消去要求を受けたときに、第１段階処理と、その後の第２段階処理の実行を制御する制御部とを備え、
    　前記制御部は、前記第１段階処理において、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに増加させる処理が所定回数実行されるように制御し、その後、前記第１記憶素子と前記第２記憶素子のうちの予め定められた一方の記憶素子の閾値電圧を増加させる処理が所定回数実行されるように制御し、
    　前記第２段階処理において、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧が所定の消去ベリファイレベルとなるまで、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに減少させる第２段階処理の実行を制御する、半導体装置。
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