JPH11144476A - 半導体不揮発性メモリ - Google Patents

Abstract

(57)【要約】 【課題】 制御回路の簡素化を実現した半導体不揮発性
メモリを提供する。 【解決手段】 消去動作モードでは少なくとも上記メモ
リアレイのうち消去単位の複数のメモリセルを読み出し
てフローティングゲートに電荷が蓄積されていないメモ
リセルに対して、単位の書き込み動作及び書き込み判定
動作の繰り返しによる所定量の書き込み状態に設定する
プレライト動作と、上記消去単位の複数のメモリセルに
ついて消去基準電圧のもとに一括して単位の消去動作及
び消去判定動作の繰り返しにより所定量の消去状態に設
定する消去動作とを行い、書き込み動作み動作モードで
は選択されたメモリセルに対して単位の書き込み動作及
び書き込み判定動作の繰り返しによる所定量の書き込み
状態に設定する書き込み動作を行うフラッシュメモリに
おいて、その動作制御を行う制御回路として、一連の動
作シーケンスを実効するためのコマンドが記憶され、か
つそのうち同様な動作を行う回路シーケンスがサブルー
チン化されて登録されてなる一連のコマンド列を持つマ
イクロプログラムＲＯＭを用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体不揮発性
メモリに関し、例えば一括消去型の不揮発性記憶装置
（以下、単にフラッシュメモリという）に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、書き込み動作にお
いてコントロールゲートとフローティングゲートからな
るスタックドゲート構造の不揮発性記憶素子（以下、単
にメモリセルという）のドレイン電位を４Ｖ程度にし、
コントロールゲートが接続されたワード線を１１Ｖ程度
にすることにより、ドレイン近傍で発生したホットエレ
クトロンをフローティングゲートに注入してしきい値電
圧を高い状態（論理“０”）にする。消去動作では、ソ
ース電位を４Ｖ程度にし、上記ワード線を−１０Ｖ程度
にしてトンネル電流を発生させてフローティングゲート
に蓄積された電荷を引き抜いてしきい値電圧を低い状態
（論理“１”）にする。

【０００３】上記消去動作を行わせるトンネル酸化膜厚
や不純物プロファイルなどのプロセスバラツキや内部電
位の寄生抵抗による影響などにより、一括消去によるし
きい値電圧のバラツキにより過消去状態（デプリート不
良）のものが生じてしまう。このような負のしきい値電
圧のメモリセルが１つでも存在すると、そのメモリセル
が接続されたワード線が非選択状態でも、メモリセルに
電流が流れてしまい、読み出し不能になる。上記過消去
のメモリセルを検出して書き戻しを行って上記デプリー
ト不良を防止するものが各種提案されている。このよう
なデプリート不良対策に関しては、特開平４−６６９８
号公報、特開平４−２２２９９４号公報、特開平５−８
９６８８号公報等がある。

【０００４】

【発明が解決しようとする課題】上記過剰消去や過剰書
き込みを防止するために、言い換えるならば、精度の高
い消去動作又は書き込み動作を行わせるために、本来の
消去時間や書き込み時間に比べて短くされた単位消去時
間又は単位書き込み時間により消去又は書き込みを行
い、消去又は書き込み判定動作の繰り返しによる所定量
の消去又は書き込み状態に設定するという手法が採られ
る。このような回路シーケンスを実現するためにマイク
ロプログラムＲＯＭを用いるこが便利である。この場
合、上記フラッシュメモリの書き込み動作や消去動作に
は同じ動作の繰り返しが多いことに着目し、マイクロ命
令をサブルーチン化して上記マイクロプログラムＲＯＭ
の記憶容量を小さくしてメモリの高集積化を実現するこ
とを考えた。

【０００５】この発明の目的は、制御回路の簡素化を実
現した半導体不揮発性メモリを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、消去動作モードでは少なく
とも上記メモリアレイのうち消去単位の複数のメモリセ
ルを読み出してフローティングゲートに電荷が蓄積され
ていないメモリセルに対して、単位の書き込み動作及び
書き込み判定動作の繰り返しによる所定量の書き込み状
態に設定するプレライト動作と、上記消去単位の複数の
メモリセルについて消去基準電圧のもとに一括して単位
の消去動作及び消去判定動作の繰り返しにより所定量の
消去状態に設定する消去動作とを行い、書き込み動作モ
ードでは選択されたメモリセルに対して単位の書き込み
動作及び書き込み判定動作の繰り返しによる所定量の書
き込み状態に設定する書き込み動作を行うフラッシュメ
モリにおいて、その動作制御を行う制御回路として、一
連の動作シーケンスを実行するためのコマンドが記憶さ
れ、かつそのうち同様な動作を行う回路シーケンスがサ
ブルーチン化されて登録されてなる一連のコマンド列を
持つマイクロプログラムＲＯＭを用いる。

【０００７】

【発明の実施の形態】図１には、この発明に係るフラッ
シュメモリの一実施例の全体ブロック図が示されてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板上において形成される。

【０００８】メモリマット（メモリアレイ）は、コント
ロールゲートとフローティングゲートとを備え、書き込
み動作によってフローティングゲートに蓄積された電荷
をソース側に放出させて消去を行うようにしたメモリセ
ルがマトリックス配置されて構成される。ワードデコー
ダは、かかるメモリセルのコントロールゲートが接続さ
れたワード線の選択信号と、上記メモリセルのドレイン
が接続されたデータ線（ビット線又はディジット線とも
呼ばれる場合がある）の選択動作を行う。

【０００９】上記メモリセルは、図示しないけれども、
Ｐ型不純物が導入された半導体基板に、例えばＮ型不純
物が導入された多結晶シリコンよりなるフローティング
ゲートとコントロールゲートとがシリコン酸化膜及びシ
リコン窒化膜等からなる層間絶縁膜を挟んで積み重ねら
れて（スタックド構造）形成される。上記半導体基板と
フローティングゲートとの間には、シリコン酸化膜によ
る薄いトンネル絶縁膜が形成されている。

【００１０】特に制限されないが、２つのメモリセルの
ソース領域が共通に形成され、Ｎ型不純物が導入された
多結晶シリコン層からなるソース線に接続される。上記
ソース領域に対して上記フローティングゲート、コント
ロールゲートを挟んでドレイン領域が形成される。書き
込み特性向上のため、ドレイン領域にはホウ素、砒素な
どの不純物が導入され、消去特性向上のため、ソース領
域にはリン、砒素などのＮ型不純物が導入されている。
上記ドレイン領域は、アルミニュウム系の金属材料によ
り形成されたデータ線に接続される。

【００１１】コントロールバッファ、コマンドデコーダ
及びタイマー、μマシン（マイクロプログラム制御回
路）及び電源制御を行う昇圧回路、降圧回路、切り替え
回路、入出力バッファを含めて制御回路を構成するもの
である。コントロールバッファは、チップイネーブル信
号／ＣＥ、ライトイネーブル信号／ＷＥ、コマンド・デ
ータイネーブル信号／ＣＤＥ、アウトプットイネーブル
信号／ＯＥ、シリアルクロックＳＣ、及びリセット信号
／ＲＥＳのような外部端子から供給される制御信号の取
り込みを行う。上記信号／ＣＤＥのロウレベルによりコ
マンドの取り込みが指示されたなら、入出力バッファを
通してコマンドが入力され、コマンドデコーダに伝えら
れる。

【００１２】コマンドデコーダにおいては、コマンドの
解読により動作モードの判定を行い、それに対応した制
御命令を発行してμマシンに伝え、その動作によって上
記動作モードに対応して選択されたデータ線からの読み
出し信号をセンスして外部端子から送出させる読み出し
動作、あるいは外部端子から入力された書き込みデータ
を上記選択されたデータ線に伝える書き込み動作及び指
定された消去単位に対応したメモリブロックの消去動作
のシーケンス制御を行う。μマシンは、論理動作を行う
アレイロジックであり、後述するようなマイクロプログ
ラムＲＯＭから構成される。

【００１３】上記μマシンによるシーケンス制御によっ
て、後述する消去方法に対応した消去動作又は書き込み
動作に必要なシーケンス制御が行われる。このμマシン
には、アドレスカウンタ機能を備えており、書き込みベ
リファイあるいは消去ベリファイのためのアドレス信号
を発生してワードデコーダに供給する。図示しないが、
コマンドデコーダには、ステイタスレジスタを備えてお
り、動作モード及び動作シーケンス等の内部状態を記憶
し、必要に応じてデータ出力バッファから読み出しが行
われるようにされる。つまり、マイクロコンピュータ等
のホストシステムは、データポーリング等によりフラッ
シュメモリの内部状態を把握して、その制御を行うよう
にする。例えば、約１０ｍｓものような長い時間を必要
とする消去動作のときには、マイクロコンピュータ等は
フラッシュメモリに対して消去コマンドとアドレスを発
行すると、直ちにかかるフラッシュメモリをバスから切
り離して、バスに他の周辺装置を接続して、上記の消去
時間の間に他のデータ処理に入るようにする。そして、
上記のポーリングによって消去終了を検出し、書き込み
等の動作に入ることができる。

【００１４】上記μマシンには、電圧検出機能が設けら
れており、電源電圧Ｖccと高電圧Ｖppの検出を行う。特
に、書き込み高電圧Ｖppは書き込み又は消去動作のとき
にのみ１１Ｖのような高電圧が供給される必要があるの
でその検出を行う。昇圧回路及び降圧回路は、上記のよ
うなベリファイ用の電圧、消去ベリファイ、後述するよ
うなデプリートベリファイ（２）用の他に消去阻止用電
圧や、消去用の負電圧を発生させる。この実施例のよう
に内部に設けられたμマシンにより、一連の消去動作を
実行できるものであるため、使い勝手の良いフラッシュ
メモリを得ることができる。

【００１５】タイマーは、上記消去動作又は書き込み動
作のタイムオーバーを検出するためのものである。つま
り、不良メモリセルにあっては、何回消去又は書き込み
動作を行っても所望の消去状態又は書き込み状態になら
ないので、その最大消去回数又は書き込み回数を超えた
ものは消去不能又は書き込み不能（タイムオーバー）と
して動作を終了させるものである。タイマーは、上記単
位の消去回数又は書き込み回数を計数することによりタ
イムオーバーの有無を判定する。メモリセルに対する消
去量又は書き込み量は、その時間に対応したパルス幅と
電圧値との積により決められるが、電圧値を細かく制御
して切り替えるようにするには回路が複雑になるので上
記単位量の消去又は書き込み動作は、上記時間に対応し
たパルス幅により設定され、その繰り返しパルス数を計
数するカウンタにより上記タイマー動作を行うものとな
る。

【００１６】ワードデコーダは、上記メモリマット（メ
モリアレイ）のワード線の選択動作を行う。フラッシュ
メモリでは、動作モードに応じてワード線の電位は、前
記のように多様な電位にされる。つまり、書き込み動作
のときには、＋１１Ｖのような高電圧とされ、消去動作
のときには−１０Ｖのような負電圧にされる。そして、
後述する表１に示したように、書き込み又は消去ベリフ
ァイ、書き戻し動作等に応じた電位にされ、読み出し動
作のときには電源電圧Ｖccに対応された電圧とされる。
このため、ワードデコーダの入力側には、上記電源制御
が設けられ、切り替え回路によりそれぞれの動作モード
に対応した電圧が供給される。

【００１７】ワードデコーダは、メモリマットのデータ
の選択信号も形成する。このデータ線の選択信号により
Ｙ／ＹＰゲート回路の制御が行われる。Ｙゲートは、上
記選択信号に応じてメモリマットのデータ線とセンスア
ンプ（ラッチ）とを接続させる。上記センスアンプは、
特に制限されないが、読み出し動作のときには、データ
線の読み出し信号をセンスしてラッチし、書き込み動作
のときには外部端子から供給された書き込みデータをラ
ッチする。

【００１８】上記ライトラッチには、外部端子Ｉ／Ｏ＜
７−０＞から入力された書き込み信号が入出力バッファ
を通して入力される。センスアンプの出力信号は、一方
において、入出力バッファを通して外部端子Ｉ／Ｏ＜７
−０＞に出力される。また、センスアンプの出力信号は
ベリファイ動作のために図示ないがμマシンにも伝えら
れる。上記外部端子Ｉ／Ｏ＜７−０＞からアドレス信号
も入力される。つまり、信号／ＣＤＥをハイレベルにし
て、外部端子Ｉ／Ｏ＜７−０＞をアドレス端子であるこ
とを指定し、信号／ＷＥのロウレベルに同期してアドレ
ス信号を２回に分けて入力する。これにより、１６ビッ
トからなるアドレス信号の入力が可能になる。

【００１９】図２には、上記μマシンに含まれるマイク
ロプログラムＲＯＭ（以下、単にμ−ＲＯＭという）の
一実施例の概略ブロック図が示されている。μ−ＲＯＭ
は、拡大図として示されているように例示的に示されて
いるワード線ＷＬ０（００Ｈ）、ＷＬ１（０１Ｈ）、Ｗ
Ｌ２（０２Ｈ）と、ビット線の交点に記憶情報に従って
ワード線の選択レベルに対してオン状態／オフ状態にさ
れるメモリセルがマトリックス配置されて構成される。
同図では、２本のビット線が例示的に示されているが、
実際には多数のビット線により構成される。上記μ−Ｒ
ＯＭには、回路シーケンス動作に必要な各種制御信号と
分岐先アドレスＲＯＵＴ０＜０−７＞とが記憶される。

【００２０】上記μ−ＲＯＭの出力信号は、ＲＯＭ出力
バッファを通して出力され、前記のような回路シーケン
スを実行するための制御信号として用いられ、アドレス
信号の発生やワードデコーダの動作電圧切り替え等の実
行に用いられる。上記μ−ＲＯＭからの出力信号の上記
分岐先アドレスＲＯＵＴ０＜０−７＞はＲＯＭアドレス
カウンタに入力される。

【００２１】ＲＯＭアドレスカウンタは、分岐する前の
アドレスを記憶するＲＯＭアドレス格納用レジスタＲＧ
を備えており、かかるレジスタＲＧのアドレス信号と上
記分岐先アドレスＲＯＵＴ０＜０−７＞及び次アドレス
（ＩＮＣ）とは、スイッチにより選択的にバイナリーカ
ウンタＢＣに入力されて、それぞれの動作シーケンスに
対応してアドレス信号が生成される。上記スイッチの切
り替え制御は、ＲＯＭ読み出し制御回路により行われ
る。上記レジスタＲＧは、次に説明するμ−ＲＯＭのサ
ブルーチン機能を実現するために付加されるものであ
る。

【００２２】図３には、上記μ−ＲＯＭのサブルーチン
機能によるμマシンの動作の一例を説明するためのタイ
ミング図が示されている。動作（Behavior) １は、ＣＯ
Ｍ０コマンドを発行、アドレスを１つインクリメントし
て次アドレスへ進む。

【００２３】動作（Behavior) ２は、サブルーチン呼び
出しフラグＣＡＬＬとμ−ＲＯＭから出力された分岐先
アドレスＲＯＵＴ＜０−７＞の０６Ｈアドレスのサブル
ーチンに分岐し、アドレスラッチ信号ＡＬを活性化して
上記分岐前のアドレス０２ＨをレジスタＲＧに記憶させ
る。

【００２４】動作（Behavior) ３は、サブルーチン内の
コマンドＣＯＭ１を発行する。動作（Behavior) ４は、
サブルーチン内のコマンドＣＯＭ２を発行する。動作
（Behavior) ５は、サブルーチン内のコマンドＣＯＭ３
を発行する。動作（Behavior) ６は、サブルーチン内の
コマンドＣＯＭ４を発行する。上記サブルーチンにおい
て、インクリメント信号ＩＮＣに従ってアドレスは順次
０７Ｈ、０８Ｈ、０９Ｈ、Ａ０Ｈ、Ａ１Ｈに変化する。
動作（Behavior) ７は、復帰フラグＲＴＮが発生され、
分岐前のレジスタＲＧに格納されたアドレス０２Ｈがカ
ウンタに読み込まれる。動作（Behavior) ８は、インク
リメント信号ＩＮＣが発生されて、上記アドレスカンウ
タが＋１のインクリメント動作を実行してアドレスを０
３Ｈに進める。

【００２５】図４と図５は、上記サブルーチン機能によ
るμ−ＲＯＭの簡略化を説明するためのコマンド配列図
である。図４は、一連の動作シーケンスに必要とされる
コマンドをフロー図として示したものであり、コマンド
ＣＯＭ０〜ＣＯＭ６を組み合わせて動作数が合計で１５
ある場合を例を示している。

【００２６】この実施例では、上記動作数１５のうち、
同じ順序で実行される組み合わせを取り出し、それをサ
ブルーチン化する。かかるサブルーチン化により、μ−
ＲＯＭに格納されるコマンドの配列が図５（Ａ）に示さ
れている。図５（Ｂ）には、上記図４の動作シーケンス
に対応したコマンドをμ−ＲＯＭに格納した場合が上記
サブルーチン化との比較の対象として示されている。

【００２７】図５（Ｂ）のようにサブルーチン化しない
場合には、上記動作数に対応してμ−ＲＯＭのワード線
の数も００Ｈ〜０ＥＨに対応した１５本も必要になる。
しかし、図５（Ａ）のようにサブルーチン化し、アドレ
ス０６Ｈから０ＡＨまでのサブルーチン化により、コマ
ンドＣＯＭ１〜ＣＯＭ４を繰り返し使用することでサブ
ルーチンへの分岐（ＣＡＬＬ ＳＵＢ）とリターン（Ｒ
ＥＴＵＲＮ）のためにコマンドの増加分を考慮しても、
μ−ＲＯＭのアドレスは００Ｈ〜０ＡＨのように１１本
に減らすことができる。

【００２８】この実施例のようにサブルーチン化により
動作シーケンスの中の繰り返し動作が多く含まれるμ−
ＲＯＭの面積縮小の効果は大きく、特にフラシッシュメ
モリのようにメモリ制御が複雑で、書き込みや消去のベ
リファイといった異なるモードでの同一動作シーケンス
が繰り返して現れるものには特に上記μ−ＲＯＭの面積
縮小効果を高くできる。

【００２９】図６には、この発明に係るフラッシュメモ
リの動作モードの１つである消去動作モードの一実施例
を説明するためのしきい値電圧の分布図が示されてい
る。消去モードを指示する消去コマンド、消去対象アド
レスが制御回路に入力される。制御回路では、上記消去
コマンドと消去対象アドレスを解読して、プレライト
（Pre-write)とプレベリファイ(Pre-verify)が行われ
る。つまり、図６（Ａ）に示すように、消去前（初期）
の状態では、書き込み動作によって高いしきい値電圧Ｖ
thを持つようにされた論理“０”のメモリセル群と、消
去状態（論理“１”）のメモリセル群が存在するので、
かかる消去単位に含まれるメモリセルの読み出しを行
い、しきい値電圧が低くされているもの、言い換えるな
らば消去状態（論理“１”）にあるメモリセル群をプレ
ベリファイにより検出すると、かかるメモリセルに対し
て書き込み動作を行うようにする。

【００３０】このような動作において、先頭のメモリセ
ルは、Ｘアドレスが消去単位のスタートアドレスに設定
され、そのアドレスについて上記プレライトが実施され
ると、Ｙアドレスを更新して最終のＹアドレスまで繰り
返して行うようにされる。なお、上記書き込み動作は、
単位時間だけ書き込み動作を行い、その結果をプレベリ
ファイで読み出して所望のしきい値電圧に達するまで行
われる。このような書き戻しが所定回数をオーバーする
と、回数オーバーとして消去不能のエラーとして動作が
終了させられる。このような動作によって、図６（Ｂ）
のように、消去単位の全てのメモリセル群が“０”に対
応した分布のしきい値電圧を持つようにされる。

【００３１】上記消去単位に対応して全てのメモリセル
に対して一括消去が行われる。この消去動作では、適当
な単位時間での消去とその消去ベリファイが繰り返して
実施される。つまり、同図では省略されているが、消去
対象のメモリセルについて、上記単位時間での消去動作
の後に１セルずつ読み出しを実施し、消去対象の全ての
メモリセルが消去状態（“１”）と判定されままで消去
動作と消去ベリファイとが繰り返して実施される。

【００３２】上記消去単位とその消去動作は、例えば消
去対象が複数のワード線を１つの単位として消去動作を
行う場合、消去対象のメモリセルが接続された複数のワ
ード線に対して−１０Ｖ程度の電圧が前記ワードデコー
ダから供給される。消去対象外のワード線に対しては２
Ｖ程度の電圧が上記ワードデコーダから供給される。上
記メモリセルのソース線には４Ｖ程度の電圧が供給され
る。このようにして、消去対象のメモリセルに対しては
コントロールゲートとソースの間に１４Ｖのような高電
圧が印加され、フローティングゲートからソースへのト
ンネル電流が流れて、フローティングゲートの蓄積電荷
がソースに引き抜かれる。これに対して、消去対象外の
メモリセルに対してはコントロールゲートとソース間に
２Ｖのような低電圧しか印加されないから、上記のよう
なトンネル電流は発生せずにフローティンクゲートの蓄
積電荷がそのまま維持される。

【００３３】上記消去動作と消去ベリファイにより、消
去対象の全てのメモリセルのしきい値電圧の分布は、図
６（Ｃ）のように、最も高いしきい値電圧を持つメモリ
セルのしきい値電圧が消去ベリファイ電位となるような
分布とされる。このとき、一部のメモリセルにおいては
過消去により負（−）のしきい値電圧を持つような過消
去状態８０１が生じてしまうことがある。

【００３４】このような負のしきい値電圧を持つメモリ
セル８０１が存在すると、次のような問題が生じる。メ
モリセルが負のしきい値電圧となった（デプリートし
た）場合、これに接続されたワード線が非選択状態の０
Ｖの状態でも、メモリセルのドレイン，ソース間に電流
が流れることになる。例えば、上記メモリセルが接続さ
れた同じデータ線に接続された他のメモリセルを選択し
て、それに保持されている論理“０”の読み出しを行お
うとしても、上記デプリートによって論理“１”が出力
されてしまう。このようにデータ線において１つでもデ
プリートのメモリセルがあると、そのデータ線の読み出
しが不能になってしまう。

【００３５】デプリートセルは、２つの発生モードをも
って発生する。その１つのモードは、メモリセル外部か
ら又はメモリセルの製造工程起因の水分による増速消去
によるものである。これは、水分がメモリセルのソース
部に侵入することにより、ソーストンネル絶縁膜の電界
が増強されるために発生するもので、消去後のしきい値
電圧は比較的大きな負電圧を持っており、落ちこぼれビ
ットとして現れる。

【００３６】これに対して、もう１つのモードは、トン
ネル絶縁膜の膜厚、ソース寄生抵抗、ソース拡散層の不
純物プロファイルなどの工程プロセスバラツキにより生
じるものがある。これは、特に、低電源電圧化に伴って
顕著になるモードであって、消去後のしきい値電圧は負
電圧にはならないが０Ｖ付近の小さなしきい値電圧を持
つものものである。これら０Ｖ付近の小さなしきい値電
圧を持つものものは、温度変化等によりメモリ電流を流
す場合があるので潜在的なデプリート不良というような
ものである。

【００３７】この実施例では、上記のような２つの不良
モードに対応して、第１のデプリートベリファイ（第１
の書き戻し動作）と、第２のデプリートベリファイ（第
２の書き戻し動作）とを行うようにされる。Ｙアドレス
を消去対象のスタートアドレスに設定し、Ｘアドレスを
スタートアドレスに設定する。そして、デプリートベリ
ファイ７０４では、ワード線の電位を０Ｖにして、言い
換えるならば、デプリートベリファイ電位（１）を０Ｖ
にして、負のしきい値電圧を持つことによりメモリ電流
が流れるメモリセルを探し出し、書き戻し７０５を行う
ようにする。この書き戻し７０５では、前記のようなプ
レライトとは異なり、言い換えるならば、“１”に消去
されたメモリセルが“０”のように本来の書き込みと同
じようにされてしまうのを防ぐために、ワード線の電位
は通常の書き込み動作のときのように＋１１Ｖではな
く、４Ｖ程度の低い電位により行われる。このとき、ド
レインが接続されたデータ線は、通常の書き込み動作と
同じく４．２Ｖ程度にされる。

【００３８】このときの書き込み動作は、データ線単位
で行われる。つまり、デプリートベリファイ７０４では
どのメモリセルにデプリート不良があるか不明であるの
で、１つのＹアドレスに対して全てのＸアドレスのメモ
リセルにデプリート不良がなくなるまで繰り返し、次い
でＹアドレスを更新して上記同様な動作を繰り返すこと
により、消去対象の全てのメモリセルについて負のしき
い値電圧を持つデプリート不良群８０１を解消させる。

【００３９】Ｙアドレスを消去対象のスタートアドレス
に設定し、Ｘアドレスをスタートアドレスに設定する。
そして、デプリートベリファイでは、上記のような０Ｖ
に近いしきい値電圧を探し出すために、ワード線の電位
を１．２Ｖにして、言い換えるならば、デプリートベリ
ファイ電位（２）を１．２Ｖにして、それ以下の小さな
しきい値電圧を持つことによりメモリ電流が流れるメモ
リセルを探し出し、書き戻しを行うようにする。この書
き戻しでは、前記のようなステップ（３）と同様にワー
ド線（コントロールゲート）を４Ｖ程度の低い電位にし
て行われる。このとき、ドレインが接続されたデータ線
は、通常の書き込み動作と同じく４．２Ｖ程度にされ
る。

【００４０】このときの書き戻し動作は、メモリセル単
位で行われる。つまり、デプリートベリファイにより、
かかるデプリート不良が判明するためにそのメモリセル
毎にデプリート不良がなくなるまで繰り返し、次いでＸ
アドレスを更新して上記同様な動作及びＹアドレスを更
新して同様な動作を繰り返すことにより、消去対象の全
てのメモリセルについて小さなしきい値電圧を持つデプ
リート不良群８０２を解消させる。これにより、消去時
の温度に対して読み出し時の温度が異なるときでも動作
保証の確保を行うようにすることができる。

【００４１】上記ような消去と書き戻しが実施されたメ
モリセルのしきい値電圧の分布は、図６（Ｄ）に示した
ように小さな範囲に高精度に収めることができ、広い温
度保証を実現することができるものとなる。以下の表１
には、各動作での動作電圧の例が示されている。表１に
おいて ── はフローティング状態を示している。

【００４２】上記の動作から明らかなように、ワード線
の電位をそれぞれの動作ステップに対応して切り替えつ
つ、メモリセルの読み出しを行うというデプリートベリ
ファイ（１）と（２）及び、プレライトとそれぞれの書
き戻し（１）と（２）は、それぞれのワード線の電位が
異なるだけで同じ動作シーケンスとなる。このように、
同じ動作シーケンスをサブルーチン化により前記コマン
ドＣＯＭ１〜ＣＯＭ４のように１つに纏めることができ
るものである。

【００４３】

【表１】

【００４４】この実施例のフラッシュメモリを用いたマ
イクロコンピュータシステム等では、フラッシュメモリ
が前記のような自動消去機能を持つものであるため、マ
イクロプロセッサにあっては、かかるフラッシュメモリ
の消去アドレス指定して消去モードを指定する信号とコ
マンドを発生させる。この後は、フラッシュメモリが前
記のように内部で自動的な消去モードに入る。フラッシ
ュメモリが消去モードに入ると、前記のようにデータ端
子及び全コントロール端子がフリーになり、マイクロプ
ロセッサＣＰＵから、フラッシュメモリが電気的に分離
される。したがって、マイクロプロセッサＣＰＵは、フ
ラッシュメモリに対しては消去モードを指示するだけ
で、その後はシステムバスを用いて図示しない他のメモ
リ装置ＲＯＭやＲＡＭ、あるいは入出力ポートとの間で
情報の授受を伴うデータ処理を実行することができる。

【００４５】これにより、システムのスループットを犠
牲にすることなく、フラッシュメモリを、フルファンク
ション（バイト毎の書き換え可能）のメモリと同様にシ
ステムに実装したままの状態での消去が可能になる。マ
イクロプロセッサＣＰＵは、上記のような消去モードの
指示をした後は、適当な時間間隔で上記フラッシュメモ
リに対してデータポーリングモードを指定して、ステイ
タスレジスタを読み出して、消去が完了したならフラッ
シュメモリに書き込むべきデータが存在するなら書き込
みを指示するものである。そして、必要なら前記の消去
中断コマンドを発行して、必要なメモリセルの読み出し
等を行うことができる。

【００４６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 消去動作モードでは少なくとも上記メモリアレ
イのうち消去単位の複数のメモリセルを読み出してフロ
ーティングゲートに電荷が蓄積されていないメモリセル
に対して、単位の書き込み動作及び書き込み判定動作の
繰り返しによる所定量の書き込み状態に設定するプレラ
イト動作と、上記消去単位の複数のメモリセルについて
消去基準電圧のもとに一括して単位の消去動作及び消去
判定動作の繰り返しにより所定量の消去状態に設定する
消去動作とを行い、書き込み動作み動作モードでは選択
されたメモリセルに対して単位の書き込み動作及び書き
込み判定動作の繰り返しによる所定量の書き込み状態に
設定する書き込み動作を行うフラッシュメモリにおい
て、その動作制御を行う制御回路として、一連の動作シ
ーケンスを実効するためのコマンドが記憶され、かつそ
のうち同様な動作を行う回路シーケンスがサブルーチン
化されて登録されてなる一連のコマンド列を持つマイク
ロプログラムＲＯＭを用いることにより、その面積縮小
を図ることができるという効果が得られる。

【００４７】（２） 上記マイクロプログラムＲＯＭの
アドレス信号を発生するアドレスカウンタとして、分岐
する前のアドレスを記憶するアドレスレジスタを設け、
上記マイクロプログラムＲＯＭから出力されたコマンド
により指定された分岐先アドレス、アドレスのインクリ
メント、あるいは上記アドレスレジスタに記憶されたア
ドレスの次アドレスの発生を制御するという制御回路を
設けるという簡単な構成で上記マイクロプログラムＲＯ
Ｍの面積縮小化を図ることができるという効果が得られ
る。

【００４８】（３） 書き込み、読み出し及び消去の各
動作モードを指定する上記外部から供給されるコマンド
の入力は、コマンドイネーブル制御信号に同期してデー
タ入出力端子から入力されるものであり、上記入力され
た動作モードを指定するコマンドは、コマンドデコーダ
によって解読されて上記マイクロプログラムＲＯＭに供
給される先頭アドレスが指定するという構成により、外
部端子数を減らしつつ使い勝手を良くすることができる
という効果が得られる。

【００４９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、μ−
ＲＯＭのアドレスカウンタと、その制御方法はコマンド
のサブルーチン化に適応したものであれば何であっても
よい。フラッシュメモリの書き込み動作は、前記のよう
にホットエレクトロンを用いるもの他、トンネル電流に
よりフローティングゲートに電子を注入して行うように
するものであってもよい。書き込み動作と消去動作は、
上記フローティングゲートに電荷を注入又はフローティ
ングゲートから電荷を放出させることの一方が書き込み
動作とされ、他方が消去動作とされるものであればよ
い。フラッシュメモリのアドレス信号は、専用のアドレ
ス端子から入力するものであってもよい。消去モードで
は、第１のデプリートベリファイ（第１の書き戻し動
作）のみによって負のしきい値電圧を持つメモリセルを
解消させるようにするものであってもよい。この発明は
フラッシュメモリ等の半導体不揮発性メモリに広く利用
できる。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、消去動作モードでは少なく
とも上記メモリアレイのうち消去単位の複数のメモリセ
ルを読み出してフローティングゲートに電荷が蓄積され
ていないメモリセルに対して、単位の書き込み動作及び
書き込み判定動作の繰り返しによる所定量の書き込み状
態に設定するプレライト動作と、上記消去単位の複数の
メモリセルについて消去基準電圧のもとに一括して単位
の消去動作及び消去判定動作の繰り返しにより所定量の
消去状態に設定する消去動作とを行い、書き込み動作み
動作モードでは選択されたメモリセルに対して単位の書
き込み動作及び書き込み判定動作の繰り返しによる所定
量の書き込み状態に設定する書き込み動作を行うフラッ
シュメモリにおいて、その動作制御を行う制御回路とし
て、一連の動作シーケンスを実効するためのコマンドが
記憶され、かつそのうち同様な動作を行う回路シーケン
スがサブルーチン化されて登録されてなる一連のコマン
ド列を持つマイクロプログラムＲＯＭを用いることによ
り、その面積縮小を図ることができる。

【図面の簡単な説明】

【図１】この発明に係るフラッシュメモリの一実施例を
示す全体ブロック図である。

【図２】図１のμマシンに含まれるマイクロプログラム
ＲＯＭの一実施例を示す概略ブロック図である。

【図３】図２のμ−ＲＯＭのサブルーチン機能によるμ
マシンの動作の一例を説明するためのタイミング図であ
る。

【図４】上記サブルーチン機能によるμ−ＲＯＭの簡略
化を説明するための動作シーケンスに対応したコマンド
配列図である。

【図５】上記サブルーチン機能によるμ−ＲＯＭの簡略
化を説明するためのμ−ＲＯＭに格納されるコマンド配
列図である。

【図６】この発明に係るフラッシュメモリの消去方法に
対応したメモリセルのしきい値電圧の分布図である。

【符号の説明】

μ−ＲＯＭ…マイクロプログラムＲＯＭ、ＲＧ…ＲＯＭ
アドレス格納レジスタ、ＢＣ…バイナリーカウンタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 コントロールゲートとフローティングゲ
   ートとを備え、上記フローティングゲートに電荷を注入
   又はフローティングゲートから電荷を放出させることの
   一方を行うことにより書き込み動作を行い、他方により
   消去動作を行うようにしたメモリセルがマトリックス配
   置されてなるメモリアレイと、 上記メモリアレイのメモリセルの選択動作を行うアドレ
   ス選択回路と、 外部から供給されたコマンドに従って上記メモリアレイ
   に対して一連のメモリセルの書き込み動作モード、読み
   出し動作モード及び消去動作モードを行わせる制御回路
   とを備え、 上記制御回路は、 上記一連の動作シーケンスを実効するためのコマンドが
   記憶され、かつそのうち同様な動作を行うシーケンスが
   サブルーチン化されて登録された一連のコマンド列を持
   つマイクロプログラムＲＯＭを含むものであることを特
   徴とする半導体不揮発性メモリ。
2. 【請求項２】 上記制御回路は、 上記一連の動作シーケンスを実行するためのコマンドが
   記憶され、かつそのうち同様な動作を行うシーケンスが
   サブルーチン化されて登録された一連のコマンド列を持
   つマイクロプログラムＲＯＭと、 分岐する前のアドレスを記憶するアドレスレジスタを備
   え、上記マイクロプログラムＲＯＭのアドレス指定を行
   うＲＯＭアドレスカウンタと、 上記マイクロプログラムＲＯＭから出力されたコマンド
   により指定された分岐先アドレス、アドレスのインクリ
   メント、あるいは上記アドレスレジスタに記憶されたア
   ドレスの次アドレスの発生を指示するＲＯＭ読み出し制
   御回路とから構成されるものであることを特徴とする請
   求項１の半導体不揮発性メモリ。
3. 【請求項３】 書き込み、読み出し及び消去の各動作モ
   ードを指定する上記外部から供給されるコマンドの入力
   は、コマンドイネーブル制御信号に同期してデータ入出
   力端子から入力されるものであり、 上記入力された動作モードを指定するコマンドは、コマ
   ンドデコーダによって解読されて上記マイクロプログラ
   ムＲＯＭに供給される先頭アドレスが指定されるもので
   あることを特徴とする請求項１又は請求項２の半導体不
   揮発性メモリ。