JP2004022112A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置 Download PDFInfo
- Publication number
- JP2004022112A JP2004022112A JP2002177553A JP2002177553A JP2004022112A JP 2004022112 A JP2004022112 A JP 2004022112A JP 2002177553 A JP2002177553 A JP 2002177553A JP 2002177553 A JP2002177553 A JP 2002177553A JP 2004022112 A JP2004022112 A JP 2004022112A
- Authority
- JP
- Japan
- Prior art keywords
- address
- write
- data
- page
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
Landscapes
- Read Only Memory (AREA)
Abstract
【課題】高速のページプログラムを可能とした不揮発性半導体メモリ装置を提供する。
【解決手段】電気的書き込み及び消去が可能な不揮発性メモリセルを配列したセルアレイと、このセルアレイに、１ページのデータをページ内の複数のアドレス毎に書き込みを行う書き込み制御回路とを備え、書き込み制御回路は、１ページ分の複数のアドレス分の書き込み動作の繰り返しと、書き込み後の前記複数のアドレス分のベリファイ読み出し動作の繰り返しとを、全アドレスについてベリファイ読み出しの判定がパスするまで繰り返し、且つ書き込むべきセルがないアドレスについては前記書き込み動作及び書き込み後の前記ベリファイ読み出し動作をスキップするようにした。
【選択図】 図１
【解決手段】電気的書き込み及び消去が可能な不揮発性メモリセルを配列したセルアレイと、このセルアレイに、１ページのデータをページ内の複数のアドレス毎に書き込みを行う書き込み制御回路とを備え、書き込み制御回路は、１ページ分の複数のアドレス分の書き込み動作の繰り返しと、書き込み後の前記複数のアドレス分のベリファイ読み出し動作の繰り返しとを、全アドレスについてベリファイ読み出しの判定がパスするまで繰り返し、且つ書き込むべきセルがないアドレスについては前記書き込み動作及び書き込み後の前記ベリファイ読み出し動作をスキップするようにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、電気的に書き込み及び消去が可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）に係り、特にホットエレクトロン注入による書き込みを利用する不揮発性半導体メモリ装置の書き込み方式に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭフラッシュメモリのうち、ＮＯＲ型フラッシュメモリでは、ホットエレクトロン注入による書き込みが用いられる。図１６は、この様なフラッシュメモリでのメモリセルＭＣの書き込み時のバイアス条件を示している。メモリセルＭＣは、シリコン基板１００のｐ型ウェル１０１に、トンネル絶縁膜１０２を介して浮遊ゲート１０３が形成され、この上にゲート間絶縁膜１０４を介して制御ゲート１０５が形成された積層ゲート構造を有する。制御ゲート１０５に自己整合されてソース，ドレイン１０６，１０７が形成されている。制御ゲート１０５はワード線に接続され、ドレイン１０７はカラムゲートを介してビット線に接続される。ソース１０６は共通ソース線に接続される。
【０００３】
データ書き込み時は、図１６に示すように、ｐ型ウェル１０１及びソース１０６を０Ｖとし、制御ゲート１０５に書き込み用電圧１０Ｖを与え、ドレイン１０７に５Ｖ（“０”データの場合）、又はＶｓｓ（“１”データの場合）を与える。これにより、メモリセルＭＣはオンして、“０”書き込みの時には大きなドレイン電流（書き込み電流）Ｉｐｒｇが流れ、この電流によって発生したホットエレクトロンが、制御ゲート−チャネル間の高電界によって浮遊ゲート１０３に注入トラップされる。
【０００４】
浮遊ゲートに電子がトラップされたしきい値電圧の高い状態が例えば、データ“０”（書き込み状態）である。データ消去は、制御ゲート１０５とｐ型ウェル１０１の間に、ｐ型ウェル１０１が正となる極性の消去電圧を印加して、浮遊ゲート１０３の電子をＦＮトンネル電流によりチャネル側に放出させることにより行われる。即ち、浮遊ゲートの電子が放出されたしきい値電圧の低い状態が、データ“１”（消去状態）となる。
【０００５】
データ書き込み及び消去に用いられる高電圧は、チャージポンプを用いた昇圧回路により発生される。昇圧回路のうち、書き込み時にドレイン電圧を与える部分は、上述のようにホットエレクトロン生成のために大きな電流を供給する必要がある。しかし一般に、チャージポンプ回路は、電流供給能力が小さい。従って、ホットエレクトロン注入を利用する書き込み方式では、ドレイン電圧を与える昇圧回路部の電流供給能力によって、同時に書き込みを行うことの出来るビット数（セル数）が決まり、通常４〜１６ビットに制限される。
【０００６】
従って、１ページ分（例えば、６４ビット）のデータ書き込みを自動的に行うページプログラム機能を実現する場合にも、チップ外部からは１ページ分の書き込みデータをロードするが、チップ内部ではページ内アクセスを行って、１カラムアドレス（例えば８ビット）ずつの書き込みが実行されるようにする。その事情を具体的に説明する。
【０００７】
図１７は、フラッシュメモリでよく用いられる自動書き込み機能の基本的なフローチャートである。自動書き込みとは、書き込みコマンドと書き込みアドレス／データを受けつけた後、内部電位やセンスアンプをチップが自動制御して書き込みおよびベリファイをおこなう機能である。書き込みコマンドと書き込みアドレス／データを受けつけた後、チップが書き込み禁止（プロテクト）状態にあるか否かを判定し（Ｓ１）、禁止状態でない場合に書き込みセットアップ（Ｓ２）を経て、書き込み（Ｓ３）が実行される。書き込み後、ベリファイセットアップ（Ｓ４）を経て、所望のデータが書かれたかどうかをベリファイ読み出しにより判定する（Ｓ５）。
【０００８】
ベリファイ判定での書き込まれるべきデータと書き込みデータの一致検出はビット毎に行われ、全ビットがパスでなければ、次の書き込みデータを決定して（Ｓ６）、書き込みとベリファイ動作を繰り返す。ここで、書き込みデータの決定とは、“０”書き込みが完了したビットについては、次のサイクルではメモリセルのドレインに書き込み用電圧がかからないように、書き込みデータ転送の制御を行うことを言う。
【０００９】
図１８は、この様な自動書き込みフローにおけるワード線ＷＬ及びビット線ＢＬの電位変化を示している。書き込みやベリファイ読み出しのセットアップ（Ｓ２，Ｓ４）は主に、ワード線ＷＬに印加する書き込み用電圧が安定化するまでの待ち時間であり、電源制御回路性能にもよるが、書き込み時間とほぼ同じ程度の時間を要することが多い。
【００１０】
図１７のフローでは、任意の１アドレスに対する書き込みのみ示している。書き込みコマンド入力時に連続する複数アドレス分のデータを入力、ラッチし、それらすべてについて同様に自動書き込みを行うページプログラムの場合には、書き込みのフローは図１９のようになる。これは、書き込み／ベリファイのループをアドレス毎に行う方式である。
【００１１】
最初のアドレスに対して、図１７のフローと同様に書き込み／ベリファイを行い、ベリファイをパスするまで書き込みを繰り返す。ステップＳ５でパスすると、最終アドレスか否かを判定し（Ｓ７）、最終アドレスでなければアドレスをひとつカウントアップし（Ｓ８）、同様に書き込み／ベリファイを行う。この繰り返しを、ページ内のすべてのアドレスについて、書き込みがパスするまで行う。
【００１２】
【発明が解決しようとする課題】
図１９に示す従来のページプログラムのシーケンスでは、アドレス毎に書き込みセットアップが必要になり、ページプログラムに時間がかかる。
この発明は、上記事情を考慮してなされたもので、高速のページプログラムを可能とした不揮発性半導体メモリ装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る不揮発性半導体メモリ装置は、電気的書き込み及び消去が可能な不揮発性メモリセルを配列したセルアレイと、前記セルアレイに、１ページのデータをページ内の複数のアドレス毎に書き込みを行う書き込み制御回路とを備え、前記書き込み制御回路は、１ページ分の複数のアドレス分の書き込み動作の繰り返しと、書き込み後の前記複数のアドレス分のベリファイ読み出し動作の繰り返しとを、全アドレスについてベリファイ読み出しの判定がパスするまで繰り返し、且つ書き込むべきセルがないアドレスについては前記書き込み動作及び書き込み後の前記ベリファイ読み出し動作をスキップするようにしたことを特徴とする。
【００１４】
この発明によると、書き込みシーケンスとベリファイ読み出しシーケンスをそれぞれの中でアドレス更新するように別々に設けて、既にベリファイ読み出し動作で判定をパスしたアドレスをスキップすることによって、高速のページプログラムが可能になる。
【００１５】
この発明に係る不揮発性半導体メモリ装置は、より具体的には、電気的書き込み及び消去が可能な不揮発性メモリセルを配列したセルアレイと、前記セルアレイのワード線を選択するロウデコーダと、前記セルアレイのビット線を選択するカラムゲートと、前記カラムゲートにより選択されるビット線に接続されてデータを検知するセンスアンプと、書き込み時及び書き込み後のベリファイ読み出し時に前記ロウデコーダを介して選択されたワード線に駆動電圧を印加した状態で、前記カラムゲートをオンして選択されたビット線にデータ電圧の供給による書き込み及びビット線データの前記センスアンプへの転送によるベリファイ読み出しを行う書き込み制御回路とを備え、前記書き込み制御回路は、１ページ分の書き込みデータを保持して前記カラムゲートにより選択されるビット線にデータ電圧を供給すると共に、ベリファイ読み出し時の前記センスアンプの出力によりデータ電圧の前記ビット線への転送を制御する転送ゲートを有するデータ制御回路と、前記カラムゲートを順次オン駆動するための１ページ内のアドレス信号を順次発生する機能を有し且つ、ベリファイ読み出しの判定出力により制御されて書き込みの必要のないアドレスをスキップして１ページ内のアドレス信号を順次出力するように構成されたアドレス制御回路とを有することを特徴とする。
【００１６】
この発明において好ましくは、書き込み制御回路は、セルアレイのブロック単位で消去を行う消去シーケンスにおいて消去対象ブロックのメモリセルを全て書き込み状態に設定する消去前書き込み動作においても機能するようにする。或いはまた、書き込み制御回路は、セルアレイのブロック単位で消去を行う消去シーケンスにおいて消去後の過消去状態のメモリセルに弱い書き込みを行って消去しきい値分布を狭くするための消去しきい値分布縮小動作においても機能するようにする。
【００１７】
この発明において好ましくは、書き込み制御回路は、１ページ内の同一アドレスについての複数回の書き込み動作について、選択されたワード線に与える書き込み電圧パルスを順次ステップアップして行う。
【００１８】
書き込み制御回路を構成するデータ制御回路は、例えば、１ページ分のデータラッチと、各データラッチの保持データとベリファイ読み出しデータとの比較により判定出力を出すベリファイ判定用ゲートと、このベリファイ判定用ゲートの出力により活性、非活性が制御されて前記データラッチの保持データの転送を制御する転送用ゲートとを備えて構成される。
【００１９】
また書き込み制御回路を構成するアドレス制御回路は、例えば、順次アドレス信号を出力するための、１ページ内の複数アドレスに対応する数のアドレス制御ユニットにより構成され、各アドレス制御ユニットは、クロックにより制御されてアドレス信号を出力するためのアドレスラッチと、クロック及びベリファイ読み出しの判定出力により制御されて、アドレスが選択されたことを示す制御信号を出力するためのフリップフロップと、それぞれ前段ユニットの前記制御信号が入力されて前記アドレスラッチ及びフリップフロップへのクロック入力を制御して、ベリファイ読み出しの判定出力がパスであるときにアドレス信号出力をスキップさせるためのクロックイネーブル回路とを備えて構成される。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図６は、この発明の実施の形態によるＮＯＲ型フラッシュメモリのページプログラムのシーケンスを示している。この実施の形態では基本的に、アドレスを更新して書き込みのみを繰り返す書き込みシーケンス１７１と、アドレスを更新してベリファイ読み出しのみを繰り返すベリファイシーケンス１７２とが設けられる。但し、各シーケンス１７１，１７２のアドレス更新は、単純なインクリメントではなく、アドレス毎のベリファイ読み出し判定結果のパス（Ｐａｓｓ），フェイル（Ｆａｉｌ）に基づき、”Ｐａｓｓ”となったアドレスをスキップするようにしている。
【００２１】
即ち書き込みシーケンス１７１では、書き込みセットアップと、ベリファイ判定の結果が”Ｆａｉｌ”であるアドレス選択とを行って（Ｓ１１）、書き込みが行われる（Ｓ１２）。最終アドレスか否かの判定を行って（Ｓ１３）、最終アドレスでなければ、ベリファイ読み出し判定をパスしていない次のアドレスを選択し（Ｓ１４）、そのアドレスの書き込みを行う（Ｓ１２）。これにより、ページ内の全アドレスの書き込みが終了すると、次にベリファイシーケンス１７２に移行する。
【００２２】
ベリファイシーケンス１７２では、ベリファイセットアップと、ベリファイ判定結果がＦａｉｌであるアドレス選択とを行い（Ｓ２１）、ベリファイ読み出しが行われる（Ｓ２２）。そのベリファイ読み出しの結果に応じて、次の書き込みデータを決定する（Ｓ２３）。そして最終アドレスになったか否かを判定し（Ｓ２４）、最終アドレスでなければ、次のＦａｉｌのアドレスを選択して（Ｓ２５）、そのアドレスについて同様にベリファイ読み出しを行う（Ｓ２２）。この動作を最終アドレスまで繰り返した後、全アドレスのベリファイ結果がＰａｓｓかＦａｉｌかを判定し（Ｓ２６）、１アドレスでもＦａｉｌであれば、再度書き込みシーケンス１７１に戻り、全アドレスがパスになるまで同様の書き込み／ベリファイを繰り返す。
【００２３】
この様なシーケンスのページプログラムを行うと、従来の図１７のシーケンスに比べて、書き込み／ベリファイのセットアップ回数を減らすことができる。図１７のシーケンスでは、アドレスを更新する毎に、書き込みとベリファイ読み出しにセットアップが必要であるが、図６の場合には、書き込みを全アドレスについて連続的に実行し、同様にベリファイ読み出しを全アドレスについて連続的に実行するため、アドレス更新毎のセットアップが必要ないからである。従ってセットアップ時間が長いときは、このシーケンスが有利になる。
【００２４】
更に、図６のシーケンスでは、書き込み／ベリファイそれぞれのシーケンスでページ内の全てのアドレスを選択実行することなく、ベリファイ判定が“Ｐａｓｓ”となったアドレスをスキップして、“Ｆａｉｌ”のアドレスについてのみ、書き込み／ベリファイを行う。即ち書き込みシーケンス１７１では、ステップＳ１１では、ベリファイ判定結果が“Ｆｉａｌ”である最初のアドレスを選択し、ステップＳ１４では単純なアドレス更新ではなく、ベリファイ判定結果が“Ｐａｓｓ”であるアドレスをスキップして、次の“Ｆａｉｌ”のアドレスを選択する。ベリファイシーケンス１７２でも同様に、ステップＳ２１ではベリファイ判定結果が“Ｆｉａｌ”である最初のアドレスを選択し、ステップＳ２５では、ベリファイ判定結果が“Ｐａｓｓ”であるアドレスをスキップして、次の“Ｆａｉｌ”のアドレスを選択する。
【００２５】
もし、図６の各シーケンス１７１，１７２で書き込み／ベリファイを全アドレスについて実行するようにすると、例えば１ページ内のあるアドレスだけ書き込みが遅く、書き込み／ベリファイ読み出しを何度も繰り返さなければならないときに、必要のないアドレスも書き込み／ベリファイ読み出しを実行することになり、所要時間が延びてしまう。この実施の形態では、既にＰａｓｓになったアドレスをスキップすることによって、無駄な書き込み／ベリファイ時間がなくなり、高速のページプログラムが可能になる。
【００２６】
図１は、上述したページ書き込みフローを実現するページプログラム制御機能を備えたフラッシュメモリのブロックダイアグラムである。コマンドインターフェース７は、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ等の制御信号の他、データ端子Ｉ／Ｏやアドレス端子から、データ／アドレスと共に供給されるコマンドを受け付ける。このコマンドをデコードして、インターフェース７は、シーケンスを開始するトリガ信号をステートマシン８に送る。
【００２７】
ステートマシン８は、入力されたアドレスがプロテクト状態にあるかどうかのチェックをプロテクトレジスタ１０の値と比較して、実行可能であれば、アドレス制御回路６やデータ制御回路５、内部電源制御回路１１の出力制御信号を変化させて自動書き込み、あるいは消去動作のシーケンス制御を行う。
【００２８】
メモリセルアレイ１は、消去バイアスが同時にかかる単位（通常、ｐ型ウェルを共有するメモリセル範囲）を消去ブロックとして、複数ブロックにより構成される。メモリセルアレイ１のワード線を選択するためにロウデコーダ２が設けられ、ビット線を選択するためにカラムゲート３が設けられている。セルデータは、センスアンプ５に送られて出力される。書き込みや消去、ベリファイなどのためのバイアス印加時間は各々のシーケンス毎にタイマ９を動作させて制御する。
【００２９】
図２は、メモリセルアレイ１とカラムゲート３の部分を詳しく示している。メモリセルアレイ１は、ビット線ＢＬとワード線ＷＬが交差して配設され、この各交差部に図１６に示したメモリセルＭＣが配置される。この例では、ビット線ＢＬは、奇数番ビット線ＢＬｏと偶数番ビット線ＢＬｅにより構成されている。カラムゲート３は、奇数番のビット線ＢＬｏと偶数番のビット線ＢＬｅとを選択するカラムゲート部３１と、更にその中から１本のビット線を選択するカラムゲート部３２との２段ツリー構成となっている。
【００３０】
カラムゲートドライバ３３は、カラムアドレスの下位２ビットをデコードした信号ＰＡＧＥ＜０：３＞を受けて、カラムゲート部３２を制御するカラム選択信号ＣＧ１＜０：３＞を出力し、カラムゲートドライバ３４は、上位１ビットをデコードした信号ＡＤＤ＜２＞を受けて、カラムゲート部３１を制御するカラム選択信号ＣＧ０＜０：１＞を出力する。
【００３１】
ページプログラムのページ長を４アドレス分として、カラム選択信号ＣＧ１＜０：３＞は、１ページ内の４アドレスで順次活性化されるものである。即ち、ワード線を選択するロウアドレスを固定し、ビット線の奇遇を選択するカラム選択信号ＣＧ０を固定した状態で、カラム選択信号ＣＧ１を順次活性にするように、アドレス制御をすれば、ページプログラムが実現できることになる。なお図２では、ページ内の４アドレスに対応する４つのカラム選択信号ＣＧ１でそれぞれ選択される１ビットのビット線範囲のみ示しているが、実際には、１アドレスで複数ビット（例えば、８ビット）が同時に選択されるように構成される。
【００３２】
書き込み時には、データ制御回路５から出力される書き込みデータＰＲＧＢｉが、“０”書き込みの時にＨとなる。書き込みデータＰＲＧＢｉ＝ＨによりオンとなるトランジスタＱ０により、内部電源制御回路１１から出力される昇圧電圧Ｖｐｐが、カラムゲート３で選択されたビット線に供給される。これが、図１６に示したようにメモリセルＭＣのドレインへのデータ電圧になる。“１”書き込みの場合、書き込みデータＰＲＧＢｉ＝Ｌとなる。またベリファイ読み出しや通常の読み出し動作時は、書き込みデータＰＲＧＢｉはすべてＬとなり、選択されたビット線はセンスアンプ４に接続されてデータセンスが行われる。
【００３３】
データ制御回路５は、ページプログラム時は、１ページ分のデータがロードされ、これを書き込みが終了するまで保持する。そして、データ制御回路５では、ベリファイ読み出しの結果、書き込むべきデータ“０”に対してベリファイ読み出しデータが“０”となった場合には、“Ｐａｓｓ”のベリファイ判定フラグを出力すると同時に、以後、保持データが“０”であつても、書き込みデータＰＲＧｉ＝Ｌ（即ち、ドレインに書き込み電圧を与えない）を出力するように、データ転送が制御されることになる。
【００３４】
図３は、その様なデータ制御回路５の１ビットデータ部分の構成を示している。データラッチ５１が、Ｉ／Ｏ端子から供給された書き込みデータを保持する。ＮＯＲゲート５３は、データラッチ５１の保持データの転送制御用ゲートであり、これが活性の時、書き込みデータが”０”（ラッチデータが“Ｌ”）であれば、ＰＲＧＢｉ＝Ｈが、書き込みデータが“１”（ラッチデータが“Ｈ”）であれば、ＰＲＧＢｉ＝Ｌが出力される。これにより図２に示したトランジスタＱ０のオンオフが制御され、“０”書き込みセルのドレインにはＶｐｐ＝５Ｖが、“１”書き込みセルのドレインには、Ｖｐｐが供給されず、Ｖｓｓが与えられる。
【００３５】
ＥＸ・ＮＯＲゲート５２は、センスアンプ出力ＳＡＯＵＴ＜ｉ＞とデータラッチ５１の保持データの比較を行うベリファイ判定用ゲートである。ベリファイ読み出しの結果、書き込みデータとセンスアンプ出力とが一致していれば、そのビットについては“Ｐａｓｓ”であり、ＥＸ・ＮＯＲゲート５２は、ベリファイ判定出力ＶＦＹＯＫ＜ｉ＞＝Ｈを出力する。ＶＦＹＯＫ＜ｉ＞は、ＮＯＲゲート５３の活性化信号でもある。即ちＶＦＹＯＫ＜ｉ＞＝Ｈになると、ＮＯＲゲート５３が非活性になり、その後ラッチ５１の保持データに拘わらず、書き込みデータＰＲＧＢｉ＝Ｌとなる。すべてのビットについて、ＶＦＹＯＫ＜ｉ＞＝Ｈになれば、そのアドレスについては書き込みが完了したことになる。
【００３６】
図４は、アドレス制御回路６の構成例である。アドレス制御回路６は、ページプログラム時に、１ページ内の４アドレス（０番地〜３番地）をアクセスするアドレス信号ＰＡＧＥ＜０＞〜＜３＞をクロックＣＬＫに従って順次出力するための、４つのアドレス制御ユニット６−０〜６−３により構成されている。但しこの実施の形態で特徴的なことは、各アドレス制御ユニット６−０〜６−３がデータ制御回路５から出力されるベリファイ判定出力ＶＦＹＯＫにより制御されて、既にベリファイをパスしたアドレスをスキップするように構成されていることである。
【００３７】
図５は、その様なアドレススキップを可能とするように構成されたアドレス制御ユニット６−ｉの具体構成を示している。アドレス制御ユニット６−ｉは、リセット信号ＲＳＴによりアドレス信号ＰＡＧＥ＜ｉ＞を非選択状態（＝Ｌ）に設定し、クロックＣＬＫによりアドレス信号ＰＡＧＥ＜ｉ＞を順次選択状態（＝Ｈ）に設定するためのアドレスラッチ６１を有する。アドレスラッチ６１は、ＮＯＲゲートＧ１０と、クロックトインバータＧ１１により構成されている。
【００３８】
アドレス制御ユニット６−ｉはまた、アドレス信号ＰＡＧＥ＜ｉ＞に同期して、順次次のアドレスのアドレス制御ユニットを活性化するための制御信号ＰＲＧＤＩＳ＜ｉ＞を出力する、ＮＯＲ型フリップフロップ６２を有する。即ち、アドレス制御ユニット６−ｉは、図４に示すように、０番地用のアドレス制御ユニット６−０が出力する制御信号ＰＲＧＤＩＳ＜０＞は、１〜３番地用のアドレス制御ユニット６−１〜６−３の活性化用端子ＤＩＳ＜０＞に入り、１番地用のアドレス制御ユニット６−１が出力する制御信号ＰＲＧＤＩＳ＜１＞は、２，３番地用のアドレス制御ユニット６−２，６−３の活性化用端子ＤＩＳ＜１＞に入り、２番地用のアドレス制御ユニット６−２が出力する制御信号ＰＲＧＤＩＳ＜２＞は、３番地用のアドレス制御ユニット６−３の活性化用端子ＤＩＳ＜２＞に入る、というように順次リンクされている。
【００３９】
全てのアドレス制御ユニット６−ｉに３つずつの活性化用端子ＤＩＳ＜０＞−＜２＞を設けているのは、製造上これらの回路を同じにすることが有利だからである。そして、０番地用のアドレス制御ユニット６−０の活性化用端子ＤＩＳ＜０＞−＜２＞にはＶＤＤを入力して常にクロックイネーブル状態とする。１番地用，２番地用のアドレス制御ユニット６−１，６−２においても、それぞれ１つ、２つの活性化用端子には、ＶＤＤを入力している。
【００４０】
上述した活性化用端子ＤＩＳ＜０＞−＜２＞は、ＡＮＤゲートＧ１の入力端子に接続されており、これらがオール“Ｈ”のときに、クロックＣＬＫは、クロックトインバータＧ２を介してクロックイネーブル回路６３を活性化するようになっている。クロックイネーブル回路６３は、リセット信号ＲＳＴとＡＮＤゲートＧ１の出力の反転信号が入るＮＯＲゲートＧ３と、クロックトインバータＧ４により構成されている。
【００４１】
即ち、クロックイネーブル回路６３は、リセット信号ＲＳＴによりリセットされ、活性化端子ＤＩＳ＜０＞−＜２＞がオール“Ｈ”であり且つ、クロックＣＬＫが“Ｈ”になったときに、イネーブル信号ＣＬＫＥＮ＜ｉ＞＝“Ｈ”を出力する。そして、このクロックイネーブル信号ＣＬＫＥＮ＜ｉ＞により、ＡＮＤゲートＧ７，Ｇ８が活性になると、クロックＣＬＫがフリップフロップ６２及びアドレスラッチ６１に転送されるようになっている。
【００４２】
更に、１ページ内で書き込みベリファイがパスになっているアドレスをスキップするために重要な要素として、フリップフロップ６２のＮＯＲゲートＧ６には、クロックＣＬＫと共に、データ制御回路５から出力されるベリファイ判定信号ＶＦＹＯＫ＜ｉ＞を入力する端子が設けられている。これにより、ベリファイ判定信号ＶＦＹＯＫ＜ｉ＞＝“Ｈ”であるアドレスについては、クロックＣＬＫの入力に拘わらず、フリップフロップ６２の出力が“Ｌ”に固定され、制御信号ＰＲＧＤＩＳ＜ｉ＞＝“Ｈ”を出力する。またアドレスラッチ６１も、クロックＣＬＫの入力に拘わらず、非選択状態即ちＰＡＧＥ＜ｉ＞＝“Ｌ”を出力するようになっている。
【００４３】
これにより、次のようなアドレススキップが行われる。例えば２番地がベリファイ“Ｐａｓｓ”であった場合には、制御ユニット６−２は、ＰＡＧＥ＜２＞＝“Ｌ”，ＰＲＧＤＩＳ＜２＞＝“Ｈ”の状態を保持し、１番地用の制御ユニット６−１がＰＡＧＥ＜１＞＝“Ｈ”を出力した後、次のクロックでは、３番地用の制御ユニット６−３が、アドレス信号ＰＡＧＥ＜３＞＝“Ｈ”を出力する。
【００４４】
具体的に、ページプログラム時のアドレス制御回路６の動作を、タイミング図を用いて説明する。
図７は、ページ内のどのアドレスもベリファイをパスしていない状態、つまりＶＦＹＯＫ＜０：３＞がすべて“Ｌ”のときのタイミングチャートである。この場合は単純にページ内各アドレスを選択していく。始めにリセットパルスＲＳＴが“Ｈ”になると（時刻ｔ０）、全てのアドレス制御ユニット６−ｉでアドレスラッチ６１がリセットされ、アドレス信号ＰＡＧＥ＜０：３＞＝“Ｌ”の全非選択状態になる。
【００４５】
このとき同時に、全てのアドレス制御ユニット６−ｉでフリップフロップ６２がセットされ、制御信号ＰＲＧＤＩＳ＜０：３＞＝“Ｌ”になる。この信号は各アドレスにおいて書き込みあるいはベリファイを実行すべきかどうかを決定する活性化用信号であり、前述のように、当該アドレスより後のアドレス制御ユニットに入力される。
【００４６】
アドレスセット用のクロックＣＬＫは、図７のフローのアドレスセット時に発生されるパルスである。最初のクロックＣＬＫが“Ｈ”になると（時刻ｔ１）、０番地対応のアドレス制御ユニット６−０において、クロックイネーブル信号ＣＬＫＥＮ＜０＞が“Ｈ”となり、これを受けて、アドレスラッチ６１は、アドレス信号ＰＡＧＥ＜０＞＝“Ｈ”を出力する。即ち、アドレス０番地を選択する。そして、クロックＣＬＫが“Ｌ”になったときに、フリップフロップ６２がリセットされ、アドレス０番地は選択済みを示す制御信号ＰＲＧＤＩＳ＜０＞＝“Ｈ”を出力する。この間、１〜３番地のアドレス制御ユニット６−１〜６−３では、クロックイネーブル回路６３がＣＬＫＥＮ＜１＞〜＜３＞＝“Ｌ”を保持し、非選択状態である。
【００４７】
アドレス制御ユニット６−０が出力する制御信号ＰＲＧＤＩＳ＜０＞＝“Ｈ”は、アドレス制御ユニット６−１〜６−３の活性化端子に入っているから、これにより、１番地のアドレス制御ユニット６−１がクロックイネーブル状態になる。従って、次にクロックＣＬＫが“Ｈ”になると（時刻ｔ２）、１番地対応のアドレス制御ユニット６−１において、クロックイネーブル信号ＣＬＫＥＮ＜１＞が“Ｈ”となり、これを受けて、アドレスラッチ６１は、アドレス信号ＰＡＧＥ＜１＞＝“Ｈ”を出力する。即ち、アドレス１番地を選択する。そして、クロックＣＬＫが“Ｌ”になったときに、フリップフロップ６２がリセットされ、アドレス１番地は選択済みを示す制御信号ＰＲＧＤＩＳ＜１＞＝“Ｈ”を出力する。以下同様に、時刻ｔ３，ｔ４でクロックＣＬＫが“Ｈ”になり、２番地，３番地が順次選択される。
【００４８】
次に、図８は、２番地が既にベリファイ判定結果で“Ｐａｓｓ”となっている場合のタイミング図である。このとき、２番地対応のアドレス制御ユニット６−２では、ＶＦＹＯＫ＜２＞＝“Ｈ”によって、フリップフロップ６２がセットされており、クロックＣＬＫによらず、アドレス信号ＰＡＧＥ＜２＞＝“Ｌ”，制御信号ＰＲＧＤＩＳ＜２＞＝“Ｈ”を保持する。
【００４９】
リセットパルスＲＳＴが“Ｈ”になると（時刻ｔ０）、全てのアドレス制御ユニット６−ｉでアドレスラッチ６１がリセットされ、アドレス信号ＰＡＧＥ＜０：３＞＝“Ｌ”の全非選択状態になる。その後、クロックＣＬＫにより順次、アドレスＰＡＧＥ＜０＞，＜１＞が“Ｈ”になり、制御信号ＰＲＧＤＩＳ＜０＞，＜１＞が“Ｈ”になることは、図７と同様である。
【００５０】
時刻ｔ３でクロックＣＬＫが“Ｈ”になるときには、ＶＦＹＯＫ＜２＞＝“Ｈ”により既に制御信号ＰＲＧＤＩＳ＜２＞＝“Ｈ”となっているので、アドレス制御ユニット６−２のクロックイネーブルＣＬＫＥＮ＜２＞と同時に、アドレス制御ユニット６−３のクロックイネーブルＣＬＫＥＮ＜３＞も“Ｈ”になる。これにより、アドレス制御ユニット６−３が活性化され、ＰＡＧＥ＜３＞＝“Ｈ”が出力される。即ちアドレス２番地は、ＰＡＧＥ＜２＞＝“Ｌ”のままタイミング遅延が一切ないままにスキップされて、アドレス３番地が選択される。
以上のアドレス制御を書き込み、ベリファイそれぞれについて行うことにより、図７のページプログラムフローが実現できることになる。
【００５１】
図２のようなアレイ構成をとり、ページ内アドレス（カラムの下位アドレス）をカラムゲートツリーのひとつに割り当てておくと、図７のフローにしたがったページプログラムの場合、ワード線遷移のセットアップ時間をページ分でシェアできるため高速に書き込みを行うことができる。しかも、ある特定アドレスでベリファイ判定結果が何度も“Ｆａｉｌ”になったとしても、一度“Ｐａｓｓ”となったアドレスについては書き込み／ベリファイ読み出しは実行しないでスキップする。従って、特定アドレスで書き込みが遅い場合にも、全体の書き込み時間が延びることはなく、短時間でページプログラムを行うことが可能となる。
【００５２】
以上のようにこの実施の形態のページプログラムにおいては、既に書き込みベリファイ判定が“Ｐａｓｓ”となったアドレスをスキップした。一方、あるアドレスの書き込みデータビットがオール“１”の場合、即ち“０”書き込みビットがないアドレスについては、書き込み／ベリファイ動作が必要ではないから、この様なアドレスはスキップすることが、ページプログラムの高速化にとって好ましい。そのためには、アドレス制御回路６におけるベリファイ判定信号ＶＦＹＯＫ＜ｉ＞に代わって、書き込みデータビットのＡＮＤ出力を入力すればよい。
【００５３】
或いはまた、既に書き込みベリファイ判定が“Ｐａｓｓ”となったアドレスをスキップすると共に、“０”書き込みビットがないアドレスについてもスキップするようにすれば、より好ましい。その様なアドレス制御ユニット６−ｉの構成を、図５に対応させて図９に示す。図５と異なる点は、データビットがオール“１”であることを検出するＡＮＤゲートＧ２１を備え、その出力とベリファイ判定出力ＶＦＹＯＫ＜ｉ＞とをＯＲゲートＧ２２に入力し、その出力をフリップフロップ６２のＮＯＲゲートＧ６に入力していることである。これにより、より高速のページプログラムが可能になる。
【００５４】
次に、この実施の形態のＮＯＲ型フラッシュメモリでの消去シーケンスを説明する。データ消去は通常、消去ブロック単位で一括消去が行われるが、データ消去のシーケンス内には、消去動作に先立って、消去すべきブロック内のデータを予めオール“０”の状態に設定する“消去前書き込み”のサブシーケンスがあり、また消去後に、“０”データのしきい値分布幅を縮小するための“消去セルしきい値分布縮小”のサブシーケンスがある。これらのサブシーケンスにおいて、上述したページプログラム時と同様のアドレススキップを行うことが有効になる。
【００５５】
図１０は、消去シーケンスを示している。消去コマンドを受け付けて消去実行を確認した後（Ｓ２１）、まず”０”／”１”データが混在するブロック内のすべてのメモリセルを書き込み状態（”０”データ記憶状態）にする、いわゆる消去前書き込みのサブシーケンス（Ｓ２２）がある。ブロック内のデータをオール“０”とした後、ブロックの一括消去を行う（Ｓ２３）。そして更に、ブロック内の消去しきい値分布幅を縮小する弱書き込みのサブシーケンスを実行する（Ｓ２４）。複数ブロックの消去を行う場合には、最終ブロック確認（Ｓ２５）、ブロックアドレスの更新（Ｓ２６）を行って、以上のシーケンスを最終ブロックまで繰り返すことになる。
【００５６】
図１１は、図１０のフローにおける消去前書き込みサブシーケンスＳ２２と、消去セルしきい値分布縮小サブシーケンスＳ２４のフローを示し、図１２は、消去サブシーケンスＳ２３のフローを示している。以下、これらのサブシーケンスを具体的に説明する。
【００５７】
消去前書き込みサブシーケンスでは、図１１に示すように、先にベリファイ読み出しシーケンス２０１を実行し、その後全アドレスのベリファイ読み出し判定がパスでない場合に、“０”書き込みのシーケンス２０２を行う。即ち、ロウ／カラムアドレスの初期化、ベリファイラッチの初期化を経て、ブロック内最終アドレスを確認し（Ｓ１０１）、ベリファイセットアップとベリファイ判定が“Ｆａｉｌ”である最初のアドレス選択とを行って（Ｓ１０２）、ベリファイ読み出しを行う（Ｓ１０３）。このベリファイ読み出しの結果、“０”データが確認されたビットには“１”書き込みを行うべく、書き込みデータを決定する（Ｓ１０４）。そして、ページ内最終アドレスを確認し（Ｓ１０５）、最終アドレスでなければ、次のベリファイ“Ｆａｉｌ”のアドレスを選択して（Ｓ１０６）、同様のベリファイ読み出しを繰り返す。
【００５８】
最終アドレスを確認し（Ｓ１０５）、ページ内全アドレスが全て“０”であるか否かの判定を行い（Ｓ１０７）、“１”データがある場合に、消去前書き込みのシーケンス２０２に移る。即ち、書き込みセットアップを行い、ベリファイが“Ｆａｉｌ”である最初のアドレスを選択し（Ｓ１０９）、“０”書き込みを行う（Ｓ１１０）。そして、ページ内最終アドレスを確認し（Ｓ１１１）、次のＦａｉｌアドレスを選択して（Ｓ１１２）、以下最終アドレスになるまで、同様の書き込みを繰り返す。ページ内最終アドレスまで書き込みを行って（Ｓ１１１）、ベリファイ読み出しのシーケンス２０１に戻る。ブロック内の全アドレスがオール“０”状態になるまで、ページアドレスを更新して（Ｓ１０８）、同様の動作を繰り返す。
【００５９】
以上のように、消去前書き込みサブシーケンスにおいても、先のページプログラムにおけると同様に、既に“Ｐａｓｓ”しているアドレスをスキップすることによって、高速化が図られる。
【００６０】
ブロック消去は、ブロック内の全メモリセルに消去バイアスをかけて一括消去を行う。具体的にこのブロック消去のサブシーケンスＳ２３は、図１２に示すように、ロウ／カラムアドレスの初期化、ベリファイラッチの初期化を経て、ブロック内最終アドレスを確認し（Ｓ２０１）、アドレス毎に消去ベリファイ読み出しを行う（Ｓ２０３）。即ち、ページ内最終アドレスを確認し（Ｓ２０４）、ベリファイ結果が“Ｆａｉｌ”であるアドレスを選択して（Ｓ２０５）、消去ベリファイ読み出しを繰り返す。ページ内全アドレスのベリファイ読み出しを行ったことを確認して（Ｓ２０４）、ページ内全アドレスのベリファイ判定（Ｓ２０７）が“Ｐａｓｓ”でなければ、即ちオール“１”でなければ、消去セットアップ（Ｓ２０８）を行い、消去バイアスを与えて（Ｓ２０９）、ブロック消去を行う。この動作を、順次ページを選択して（Ｓ２０６）、ブロック内がオール“１”の消去状態が確認されるまで繰り返す。
【００６１】
次に、消去セルしきい値分布縮小サブシーケンスＳ２４を具体的に説明する。ＮＯＲ型フラッシュメモリの場合、過消去状態のメモリセルがあるとこのセルが非選択時にもセル電流を流してしまい、誤読み出しの原因となる。消去セルしきい値分布縮小サブシーケンスＳ２４は、しきい値が低くなりすぎた過消去のセルに対して弱い書き込みを行うものであり、そのフローは、消去前書き込みのフローと同じ、図１１となる。
【００６２】
図１３は、消去セルしきい値分布縮小サブシーケンス（弱書き込みサブシーケンス）を備えた消去シーケンスによるメモリセルのしきい値分布の遷移を示したものである。前述したように消去前書き込みサブシーケンスにより、“０”，“１”データが混在した初期状態から、ブロック内のすべてのメモリセルしきい値が書き込み状態（“０”データ状態）になる。Ｖｐｖは、書き込みベリファイ電圧を示している。そして消去サブシーケンスでブロック内のメモリセルを一括消去して、オール“１”状態にする。Ｖｅｖは、消去ベリファイ電圧である。最後に、過消去セルに対する書き込みサブシーケンスで過消去状態のメモリセルに対し弱い書き込みを行い、メモリセルしきい値の下限Ｖｏｅｖを保証する。
【００６３】
この様な過消去セル書き込みサブシーケンスについても、消去前書き込みと同じシーケンスを用いることができる。消去前書き込みサブシーケンス時よりも書き込み量を抑えるために、ワード線バイアスのみ通常の書き込み時より低く設定することが多い。例えば通常書き込み時のワード線バイアスが１０Ｖなら、過消去セル書き込み時は３〜５Ｖをワード線に印加するといった具合である。
【００６４】
過消去セル書き込みでは、書き込みすぎ（オーバープログラム）により消去ベリファイ電圧Ｖｅｖ以上にしきい値を変動させてはならない。そこで同じアドレスに何回か書き込み、書き込みを重ねる毎に書き込み時のワード線電圧をあげていくステップアップ書き込みを行うことがある。
【００６５】
図１４は、その様なステップアップ書き込みを行うワード線（ＷＬ）電圧源のレベル遷移を示した波形である。各アドレスでベリファイと書き込み（過消去セル書き込み）を繰り返している。最初のベリファイでＦａｉｌしたときは書き込み時のＷＬレベルを低く（例えば３Ｖ）設定し、同じアドレスでベリファイをＦａｉｌするたびにその次の書き込みでは印加するＷＬ電圧を、２回目は３．５Ｖ、３回目は４Ｖといったようにステップアップする。
このようにＷＬレベルを頻繁に遷移させるステップアップ書き込みでは、書き込み動作とベリファイ動作のそれぞれの中でアドレス更新を行うことによってＷＬセットアップ回数を減らすことのできるこの発明のページ書き込み方式は非常に有効である。
【００６６】
上述したステップアップ書き込みは、過消去セルに対する弱書き込みシーケンスのみならず、先に説明した通常の書き込みシーケンスや、消去前書き込みシーケンスにも同様に適用が可能である。またステップアップ書き込みは、ひとつのメモリセルに２ビット以上のデータを記憶させる多値記憶メモリの書き込みに適用しても有効である。ＮＯＲ型フラッシュメモリにおける多値メモリ書き込みは、図１５に示すように、しきい値の低いデータから順に書き込みをおこなう。しきい値とデータの対応はさまざまであるが、例えばしきい値の低いほうから”１１”，”０１”，”１０”，”００”という４値を割り当てたとする。
【００６７】
このとき、図１５に示すように、初期状態ではしきい値の低い消去状態（データ”１１”）であり、”０１”を書き込むサブシーケンスが書き込み１、次に”１０”を書き込むサブシーケンスが書き込み２、次に”００”を書き込むサブシーケンスを書き込み３となる。これらの書き込み１，２，３それぞれに、図６のページプログラムを使うと、書き込み用電源レベル遷移の回数をページ分シェアすることにより、書き込み時間の短縮を図ることができる。
【００６８】
多値情報をＩ／Ｏに割り付けるかアドレスに割り付けるか、”０１”書き込み時に”１０”、”００”も同時に”０１”レベルまで書き込むか、といった多値情報の記憶方法や書き込み方法にはさまざまなバリエーションがある。しかし、ワード線電圧が同じである書き込みは、カラムゲートを切り替えて複数アドレス分まとめて書き込み、ベリファイを行うというページプログラムは、どのような場合にも適用することが可能である。
【００６９】
【発明の効果】
以上述べたようにこの発明によれば、１ページ分の複数アドレスのデータ書き込みを、高速に行うことができる不揮発性半導体メモリが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのセルアレイ及びカラムゲート部の構成を示す図である。
【図３】同フラッシュメモリのデータ制御回路の構成を示す図である。
【図４】同フラッシュメモリのアドレス制御回路の構成を示す図である。
【図５】同アドレス制御回路の一つのアドレス制御ユニットの構成を示す図である。
【図６】同実施の形態のページプログラムのフローを示す図である。
【図７】同ページプログラムのアドレス選択の基本動作タイミングを示す図である。
【図８】同ページプログラムのアドレススキップがある場合の動作タイミングを示す図である。
【図９】アドレス制御ユニットの他の構成を示す図である。
【図１０】同実施の形態のブロック消去のフローを示す図である。
【図１１】同ブロック消去の消去前書き込み及び消去セルしきい値分布縮小書き込みのサブシーケンスを示す図である。
【図１２】同ブロック消去の消去シーケンスを示す図である。
【図１３】消去前書き込み及び消去セルしきい値分布縮小書き込みによるしきい値変化を示す図である。
【図１４】ステップアップ書き込み方式を説明するための図である。
【図１５】４値記憶の場合の書き込み方式を説明するための図である。
【図１６】ＮＯＲ型フラッシュメモリの書き込み時のセルのバイアス状態を示す図である。
【図１７】従来の書き込みの基本シーケンスを示す図である。
【図１８】書き込み及びベリファイの読み出しのワード線及びビット線電位変化を示す図である。
【図１９】従来のページ書き込みのシーケンスを示す図である。
【符号の説明】
１…セルアレイ、２…ロウデコーダ、３…カラムゲート、４…センスアンプ、５…データ制御回路、６…アドレス制御回路、７…コマンドインターフェース、８…ステートマシーン、９…タイマ、１０…プロテクトレジスタ、１１…内部電圧制御回路、５１…データラッチ、５２…ベリファイ判定用ゲート、５３…転送用ゲート、６−ｉ…アドレス制御ユニット、６１…アドレスラッチ、６２…フリップフロップ、６３…クロックイネーブル回路。
【発明の属する技術分野】
この発明は、電気的に書き込み及び消去が可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）に係り、特にホットエレクトロン注入による書き込みを利用する不揮発性半導体メモリ装置の書き込み方式に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭフラッシュメモリのうち、ＮＯＲ型フラッシュメモリでは、ホットエレクトロン注入による書き込みが用いられる。図１６は、この様なフラッシュメモリでのメモリセルＭＣの書き込み時のバイアス条件を示している。メモリセルＭＣは、シリコン基板１００のｐ型ウェル１０１に、トンネル絶縁膜１０２を介して浮遊ゲート１０３が形成され、この上にゲート間絶縁膜１０４を介して制御ゲート１０５が形成された積層ゲート構造を有する。制御ゲート１０５に自己整合されてソース，ドレイン１０６，１０７が形成されている。制御ゲート１０５はワード線に接続され、ドレイン１０７はカラムゲートを介してビット線に接続される。ソース１０６は共通ソース線に接続される。
【０００３】
データ書き込み時は、図１６に示すように、ｐ型ウェル１０１及びソース１０６を０Ｖとし、制御ゲート１０５に書き込み用電圧１０Ｖを与え、ドレイン１０７に５Ｖ（“０”データの場合）、又はＶｓｓ（“１”データの場合）を与える。これにより、メモリセルＭＣはオンして、“０”書き込みの時には大きなドレイン電流（書き込み電流）Ｉｐｒｇが流れ、この電流によって発生したホットエレクトロンが、制御ゲート−チャネル間の高電界によって浮遊ゲート１０３に注入トラップされる。
【０００４】
浮遊ゲートに電子がトラップされたしきい値電圧の高い状態が例えば、データ“０”（書き込み状態）である。データ消去は、制御ゲート１０５とｐ型ウェル１０１の間に、ｐ型ウェル１０１が正となる極性の消去電圧を印加して、浮遊ゲート１０３の電子をＦＮトンネル電流によりチャネル側に放出させることにより行われる。即ち、浮遊ゲートの電子が放出されたしきい値電圧の低い状態が、データ“１”（消去状態）となる。
【０００５】
データ書き込み及び消去に用いられる高電圧は、チャージポンプを用いた昇圧回路により発生される。昇圧回路のうち、書き込み時にドレイン電圧を与える部分は、上述のようにホットエレクトロン生成のために大きな電流を供給する必要がある。しかし一般に、チャージポンプ回路は、電流供給能力が小さい。従って、ホットエレクトロン注入を利用する書き込み方式では、ドレイン電圧を与える昇圧回路部の電流供給能力によって、同時に書き込みを行うことの出来るビット数（セル数）が決まり、通常４〜１６ビットに制限される。
【０００６】
従って、１ページ分（例えば、６４ビット）のデータ書き込みを自動的に行うページプログラム機能を実現する場合にも、チップ外部からは１ページ分の書き込みデータをロードするが、チップ内部ではページ内アクセスを行って、１カラムアドレス（例えば８ビット）ずつの書き込みが実行されるようにする。その事情を具体的に説明する。
【０００７】
図１７は、フラッシュメモリでよく用いられる自動書き込み機能の基本的なフローチャートである。自動書き込みとは、書き込みコマンドと書き込みアドレス／データを受けつけた後、内部電位やセンスアンプをチップが自動制御して書き込みおよびベリファイをおこなう機能である。書き込みコマンドと書き込みアドレス／データを受けつけた後、チップが書き込み禁止（プロテクト）状態にあるか否かを判定し（Ｓ１）、禁止状態でない場合に書き込みセットアップ（Ｓ２）を経て、書き込み（Ｓ３）が実行される。書き込み後、ベリファイセットアップ（Ｓ４）を経て、所望のデータが書かれたかどうかをベリファイ読み出しにより判定する（Ｓ５）。
【０００８】
ベリファイ判定での書き込まれるべきデータと書き込みデータの一致検出はビット毎に行われ、全ビットがパスでなければ、次の書き込みデータを決定して（Ｓ６）、書き込みとベリファイ動作を繰り返す。ここで、書き込みデータの決定とは、“０”書き込みが完了したビットについては、次のサイクルではメモリセルのドレインに書き込み用電圧がかからないように、書き込みデータ転送の制御を行うことを言う。
【０００９】
図１８は、この様な自動書き込みフローにおけるワード線ＷＬ及びビット線ＢＬの電位変化を示している。書き込みやベリファイ読み出しのセットアップ（Ｓ２，Ｓ４）は主に、ワード線ＷＬに印加する書き込み用電圧が安定化するまでの待ち時間であり、電源制御回路性能にもよるが、書き込み時間とほぼ同じ程度の時間を要することが多い。
【００１０】
図１７のフローでは、任意の１アドレスに対する書き込みのみ示している。書き込みコマンド入力時に連続する複数アドレス分のデータを入力、ラッチし、それらすべてについて同様に自動書き込みを行うページプログラムの場合には、書き込みのフローは図１９のようになる。これは、書き込み／ベリファイのループをアドレス毎に行う方式である。
【００１１】
最初のアドレスに対して、図１７のフローと同様に書き込み／ベリファイを行い、ベリファイをパスするまで書き込みを繰り返す。ステップＳ５でパスすると、最終アドレスか否かを判定し（Ｓ７）、最終アドレスでなければアドレスをひとつカウントアップし（Ｓ８）、同様に書き込み／ベリファイを行う。この繰り返しを、ページ内のすべてのアドレスについて、書き込みがパスするまで行う。
【００１２】
【発明が解決しようとする課題】
図１９に示す従来のページプログラムのシーケンスでは、アドレス毎に書き込みセットアップが必要になり、ページプログラムに時間がかかる。
この発明は、上記事情を考慮してなされたもので、高速のページプログラムを可能とした不揮発性半導体メモリ装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る不揮発性半導体メモリ装置は、電気的書き込み及び消去が可能な不揮発性メモリセルを配列したセルアレイと、前記セルアレイに、１ページのデータをページ内の複数のアドレス毎に書き込みを行う書き込み制御回路とを備え、前記書き込み制御回路は、１ページ分の複数のアドレス分の書き込み動作の繰り返しと、書き込み後の前記複数のアドレス分のベリファイ読み出し動作の繰り返しとを、全アドレスについてベリファイ読み出しの判定がパスするまで繰り返し、且つ書き込むべきセルがないアドレスについては前記書き込み動作及び書き込み後の前記ベリファイ読み出し動作をスキップするようにしたことを特徴とする。
【００１４】
この発明によると、書き込みシーケンスとベリファイ読み出しシーケンスをそれぞれの中でアドレス更新するように別々に設けて、既にベリファイ読み出し動作で判定をパスしたアドレスをスキップすることによって、高速のページプログラムが可能になる。
【００１５】
この発明に係る不揮発性半導体メモリ装置は、より具体的には、電気的書き込み及び消去が可能な不揮発性メモリセルを配列したセルアレイと、前記セルアレイのワード線を選択するロウデコーダと、前記セルアレイのビット線を選択するカラムゲートと、前記カラムゲートにより選択されるビット線に接続されてデータを検知するセンスアンプと、書き込み時及び書き込み後のベリファイ読み出し時に前記ロウデコーダを介して選択されたワード線に駆動電圧を印加した状態で、前記カラムゲートをオンして選択されたビット線にデータ電圧の供給による書き込み及びビット線データの前記センスアンプへの転送によるベリファイ読み出しを行う書き込み制御回路とを備え、前記書き込み制御回路は、１ページ分の書き込みデータを保持して前記カラムゲートにより選択されるビット線にデータ電圧を供給すると共に、ベリファイ読み出し時の前記センスアンプの出力によりデータ電圧の前記ビット線への転送を制御する転送ゲートを有するデータ制御回路と、前記カラムゲートを順次オン駆動するための１ページ内のアドレス信号を順次発生する機能を有し且つ、ベリファイ読み出しの判定出力により制御されて書き込みの必要のないアドレスをスキップして１ページ内のアドレス信号を順次出力するように構成されたアドレス制御回路とを有することを特徴とする。
【００１６】
この発明において好ましくは、書き込み制御回路は、セルアレイのブロック単位で消去を行う消去シーケンスにおいて消去対象ブロックのメモリセルを全て書き込み状態に設定する消去前書き込み動作においても機能するようにする。或いはまた、書き込み制御回路は、セルアレイのブロック単位で消去を行う消去シーケンスにおいて消去後の過消去状態のメモリセルに弱い書き込みを行って消去しきい値分布を狭くするための消去しきい値分布縮小動作においても機能するようにする。
【００１７】
この発明において好ましくは、書き込み制御回路は、１ページ内の同一アドレスについての複数回の書き込み動作について、選択されたワード線に与える書き込み電圧パルスを順次ステップアップして行う。
【００１８】
書き込み制御回路を構成するデータ制御回路は、例えば、１ページ分のデータラッチと、各データラッチの保持データとベリファイ読み出しデータとの比較により判定出力を出すベリファイ判定用ゲートと、このベリファイ判定用ゲートの出力により活性、非活性が制御されて前記データラッチの保持データの転送を制御する転送用ゲートとを備えて構成される。
【００１９】
また書き込み制御回路を構成するアドレス制御回路は、例えば、順次アドレス信号を出力するための、１ページ内の複数アドレスに対応する数のアドレス制御ユニットにより構成され、各アドレス制御ユニットは、クロックにより制御されてアドレス信号を出力するためのアドレスラッチと、クロック及びベリファイ読み出しの判定出力により制御されて、アドレスが選択されたことを示す制御信号を出力するためのフリップフロップと、それぞれ前段ユニットの前記制御信号が入力されて前記アドレスラッチ及びフリップフロップへのクロック入力を制御して、ベリファイ読み出しの判定出力がパスであるときにアドレス信号出力をスキップさせるためのクロックイネーブル回路とを備えて構成される。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図６は、この発明の実施の形態によるＮＯＲ型フラッシュメモリのページプログラムのシーケンスを示している。この実施の形態では基本的に、アドレスを更新して書き込みのみを繰り返す書き込みシーケンス１７１と、アドレスを更新してベリファイ読み出しのみを繰り返すベリファイシーケンス１７２とが設けられる。但し、各シーケンス１７１，１７２のアドレス更新は、単純なインクリメントではなく、アドレス毎のベリファイ読み出し判定結果のパス（Ｐａｓｓ），フェイル（Ｆａｉｌ）に基づき、”Ｐａｓｓ”となったアドレスをスキップするようにしている。
【００２１】
即ち書き込みシーケンス１７１では、書き込みセットアップと、ベリファイ判定の結果が”Ｆａｉｌ”であるアドレス選択とを行って（Ｓ１１）、書き込みが行われる（Ｓ１２）。最終アドレスか否かの判定を行って（Ｓ１３）、最終アドレスでなければ、ベリファイ読み出し判定をパスしていない次のアドレスを選択し（Ｓ１４）、そのアドレスの書き込みを行う（Ｓ１２）。これにより、ページ内の全アドレスの書き込みが終了すると、次にベリファイシーケンス１７２に移行する。
【００２２】
ベリファイシーケンス１７２では、ベリファイセットアップと、ベリファイ判定結果がＦａｉｌであるアドレス選択とを行い（Ｓ２１）、ベリファイ読み出しが行われる（Ｓ２２）。そのベリファイ読み出しの結果に応じて、次の書き込みデータを決定する（Ｓ２３）。そして最終アドレスになったか否かを判定し（Ｓ２４）、最終アドレスでなければ、次のＦａｉｌのアドレスを選択して（Ｓ２５）、そのアドレスについて同様にベリファイ読み出しを行う（Ｓ２２）。この動作を最終アドレスまで繰り返した後、全アドレスのベリファイ結果がＰａｓｓかＦａｉｌかを判定し（Ｓ２６）、１アドレスでもＦａｉｌであれば、再度書き込みシーケンス１７１に戻り、全アドレスがパスになるまで同様の書き込み／ベリファイを繰り返す。
【００２３】
この様なシーケンスのページプログラムを行うと、従来の図１７のシーケンスに比べて、書き込み／ベリファイのセットアップ回数を減らすことができる。図１７のシーケンスでは、アドレスを更新する毎に、書き込みとベリファイ読み出しにセットアップが必要であるが、図６の場合には、書き込みを全アドレスについて連続的に実行し、同様にベリファイ読み出しを全アドレスについて連続的に実行するため、アドレス更新毎のセットアップが必要ないからである。従ってセットアップ時間が長いときは、このシーケンスが有利になる。
【００２４】
更に、図６のシーケンスでは、書き込み／ベリファイそれぞれのシーケンスでページ内の全てのアドレスを選択実行することなく、ベリファイ判定が“Ｐａｓｓ”となったアドレスをスキップして、“Ｆａｉｌ”のアドレスについてのみ、書き込み／ベリファイを行う。即ち書き込みシーケンス１７１では、ステップＳ１１では、ベリファイ判定結果が“Ｆｉａｌ”である最初のアドレスを選択し、ステップＳ１４では単純なアドレス更新ではなく、ベリファイ判定結果が“Ｐａｓｓ”であるアドレスをスキップして、次の“Ｆａｉｌ”のアドレスを選択する。ベリファイシーケンス１７２でも同様に、ステップＳ２１ではベリファイ判定結果が“Ｆｉａｌ”である最初のアドレスを選択し、ステップＳ２５では、ベリファイ判定結果が“Ｐａｓｓ”であるアドレスをスキップして、次の“Ｆａｉｌ”のアドレスを選択する。
【００２５】
もし、図６の各シーケンス１７１，１７２で書き込み／ベリファイを全アドレスについて実行するようにすると、例えば１ページ内のあるアドレスだけ書き込みが遅く、書き込み／ベリファイ読み出しを何度も繰り返さなければならないときに、必要のないアドレスも書き込み／ベリファイ読み出しを実行することになり、所要時間が延びてしまう。この実施の形態では、既にＰａｓｓになったアドレスをスキップすることによって、無駄な書き込み／ベリファイ時間がなくなり、高速のページプログラムが可能になる。
【００２６】
図１は、上述したページ書き込みフローを実現するページプログラム制御機能を備えたフラッシュメモリのブロックダイアグラムである。コマンドインターフェース７は、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ等の制御信号の他、データ端子Ｉ／Ｏやアドレス端子から、データ／アドレスと共に供給されるコマンドを受け付ける。このコマンドをデコードして、インターフェース７は、シーケンスを開始するトリガ信号をステートマシン８に送る。
【００２７】
ステートマシン８は、入力されたアドレスがプロテクト状態にあるかどうかのチェックをプロテクトレジスタ１０の値と比較して、実行可能であれば、アドレス制御回路６やデータ制御回路５、内部電源制御回路１１の出力制御信号を変化させて自動書き込み、あるいは消去動作のシーケンス制御を行う。
【００２８】
メモリセルアレイ１は、消去バイアスが同時にかかる単位（通常、ｐ型ウェルを共有するメモリセル範囲）を消去ブロックとして、複数ブロックにより構成される。メモリセルアレイ１のワード線を選択するためにロウデコーダ２が設けられ、ビット線を選択するためにカラムゲート３が設けられている。セルデータは、センスアンプ５に送られて出力される。書き込みや消去、ベリファイなどのためのバイアス印加時間は各々のシーケンス毎にタイマ９を動作させて制御する。
【００２９】
図２は、メモリセルアレイ１とカラムゲート３の部分を詳しく示している。メモリセルアレイ１は、ビット線ＢＬとワード線ＷＬが交差して配設され、この各交差部に図１６に示したメモリセルＭＣが配置される。この例では、ビット線ＢＬは、奇数番ビット線ＢＬｏと偶数番ビット線ＢＬｅにより構成されている。カラムゲート３は、奇数番のビット線ＢＬｏと偶数番のビット線ＢＬｅとを選択するカラムゲート部３１と、更にその中から１本のビット線を選択するカラムゲート部３２との２段ツリー構成となっている。
【００３０】
カラムゲートドライバ３３は、カラムアドレスの下位２ビットをデコードした信号ＰＡＧＥ＜０：３＞を受けて、カラムゲート部３２を制御するカラム選択信号ＣＧ１＜０：３＞を出力し、カラムゲートドライバ３４は、上位１ビットをデコードした信号ＡＤＤ＜２＞を受けて、カラムゲート部３１を制御するカラム選択信号ＣＧ０＜０：１＞を出力する。
【００３１】
ページプログラムのページ長を４アドレス分として、カラム選択信号ＣＧ１＜０：３＞は、１ページ内の４アドレスで順次活性化されるものである。即ち、ワード線を選択するロウアドレスを固定し、ビット線の奇遇を選択するカラム選択信号ＣＧ０を固定した状態で、カラム選択信号ＣＧ１を順次活性にするように、アドレス制御をすれば、ページプログラムが実現できることになる。なお図２では、ページ内の４アドレスに対応する４つのカラム選択信号ＣＧ１でそれぞれ選択される１ビットのビット線範囲のみ示しているが、実際には、１アドレスで複数ビット（例えば、８ビット）が同時に選択されるように構成される。
【００３２】
書き込み時には、データ制御回路５から出力される書き込みデータＰＲＧＢｉが、“０”書き込みの時にＨとなる。書き込みデータＰＲＧＢｉ＝ＨによりオンとなるトランジスタＱ０により、内部電源制御回路１１から出力される昇圧電圧Ｖｐｐが、カラムゲート３で選択されたビット線に供給される。これが、図１６に示したようにメモリセルＭＣのドレインへのデータ電圧になる。“１”書き込みの場合、書き込みデータＰＲＧＢｉ＝Ｌとなる。またベリファイ読み出しや通常の読み出し動作時は、書き込みデータＰＲＧＢｉはすべてＬとなり、選択されたビット線はセンスアンプ４に接続されてデータセンスが行われる。
【００３３】
データ制御回路５は、ページプログラム時は、１ページ分のデータがロードされ、これを書き込みが終了するまで保持する。そして、データ制御回路５では、ベリファイ読み出しの結果、書き込むべきデータ“０”に対してベリファイ読み出しデータが“０”となった場合には、“Ｐａｓｓ”のベリファイ判定フラグを出力すると同時に、以後、保持データが“０”であつても、書き込みデータＰＲＧｉ＝Ｌ（即ち、ドレインに書き込み電圧を与えない）を出力するように、データ転送が制御されることになる。
【００３４】
図３は、その様なデータ制御回路５の１ビットデータ部分の構成を示している。データラッチ５１が、Ｉ／Ｏ端子から供給された書き込みデータを保持する。ＮＯＲゲート５３は、データラッチ５１の保持データの転送制御用ゲートであり、これが活性の時、書き込みデータが”０”（ラッチデータが“Ｌ”）であれば、ＰＲＧＢｉ＝Ｈが、書き込みデータが“１”（ラッチデータが“Ｈ”）であれば、ＰＲＧＢｉ＝Ｌが出力される。これにより図２に示したトランジスタＱ０のオンオフが制御され、“０”書き込みセルのドレインにはＶｐｐ＝５Ｖが、“１”書き込みセルのドレインには、Ｖｐｐが供給されず、Ｖｓｓが与えられる。
【００３５】
ＥＸ・ＮＯＲゲート５２は、センスアンプ出力ＳＡＯＵＴ＜ｉ＞とデータラッチ５１の保持データの比較を行うベリファイ判定用ゲートである。ベリファイ読み出しの結果、書き込みデータとセンスアンプ出力とが一致していれば、そのビットについては“Ｐａｓｓ”であり、ＥＸ・ＮＯＲゲート５２は、ベリファイ判定出力ＶＦＹＯＫ＜ｉ＞＝Ｈを出力する。ＶＦＹＯＫ＜ｉ＞は、ＮＯＲゲート５３の活性化信号でもある。即ちＶＦＹＯＫ＜ｉ＞＝Ｈになると、ＮＯＲゲート５３が非活性になり、その後ラッチ５１の保持データに拘わらず、書き込みデータＰＲＧＢｉ＝Ｌとなる。すべてのビットについて、ＶＦＹＯＫ＜ｉ＞＝Ｈになれば、そのアドレスについては書き込みが完了したことになる。
【００３６】
図４は、アドレス制御回路６の構成例である。アドレス制御回路６は、ページプログラム時に、１ページ内の４アドレス（０番地〜３番地）をアクセスするアドレス信号ＰＡＧＥ＜０＞〜＜３＞をクロックＣＬＫに従って順次出力するための、４つのアドレス制御ユニット６−０〜６−３により構成されている。但しこの実施の形態で特徴的なことは、各アドレス制御ユニット６−０〜６−３がデータ制御回路５から出力されるベリファイ判定出力ＶＦＹＯＫにより制御されて、既にベリファイをパスしたアドレスをスキップするように構成されていることである。
【００３７】
図５は、その様なアドレススキップを可能とするように構成されたアドレス制御ユニット６−ｉの具体構成を示している。アドレス制御ユニット６−ｉは、リセット信号ＲＳＴによりアドレス信号ＰＡＧＥ＜ｉ＞を非選択状態（＝Ｌ）に設定し、クロックＣＬＫによりアドレス信号ＰＡＧＥ＜ｉ＞を順次選択状態（＝Ｈ）に設定するためのアドレスラッチ６１を有する。アドレスラッチ６１は、ＮＯＲゲートＧ１０と、クロックトインバータＧ１１により構成されている。
【００３８】
アドレス制御ユニット６−ｉはまた、アドレス信号ＰＡＧＥ＜ｉ＞に同期して、順次次のアドレスのアドレス制御ユニットを活性化するための制御信号ＰＲＧＤＩＳ＜ｉ＞を出力する、ＮＯＲ型フリップフロップ６２を有する。即ち、アドレス制御ユニット６−ｉは、図４に示すように、０番地用のアドレス制御ユニット６−０が出力する制御信号ＰＲＧＤＩＳ＜０＞は、１〜３番地用のアドレス制御ユニット６−１〜６−３の活性化用端子ＤＩＳ＜０＞に入り、１番地用のアドレス制御ユニット６−１が出力する制御信号ＰＲＧＤＩＳ＜１＞は、２，３番地用のアドレス制御ユニット６−２，６−３の活性化用端子ＤＩＳ＜１＞に入り、２番地用のアドレス制御ユニット６−２が出力する制御信号ＰＲＧＤＩＳ＜２＞は、３番地用のアドレス制御ユニット６−３の活性化用端子ＤＩＳ＜２＞に入る、というように順次リンクされている。
【００３９】
全てのアドレス制御ユニット６−ｉに３つずつの活性化用端子ＤＩＳ＜０＞−＜２＞を設けているのは、製造上これらの回路を同じにすることが有利だからである。そして、０番地用のアドレス制御ユニット６−０の活性化用端子ＤＩＳ＜０＞−＜２＞にはＶＤＤを入力して常にクロックイネーブル状態とする。１番地用，２番地用のアドレス制御ユニット６−１，６−２においても、それぞれ１つ、２つの活性化用端子には、ＶＤＤを入力している。
【００４０】
上述した活性化用端子ＤＩＳ＜０＞−＜２＞は、ＡＮＤゲートＧ１の入力端子に接続されており、これらがオール“Ｈ”のときに、クロックＣＬＫは、クロックトインバータＧ２を介してクロックイネーブル回路６３を活性化するようになっている。クロックイネーブル回路６３は、リセット信号ＲＳＴとＡＮＤゲートＧ１の出力の反転信号が入るＮＯＲゲートＧ３と、クロックトインバータＧ４により構成されている。
【００４１】
即ち、クロックイネーブル回路６３は、リセット信号ＲＳＴによりリセットされ、活性化端子ＤＩＳ＜０＞−＜２＞がオール“Ｈ”であり且つ、クロックＣＬＫが“Ｈ”になったときに、イネーブル信号ＣＬＫＥＮ＜ｉ＞＝“Ｈ”を出力する。そして、このクロックイネーブル信号ＣＬＫＥＮ＜ｉ＞により、ＡＮＤゲートＧ７，Ｇ８が活性になると、クロックＣＬＫがフリップフロップ６２及びアドレスラッチ６１に転送されるようになっている。
【００４２】
更に、１ページ内で書き込みベリファイがパスになっているアドレスをスキップするために重要な要素として、フリップフロップ６２のＮＯＲゲートＧ６には、クロックＣＬＫと共に、データ制御回路５から出力されるベリファイ判定信号ＶＦＹＯＫ＜ｉ＞を入力する端子が設けられている。これにより、ベリファイ判定信号ＶＦＹＯＫ＜ｉ＞＝“Ｈ”であるアドレスについては、クロックＣＬＫの入力に拘わらず、フリップフロップ６２の出力が“Ｌ”に固定され、制御信号ＰＲＧＤＩＳ＜ｉ＞＝“Ｈ”を出力する。またアドレスラッチ６１も、クロックＣＬＫの入力に拘わらず、非選択状態即ちＰＡＧＥ＜ｉ＞＝“Ｌ”を出力するようになっている。
【００４３】
これにより、次のようなアドレススキップが行われる。例えば２番地がベリファイ“Ｐａｓｓ”であった場合には、制御ユニット６−２は、ＰＡＧＥ＜２＞＝“Ｌ”，ＰＲＧＤＩＳ＜２＞＝“Ｈ”の状態を保持し、１番地用の制御ユニット６−１がＰＡＧＥ＜１＞＝“Ｈ”を出力した後、次のクロックでは、３番地用の制御ユニット６−３が、アドレス信号ＰＡＧＥ＜３＞＝“Ｈ”を出力する。
【００４４】
具体的に、ページプログラム時のアドレス制御回路６の動作を、タイミング図を用いて説明する。
図７は、ページ内のどのアドレスもベリファイをパスしていない状態、つまりＶＦＹＯＫ＜０：３＞がすべて“Ｌ”のときのタイミングチャートである。この場合は単純にページ内各アドレスを選択していく。始めにリセットパルスＲＳＴが“Ｈ”になると（時刻ｔ０）、全てのアドレス制御ユニット６−ｉでアドレスラッチ６１がリセットされ、アドレス信号ＰＡＧＥ＜０：３＞＝“Ｌ”の全非選択状態になる。
【００４５】
このとき同時に、全てのアドレス制御ユニット６−ｉでフリップフロップ６２がセットされ、制御信号ＰＲＧＤＩＳ＜０：３＞＝“Ｌ”になる。この信号は各アドレスにおいて書き込みあるいはベリファイを実行すべきかどうかを決定する活性化用信号であり、前述のように、当該アドレスより後のアドレス制御ユニットに入力される。
【００４６】
アドレスセット用のクロックＣＬＫは、図７のフローのアドレスセット時に発生されるパルスである。最初のクロックＣＬＫが“Ｈ”になると（時刻ｔ１）、０番地対応のアドレス制御ユニット６−０において、クロックイネーブル信号ＣＬＫＥＮ＜０＞が“Ｈ”となり、これを受けて、アドレスラッチ６１は、アドレス信号ＰＡＧＥ＜０＞＝“Ｈ”を出力する。即ち、アドレス０番地を選択する。そして、クロックＣＬＫが“Ｌ”になったときに、フリップフロップ６２がリセットされ、アドレス０番地は選択済みを示す制御信号ＰＲＧＤＩＳ＜０＞＝“Ｈ”を出力する。この間、１〜３番地のアドレス制御ユニット６−１〜６−３では、クロックイネーブル回路６３がＣＬＫＥＮ＜１＞〜＜３＞＝“Ｌ”を保持し、非選択状態である。
【００４７】
アドレス制御ユニット６−０が出力する制御信号ＰＲＧＤＩＳ＜０＞＝“Ｈ”は、アドレス制御ユニット６−１〜６−３の活性化端子に入っているから、これにより、１番地のアドレス制御ユニット６−１がクロックイネーブル状態になる。従って、次にクロックＣＬＫが“Ｈ”になると（時刻ｔ２）、１番地対応のアドレス制御ユニット６−１において、クロックイネーブル信号ＣＬＫＥＮ＜１＞が“Ｈ”となり、これを受けて、アドレスラッチ６１は、アドレス信号ＰＡＧＥ＜１＞＝“Ｈ”を出力する。即ち、アドレス１番地を選択する。そして、クロックＣＬＫが“Ｌ”になったときに、フリップフロップ６２がリセットされ、アドレス１番地は選択済みを示す制御信号ＰＲＧＤＩＳ＜１＞＝“Ｈ”を出力する。以下同様に、時刻ｔ３，ｔ４でクロックＣＬＫが“Ｈ”になり、２番地，３番地が順次選択される。
【００４８】
次に、図８は、２番地が既にベリファイ判定結果で“Ｐａｓｓ”となっている場合のタイミング図である。このとき、２番地対応のアドレス制御ユニット６−２では、ＶＦＹＯＫ＜２＞＝“Ｈ”によって、フリップフロップ６２がセットされており、クロックＣＬＫによらず、アドレス信号ＰＡＧＥ＜２＞＝“Ｌ”，制御信号ＰＲＧＤＩＳ＜２＞＝“Ｈ”を保持する。
【００４９】
リセットパルスＲＳＴが“Ｈ”になると（時刻ｔ０）、全てのアドレス制御ユニット６−ｉでアドレスラッチ６１がリセットされ、アドレス信号ＰＡＧＥ＜０：３＞＝“Ｌ”の全非選択状態になる。その後、クロックＣＬＫにより順次、アドレスＰＡＧＥ＜０＞，＜１＞が“Ｈ”になり、制御信号ＰＲＧＤＩＳ＜０＞，＜１＞が“Ｈ”になることは、図７と同様である。
【００５０】
時刻ｔ３でクロックＣＬＫが“Ｈ”になるときには、ＶＦＹＯＫ＜２＞＝“Ｈ”により既に制御信号ＰＲＧＤＩＳ＜２＞＝“Ｈ”となっているので、アドレス制御ユニット６−２のクロックイネーブルＣＬＫＥＮ＜２＞と同時に、アドレス制御ユニット６−３のクロックイネーブルＣＬＫＥＮ＜３＞も“Ｈ”になる。これにより、アドレス制御ユニット６−３が活性化され、ＰＡＧＥ＜３＞＝“Ｈ”が出力される。即ちアドレス２番地は、ＰＡＧＥ＜２＞＝“Ｌ”のままタイミング遅延が一切ないままにスキップされて、アドレス３番地が選択される。
以上のアドレス制御を書き込み、ベリファイそれぞれについて行うことにより、図７のページプログラムフローが実現できることになる。
【００５１】
図２のようなアレイ構成をとり、ページ内アドレス（カラムの下位アドレス）をカラムゲートツリーのひとつに割り当てておくと、図７のフローにしたがったページプログラムの場合、ワード線遷移のセットアップ時間をページ分でシェアできるため高速に書き込みを行うことができる。しかも、ある特定アドレスでベリファイ判定結果が何度も“Ｆａｉｌ”になったとしても、一度“Ｐａｓｓ”となったアドレスについては書き込み／ベリファイ読み出しは実行しないでスキップする。従って、特定アドレスで書き込みが遅い場合にも、全体の書き込み時間が延びることはなく、短時間でページプログラムを行うことが可能となる。
【００５２】
以上のようにこの実施の形態のページプログラムにおいては、既に書き込みベリファイ判定が“Ｐａｓｓ”となったアドレスをスキップした。一方、あるアドレスの書き込みデータビットがオール“１”の場合、即ち“０”書き込みビットがないアドレスについては、書き込み／ベリファイ動作が必要ではないから、この様なアドレスはスキップすることが、ページプログラムの高速化にとって好ましい。そのためには、アドレス制御回路６におけるベリファイ判定信号ＶＦＹＯＫ＜ｉ＞に代わって、書き込みデータビットのＡＮＤ出力を入力すればよい。
【００５３】
或いはまた、既に書き込みベリファイ判定が“Ｐａｓｓ”となったアドレスをスキップすると共に、“０”書き込みビットがないアドレスについてもスキップするようにすれば、より好ましい。その様なアドレス制御ユニット６−ｉの構成を、図５に対応させて図９に示す。図５と異なる点は、データビットがオール“１”であることを検出するＡＮＤゲートＧ２１を備え、その出力とベリファイ判定出力ＶＦＹＯＫ＜ｉ＞とをＯＲゲートＧ２２に入力し、その出力をフリップフロップ６２のＮＯＲゲートＧ６に入力していることである。これにより、より高速のページプログラムが可能になる。
【００５４】
次に、この実施の形態のＮＯＲ型フラッシュメモリでの消去シーケンスを説明する。データ消去は通常、消去ブロック単位で一括消去が行われるが、データ消去のシーケンス内には、消去動作に先立って、消去すべきブロック内のデータを予めオール“０”の状態に設定する“消去前書き込み”のサブシーケンスがあり、また消去後に、“０”データのしきい値分布幅を縮小するための“消去セルしきい値分布縮小”のサブシーケンスがある。これらのサブシーケンスにおいて、上述したページプログラム時と同様のアドレススキップを行うことが有効になる。
【００５５】
図１０は、消去シーケンスを示している。消去コマンドを受け付けて消去実行を確認した後（Ｓ２１）、まず”０”／”１”データが混在するブロック内のすべてのメモリセルを書き込み状態（”０”データ記憶状態）にする、いわゆる消去前書き込みのサブシーケンス（Ｓ２２）がある。ブロック内のデータをオール“０”とした後、ブロックの一括消去を行う（Ｓ２３）。そして更に、ブロック内の消去しきい値分布幅を縮小する弱書き込みのサブシーケンスを実行する（Ｓ２４）。複数ブロックの消去を行う場合には、最終ブロック確認（Ｓ２５）、ブロックアドレスの更新（Ｓ２６）を行って、以上のシーケンスを最終ブロックまで繰り返すことになる。
【００５６】
図１１は、図１０のフローにおける消去前書き込みサブシーケンスＳ２２と、消去セルしきい値分布縮小サブシーケンスＳ２４のフローを示し、図１２は、消去サブシーケンスＳ２３のフローを示している。以下、これらのサブシーケンスを具体的に説明する。
【００５７】
消去前書き込みサブシーケンスでは、図１１に示すように、先にベリファイ読み出しシーケンス２０１を実行し、その後全アドレスのベリファイ読み出し判定がパスでない場合に、“０”書き込みのシーケンス２０２を行う。即ち、ロウ／カラムアドレスの初期化、ベリファイラッチの初期化を経て、ブロック内最終アドレスを確認し（Ｓ１０１）、ベリファイセットアップとベリファイ判定が“Ｆａｉｌ”である最初のアドレス選択とを行って（Ｓ１０２）、ベリファイ読み出しを行う（Ｓ１０３）。このベリファイ読み出しの結果、“０”データが確認されたビットには“１”書き込みを行うべく、書き込みデータを決定する（Ｓ１０４）。そして、ページ内最終アドレスを確認し（Ｓ１０５）、最終アドレスでなければ、次のベリファイ“Ｆａｉｌ”のアドレスを選択して（Ｓ１０６）、同様のベリファイ読み出しを繰り返す。
【００５８】
最終アドレスを確認し（Ｓ１０５）、ページ内全アドレスが全て“０”であるか否かの判定を行い（Ｓ１０７）、“１”データがある場合に、消去前書き込みのシーケンス２０２に移る。即ち、書き込みセットアップを行い、ベリファイが“Ｆａｉｌ”である最初のアドレスを選択し（Ｓ１０９）、“０”書き込みを行う（Ｓ１１０）。そして、ページ内最終アドレスを確認し（Ｓ１１１）、次のＦａｉｌアドレスを選択して（Ｓ１１２）、以下最終アドレスになるまで、同様の書き込みを繰り返す。ページ内最終アドレスまで書き込みを行って（Ｓ１１１）、ベリファイ読み出しのシーケンス２０１に戻る。ブロック内の全アドレスがオール“０”状態になるまで、ページアドレスを更新して（Ｓ１０８）、同様の動作を繰り返す。
【００５９】
以上のように、消去前書き込みサブシーケンスにおいても、先のページプログラムにおけると同様に、既に“Ｐａｓｓ”しているアドレスをスキップすることによって、高速化が図られる。
【００６０】
ブロック消去は、ブロック内の全メモリセルに消去バイアスをかけて一括消去を行う。具体的にこのブロック消去のサブシーケンスＳ２３は、図１２に示すように、ロウ／カラムアドレスの初期化、ベリファイラッチの初期化を経て、ブロック内最終アドレスを確認し（Ｓ２０１）、アドレス毎に消去ベリファイ読み出しを行う（Ｓ２０３）。即ち、ページ内最終アドレスを確認し（Ｓ２０４）、ベリファイ結果が“Ｆａｉｌ”であるアドレスを選択して（Ｓ２０５）、消去ベリファイ読み出しを繰り返す。ページ内全アドレスのベリファイ読み出しを行ったことを確認して（Ｓ２０４）、ページ内全アドレスのベリファイ判定（Ｓ２０７）が“Ｐａｓｓ”でなければ、即ちオール“１”でなければ、消去セットアップ（Ｓ２０８）を行い、消去バイアスを与えて（Ｓ２０９）、ブロック消去を行う。この動作を、順次ページを選択して（Ｓ２０６）、ブロック内がオール“１”の消去状態が確認されるまで繰り返す。
【００６１】
次に、消去セルしきい値分布縮小サブシーケンスＳ２４を具体的に説明する。ＮＯＲ型フラッシュメモリの場合、過消去状態のメモリセルがあるとこのセルが非選択時にもセル電流を流してしまい、誤読み出しの原因となる。消去セルしきい値分布縮小サブシーケンスＳ２４は、しきい値が低くなりすぎた過消去のセルに対して弱い書き込みを行うものであり、そのフローは、消去前書き込みのフローと同じ、図１１となる。
【００６２】
図１３は、消去セルしきい値分布縮小サブシーケンス（弱書き込みサブシーケンス）を備えた消去シーケンスによるメモリセルのしきい値分布の遷移を示したものである。前述したように消去前書き込みサブシーケンスにより、“０”，“１”データが混在した初期状態から、ブロック内のすべてのメモリセルしきい値が書き込み状態（“０”データ状態）になる。Ｖｐｖは、書き込みベリファイ電圧を示している。そして消去サブシーケンスでブロック内のメモリセルを一括消去して、オール“１”状態にする。Ｖｅｖは、消去ベリファイ電圧である。最後に、過消去セルに対する書き込みサブシーケンスで過消去状態のメモリセルに対し弱い書き込みを行い、メモリセルしきい値の下限Ｖｏｅｖを保証する。
【００６３】
この様な過消去セル書き込みサブシーケンスについても、消去前書き込みと同じシーケンスを用いることができる。消去前書き込みサブシーケンス時よりも書き込み量を抑えるために、ワード線バイアスのみ通常の書き込み時より低く設定することが多い。例えば通常書き込み時のワード線バイアスが１０Ｖなら、過消去セル書き込み時は３〜５Ｖをワード線に印加するといった具合である。
【００６４】
過消去セル書き込みでは、書き込みすぎ（オーバープログラム）により消去ベリファイ電圧Ｖｅｖ以上にしきい値を変動させてはならない。そこで同じアドレスに何回か書き込み、書き込みを重ねる毎に書き込み時のワード線電圧をあげていくステップアップ書き込みを行うことがある。
【００６５】
図１４は、その様なステップアップ書き込みを行うワード線（ＷＬ）電圧源のレベル遷移を示した波形である。各アドレスでベリファイと書き込み（過消去セル書き込み）を繰り返している。最初のベリファイでＦａｉｌしたときは書き込み時のＷＬレベルを低く（例えば３Ｖ）設定し、同じアドレスでベリファイをＦａｉｌするたびにその次の書き込みでは印加するＷＬ電圧を、２回目は３．５Ｖ、３回目は４Ｖといったようにステップアップする。
このようにＷＬレベルを頻繁に遷移させるステップアップ書き込みでは、書き込み動作とベリファイ動作のそれぞれの中でアドレス更新を行うことによってＷＬセットアップ回数を減らすことのできるこの発明のページ書き込み方式は非常に有効である。
【００６６】
上述したステップアップ書き込みは、過消去セルに対する弱書き込みシーケンスのみならず、先に説明した通常の書き込みシーケンスや、消去前書き込みシーケンスにも同様に適用が可能である。またステップアップ書き込みは、ひとつのメモリセルに２ビット以上のデータを記憶させる多値記憶メモリの書き込みに適用しても有効である。ＮＯＲ型フラッシュメモリにおける多値メモリ書き込みは、図１５に示すように、しきい値の低いデータから順に書き込みをおこなう。しきい値とデータの対応はさまざまであるが、例えばしきい値の低いほうから”１１”，”０１”，”１０”，”００”という４値を割り当てたとする。
【００６７】
このとき、図１５に示すように、初期状態ではしきい値の低い消去状態（データ”１１”）であり、”０１”を書き込むサブシーケンスが書き込み１、次に”１０”を書き込むサブシーケンスが書き込み２、次に”００”を書き込むサブシーケンスを書き込み３となる。これらの書き込み１，２，３それぞれに、図６のページプログラムを使うと、書き込み用電源レベル遷移の回数をページ分シェアすることにより、書き込み時間の短縮を図ることができる。
【００６８】
多値情報をＩ／Ｏに割り付けるかアドレスに割り付けるか、”０１”書き込み時に”１０”、”００”も同時に”０１”レベルまで書き込むか、といった多値情報の記憶方法や書き込み方法にはさまざまなバリエーションがある。しかし、ワード線電圧が同じである書き込みは、カラムゲートを切り替えて複数アドレス分まとめて書き込み、ベリファイを行うというページプログラムは、どのような場合にも適用することが可能である。
【００６９】
【発明の効果】
以上述べたようにこの発明によれば、１ページ分の複数アドレスのデータ書き込みを、高速に行うことができる不揮発性半導体メモリが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのセルアレイ及びカラムゲート部の構成を示す図である。
【図３】同フラッシュメモリのデータ制御回路の構成を示す図である。
【図４】同フラッシュメモリのアドレス制御回路の構成を示す図である。
【図５】同アドレス制御回路の一つのアドレス制御ユニットの構成を示す図である。
【図６】同実施の形態のページプログラムのフローを示す図である。
【図７】同ページプログラムのアドレス選択の基本動作タイミングを示す図である。
【図８】同ページプログラムのアドレススキップがある場合の動作タイミングを示す図である。
【図９】アドレス制御ユニットの他の構成を示す図である。
【図１０】同実施の形態のブロック消去のフローを示す図である。
【図１１】同ブロック消去の消去前書き込み及び消去セルしきい値分布縮小書き込みのサブシーケンスを示す図である。
【図１２】同ブロック消去の消去シーケンスを示す図である。
【図１３】消去前書き込み及び消去セルしきい値分布縮小書き込みによるしきい値変化を示す図である。
【図１４】ステップアップ書き込み方式を説明するための図である。
【図１５】４値記憶の場合の書き込み方式を説明するための図である。
【図１６】ＮＯＲ型フラッシュメモリの書き込み時のセルのバイアス状態を示す図である。
【図１７】従来の書き込みの基本シーケンスを示す図である。
【図１８】書き込み及びベリファイの読み出しのワード線及びビット線電位変化を示す図である。
【図１９】従来のページ書き込みのシーケンスを示す図である。
【符号の説明】
１…セルアレイ、２…ロウデコーダ、３…カラムゲート、４…センスアンプ、５…データ制御回路、６…アドレス制御回路、７…コマンドインターフェース、８…ステートマシーン、９…タイマ、１０…プロテクトレジスタ、１１…内部電圧制御回路、５１…データラッチ、５２…ベリファイ判定用ゲート、５３…転送用ゲート、６−ｉ…アドレス制御ユニット、６１…アドレスラッチ、６２…フリップフロップ、６３…クロックイネーブル回路。
Claims (9)
- 電気的書き込み及び消去が可能な不揮発性メモリセルを配列したセルアレイと、
前記セルアレイに、１ページのデータをページ内の複数のアドレス毎に書き込みを行う書き込み制御回路とを備え、
前記書き込み制御回路は、
１ページ分の複数のアドレス分の書き込み動作の繰り返しと、書き込み後の前記複数のアドレス分のベリファイ読み出し動作の繰り返しとを、全アドレスについてベリファイ読み出しの判定がパスするまで繰り返し、且つ
書き込むべきセルがないアドレスについては前記書き込み動作及び書き込み後の前記ベリファイ読み出し動作をスキップするようにした
ことを特徴とする不揮発性半導体メモリ装置。 - 前記書き込むべきセルがないアドレスは、ベリファイ読み出し動作で判定をパスしたアドレスである
ことを特徴とする請求項１記載の不揮発性半導体メモリ装置。 - 電気的書き込み及び消去が可能な不揮発性メモリセルを配列したセルアレイと、
前記セルアレイのワード線を選択するロウデコーダと、
前記セルアレイのビット線を選択するカラムゲートと、
前記カラムゲートにより選択されるビット線に接続されてデータを検知するセンスアンプと、
書き込み時及び書き込み後のベリファイ読み出し時に前記ロウデコーダを介して選択されたワード線に駆動電圧を印加した状態で、前記カラムゲートをオンして選択されたビット線にデータ電圧の供給による書き込み及びビット線データの前記センスアンプへの転送によるベリファイ読み出しを行う書き込み制御回路とを備え、
前記書き込み制御回路は、
１ページ分の書き込みデータを保持して前記カラムゲートにより選択されるビット線にデータ電圧を供給すると共に、ベリファイ読み出し時の前記センスアンプの出力によりデータ電圧の前記ビット線への転送を制御する転送ゲートを有するデータ制御回路と、
前記カラムゲートを順次オン駆動するための１ページ内のアドレス信号を順次発生する機能を有し且つ、ベリファイ読み出しの判定出力により制御されて書き込みの必要のないアドレスをスキップして１ページ内のアドレス信号を順次出力するように構成されたアドレス制御回路とを有する
ことを特徴とする不揮発性半導体メモリ装置。 - 前記書き込み制御回路は、前記セルアレイのブロック単位で消去を行う消去シーケンスにおいて消去対象ブロックのメモリセルを全て書き込み状態に設定する消去前書き込み動作においても機能する
ことを特徴とする請求項１又は３記載の不揮発性半導体メモリ装置。 - 前記書き込み制御回路は、前記セルアレイのブロック単位で消去を行う消去シーケンスにおいて消去後の過消去状態のメモリセルに弱い書き込みを行って消去しきい値分布を狭くするための消去しきい値分布縮小動作においても機能する
ことを特徴とする請求項１又は３記載の不揮発性半導体メモリ装置。 - 前記書き込み制御回路は、１ページ内の同一アドレスについての複数回の書き込み動作について、選択されたワード線に与える書き込み電圧パルスを順次ステップアップして行う
ことを特徴とする請求項１又は３記載の不揮発性半導体メモリ装置。 - 前記セルアレイは、一つのメモリセルが２ビット以上の多値記憶を行うものである
ことを特徴とする請求項１又は３記載の不揮発性半導体メモリ装置。 - 前記データ制御回路は、
１ページ分のデータラッチと、
各データラッチの保持データとベリファイ読み出しデータとの比較により判定出力を出すベリファイ判定用ゲートと、
このベリファイ判定用ゲートの出力により活性、非活性が制御されて前記データラッチの保持データの転送を制御する転送用ゲートとを有する
ことを特徴とする請求項３記載の不揮発性半導体メモリ装置。 - 前記アドレス制御回路は、順次アドレス信号を出力するための、１ページ内の複数アドレスに対応する数のアドレス制御ユニットにより構成され、各アドレス制御ユニットは、
クロックにより制御されてアドレス信号を出力するためのアドレスラッチと、
クロック及びベリファイ読み出しの判定出力により制御されて、アドレスが選択されたことを示す制御信号を出力するためのフリップフロップと、
それぞれ前段ユニットの前記制御信号が入力されて前記アドレスラッチ及びフリップフロップへのクロック入力を制御して、ベリファイ読み出しの判定出力がパスであるときにアドレス信号出力をスキップさせるためのクロックイネーブル回路とを有する
ことを特徴とする請求項３記載の不揮発性半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002177553A JP4170682B2 (ja) | 2002-06-18 | 2002-06-18 | 不揮発性半導体メモリ装置 |
| US10/461,995 US6937524B2 (en) | 2002-06-18 | 2003-06-11 | Nonvolatile semiconductor memory device having a write control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002177553A JP4170682B2 (ja) | 2002-06-18 | 2002-06-18 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004022112A true JP2004022112A (ja) | 2004-01-22 |
| JP4170682B2 JP4170682B2 (ja) | 2008-10-22 |
Family
ID=31175556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002177553A Expired - Fee Related JP4170682B2 (ja) | 2002-06-18 | 2002-06-18 | 不揮発性半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6937524B2 (ja) |
| JP (1) | JP4170682B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253089A (ja) * | 2003-02-21 | 2004-09-09 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2005285191A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| WO2006011222A1 (ja) * | 2004-07-30 | 2006-02-02 | Spansion Llc | 半導体装置および書き込み方法 |
| JP2006155871A (ja) * | 2004-12-01 | 2006-06-15 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
| JP2006309829A (ja) * | 2005-04-27 | 2006-11-09 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその制御方法 |
| JP2007188552A (ja) * | 2006-01-11 | 2007-07-26 | Sharp Corp | 半導体記憶装置 |
| JP2007334813A (ja) * | 2006-06-19 | 2007-12-27 | Nec Electronics Corp | メモリ制御回路及びデータ書き換え方法 |
| US7468924B2 (en) | 2006-10-23 | 2008-12-23 | Samsung Electronics Co., Ltd. | Non-volatile memory device capable of reducing threshold voltage distribution |
| US7539077B2 (en) | 2006-08-03 | 2009-05-26 | Samsung Electronics Co., Ltd. | Flash memory device having a data buffer and programming method of the same |
| JP2009146555A (ja) * | 2007-11-20 | 2009-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009531806A (ja) * | 2006-03-28 | 2009-09-03 | サンディスク コーポレイション | プログラミング速度を向上させるプログラミング電圧に応じたプログラム時間調整 |
| JP2010225228A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
| WO2011021432A1 (ja) * | 2009-08-21 | 2011-02-24 | 株式会社日立製作所 | 半導体装置 |
| JP2012109010A (ja) * | 2010-11-18 | 2012-06-07 | Grandis Inc | メモリ書込みエラー訂正回路 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7571287B2 (en) | 2003-03-13 | 2009-08-04 | Marvell World Trade Ltd. | Multiport memory architecture, devices and systems including the same, and methods of using the same |
| KR100626379B1 (ko) * | 2004-07-05 | 2006-09-20 | 삼성전자주식회사 | 비트 스캐닝 프로그램을 수행하는 불휘발성 메모리 장치 |
| US7379372B2 (en) * | 2004-09-15 | 2008-05-27 | Samsung Electronics Co., Ltd. | Non-volatile memory device with scanning circuit and method |
| JP2006338784A (ja) * | 2005-06-02 | 2006-12-14 | Sony Corp | 記憶装置及び半導体装置 |
| EP1750278B1 (en) * | 2005-07-28 | 2009-11-11 | STMicroelectronics S.r.l. | Method of programming a four-level flash memory device and a related page buffer |
| KR100744014B1 (ko) * | 2006-07-31 | 2007-07-30 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 멀티 블록 소거 방법 |
| US7525838B2 (en) * | 2006-08-30 | 2009-04-28 | Samsung Electronics Co., Ltd. | Flash memory device and method for programming multi-level cells in the same |
| US7602650B2 (en) * | 2006-08-30 | 2009-10-13 | Samsung Electronics Co., Ltd. | Flash memory device and method for programming multi-level cells in the same |
| US7535766B2 (en) * | 2006-10-13 | 2009-05-19 | Sandisk Corporation | Systems for partitioned soft programming in non-volatile memory |
| US7499338B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | Partitioned soft programming in non-volatile memory |
| US7495954B2 (en) | 2006-10-13 | 2009-02-24 | Sandisk Corporation | Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory |
| KR100801035B1 (ko) * | 2006-12-14 | 2008-02-04 | 삼성전자주식회사 | 멀티 레벨 셀의 프로그램 방법, 페이지 버퍼 블록 및 이를포함하는 불휘발성 메모리 장치 |
| US8688947B1 (en) | 2007-11-21 | 2014-04-01 | Marvell International Ltd. | Aligned data access |
| US8131915B1 (en) * | 2008-04-11 | 2012-03-06 | Marvell Intentional Ltd. | Modifying or overwriting data stored in flash memory |
| US8683085B1 (en) | 2008-05-06 | 2014-03-25 | Marvell International Ltd. | USB interface configurable for host or device mode |
| KR100995663B1 (ko) * | 2008-11-13 | 2010-11-19 | 주식회사 하이닉스반도체 | 반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법 |
| US8867285B2 (en) | 2008-11-13 | 2014-10-21 | Hynix Semiconductor Inc. | Semiconductor apparatus and data write circuit of semiconductor apparatus for preventing transmission error |
| US7839690B2 (en) * | 2008-12-11 | 2010-11-23 | Sandisk Corporation | Adaptive erase and soft programming for memory |
| US8423710B1 (en) | 2009-03-23 | 2013-04-16 | Marvell International Ltd. | Sequential writes to flash memory |
| US8213236B1 (en) | 2009-04-21 | 2012-07-03 | Marvell International Ltd. | Flash memory |
| KR20110074285A (ko) * | 2009-12-24 | 2011-06-30 | 삼성전자주식회사 | 부분 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템 |
| US8756394B1 (en) | 2010-07-07 | 2014-06-17 | Marvell International Ltd. | Multi-dimension memory timing tuner |
| JP5380510B2 (ja) * | 2011-09-30 | 2014-01-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9007843B2 (en) * | 2011-12-02 | 2015-04-14 | Cypress Semiconductor Corporation | Internal data compare for memory verification |
| JP2014053060A (ja) | 2012-09-07 | 2014-03-20 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
| US11276472B2 (en) * | 2018-12-12 | 2022-03-15 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of operating the same |
| CN111949556A (zh) * | 2019-05-14 | 2020-11-17 | 北京兆易创新科技股份有限公司 | 一种非易失存储器读处理方法及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5680347A (en) * | 1994-06-29 | 1997-10-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR100253868B1 (ko) | 1995-11-13 | 2000-05-01 | 니시무로 타이죠 | 불휘발성 반도체기억장치 |
| JP3172086B2 (ja) | 1995-11-14 | 2001-06-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2000163976A (ja) | 1998-11-30 | 2000-06-16 | Sony Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のベリファイ方法 |
-
2002
- 2002-06-18 JP JP2002177553A patent/JP4170682B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-11 US US10/461,995 patent/US6937524B2/en not_active Expired - Lifetime
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253089A (ja) * | 2003-02-21 | 2004-09-09 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2005285191A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| WO2006011222A1 (ja) * | 2004-07-30 | 2006-02-02 | Spansion Llc | 半導体装置および書き込み方法 |
| GB2431026A (en) * | 2004-07-30 | 2007-04-11 | Spansion Llc | Semiconductor device and writing method |
| US7227778B2 (en) | 2004-07-30 | 2007-06-05 | Spansion Llc | Semiconductor device and writing method |
| JP4750034B2 (ja) * | 2004-07-30 | 2011-08-17 | スパンション エルエルシー | 半導体装置および書き込み方法 |
| JPWO2006011222A1 (ja) * | 2004-07-30 | 2008-05-01 | スパンション エルエルシー | 半導体装置および書き込み方法 |
| GB2431026B (en) * | 2004-07-30 | 2008-05-07 | Spansion Llc | Semiconductor device and writing method |
| US7652948B2 (en) | 2004-12-01 | 2010-01-26 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and programming methods using subsets of columns |
| JP2006155871A (ja) * | 2004-12-01 | 2006-06-15 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
| JP2006309829A (ja) * | 2005-04-27 | 2006-11-09 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその制御方法 |
| JP2007188552A (ja) * | 2006-01-11 | 2007-07-26 | Sharp Corp | 半導体記憶装置 |
| JP4669065B2 (ja) * | 2006-03-28 | 2011-04-13 | サンディスク コーポレイション | プログラミング速度を向上させるプログラミング電圧に応じたプログラム時間調整 |
| JP2009531806A (ja) * | 2006-03-28 | 2009-09-03 | サンディスク コーポレイション | プログラミング速度を向上させるプログラミング電圧に応じたプログラム時間調整 |
| JP2007334813A (ja) * | 2006-06-19 | 2007-12-27 | Nec Electronics Corp | メモリ制御回路及びデータ書き換え方法 |
| US7539077B2 (en) | 2006-08-03 | 2009-05-26 | Samsung Electronics Co., Ltd. | Flash memory device having a data buffer and programming method of the same |
| US7468924B2 (en) | 2006-10-23 | 2008-12-23 | Samsung Electronics Co., Ltd. | Non-volatile memory device capable of reducing threshold voltage distribution |
| JP2009146555A (ja) * | 2007-11-20 | 2009-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010225228A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8339833B2 (en) | 2009-03-23 | 2012-12-25 | Kabushiki Kaisha Toshiba | Electrically rewritable nonvolatile semiconductor storage device including a variable resistive element |
| WO2011021432A1 (ja) * | 2009-08-21 | 2011-02-24 | 株式会社日立製作所 | 半導体装置 |
| JPWO2011021432A1 (ja) * | 2009-08-21 | 2013-01-17 | 株式会社日立製作所 | 半導体装置 |
| JP5281163B2 (ja) * | 2009-08-21 | 2013-09-04 | 株式会社日立製作所 | 半導体装置およびメモリモジュール |
| US8799560B2 (en) | 2009-08-21 | 2014-08-05 | Hitachi, Ltd. | Semiconductor device |
| JP2012109010A (ja) * | 2010-11-18 | 2012-06-07 | Grandis Inc | メモリ書込みエラー訂正回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4170682B2 (ja) | 2008-10-22 |
| US20040027901A1 (en) | 2004-02-12 |
| US6937524B2 (en) | 2005-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4170682B2 (ja) | 不揮発性半導体メモリ装置 | |
| US7907463B2 (en) | Non-volatile semiconductor storage device | |
| US7660159B2 (en) | Method and device for programming control information | |
| US7405979B2 (en) | Nonvolatile memory system, semiconductor memory, and writing method | |
| US7417899B2 (en) | Method of verifying flash memory device | |
| JP2716906B2 (ja) | 不揮発性半導体記憶装置 | |
| US7920420B2 (en) | Multi bit flash memory device and method of programming the same | |
| JP4113166B2 (ja) | 半導体記憶装置 | |
| US6515908B2 (en) | Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same | |
| US8605512B2 (en) | Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device | |
| KR100839700B1 (ko) | 불휘발성 반도체 기억 장치 | |
| JPH09180471A (ja) | 多値記憶式不揮発性半導体メモリ装置とそのデータ読出、プログラム及び検証方法 | |
| US7382651B2 (en) | Nonvolatile semiconductor memory device | |
| JP5264047B2 (ja) | 半導体メモリ装置の制御情報をプログラムするための方法と装置 | |
| JP2009151865A (ja) | 不揮発性半導体記憶装置とその書き込み方法 | |
| JP2008016112A (ja) | 半導体記憶装置 | |
| JP2010140521A (ja) | 不揮発性半導体記憶装置とその読み出し方法 | |
| US6781882B2 (en) | Nonvolatile semiconductor storage device having a shortened time required for a data erasing operation and data erasing method thereof | |
| JP2004206829A (ja) | 不揮発性半導体記憶装置のデータ消去方法 | |
| JP4672673B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| KR100525924B1 (ko) | 페이지 버퍼 및 반도체 메모리 장치 | |
| JPH10177795A (ja) | 不揮発性半導体記憶装置 | |
| JP2007095233A (ja) | 不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080421 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080807 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |