JPH09180471A - 多値記憶式不揮発性半導体メモリ装置とそのデータ読出、プログラム及び検証方法 - Google Patents

多値記憶式不揮発性半導体メモリ装置とそのデータ読出、プログラム及び検証方法

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JPH09180471A
JPH09180471A JP32864996A JP32864996A JPH09180471A JP H09180471 A JPH09180471 A JP H09180471A JP 32864996 A JP32864996 A JP 32864996A JP 32864996 A JP32864996 A JP 32864996A JP H09180471 A JPH09180471 A JP H09180471A
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programming
cell
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JP32864996A
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Eijun Sai
永遵 崔
Kang D Suh
康徳 徐
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Abstract

(57)【要約】 【課題】 より集積性に優れる多値記憶式不揮発性半導
体メモリ装置の回路構成を提供する。 【解決手段】 多値記憶式のフローティングゲート形の
メモリセル１０７を多数有する不揮発性半導体メモリ装
置において、ビットラインごとにそれぞれ設けられて対
応するメモリセルの読出、プログラム及び検証を遂行す
る回路部１００と、複数のビットラインにおけるメモリ
セルのコントロールゲートへプログラムコントロール論
理回路１０９の制御に応じて複数の基準電圧を供給する
１つの基準電圧ドライバ部１１８と、を備える。単位セ
ルリード、プログラム、プログラム検証のための回路部
１００のみが各セル別に独立的に必要とされるだけであ
り、セルのコントロールゲートにリード電圧やプログラ
ム電圧を提供する多値基準電圧ドライバ部１１８は１つ
を共通に使用可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的消去可能で
プログラム可能な不揮発性半導体メモリに関し、特に、
１つのセルで多値情報を記憶する多値記憶式不揮発性半
導体メモリ装置におけるプログラム、プログラム検証、
リード（読出）に関する。
【０００２】
【従来の技術】一般に、電気的消去可能でプログラム可
能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）のメモ
リセルは、フローティングゲート形のＭＯＳトランジス
タにより構成され、そのしきい値をコントロールするこ
とによりデータが記憶される。このようなセルトランジ
スタのしきい値電圧は、コントロールゲートとチャネル
との間に適切な電圧を印加してフローティングゲートの
電子注入／放出を行うことで決定される。一般に、フロ
ーティングゲートへの電子注入をプログラムと称し、電
子放出を消去と称する。
【０００３】セルのしきい値電圧リードは、セルのコン
トロールゲートに一定電圧を印加したときにチャネルを
通じて流れる電流量を感知することにより行われる。１
つのセルに１ビットを記憶する従来のＥＥＰＲＯＭで
は、１基準電流が設定され、リード時のセル電流がその
基準電流より大きいと１又は０と認識され、小さいとそ
の逆が認識されるようになっている。
【０００４】一方、１つのセルに２ビット以上を記憶す
る多値記憶式では、フローティングゲートの電荷量を細
分化することで多値認識を行う。即ち、セルのコントロ
ールゲートの電圧とセルのしきい値電圧との差が大きい
ほどセル電流は増加するので、これを利用してフローテ
ィングゲートの電荷量差に応じるセル電流の変化を感知
することでリードを行う。従って、１ビット記憶のとき
にはセル状態が２つに区分されるので１基準電流を用い
ていたが、２ビット記憶のためには、セル状態が４つに
区分されるので３基準電流が必要となり、１つのセルで
ｎビット記憶を実施するためには、セル状態が２ｎに区
分されることになるので、２ｎ−１の基準電流が必要で
ある。
【０００５】図１に、多値記憶式不揮発性半導体メモリ
装置のセンスアンプ、プログラム、検証のための回路を
示している。
【０００６】ビットラインには、ＮＭＯＳＦＥＴのセレ
クトトランジスタ２１３を介してフローティングゲート
形のセルトランジスタ２１４が接続され、これによる電
流を多値センスアンプ２００が感知する。この多値セン
スアンプ２００は、基準ライン２１２に両ゲートが接続
され、基準ライン２１２とビットラインとでカレントミ
ラーを構成するＰＭＯＳＦＥＴの負荷トランジスタ２０
１，２０２と、ゲートにそれぞれクロック信号ＣＬＫ
１，ＣＬＫ２，ＣＬＫ３を受けて制御され、ビットライ
ンの状態を伝達するＮＭＯＳＦＥＴの伝達トランジスタ
２０３〜２０５と、これら伝達トランジスタ２０３〜２
０５を介し伝達されたデータをラッチする対向並列接続
のラッチインバータ２０６〜２１１と、から構成され
る。
【０００７】基準ライン２１２には多値基準セル部３０
０が接続されてその基準電流が複数段階で調整される。
即ち多値基準セル部３００は、基準ライン２１２に接続
されてゲートに入力されるクロック信号ＣＬＫ１，ＣＬ
Ｋ２，ＣＬＫ３に従いオンするＮＭＯＳＦＥＴの伝達ト
ランジスタ２１８〜２２０と、いずれかオンした伝達ト
ランジスタ２１８〜２２０により基準ライン２１２へ選
択的に接続される第１基準セル２２１、第２基準セル２
２２、第３基準セル２２３と、から構成される。
【０００８】多値センスアンプ２００の出力端子には、
プログラム進行可否のデータをビット形態に変更するた
めのビットデコーダ２１７が接続され、そして、ビット
デコーダ２１７の出力を入力して多値基準セル部３００
へビット形態のデータを伝送するためのビットエンコー
ダ２２４が設けられている。このビットエンコーダ２２
４の出力は多値基準セル部３００内の基準セル２２１，
２２２，２２３をターンオンさせる役割をもち、クロッ
ク信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のいずれかがエネ
ーブルされることで、基準セル中の１つによる基準電流
がノード２１２へ提供される。また、多値センスアンプ
２００の出力端子には更にＮＯＲゲート２１６が接続さ
れ、このＮＯＲゲート２１６の出力に基づいてプログラ
ム動作を進行するか中断するかを調節するためのプログ
ラム禁止回路２１５が設けられている。
【０００９】多値基準セル部３００による３種類の基準
電流は、セルに記憶可能な値を識別するセル電流の境界
値に該当する。例えば、第１状態のセルのしきい値電圧
が最も低く、第４状態のセルのしきい値電圧が最も高い
とすると、第１基準セル２２１による基準電流は、第１
状態のセル電流よりも小さく且つ第２状態のセル電流よ
りは大きいものとされる。
【００１０】プログラムするデータ（書込データ）はビ
ットデコーダ２１７を経てラッチ２０６〜２１１へ入れ
られ、そしてクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ
３の１つが選択される。選択されたセルのフローティン
グゲートに電子を注入するプログラムは、プログラムパ
ルス（プログラム電圧）を印加して検証する動作をセル
が所望のしきい値電圧に至るまで繰り返しながら行われ
る。その結果、検証セル電流が基準電流より小さくなる
と、選択されたパスのラッチデータは“ロウ”に変わ
り、最終的にＳＡＯ１，ＳＡＯ２，ＳＡＯ３が全て“ロ
ウ”状態になることでＮＯＲゲート２１６の出力が“ハ
イ”になってプログラム禁止回路２１５を動作させ、追
加プログラムが中断されることになる。
【００１１】
【発明が解決しようとする課題】同時に多数のセルをリ
ード及びプログラムするときは、上記のような回路が各
ビットラインごとに必要であり、使用されるトランジス
タの量は大幅に増加することになる。つまり、フローテ
ィングゲートへ電子を注入するプログラム速度を向上さ
せるためには並行プログラム単位を増加させなければな
らないが、例えばフラッシュＥＥＰＲＯＭの新しい応用
分野である固体状態ディスク(solid statedisk)では２
５６バイトや５１２バイトを一単位とするページプログ
ラムが使用されており、５１２バイトページプログラミ
ングになると、計４０９６個のセルを同時にプログラム
しなればならない結果となり、図１のような従来技術で
はかなりの数のトランジスタが必要となる。メモリの集
積度が高くなるにつれてビットラインピッチは急激に減
少するので、上記従来技術によるリード及びプログラム
回路をビットラインごとに形成するレイアウトは非常に
難しいという解決課題がある。
【００１２】従って、本発明の目的は、より集積性に優
れる多値記憶式不揮発性半導体メモリ装置の回路構成を
提供可能にすることにある。
【００１３】
【課題を解決するための手段】この目的のために本発明
は、多値記憶式のフローティングゲート形のメモリセル
を多数有する不揮発性半導体メモリ装置において、ビッ
トラインごとにそれぞれ設けられて対応するメモリセル
の読出、プログラム及び検証を遂行する回路部と、複数
のビットラインにおけるメモリセルのコントロールゲー
トへプログラムコントロール論理回路の制御に応じて複
数の基準電圧を供給する１つの基準電圧ドライバ部と、
を備えることを特徴とする。
【００１４】読出、プログラム及び検証を遂行する回路
部は、基準電圧ドライバ部から基準電圧を受けたメモリ
セルに従うビットライン電流によるリードデータを感知
するセンスアンプと、このセンスアンプのリードデータ
をデコードしてビット出力するビットデコーダと、この
ビットデコーダに従いビットラインへプログラム禁止電
圧を提供するプログラム禁止回路と、を備えてなるもの
とすることができる。具体的には読出、プログラム及び
検証を遂行する回路部は、ビットライン電圧に従いオン
オフする第１の感知トランジスタと、この第１の感知ト
ランジスタに接続された第１のデコーダラッチと、この
第１のデコーダラッチとビットラインとの間に設けら
れ、プログラム信号に従いオンオフする第１のプログラ
ムトランジスタと、前記第１の感知トランジスタに対し
直列に設けられ、リード信号に従いオンオフするリード
トランジスタと、前記第１の感知トランジスタに対し直
列に設けられ、検証信号に従いオンオフする第１の検証
トランジスタと、ビットライン電圧に従いオンオフする
第２の感知トランジスタと、この第２の感知トランジス
タに接続された第２のデコーダラッチと、この第２のデ
コーダラッチとビットラインとの間に設けられ、プログ
ラム信号に従いオンオフする第２のプログラムトランジ
スタと、前記第２の感知トランジスタに直列接続され、
検証信号に従いオンオフする第２の検証トランジスタ
と、前記第１の感知トランジスタとリードトランジスタ
との間に設けられ、前記第２のデコーダラッチに従いオ
ンオフするリード制御トランジスタと、前記第１の感知
トランジスタと第１の検証トランジスタとの間に設けら
れ、前記第２のデコーダラッチに従い前記リード制御ト
ランジスタとは相補的にオンオフする検証制御トランジ
スタと、から構成されるものとする。また、基準電圧ド
ライバ部は、ワードライン単位で基準電圧を供給するよ
うにするとよい。
【００１５】本発明によれば、フローティングゲート形
としたメモリセルのしきい値電圧を制御する多値記憶式
不揮発性半導体メモリ装置のプログラム及び検証方法に
おいて、ワードライン単位で、しきい値電圧を低くする
メモリセルから高くするメモリセルへ順次にプログラム
及び検証を行うことを特徴とするプログラム及び検証方
法が提供される。
【００１６】また、フローティングゲート形としたメモ
リセルのしきい値電圧を制御する多値記憶式不揮発性半
導体メモリ装置のデータ読出方法において、ワードライ
ン単位でメモリセルのコントロールゲートへ複数の基準
電圧を選択的に印加し、これに応じる各ビットラインの
電圧をそれぞれ感知することを特徴とするデータ読出方
法が提供される。
【００１７】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１８】図２は、多値記憶式不揮発性半導体メモリ
装置のセンスアンプとプログラム及び検証のための回路
を示している。即ち、セルアレイ中の選択セル１０７の
コントロールゲートに数種の基準電圧を印加するための
基準電圧ドライバ部１１８と、この基準電圧ドライバ部
１１８をプログラム時に制御するためのプログラムコン
トロール論理回路１０９と、選択セル１０７のリード、
プログラム、プログラム検証のための回路部１００と、
が示されている。単位セルリード、プログラム、プログ
ラム検証のための回路部１００は、セルのリード及びプ
ログラム検証を行うセンスアンプ１０２と、このセンス
アンプ１０２のリードデータからビット（ＢＩＴ）１、
ビット２を出力するためのビットデコーダ１０５と、検
証結果に応答するプログラム禁止回路１０６と、を備え
ている。
【００１９】セルアレイ中の複数のセルをプログラムす
るためには、従来技術では、プログラム対象のセルごと
に図１の全ての回路が必要であった。これに対して本発
明によれば、単位セルリード、プログラム、プログラム
検証のための回路部１００のみが各セル別に独立的に必
要とされるだけであり、セルのコントロールゲートにリ
ード電圧やプログラム電圧を提供する多値基準電圧ドラ
イバ部１１８は１つを共通に使用可能である。尚、この
多値基準電圧ドライバ部１１８は、従来回路を応用して
構成すればよい。また、説明の便宜上、４つ値を記憶す
る場合を例にあげているが、これに限定されるものでは
ないのは勿論である。
【００２０】このように、単位セルに接続されるコント
ロール回路は大きく減少することになるが、これに従
い、従来技術では各セルにそれぞれ独立的にプログラム
を行って各セル別にプログラム状態に該当する基準電流
とセル電流とを比較してプログラム検証を遂行していた
のに対し、本発明では、各セルについて順次にしきい値
電圧の低い領域から高い領域へプログラム及び検証を行
うようにする。従って、従来技術の場合、プログラム途
中の特定検証時点でセルごとにプログラム検証用の基準
電流が異なるのに対し、本発明の場合、同じワードライ
ン基準電圧（ページ単位）で検証が行われる。また、従
来技術においてセルのコントロールゲートの検証電圧が
プログラム状態にかかわらず一定であるのに対し、本発
明においては、セルのプログラム値ごとに１ずつの対応
した検証電圧を提供する。
【００２１】図３は、図２に示す回路を使用した場合の
動作手順を示したフローチャートである。図示のよう
に、プログラムデータを各セル別にエンコーディングし
てデータラッチ（ページバッファ）にロードするステッ
プ３０１と、データロード完了で第１状態のプログラム
を始めるステップ３０２と、フローティングゲートに電
子を注入するための高電圧をコントロールゲートに一定
時間印加するステップ３０３と、第１状態に該当する第
１基準電圧で検証するステップ３０４と、セルのしきい
値電圧が第１基準電圧より高くなりオフセル状態になる
ことを、該当するラッチのデータが反転するセンスアン
プで感知することにより、第１状態にプログラムされる
べき全てのセルがプログラムされたことが検証されるま
でプログラム及び検証動作を繰り返すステップ３０６，
３０７，３０８，３０９と、第１状態のプログラム完了
で第２状態のプログラムを始めるステップ３１０と、フ
ローティングゲートに電子を注入するための高電圧をコ
ントロールゲートに一定時間印加するステップ３１１
と、第２状態に該当する第２基準電圧で検証するステッ
プ３１２と、第１状態のときと同じようにして第２状態
にプログラムされるべき全てのセルのプログラム及び検
証が完了するまで繰り返すステップ３１３，３１４，３
１５，３１６，３１７と、同様にして第Ｎ状態のプログ
ラム及び検証まで行うステップ３１８，３１９，３２
０，３２１，３２２，３２３，３２４，３２６と、プロ
グラム及び検証動作の終了でプログラムを終えるステッ
プ３２５と、を実施する。
【００２２】各状態のプログラム時に行うプログラム回
数には一定の制限があり、その制限回数繰り返してもプ
ログラムが終わらないときには、次の状態のプログラム
に進入する。次の状態にプログラムされるべきセルまで
すべてのプログラムが終わることになると、プログラム
が中断され、すべての状態プログラムにおいてフェイル
フラグがセットされないときのみパス状態と判定され
る。
【００２３】図４に示す点線ブロック４００は、単位セ
ルリード、プログラム検証の回路部１００に該当する詳
細回路である。ブロック４００はＮＡＮＤ型フラッシュ
セルの構造、即ち、ＮＡＮＤ構造のメモリセルストリン
グに接続されたビットラインに対してそれぞれ提供され
ており、プログラム動作時ごとに、ビットラインが０Ｖ
であればプログラムされ、プログラム禁止はビットライ
ンをＶｃｃにバイアスしてなされる。プログラム区間で
はトランジスタ４０２，４１０（図２中の１０４に相
当）の中のいずれか１つがターンオン状態となり、これ
により、該当プログラムに応じてＳＡＯ１又はＳＡＯ２
のデータがビットラインへ伝達される（図２中の１０３
＝４１８、１０７＝４１９）。ビット１はビットデコー
ダ出力であって“ロウ”ビットに該当し、ビット２は
“ハイ”ビットに該当する。プログラム動作は、しきい
値電圧が低い状態から高い状態へ順次に遂行される。プ
ログラム動作時は、プログラム信号ＰＧＭ１とＰＧＭ２
の中の１つが論理“ハイ”になり、プログラム禁止をビ
ットデコーダラッチ４０４，４０５，４１１，４１２か
ら選択的に行わせるようにする。最初のプログラム及び
プログラム検証はビット１についてのみ行われる。
【００２４】プログラムパルス（一定時間印加されるプ
ログラム電圧）を印加した後、ビットラインに基準電流
を流して一定時間経過後にノード４１７が“ハイ”状態
になると、ビット１のクロック検証信号ＶＦＹ１をエネ
ーブルさせたときに、ノード４０３がトランジスタ４０
６，４１３，４１４のパスで放電されてＳＡＯ１が“ハ
イ”にフリップされる。その後のプログラム区間におい
て、トランジスタ４１３のゲートがＳＡＯ２のフィード
バックを受けているため、ＳＡＯ２が“ロウ”にローデ
ィングされているラッチはフリップされない。即ち、初
期にＳＡＯ１とＳＡＯ２が両方とも“０”にロードされ
た場合、ＳＡＯ１が続けてフェイルするようになるの
で、プログラム検証動作は、ＳＡＯ２が論理“ロウ”で
あるデコーダを除いたＳＡＯ１がすべて論理“ハイ”に
なったか否かを確認して行われる。第１状態のプログラ
ムが終わってから第２状態のプログラムが始められる。
第２状態のプログラム動作ではビット２デコーダにより
プログラム及び検証動作が遂行され、この動作は第１状
態のプログラムと同様である。第３状態のプログラムは
ＳＡＯ１とＳＡＯ２がすべて“０”にロードされて第１
状態のプログラムのときに検証されなかったビット１に
対して行われる。ＳＡＯ２が第２状態のプログラム時に
“ハイ”になったので、ＶＦＹ１で検証が可能になる。
【００２５】図５は、図２及び４の回路を動作させるた
め印加されるクロックの状態を示す表である。即ち、単
位セルリード、プログラム検証回路４００のクロック及
びＶｃｇの状態を示す表である。図６は、セル状態に応
じてリード、プログラム、及び検証のために印加される
基準電圧とセルのしきい値電圧を示す。
【００２６】図５及び図６を参照すると、プログラム検
証時、Ｖｃｇは図６のようにリードのときより若干高く
印加する。その理由は、センシングマージンの確保とフ
ローティングゲート内のチャージロスに対する補償であ
る。
【００２７】図７は、図２及び図４の回路を動作させる
ために印加されるクロックの動作タイミングを示し、図
８は、図２及び図４の各セル状態のプログラム、検証が
順次に進行するに従うビットデコーダ１０５のラッチ出
力を示す。
【００２８】
【発明の効果】本発明によれば、１回路の多値基準電圧
ドライバ部を共通使用可能であるので、簡素化した多値
記憶式不揮発性半導体メモリ装置を実現できる。尚、プ
ログラムを順次に進行することにより、基準セル別に独
立的に遂行する場合に比べてプログラム時間を多く要す
ることになると考えられるが、Ｆ−Ｎトンネリング方式
でプログラムする場合、プログラム時間はしきい値電圧
Ｖｔが最も高いセルをプログラムするときに消費される
ので、順次的プログラムであるとしても、低いしきい値
電圧から高いしきい値電圧に進行するのであれば実際の
プログラム時間には差がない。これとは異なり、プログ
ラムがしきい値電圧を低くするものである場合、即ち、
消去動作時にＶｃｇに高電圧を印加して電子を注入し、
プログラム動作時に電子を放出する場合には、検証電圧
は高い方から低い方へ減少させる順に進行すればよい。
【図面の簡単な説明】
【図１】従来技術による多値記憶式不揮発性半導体メモ
リ装置のセンスアンプ、プログラム及び検証のための回
路を示した回路図。
【図２】本発明による多値記憶式不揮発性半導体メモリ
装置のセンスアンプ、プログラム及び検証のための回路
を示した回路図。
【図３】図２に示した回路の動作手順を示したフローチ
ャート。
【図４】図２中の回路部１００の詳細回路を示した回路
図。
【図５】図２及び図４の回路を動作させるために印加さ
れるクロックの状態を示した表。
【図６】セル状態に応じてリード、プログラム及び検証
のために印加される基準電圧とセルのしきい値電圧を示
したグラフ。
【図７】図２及び図４の回路を動作させるために印加さ
れるクロックの動作タイミングを示す電圧波形図。
【図８】図２及び図４の回路における各セル状態のプロ
グラム、検証が順次に進行するに従うビットデコーダ１
０５のラッチ出力を示した説明図。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 多値記憶式のフローティングゲート形の
    メモリセルを多数有する不揮発性半導体メモリ装置にお
    いて、 ビットラインごとにそれぞれ設けられて対応するメモリ
    セルの読出、プログラム及び検証を遂行する回路部と、
    複数のビットラインにおけるメモリセルのコントロール
    ゲートへプログラムコントロール論理回路の制御に応じ
    て複数の基準電圧を供給する１つの基準電圧ドライバ部
    と、を備えることを特徴とする不揮発性半導体メモリ装
    置。
  2. 【請求項２】 読出、プログラム及び検証を遂行する回
    路部は、基準電圧ドライバ部から基準電圧を受けたメモ
    リセルに従うビットライン電流によるリードデータを感
    知するセンスアンプと、このセンスアンプのリードデー
    タをデコードしてビット出力するビットデコーダと、こ
    のビットデコーダに従いビットラインへプログラム禁止
    電圧を提供するプログラム禁止回路と、を備えてなる請
    求項１記載の不揮発性半導体メモリ装置。
  3. 【請求項３】 読出、プログラム及び検証を遂行する回
    路部は、ビットライン電圧に従いオンオフする第１の感
    知トランジスタと、この第１の感知トランジスタに接続
    された第１のデコーダラッチと、この第１のデコーダラ
    ッチとビットラインとの間に設けられ、プログラム信号
    に従いオンオフする第１のプログラムトランジスタと、
    前記第１の感知トランジスタに対し直列に設けられ、リ
    ード信号に従いオンオフするリードトランジスタと、前
    記第１の感知トランジスタに対し直列に設けられ、検証
    信号に従いオンオフする第１の検証トランジスタと、ビ
    ットライン電圧に従いオンオフする第２の感知トランジ
    スタと、この第２の感知トランジスタに接続された第２
    のデコーダラッチと、この第２のデコーダラッチとビッ
    トラインとの間に設けられ、プログラム信号に従いオン
    オフする第２のプログラムトランジスタと、前記第２の
    感知トランジスタに直列接続され、検証信号に従いオン
    オフする第２の検証トランジスタと、前記第１の感知ト
    ランジスタとリードトランジスタとの間に設けられ、前
    記第２のデコーダラッチに従いオンオフするリード制御
    トランジスタと、前記第１の感知トランジスタと第１の
    検証トランジスタとの間に設けられ、前記第２のデコー
    ダラッチに従い前記リード制御トランジスタとは相補的
    にオンオフする検証制御トランジスタと、から構成され
    る請求項２記載の不揮発性半導体メモリ装置。
  4. 【請求項４】 基準電圧ドライバ部は、ワードライン単
    位で基準電圧を供給する請求項１〜３のいずれか１項に
    記載の不揮発性半導体メモリ装置。
  5. 【請求項５】 フローティングゲート形としたメモリセ
    ルのしきい値電圧を制御する多値記憶式不揮発性半導体
    メモリ装置のプログラム及び検証方法において、ワード
    ライン単位で、しきい値電圧を低くするメモリセルから
    高くするメモリセルへ順次にプログラム及び検証を行う
    ようにしたことを特徴とするプログラム及び検証方法。
  6. 【請求項６】 フローティングゲート形としたメモリセ
    ルのしきい値電圧を制御する多値記憶式不揮発性半導体
    メモリ装置のデータ読出方法において、ワードライン単
    位でメモリセルのコントロールゲートへ複数の基準電圧
    を選択的に印加し、これに応じる各ビットラインの電圧
    をそれぞれ感知するようにしたことを特徴とするデータ
    読出方法。
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