JP3090066B2 - 多値不揮発性半導体メモリ - Google Patents
多値不揮発性半導体メモリInfo
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Description
【０００１】
【発明の属する技術分野】本発明は浮遊ゲートＭＯＳ構
造を持ち１メモリセルに３値以上のデータを記憶する多
値不揮発性半導体メモリに関し、特にメモリセルの閾値
変動の検出方法に関する。
造を持ち１メモリセルに３値以上のデータを記憶する多
値不揮発性半導体メモリに関し、特にメモリセルの閾値
変動の検出方法に関する。
【０００２】
【従来の技術】フラッシュメモリ等の不揮発性メモリ
は、通常浮遊ゲートによる電荷蓄積層と制御ゲートとが
積層されたＭＯＳトランジスタを１セルとする構造を有
し、電荷蓄積層に蓄えた電荷でトランジスタの閾値を制
御することによって、データを記憶する。多値メモリの
１セルに記憶するデータの種類と閾値の数との関係は、
１セルに２値を記憶する場合には２個の閾値を制御し、
１セルにｎ値を記憶する場合にはｎ個の閾値を制御し、
同様に１セルにｍ進ｋビット（ｍ≧２の整数，ｋ≧２
（ｍ＝２）の整数またはｋ≧１（ｍ≧３）の整数）を記
憶する場合にはｍk 個の閾値を制御する必要がある。
は、通常浮遊ゲートによる電荷蓄積層と制御ゲートとが
積層されたＭＯＳトランジスタを１セルとする構造を有
し、電荷蓄積層に蓄えた電荷でトランジスタの閾値を制
御することによって、データを記憶する。多値メモリの
１セルに記憶するデータの種類と閾値の数との関係は、
１セルに２値を記憶する場合には２個の閾値を制御し、
１セルにｎ値を記憶する場合にはｎ個の閾値を制御し、
同様に１セルにｍ進ｋビット（ｍ≧２の整数，ｋ≧２
（ｍ＝２）の整数またはｋ≧１（ｍ≧３）の整数）を記
憶する場合にはｍk 個の閾値を制御する必要がある。
【０００３】ところで、このメモリセルの電荷蓄積層に
蓄えられた電荷は、電荷蓄積層のリークおよび周囲のメ
モリセルの読み出し時や書き込み時に受けるディスター
ブによって変動し、閾値が変わりデータが破壊されてし
まうという可能性がある。特に、閾値を多数制御する必
要のある多値メモリにおいては、閾値変動を許容するこ
とができるマージンが小さくなる。
蓄えられた電荷は、電荷蓄積層のリークおよび周囲のメ
モリセルの読み出し時や書き込み時に受けるディスター
ブによって変動し、閾値が変わりデータが破壊されてし
まうという可能性がある。特に、閾値を多数制御する必
要のある多値メモリにおいては、閾値変動を許容するこ
とができるマージンが小さくなる。
【０００４】このような閾値変動によるエラーを防ぐた
めの方法の１つとして、閾値変動がその許容範囲を越え
ないうちにその閾値変動を検出し、メモリセルを正しい
状態に戻す方法がある。このような方法の従来例として
は特開平８−７７７８５号公報に示す半導体記憶装置の
発明がある。以下図面を用いて従来例について説明す
る。
めの方法の１つとして、閾値変動がその許容範囲を越え
ないうちにその閾値変動を検出し、メモリセルを正しい
状態に戻す方法がある。このような方法の従来例として
は特開平８−７７７８５号公報に示す半導体記憶装置の
発明がある。以下図面を用いて従来例について説明す
る。
【０００５】図１０および図１１は、従来例における閾
値変動の検出方法を説明する図である。図１０は、上記
公報に記載されている半導体記憶装置の構成を示す回路
図である。図１１は、図１０における多値および閾値変
動の判定方法を説明する電圧分布図であり、メモリセル
に４値（２進２ビット）を記憶させた場合の閾値とワー
ド線電圧との関係を示している。なお、本発明における
以後の例は全て４値を記憶させる場合を扱う。
値変動の検出方法を説明する図である。図１０は、上記
公報に記載されている半導体記憶装置の構成を示す回路
図である。図１１は、図１０における多値および閾値変
動の判定方法を説明する電圧分布図であり、メモリセル
に４値（２進２ビット）を記憶させた場合の閾値とワー
ド線電圧との関係を示している。なお、本発明における
以後の例は全て４値を記憶させる場合を扱う。
【０００６】図１０に示した回路図は、メモリセル６１
と、負荷６２と、接点Ｎ６のレベルの変化を検出する増
幅器６３と、ステップ状のワード線電圧を発生するワー
ド線電圧発生器６９と、ワード線電圧発生器６９の出力
と増幅器６３の出力とから出力ｏ１，ｏ２を決定して出
力する出力回路６５と、出力ｏ１，ｏ２をラッチして出
力ｏ１＊，ｏ２＊を出力するラッチ回路６６と、出力回
路６５の出力ｏ１，ｏ２とラッチ回路６６の出力ｏ１
＊，ｏ２＊とを比較して、閾値電圧の変動を検出した場
合に閾値電圧変動信号ｓを出力する比較器６７とを有す
る構成となっている。メモリセル６１と負荷６２とはビ
ット線を構成するが、詳細な構造は本発明において重要
な部分ではないので省略する。
と、負荷６２と、接点Ｎ６のレベルの変化を検出する増
幅器６３と、ステップ状のワード線電圧を発生するワー
ド線電圧発生器６９と、ワード線電圧発生器６９の出力
と増幅器６３の出力とから出力ｏ１，ｏ２を決定して出
力する出力回路６５と、出力ｏ１，ｏ２をラッチして出
力ｏ１＊，ｏ２＊を出力するラッチ回路６６と、出力回
路６５の出力ｏ１，ｏ２とラッチ回路６６の出力ｏ１
＊，ｏ２＊とを比較して、閾値電圧の変動を検出した場
合に閾値電圧変動信号ｓを出力する比較器６７とを有す
る構成となっている。メモリセル６１と負荷６２とはビ
ット線を構成するが、詳細な構造は本発明において重要
な部分ではないので省略する。
【０００７】図１１において、メモリセルを読み出した
場合の接点Ｎ６における閾値の初期分布Ａ，Ｂ，Ｃ，Ｄ
は、それぞれ記憶データ“１１”，“１０”，“０
１”，“００”に対応する。ワード線電圧Ｖｗａ，Ｖｗ
ｂ，Ｖｗｃは、メモリセル６１の制御ゲートに加えられ
る。従来例における読み出しは、ワード線をＶｗａ→Ｖ
ｗｂ→Ｖｗｃの順に次第に昇圧して行う。
場合の接点Ｎ６における閾値の初期分布Ａ，Ｂ，Ｃ，Ｄ
は、それぞれ記憶データ“１１”，“１０”，“０
１”，“００”に対応する。ワード線電圧Ｖｗａ，Ｖｗ
ｂ，Ｖｗｃは、メモリセル６１の制御ゲートに加えられ
る。従来例における読み出しは、ワード線をＶｗａ→Ｖ
ｗｂ→Ｖｗｃの順に次第に昇圧して行う。
【０００８】ここで閾値がｂの位置にある場合には、ワ
ード線電圧がＶｗａではメモリセルに電流が流れない
が、Ｖｗｂに昇圧すると電流が流れる。すなわち、Ｖｗ
ａでオフ、ＶｗｂおよびＶｗｃでオンであることから、
閾値がｂの位置、すなわちＢ（データ“１０”）の範囲
内にあると判定することができる。
ード線電圧がＶｗａではメモリセルに電流が流れない
が、Ｖｗｂに昇圧すると電流が流れる。すなわち、Ｖｗ
ａでオフ、ＶｗｂおよびＶｗｃでオンであることから、
閾値がｂの位置、すなわちＢ（データ“１０”）の範囲
内にあると判定することができる。
【０００９】しかしながら、書き込み時にｂの位置にあ
った閾値（Ｖｗａ≦ｂ≦Ｖｗｂ）がＶｗａ，Ｖｗｂの範
囲を超えて変動しているときには別の値として判定し、
エラーを起こしてしまう。このエラーを回避するため
に、閾値変動を起こしてはいるが許容範囲内にあるセル
を見つけて修復を行うための閾値ベリファイ手段が適用
される。図１１に示した従来例の場合には、ＶｗａＨ，
ＶｗｂＨ，ＶｗｃＨで示すワード線電圧とＶｗａＬ，Ｖ
ｗｂＬ，ＶｗｃＬで示すワード線電圧とを閾値ベリファ
イ手段として用いる。
った閾値（Ｖｗａ≦ｂ≦Ｖｗｂ）がＶｗａ，Ｖｗｂの範
囲を超えて変動しているときには別の値として判定し、
エラーを起こしてしまう。このエラーを回避するため
に、閾値変動を起こしてはいるが許容範囲内にあるセル
を見つけて修復を行うための閾値ベリファイ手段が適用
される。図１１に示した従来例の場合には、ＶｗａＨ，
ＶｗｂＨ，ＶｗｃＨで示すワード線電圧とＶｗａＬ，Ｖ
ｗｂＬ，ＶｗｃＬで示すワード線電圧とを閾値ベリファ
イ手段として用いる。
【００１０】ここで、データ“１０”を記憶させたとき
には、閾値がｂの位置にあったとする。ベリファイ処理
を行う場合には、まず通常のワード線電圧Ｖｗａ，Ｖｗ
ｂ，Ｖｗｃで読み出しを行い、データが“１０”である
ことを判定して、それをラッチ回路６６でラッチする。
には、閾値がｂの位置にあったとする。ベリファイ処理
を行う場合には、まず通常のワード線電圧Ｖｗａ，Ｖｗ
ｂ，Ｖｗｃで読み出しを行い、データが“１０”である
ことを判定して、それをラッチ回路６６でラッチする。
【００１１】次にワード線電圧ＶｗａＨ，ＶｗｂＨ，Ｖ
ｗｃＨで読み出しを行う。ここで、図１１に示すよう
に、閾値がｂからｂ１の位置に閾値変動を起こしている
場合には、メモリセルはＶｗａＨ，ＶｗｂＨ，ＶｗｃＨ
の全てでオンするのでデータが“１１”と判定され、比
較器６７においてラッチされているデータ“１０”と比
較して結果が不一致となり、閾値電圧の変動を検出する
ことができる。そして、閾値電圧の変動を検出したこと
を示す閾値電圧変動信号ｓが比較器６７から出力され
る。閾値の変動を検出した後、閾値が再びＢの範囲内に
なるように再書き込みの作業が行われる。再書き込みの
動作については本発明の扱う範囲ではないので省略す
る。
ｗｃＨで読み出しを行う。ここで、図１１に示すよう
に、閾値がｂからｂ１の位置に閾値変動を起こしている
場合には、メモリセルはＶｗａＨ，ＶｗｂＨ，ＶｗｃＨ
の全てでオンするのでデータが“１１”と判定され、比
較器６７においてラッチされているデータ“１０”と比
較して結果が不一致となり、閾値電圧の変動を検出する
ことができる。そして、閾値電圧の変動を検出したこと
を示す閾値電圧変動信号ｓが比較器６７から出力され
る。閾値の変動を検出した後、閾値が再びＢの範囲内に
なるように再書き込みの作業が行われる。再書き込みの
動作については本発明の扱う範囲ではないので省略す
る。
【００１２】ワード線電圧ＶｗａＨ，ＶｗｂＨ，Ｖｗｃ
Ｈでの読み出しにおいて閾値変動が検出されない場合に
は、ラッチ回路６６にラッチされているデータ“１０”
を破棄せず、今度はワード線電圧ＶｗａＬ，ＶｗｂＬ，
ＶｗｃＬで読み出しを行う。ここで図１１に示すよう
に、閾値がｂからｂ２の位置に閾値変動を起こしている
場合には、メモリセルはＶｗａＬ，ＶｗｂＬでオフ，Ｖ
ｗｃＬでオンするのでデータが“０１”と判定され、比
較器６７においてラッチされているデータ“１０”と比
較して結果が不一致となり、ここでも閾値電圧の変動を
検出することができる。そして、閾値電圧の変動を検出
したことを示す閾値電圧変動信号ｓが比較器６７から出
力される。閾値の変動を検出した後、閾値が再びＢの範
囲内になるように再書き込みの作業が行われる。
Ｈでの読み出しにおいて閾値変動が検出されない場合に
は、ラッチ回路６６にラッチされているデータ“１０”
を破棄せず、今度はワード線電圧ＶｗａＬ，ＶｗｂＬ，
ＶｗｃＬで読み出しを行う。ここで図１１に示すよう
に、閾値がｂからｂ２の位置に閾値変動を起こしている
場合には、メモリセルはＶｗａＬ，ＶｗｂＬでオフ，Ｖ
ｗｃＬでオンするのでデータが“０１”と判定され、比
較器６７においてラッチされているデータ“１０”と比
較して結果が不一致となり、ここでも閾値電圧の変動を
検出することができる。そして、閾値電圧の変動を検出
したことを示す閾値電圧変動信号ｓが比較器６７から出
力される。閾値の変動を検出した後、閾値が再びＢの範
囲内になるように再書き込みの作業が行われる。
【００１３】ワード線電圧ＶｗａＨ，ＶｗｂＨ，Ｖｗｃ
Ｈおよびワード線電圧ＶｗａＬ，ＶｗｂＬ，ＶｗｃＬの
両方の検出においても閾値電圧変動信号ｓが出力されな
ければ（例えば閾値がｂ＃の位置にある場合）、閾値電
圧の変動なしと判定する。
Ｈおよびワード線電圧ＶｗａＬ，ＶｗｂＬ，ＶｗｃＬの
両方の検出においても閾値電圧変動信号ｓが出力されな
ければ（例えば閾値がｂ＃の位置にある場合）、閾値電
圧の変動なしと判定する。
【００１４】このように９種類のワード線電圧を用いる
ことによって、閾値変動とその変動の方向を検出するこ
とができる。なお、本例の場合には、メモリセルの閾値
が負になる場合やＤよりも高くなる場合については判定
を行っていないが、ワード線電圧の種類を増やすことで
対応することができる。
ことによって、閾値変動とその変動の方向を検出するこ
とができる。なお、本例の場合には、メモリセルの閾値
が負になる場合やＤよりも高くなる場合については判定
を行っていないが、ワード線電圧の種類を増やすことで
対応することができる。
【００１５】
【発明が解決しようとする課題】上述した従来例では、
１つのデータの読み出しに３種類のワード線電圧を変え
る必要があるので、読み出し速度が遅いという問題点が
ある。また、電圧の切り替えは最高で８回必要となり、
増幅器の出力が安定して比較結果が出るまでワード線電
圧を固定する必要があるので、ベリファイ処理に長時間
要するという問題点がある。さらに、ベリファイ処理に
は全部で９種類のワード線電圧を必要とするので、ワー
ド線電圧発生器の構造が複雑になるという問題点があ
る。
１つのデータの読み出しに３種類のワード線電圧を変え
る必要があるので、読み出し速度が遅いという問題点が
ある。また、電圧の切り替えは最高で８回必要となり、
増幅器の出力が安定して比較結果が出るまでワード線電
圧を固定する必要があるので、ベリファイ処理に長時間
要するという問題点がある。さらに、ベリファイ処理に
は全部で９種類のワード線電圧を必要とするので、ワー
ド線電圧発生器の構造が複雑になるという問題点があ
る。
【００１６】本発明の目的は、メモリセルの閾値変動の
検出をより高速化することが可能な多値不揮発性半導体
メモリを提供することにある。
検出をより高速化することが可能な多値不揮発性半導体
メモリを提供することにある。
【００１７】
【課題を解決するための手段】本発明の多値不揮発性半
導体メモリは、回路構成として浮遊ゲートＭＯＳ構造を
持ち１つのセルにｎ値（ｎ＝３，４，５，…）のデータ
をそれぞれ異なる閾値として記憶する不揮発性メモリセ
ル［４１］と、それぞれ異なる第１の基準信号群Ｖｒｉ
（ｉ＝１，２，…，（ｎ−１））を出力する（ｎ−１）
台の基準信号発生器［４４ａ〜４４ｃ］と、該不揮発性
メモリセル［４１］からｎ値の記憶データに対応するそ
れぞれ異なる信号Ｖｃｉ（ｉ＝１，２，…，（ｎ−
１）；Ｖｃｉ＜Ｖｒｉ＜Ｖｃ（ｉ＋１））のうちのいず
れか１つを読み出して一方の入力端子に入力し、該それ
ぞれ異なる第１の基準信号群Ｖｒｉのそれぞれを他方の
入力端子のそれぞれに入力する（ｎ−１）台の差動増幅
器［４３ａ〜４３ｃ］とを有する多値不揮発性半導体メ
モリであって、該差動増幅器［４３ａ〜４３ｃ］のそれ
ぞれの出力をラッチする（ｎ−１）台のラッチ回路［４
６ａ〜４６ｃ］と、該差動増幅器［４３ａ〜４３ｃ］の
それぞれの出力と該ラッチ回路［４６ａ〜４６ｃ］のそ
れぞれの出力とを比較する（ｎ−１）台の比較器［４７
ａ〜４７ｃ］と、該ラッチ回路［４６ａ〜４６ｃ］のそ
れぞれの出力に従って制御信号［Ｄ１〜Ｄ６］を出力
し、さらに該差動増幅器［４３ａ〜４３ｃ］および該比
較器［４７ａ〜４７ｃ］を制御するコントローラ［４
８］とを有し、該基準信号発生器［４４ａ〜４４ｃ］
が、該第１の基準信号群Ｖｒｉと、該制御信号［Ｄ１〜
Ｄ６］によって該第１の基準信号群ＶｒｉよりもΔＶだ
け上位にシフトした第２の基準信号群ＶｒｉＨ（Ｖｒｉ
＜ＶｒｉＨ＜Ｖｃ（ｉ＋１））と、該制御信号［Ｄ１〜
Ｄ６］によって該第１の基準信号群ＶｒｉよりもΔＶだ
け下位にシフトした第３の基準信号群ＶｒｉＬ（Ｖｃｉ
＜ＶｒｉＬ＜Ｖｒｉ）とを出力し、前記基準信号発生器
［４４ａ〜４４ｃ］が出力する前記第１の基準信号群Ｖ
ｒｉを用いて、前記不揮発性メモリセル［４１］の記憶
データを前記差動増幅器［４３ａ〜４３ｃ］に読み出す
第１の動作と、前記ラッチ回路［４６ａ〜４６ｃ］が該
差動増幅器［４３ａ〜４３ｃ］の第１の出力をラッチす
る第２の動作と、前記信号ＶｃｉがＶｃｘ（ｘは１，
２，…，（ｎ−１）のうちのいずれか１つ）である場合
には、前記コントローラ［４８］が前記制御信号［Ｄ１
〜Ｄ６］を発生し、該第１の基準信 号群Ｖｒｉのうちの
Ｖｒ（ｘ−１）およびＶｒｘをそれぞれ前記第２の基準
信号Ｖｒ（ｘ−１）Ｈおよび前記第３の基準信号Ｖｒｘ
Ｌに変更する第３の動作と、該基準信号発生器［４４ａ
〜４４ｃ］から出力される変更後の該第２の基準信号Ｖ
ｒ（ｘ−１）Ｈおよび該第３の基準信号ＶｒｘＬを用い
て、該不揮発性メモリセル［４１］の記憶データを該差
動増幅器［４３ａ〜４３ｃ］に再度読み出す第４の動作
と、前記比較器［４７ａ〜４７ｃ］が、該第２の動作に
よって該ラッチ回路［４６ａ〜４６ｃ］にラッチされて
いる該差動増幅器［４３ａ〜４３ｃ］の該第１の出力
と、該第４の動作によって読み出された該差動増幅器
［４３ａ〜４３ｃ］の新たな第２の出力とを比較する第
５の動作とを有し、該第５の動作において比較した結
果、該第１の出力と該第２の出力とが一致しない場合に
は閾値電圧変動信号［ｓ１〜ｓ３］を出力してベリファ
イ処理を終了することができる。
導体メモリは、回路構成として浮遊ゲートＭＯＳ構造を
持ち１つのセルにｎ値（ｎ＝３，４，５，…）のデータ
をそれぞれ異なる閾値として記憶する不揮発性メモリセ
ル［４１］と、それぞれ異なる第１の基準信号群Ｖｒｉ
（ｉ＝１，２，…，（ｎ−１））を出力する（ｎ−１）
台の基準信号発生器［４４ａ〜４４ｃ］と、該不揮発性
メモリセル［４１］からｎ値の記憶データに対応するそ
れぞれ異なる信号Ｖｃｉ（ｉ＝１，２，…，（ｎ−
１）；Ｖｃｉ＜Ｖｒｉ＜Ｖｃ（ｉ＋１））のうちのいず
れか１つを読み出して一方の入力端子に入力し、該それ
ぞれ異なる第１の基準信号群Ｖｒｉのそれぞれを他方の
入力端子のそれぞれに入力する（ｎ−１）台の差動増幅
器［４３ａ〜４３ｃ］とを有する多値不揮発性半導体メ
モリであって、該差動増幅器［４３ａ〜４３ｃ］のそれ
ぞれの出力をラッチする（ｎ−１）台のラッチ回路［４
６ａ〜４６ｃ］と、該差動増幅器［４３ａ〜４３ｃ］の
それぞれの出力と該ラッチ回路［４６ａ〜４６ｃ］のそ
れぞれの出力とを比較する（ｎ−１）台の比較器［４７
ａ〜４７ｃ］と、該ラッチ回路［４６ａ〜４６ｃ］のそ
れぞれの出力に従って制御信号［Ｄ１〜Ｄ６］を出力
し、さらに該差動増幅器［４３ａ〜４３ｃ］および該比
較器［４７ａ〜４７ｃ］を制御するコントローラ［４
８］とを有し、該基準信号発生器［４４ａ〜４４ｃ］
が、該第１の基準信号群Ｖｒｉと、該制御信号［Ｄ１〜
Ｄ６］によって該第１の基準信号群ＶｒｉよりもΔＶだ
け上位にシフトした第２の基準信号群ＶｒｉＨ（Ｖｒｉ
＜ＶｒｉＨ＜Ｖｃ（ｉ＋１））と、該制御信号［Ｄ１〜
Ｄ６］によって該第１の基準信号群ＶｒｉよりもΔＶだ
け下位にシフトした第３の基準信号群ＶｒｉＬ（Ｖｃｉ
＜ＶｒｉＬ＜Ｖｒｉ）とを出力し、前記基準信号発生器
［４４ａ〜４４ｃ］が出力する前記第１の基準信号群Ｖ
ｒｉを用いて、前記不揮発性メモリセル［４１］の記憶
データを前記差動増幅器［４３ａ〜４３ｃ］に読み出す
第１の動作と、前記ラッチ回路［４６ａ〜４６ｃ］が該
差動増幅器［４３ａ〜４３ｃ］の第１の出力をラッチす
る第２の動作と、前記信号ＶｃｉがＶｃｘ（ｘは１，
２，…，（ｎ−１）のうちのいずれか１つ）である場合
には、前記コントローラ［４８］が前記制御信号［Ｄ１
〜Ｄ６］を発生し、該第１の基準信 号群Ｖｒｉのうちの
Ｖｒ（ｘ−１）およびＶｒｘをそれぞれ前記第２の基準
信号Ｖｒ（ｘ−１）Ｈおよび前記第３の基準信号Ｖｒｘ
Ｌに変更する第３の動作と、該基準信号発生器［４４ａ
〜４４ｃ］から出力される変更後の該第２の基準信号Ｖ
ｒ（ｘ−１）Ｈおよび該第３の基準信号ＶｒｘＬを用い
て、該不揮発性メモリセル［４１］の記憶データを該差
動増幅器［４３ａ〜４３ｃ］に再度読み出す第４の動作
と、前記比較器［４７ａ〜４７ｃ］が、該第２の動作に
よって該ラッチ回路［４６ａ〜４６ｃ］にラッチされて
いる該差動増幅器［４３ａ〜４３ｃ］の該第１の出力
と、該第４の動作によって読み出された該差動増幅器
［４３ａ〜４３ｃ］の新たな第２の出力とを比較する第
５の動作とを有し、該第５の動作において比較した結
果、該第１の出力と該第２の出力とが一致しない場合に
は閾値電圧変動信号［ｓ１〜ｓ３］を出力してベリファ
イ処理を終了することができる。
【００１８】
【００１９】本発明の多値不揮発性半導体メモリは、回
路構成として浮遊ゲートＭＯＳ構造を持ち１つのセルに
ｍk 値（ｍ≧２の整数，ｋ≧２（ｍ＝２）の整数または
ｋ≧１（ｍ≧３）の整数）のデータをそれぞれ異なる閾
値として記憶する不揮発性メモリセル［１１］と、それ
ぞれ異なる第１の基準信号群Ｖｒｉ（ｉ＝１，２，…，
（ｍk −１））を出力する（ｍk −１）台の基準信号発
生器［１４ａ〜１４ｃ］と、該不揮発性メモリセル［１
１］からｍk 値の記憶データに対応するそれぞれ異なる
信号Ｖｃｉ（ｉ＝１，２，…，（ｍk −１）；Ｖｃｉ＜
Ｖｒｉ＜Ｖｃ（ｉ＋１））のうちのいずれか１つを読み
出して一方の入力端子に入力し、該それぞれ異なる第１
の基準信号群Ｖｒｉのそれぞれを他方の入力端子のそれ
ぞれに入力する（ｍk −１）台の差動増幅器［１３ａ〜
１３ｃ］と、該差動増幅器［１３ａ〜１３ｃ］の出力を
入力してｍ進データに変換するエンコーダ［１５］とを
有する多値不揮発性半導体メモリであって、該エンコー
ダ［１５］の出力を第１のクロック信号のタイミングで
ラッチするラッチ回路［１６］と、第２のクロック信号
のタイミングで該エンコーダ［１５］の出力と該ラッチ
回路［１６］の出力とを比較する比較器［１７］と、該
ラッチ回路［１６］の出力に従って制御信号［Ａ１〜Ａ
６］を出力するコントローラ［１８］とを有し、該基準
信号発生器［１４ａ〜１４ｃ］が、該第１の基準信号群
Ｖｒｉと、該制御信号［Ａ１〜Ａ６］によって該第１の
基準信号群ＶｒｉよりもΔＶだけ上位にシフトした第２
の基準信号群ＶｒｉＨ（Ｖｒｉ＜ＶｒｉＨ＜Ｖｃ（ｉ＋
１））と、該制御信号［Ａ１〜Ａ６］によって該第１の
基準信号群ＶｒｉよりもΔＶだけ下位にシフトした第３
の基準信号群ＶｒｉＬ（Ｖｃｉ＜ＶｒｉＬ＜Ｖｒｉ）と
を出力し、前記基準信号発生器［１４ａ〜１４ｃ］が出
力する前記第１の基準信号群Ｖｒｉを用いて、前記不揮
発性メモリセル［１１］の記憶データを前記差動増幅器
［１３ａ〜１３ｃ］に読み出して、前記信号Ｖｃｉを前
記エンコーダ［１５］において第１のｍ進データに変換
する第１の動作と、前記ラッチ回路［１６］が前記第１
のクロック信号のタイミングで該第１のｍ進データをラ
ッチする第２の動作と、該信号ＶｃｉがＶｃｘ（ｘは
１，２，…，（ｍ k −１）のうちのいずれか１つ）であ
る場合には、前記コントローラ［１８］が前記制御信号
［Ａ１〜Ａ６］を発生し、該基 準信号発生器［１４ａ〜
１４ｃ］の出力を該第１の基準信号群ＶｒｉのうちのＶ
ｒ（ｘ−１）およびＶｒｘからそれぞれ前記第２の基準
信号Ｖｒ（ｘ−１）Ｈおよび前記第３の基準信号Ｖｒｘ
Ｌに変更する第３の動作と、該基準信号発生器［１４ａ
〜１４ｃ］から出力される変更後の該第２の基準信号Ｖ
ｒ（ｘ−１）Ｈおよび該第３の基準信号ＶｒｘＬを用い
て、該不揮発性メモリセル［１１］の記憶データを該差
動増幅器［１３ａ〜１３ｃ］に再度読み出して、該信号
Ｖｃｉを該エンコーダ［１５］において第２のｍ進デー
タに変換する第４の動作と、前記比較器［１７］が、該
第２の動作によって該ラッチ回路［１６］にラッチされ
ている該第１のｍ進データと、該第４の動作によって変
換された該第２のｍ進データとを、前記第２のクロック
信号のタイミングで比較する第５の動作と、該第５の動
作において比較した結果、該第１のｍ進データと該第２
のｍ進データとが一致する場合にはベリファイ処理を終
了し、該第１のｍ進データと該第２のｍ進データとが一
致しない場合には閾値電圧変動信号［ｓ］を出力してベ
リファイ処理を終了する第６の動作とを有することがで
きる。
路構成として浮遊ゲートＭＯＳ構造を持ち１つのセルに
ｍk 値（ｍ≧２の整数，ｋ≧２（ｍ＝２）の整数または
ｋ≧１（ｍ≧３）の整数）のデータをそれぞれ異なる閾
値として記憶する不揮発性メモリセル［１１］と、それ
ぞれ異なる第１の基準信号群Ｖｒｉ（ｉ＝１，２，…，
（ｍk −１））を出力する（ｍk −１）台の基準信号発
生器［１４ａ〜１４ｃ］と、該不揮発性メモリセル［１
１］からｍk 値の記憶データに対応するそれぞれ異なる
信号Ｖｃｉ（ｉ＝１，２，…，（ｍk −１）；Ｖｃｉ＜
Ｖｒｉ＜Ｖｃ（ｉ＋１））のうちのいずれか１つを読み
出して一方の入力端子に入力し、該それぞれ異なる第１
の基準信号群Ｖｒｉのそれぞれを他方の入力端子のそれ
ぞれに入力する（ｍk −１）台の差動増幅器［１３ａ〜
１３ｃ］と、該差動増幅器［１３ａ〜１３ｃ］の出力を
入力してｍ進データに変換するエンコーダ［１５］とを
有する多値不揮発性半導体メモリであって、該エンコー
ダ［１５］の出力を第１のクロック信号のタイミングで
ラッチするラッチ回路［１６］と、第２のクロック信号
のタイミングで該エンコーダ［１５］の出力と該ラッチ
回路［１６］の出力とを比較する比較器［１７］と、該
ラッチ回路［１６］の出力に従って制御信号［Ａ１〜Ａ
６］を出力するコントローラ［１８］とを有し、該基準
信号発生器［１４ａ〜１４ｃ］が、該第１の基準信号群
Ｖｒｉと、該制御信号［Ａ１〜Ａ６］によって該第１の
基準信号群ＶｒｉよりもΔＶだけ上位にシフトした第２
の基準信号群ＶｒｉＨ（Ｖｒｉ＜ＶｒｉＨ＜Ｖｃ（ｉ＋
１））と、該制御信号［Ａ１〜Ａ６］によって該第１の
基準信号群ＶｒｉよりもΔＶだけ下位にシフトした第３
の基準信号群ＶｒｉＬ（Ｖｃｉ＜ＶｒｉＬ＜Ｖｒｉ）と
を出力し、前記基準信号発生器［１４ａ〜１４ｃ］が出
力する前記第１の基準信号群Ｖｒｉを用いて、前記不揮
発性メモリセル［１１］の記憶データを前記差動増幅器
［１３ａ〜１３ｃ］に読み出して、前記信号Ｖｃｉを前
記エンコーダ［１５］において第１のｍ進データに変換
する第１の動作と、前記ラッチ回路［１６］が前記第１
のクロック信号のタイミングで該第１のｍ進データをラ
ッチする第２の動作と、該信号ＶｃｉがＶｃｘ（ｘは
１，２，…，（ｍ k −１）のうちのいずれか１つ）であ
る場合には、前記コントローラ［１８］が前記制御信号
［Ａ１〜Ａ６］を発生し、該基 準信号発生器［１４ａ〜
１４ｃ］の出力を該第１の基準信号群ＶｒｉのうちのＶ
ｒ（ｘ−１）およびＶｒｘからそれぞれ前記第２の基準
信号Ｖｒ（ｘ−１）Ｈおよび前記第３の基準信号Ｖｒｘ
Ｌに変更する第３の動作と、該基準信号発生器［１４ａ
〜１４ｃ］から出力される変更後の該第２の基準信号Ｖ
ｒ（ｘ−１）Ｈおよび該第３の基準信号ＶｒｘＬを用い
て、該不揮発性メモリセル［１１］の記憶データを該差
動増幅器［１３ａ〜１３ｃ］に再度読み出して、該信号
Ｖｃｉを該エンコーダ［１５］において第２のｍ進デー
タに変換する第４の動作と、前記比較器［１７］が、該
第２の動作によって該ラッチ回路［１６］にラッチされ
ている該第１のｍ進データと、該第４の動作によって変
換された該第２のｍ進データとを、前記第２のクロック
信号のタイミングで比較する第５の動作と、該第５の動
作において比較した結果、該第１のｍ進データと該第２
のｍ進データとが一致する場合にはベリファイ処理を終
了し、該第１のｍ進データと該第２のｍ進データとが一
致しない場合には閾値電圧変動信号［ｓ］を出力してベ
リファイ処理を終了する第６の動作とを有することがで
きる。
【００２０】
【００２１】本発明の多値不揮発性半導体メモリは、回
路構成として浮遊ゲートＭＯＳ構造を持ち１つのセルに
ｍ k 値（ｍ≧２の整数，ｋ≧２（ｍ＝２）の整数または
ｋ≧１（ｍ≧３）の整数）のデータをそれぞれ異なる閾
値として記憶する不揮発性メモリセル［１１］と、それ
ぞれ異なる第１の基準信号群Ｖｒｉ（ｉ＝１，２，…，
（ｍ k −１））を出力する（ｍ k −１）台の基準信号発
生器［１４ａ〜１４ｃ］と、該不揮発性メモリセル［１
１］からｍ k 値の記憶データに対応するそれぞれ異なる
信号Ｖｃｉ（ｉ＝１，２，…，（ｍ k −１）；Ｖｃｉ＜
Ｖｒｉ＜Ｖｃ（ｉ＋１））のうちのいずれか１つを読み
出して一方の入力端子に入力し、該それぞれ異なる第１
の基準信号群Ｖｒｉのそれぞれを他方の入力端子のそれ
ぞれに入力する（ｍ k −１）台の差動増幅器［１３ａ〜
１３ｃ］と、該差動増幅器［１３ａ〜１３ｃ］の出力を
入力してｍ進データに変換するエンコーダ［１５］とを
有する多値不揮発性半導体メモリであって、該エンコー
ダ［１５］の出力を第１のクロック信号のタイミングで
ラッチするラッチ回路［１６］と、第２のクロック信号
のタイミングで該エンコーダ［１５］の出力と該ラッチ
回路［１６］の出力とを比較する比較器［１７］と、該
ラッチ回路［１６］の出力に従って制御信号［Ａ１〜Ａ
６］を出力するコントローラ［１８］とを有し、該基準
信号発生器［１４ａ〜１４ｃ］が、該第１の基準信号群
Ｖｒｉと、該制御信号［Ａ１〜Ａ６］によって該第１の
基準信号群ＶｒｉよりもΔＶだけ上位にシフトした第２
の基準信号群ＶｒｉＨ（Ｖｒｉ＜ＶｒｉＨ＜Ｖｃ（ｉ＋
１））と、該制御信号［Ａ１〜Ａ６］によって該第１の
基準信号群ＶｒｉよりもΔＶだけ下位にシフトした第３
の基準信号群ＶｒｉＬ（Ｖｃｉ＜ＶｒｉＬ＜Ｖｒｉ）と
を出力し、前記基準信号発生器［２４ａ〜２４ｃ］が出
力する前記第１の基準信号群Ｖｒｉを用いて、前記不揮
発性メモリセル［２１］の記憶データを前記差動増幅器
［２３ａ〜２３ｃ］に読み出して、前記信号Ｖｃｉを前
記エンコーダ［２５］において第１のｍ進データに変換
する第１の動作と、前記ラッチ回路［２６］が前記第１
のクロック信号のタイミングで該第１のｍ進データをラ
ッチする第２の動作と、該基準信号発生器［２４ａ〜２
４ｃ］の出力を該第１の基準信号Ｖｒｉから前記第２の
基準信号ＶｒｉＨに変更する第３の動作と、該基準信号
発生器［２４ａ〜２４ｃ］から出力される変更後の該第
２の基準信号ＶｒｉＨを用いて、該不揮発性メモリセル
［２１］の記憶データを該差動増幅器［２３ａ〜２３
ｃ］に再度読み出して、該信号Ｖｃｉを該エンコーダ
［２５］において第２のｍ進データに変換する第４の動
作と、前記比較器［２７］が、該第２の動作によってラ
ッチされた該第１のｍ進データと、該第４の動作によっ
て変換された該第２のｍ進データとを、第１回目の前記
第２のクロック信号のタイミングで比較する第５の動作
と、該第５の動作において比較した結果、該第１のｍ進
データと該第２のｍ進データとが一致する場合には第７
の動作に進み、該第１のｍ進データと該第２のｍ進デー
タとが一致しない場合には第１の閾値電圧変動信号
［ｓ］を出力してベリファイ処理を終了する第６の動作
と、該基準信号発生器［２４ａ〜２４ｃ］の出力を該第
２の基準信号ＶｒｉＨから前記第３の基準信号ＶｒｉＬ
に変更する該第７の動作と、該基準信号発生器［２４ａ
〜２４ｃ］から出力される再変更後の該第３の基準信号
ＶｒｉＬを用いて、該不揮発性メモリセル［２１］の記
憶データを該差動増幅器［２３ａ〜２３ｃ］に再々度読
み出して、該信号Ｖｃｉを該エンコーダ［２５］におい
て第３のｍ進データに変換する第８の動作と、該比較器
［２７］が、該第２の動作によってラッチされた該第１
のｍ進データと、該第７の動作によって変換された該第
３のｍ進データとを、第２回目の該第２のクロック信号
のタイミングで比較する第９の動作と、該第９の動作に
おいて比較した結果、該第１のｍ進データと該第３のｍ
進データとが一致する場合にはベリファイ処理を終了
し、該第１のｍ進データと該第３のｍ進データとが一致
しない場合には第２の閾値電圧変動信号［ｓ］を出力し
てベリファイ処理を終了する第１０の動作とを有するこ
とができる。
路構成として浮遊ゲートＭＯＳ構造を持ち１つのセルに
ｍ k 値（ｍ≧２の整数，ｋ≧２（ｍ＝２）の整数または
ｋ≧１（ｍ≧３）の整数）のデータをそれぞれ異なる閾
値として記憶する不揮発性メモリセル［１１］と、それ
ぞれ異なる第１の基準信号群Ｖｒｉ（ｉ＝１，２，…，
（ｍ k −１））を出力する（ｍ k −１）台の基準信号発
生器［１４ａ〜１４ｃ］と、該不揮発性メモリセル［１
１］からｍ k 値の記憶データに対応するそれぞれ異なる
信号Ｖｃｉ（ｉ＝１，２，…，（ｍ k −１）；Ｖｃｉ＜
Ｖｒｉ＜Ｖｃ（ｉ＋１））のうちのいずれか１つを読み
出して一方の入力端子に入力し、該それぞれ異なる第１
の基準信号群Ｖｒｉのそれぞれを他方の入力端子のそれ
ぞれに入力する（ｍ k −１）台の差動増幅器［１３ａ〜
１３ｃ］と、該差動増幅器［１３ａ〜１３ｃ］の出力を
入力してｍ進データに変換するエンコーダ［１５］とを
有する多値不揮発性半導体メモリであって、該エンコー
ダ［１５］の出力を第１のクロック信号のタイミングで
ラッチするラッチ回路［１６］と、第２のクロック信号
のタイミングで該エンコーダ［１５］の出力と該ラッチ
回路［１６］の出力とを比較する比較器［１７］と、該
ラッチ回路［１６］の出力に従って制御信号［Ａ１〜Ａ
６］を出力するコントローラ［１８］とを有し、該基準
信号発生器［１４ａ〜１４ｃ］が、該第１の基準信号群
Ｖｒｉと、該制御信号［Ａ１〜Ａ６］によって該第１の
基準信号群ＶｒｉよりもΔＶだけ上位にシフトした第２
の基準信号群ＶｒｉＨ（Ｖｒｉ＜ＶｒｉＨ＜Ｖｃ（ｉ＋
１））と、該制御信号［Ａ１〜Ａ６］によって該第１の
基準信号群ＶｒｉよりもΔＶだけ下位にシフトした第３
の基準信号群ＶｒｉＬ（Ｖｃｉ＜ＶｒｉＬ＜Ｖｒｉ）と
を出力し、前記基準信号発生器［２４ａ〜２４ｃ］が出
力する前記第１の基準信号群Ｖｒｉを用いて、前記不揮
発性メモリセル［２１］の記憶データを前記差動増幅器
［２３ａ〜２３ｃ］に読み出して、前記信号Ｖｃｉを前
記エンコーダ［２５］において第１のｍ進データに変換
する第１の動作と、前記ラッチ回路［２６］が前記第１
のクロック信号のタイミングで該第１のｍ進データをラ
ッチする第２の動作と、該基準信号発生器［２４ａ〜２
４ｃ］の出力を該第１の基準信号Ｖｒｉから前記第２の
基準信号ＶｒｉＨに変更する第３の動作と、該基準信号
発生器［２４ａ〜２４ｃ］から出力される変更後の該第
２の基準信号ＶｒｉＨを用いて、該不揮発性メモリセル
［２１］の記憶データを該差動増幅器［２３ａ〜２３
ｃ］に再度読み出して、該信号Ｖｃｉを該エンコーダ
［２５］において第２のｍ進データに変換する第４の動
作と、前記比較器［２７］が、該第２の動作によってラ
ッチされた該第１のｍ進データと、該第４の動作によっ
て変換された該第２のｍ進データとを、第１回目の前記
第２のクロック信号のタイミングで比較する第５の動作
と、該第５の動作において比較した結果、該第１のｍ進
データと該第２のｍ進データとが一致する場合には第７
の動作に進み、該第１のｍ進データと該第２のｍ進デー
タとが一致しない場合には第１の閾値電圧変動信号
［ｓ］を出力してベリファイ処理を終了する第６の動作
と、該基準信号発生器［２４ａ〜２４ｃ］の出力を該第
２の基準信号ＶｒｉＨから前記第３の基準信号ＶｒｉＬ
に変更する該第７の動作と、該基準信号発生器［２４ａ
〜２４ｃ］から出力される再変更後の該第３の基準信号
ＶｒｉＬを用いて、該不揮発性メモリセル［２１］の記
憶データを該差動増幅器［２３ａ〜２３ｃ］に再々度読
み出して、該信号Ｖｃｉを該エンコーダ［２５］におい
て第３のｍ進データに変換する第８の動作と、該比較器
［２７］が、該第２の動作によってラッチされた該第１
のｍ進データと、該第７の動作によって変換された該第
３のｍ進データとを、第２回目の該第２のクロック信号
のタイミングで比較する第９の動作と、該第９の動作に
おいて比較した結果、該第１のｍ進データと該第３のｍ
進データとが一致する場合にはベリファイ処理を終了
し、該第１のｍ進データと該第３のｍ進データとが一致
しない場合には第２の閾値電圧変動信号［ｓ］を出力し
てベリファイ処理を終了する第１０の動作とを有するこ
とができる。
【００２２】上記本発明の多値不揮発性半導体メモリ
は、前記基準信号発生器が、電源［Ｖｃｃ］と第１の接
点［Ｒ１］との間に接続されたＭＯＳトランジスタ［５
１］を備える第１の負荷と、該第１の接点［Ｒ１］と第
２の接点［Ｒ２］との間に接続されたＭＯＳトランジス
タ［５２］を備える第２の負荷と、ドレインが該第２の
接点［Ｒ２］に接続され、ソースが接地電位［ＧＮＤ］
に接続され、ゲートがそれぞれ制御信号［ＲＨ，ＲＭ，
ＲＬ］に接続されている第１、第２および第３のＭＯＳ
トランジスタ［５５，５４，５３］とを有し、該第１の
接点［Ｒ１］の電圧を基準信号とし、前記第１の基準信
号Ｖｒｉ出力時には該第１および第２のＭＯＳトランジ
スタ［５５，５４］を導通させ、前記第２の基準信号Ｖ
ｒｉＨ出力時には該第１のＭＯＳトランジスタ［５５］
のみを導通させ、前記第３の基準信号ＶｒｉＬ出力時に
は該第１、第２および第３のＭＯＳトランジスタ［５
５，５４，５３］全てを導通させることができる。
は、前記基準信号発生器が、電源［Ｖｃｃ］と第１の接
点［Ｒ１］との間に接続されたＭＯＳトランジスタ［５
１］を備える第１の負荷と、該第１の接点［Ｒ１］と第
２の接点［Ｒ２］との間に接続されたＭＯＳトランジス
タ［５２］を備える第２の負荷と、ドレインが該第２の
接点［Ｒ２］に接続され、ソースが接地電位［ＧＮＤ］
に接続され、ゲートがそれぞれ制御信号［ＲＨ，ＲＭ，
ＲＬ］に接続されている第１、第２および第３のＭＯＳ
トランジスタ［５５，５４，５３］とを有し、該第１の
接点［Ｒ１］の電圧を基準信号とし、前記第１の基準信
号Ｖｒｉ出力時には該第１および第２のＭＯＳトランジ
スタ［５５，５４］を導通させ、前記第２の基準信号Ｖ
ｒｉＨ出力時には該第１のＭＯＳトランジスタ［５５］
のみを導通させ、前記第３の基準信号ＶｒｉＬ出力時に
は該第１、第２および第３のＭＯＳトランジスタ［５
５，５４，５３］全てを導通させることができる。
【００２３】また、上記本発明の多値不揮発性半導体メ
モリは、前記基準信号発生器が、電源［Ｖｃｃ］と第１
の接点［Ｒ１］との間に接続されたＭＯＳトランジスタ
［５１］を備える第１の負荷と、該第１の接点［Ｒ１］
と第２の接点［Ｒ２］との間に接続されたＭＯＳトラン
ジスタ［５２］を備える第２の負荷と、ドレインが該第
２の接点［Ｒ２］に接続され、ソースが接地電位［ＧＮ
Ｄ］に接続され、ゲートがそれぞれ制御信号［ＲＨ，Ｒ
Ｍ，ＲＬ］に接続されている第１、第２および第３のＭ
ＯＳトランジスタ［５５，５４，５３］とを有し、該第
１の接点［Ｒ１］の電圧を基準信号とし、該第１、第２
および第３のＭＯＳトランジスタ［５５，５４，５３］
のそれぞれの導通抵抗ＴＲ３、ＴＲ２およびＴＲ１がＴ
Ｒ１＜ＴＲ２＜ＴＲ３の関係にあり、前記第１の基準信
号Ｖｒｉ出力時には該第２のＭＯＳトランジスタ［５
４］を導通させ、前記第２の基準信号ＶｒｉＨ出力時に
は該第１のＭＯＳトランジスタ［５５］を導通させ、前
記第３の基準信号ＶｒｉＬ出力時には該第３のＭＯＳト
ランジスタ［５３］を導通させることができる。
モリは、前記基準信号発生器が、電源［Ｖｃｃ］と第１
の接点［Ｒ１］との間に接続されたＭＯＳトランジスタ
［５１］を備える第１の負荷と、該第１の接点［Ｒ１］
と第２の接点［Ｒ２］との間に接続されたＭＯＳトラン
ジスタ［５２］を備える第２の負荷と、ドレインが該第
２の接点［Ｒ２］に接続され、ソースが接地電位［ＧＮ
Ｄ］に接続され、ゲートがそれぞれ制御信号［ＲＨ，Ｒ
Ｍ，ＲＬ］に接続されている第１、第２および第３のＭ
ＯＳトランジスタ［５５，５４，５３］とを有し、該第
１の接点［Ｒ１］の電圧を基準信号とし、該第１、第２
および第３のＭＯＳトランジスタ［５５，５４，５３］
のそれぞれの導通抵抗ＴＲ３、ＴＲ２およびＴＲ１がＴ
Ｒ１＜ＴＲ２＜ＴＲ３の関係にあり、前記第１の基準信
号Ｖｒｉ出力時には該第２のＭＯＳトランジスタ［５
４］を導通させ、前記第２の基準信号ＶｒｉＨ出力時に
は該第１のＭＯＳトランジスタ［５５］を導通させ、前
記第３の基準信号ＶｒｉＬ出力時には該第３のＭＯＳト
ランジスタ［５３］を導通させることができる。
【００２４】このように、複数の基準電圧を用いて多値
の判定をするので、ワード線電圧の切り替えが不要とな
る。また、固定したワード線電圧で読み出したメモリセ
ルのビット線電圧を比較してデータを一度に判定するの
で、読み出し動作そのものの高速化を図ることが可能と
なる。さらに、ワード線の電圧が固定されるので、ワー
ド線電圧発生器の回路構成を簡単にすることが可能とな
る。
の判定をするので、ワード線電圧の切り替えが不要とな
る。また、固定したワード線電圧で読み出したメモリセ
ルのビット線電圧を比較してデータを一度に判定するの
で、読み出し動作そのものの高速化を図ることが可能と
なる。さらに、ワード線の電圧が固定されるので、ワー
ド線電圧発生器の回路構成を簡単にすることが可能とな
る。
【００２５】また、ベリファイ処理のための電圧変更が
１度または２度で済むので、ベリファイ処理の回数を従
来と比較して減らすことが可能となり、ベリファイ処理
の高速化を図ることが可能となる。また、個々の基準電
圧発生器の出力を３種類とするので、従来例と比較して
回路構成を簡単にすることが可能となる。
１度または２度で済むので、ベリファイ処理の回数を従
来と比較して減らすことが可能となり、ベリファイ処理
の高速化を図ることが可能となる。また、個々の基準電
圧発生器の出力を３種類とするので、従来例と比較して
回路構成を簡単にすることが可能となる。
【００２６】
【発明の実施の形態】次に本発明の実施の形態について
図面を用いて説明する。
図面を用いて説明する。
【００２７】［第１の実施の形態］図１は、本発明の第
１の実施の形態における半導体記憶装置の構成を示す回
路図である。図２は、図１における多値および閾値変動
の判定方法を説明する電圧分布図である。図３は、図１
の動作を示すフローチャートである。
１の実施の形態における半導体記憶装置の構成を示す回
路図である。図２は、図１における多値および閾値変動
の判定方法を説明する電圧分布図である。図３は、図１
の動作を示すフローチャートである。
【００２８】図１に示した半導体記憶装置は回路構成と
して浮遊ゲートＭＯＳ構造を持ち、メモリセル１１と、
負荷１２と、差動増幅器１３ａ〜１３ｃと、基準信号発
生器１４ａ〜１４ｃと、エンコーダ１５と、ラッチ回路
１６と、比較器１７と、コントローラ１８とを有する構
成となっている。また、メモリセル１１のドレイン端子
および負荷１２は、回路の接点Ｎ１に並列接続されてい
る。
して浮遊ゲートＭＯＳ構造を持ち、メモリセル１１と、
負荷１２と、差動増幅器１３ａ〜１３ｃと、基準信号発
生器１４ａ〜１４ｃと、エンコーダ１５と、ラッチ回路
１６と、比較器１７と、コントローラ１８とを有する構
成となっている。また、メモリセル１１のドレイン端子
および負荷１２は、回路の接点Ｎ１に並列接続されてい
る。
【００２９】メモリセル１１は、１つのセルに４値（２
進２ビット）のデータをそれぞれ異なる閾値として記憶
している。基準信号発生器１４ａ〜１４ｃはそれぞれ、
制御信号Ａ１およびＡ２，Ａ３およびＡ４，Ａ５および
Ａ６を入力とし、通常の読み出し時に用いる基準信号Ｖ
ｒａ，Ｖｒｂ，Ｖｒｃ、およびベリファイ時に用いる基
準信号ＶｒａＬおよびＶｒａＨ，ＶｒｂＬおよびＶｒｂ
Ｈ，ＶｒｃＬおよびＶｒｃＨをＡ１〜Ａ６に対応させて
出力する。差動増幅器１３ａ〜１３ｃは、メモリセル１
１から記憶データに対応する信号である接点Ｎ１のレベ
ルＶｃＡ，ＶｃＢ，ＶｃＣ，ＶｃＤのうちのいずれかを
読み出して、一方の入力端子のそれぞれに入力する。ま
た、基準信号発生器１４ａ〜１４ｃの出力のそれぞれ
を、他方の入力のそれぞれに入力する。エンコーダ１５
は、差動増幅器１３ａ〜１３ｃの出力を２進データに変
換してデータｏ１，ｏ２を出力する。ラッチ回路１６
は、エンコーダ１５から出力されるデータｏ１，ｏ２を
クロック信号１１のタイミングでラッチして、データｏ
１＊，ｏ２＊を出力する。比較器１７は、エンコーダ１
５から出力されるデータｏ１，ｏ２とラッチ回路１６か
ら出力されるデータｏ１＊，ｏ２＊とをクロック信号Ｃ
１２のタイミングで入力して比較し、比較結果が不一致
である場合には閾値電圧変動信号ｓを出力する。コント
ローラ１８は、ラッチ回路１６にラッチされたデータｏ
１＊，ｏ２＊を入力して制御信号Ａ１〜Ａ６を出力す
る。
進２ビット）のデータをそれぞれ異なる閾値として記憶
している。基準信号発生器１４ａ〜１４ｃはそれぞれ、
制御信号Ａ１およびＡ２，Ａ３およびＡ４，Ａ５および
Ａ６を入力とし、通常の読み出し時に用いる基準信号Ｖ
ｒａ，Ｖｒｂ，Ｖｒｃ、およびベリファイ時に用いる基
準信号ＶｒａＬおよびＶｒａＨ，ＶｒｂＬおよびＶｒｂ
Ｈ，ＶｒｃＬおよびＶｒｃＨをＡ１〜Ａ６に対応させて
出力する。差動増幅器１３ａ〜１３ｃは、メモリセル１
１から記憶データに対応する信号である接点Ｎ１のレベ
ルＶｃＡ，ＶｃＢ，ＶｃＣ，ＶｃＤのうちのいずれかを
読み出して、一方の入力端子のそれぞれに入力する。ま
た、基準信号発生器１４ａ〜１４ｃの出力のそれぞれ
を、他方の入力のそれぞれに入力する。エンコーダ１５
は、差動増幅器１３ａ〜１３ｃの出力を２進データに変
換してデータｏ１，ｏ２を出力する。ラッチ回路１６
は、エンコーダ１５から出力されるデータｏ１，ｏ２を
クロック信号１１のタイミングでラッチして、データｏ
１＊，ｏ２＊を出力する。比較器１７は、エンコーダ１
５から出力されるデータｏ１，ｏ２とラッチ回路１６か
ら出力されるデータｏ１＊，ｏ２＊とをクロック信号Ｃ
１２のタイミングで入力して比較し、比較結果が不一致
である場合には閾値電圧変動信号ｓを出力する。コント
ローラ１８は、ラッチ回路１６にラッチされたデータｏ
１＊，ｏ２＊を入力して制御信号Ａ１〜Ａ６を出力す
る。
【００３０】図２に示すように、ＶｃＡ〜ＶｃＤは、メ
モリセル１１の記憶データを読み出した場合の接点Ｎ１
における電圧の分布であり、記憶データ“１１”，“１
０”，“０１”，“００”に対応する。基準信号Ｖｒ
ａ，Ｖｒｂ，Ｖｒｃは、それぞれ基準信号発生器１４ａ
〜１４ｃを用いる通常の読み出し時に使用する。基準信
号ＶｒａＬおよびＶｒａＨ，ＶｒｂＬおよびＶｒｂＨ，
ＶｒｃＬおよびＶｒｃＨは、それぞれベリファイ時に使
用する。基準信号ＶｒａＨ，ＶｒｂＨ，ＶｒｃＨは、基
準信号Ｖｒａ，Ｖｒｂ，ＶｒｃよりもそれぞれΔＶだけ
上位にシフトした信号である。基準信号ＶｒａＬ，Ｖｒ
ｂＬ，ＶｒｃＬは、基準信号Ｖｒａ，Ｖｒｂ，Ｖｒｃよ
りもそれぞれΔＶだけ下位にシフトした信号である。
モリセル１１の記憶データを読み出した場合の接点Ｎ１
における電圧の分布であり、記憶データ“１１”，“１
０”，“０１”，“００”に対応する。基準信号Ｖｒ
ａ，Ｖｒｂ，Ｖｒｃは、それぞれ基準信号発生器１４ａ
〜１４ｃを用いる通常の読み出し時に使用する。基準信
号ＶｒａＬおよびＶｒａＨ，ＶｒｂＬおよびＶｒｂＨ，
ＶｒｃＬおよびＶｒｃＨは、それぞれベリファイ時に使
用する。基準信号ＶｒａＨ，ＶｒｂＨ，ＶｒｃＨは、基
準信号Ｖｒａ，Ｖｒｂ，ＶｒｃよりもそれぞれΔＶだけ
上位にシフトした信号である。基準信号ＶｒａＬ，Ｖｒ
ｂＬ，ＶｒｃＬは、基準信号Ｖｒａ，Ｖｒｂ，Ｖｒｃよ
りもそれぞれΔＶだけ下位にシフトした信号である。
【００３１】図３を用いて、図１の動作を説明する。図
１において、読み出しを行う場合には、メモリセル１１
から読み出した記憶データに対応する信号Ｖｃｉを一度
にＶｒａ〜Ｖｒｃと比較して判定する。すなわちＶｃＢ
を判定する場合には、差動増幅器１３ａ〜１３ｃの出力
が例えば“１”，“０”，“０”となり、これをエンコ
ーダ１５がデータ“１０”に変換して出力する。ベリフ
ァイ処理を行う場合には、この出力をクロック信号Ｃ１
１のタイミングでラッチ回路１６にラッチする。ラッチ
されたデータに従って、コントローラ１８が制御信号Ａ
１〜Ａ６を発生する。このようにして、読み出しおよび
ラッチを行う（Ｓ１０）。
１において、読み出しを行う場合には、メモリセル１１
から読み出した記憶データに対応する信号Ｖｃｉを一度
にＶｒａ〜Ｖｒｃと比較して判定する。すなわちＶｃＢ
を判定する場合には、差動増幅器１３ａ〜１３ｃの出力
が例えば“１”，“０”，“０”となり、これをエンコ
ーダ１５がデータ“１０”に変換して出力する。ベリフ
ァイ処理を行う場合には、この出力をクロック信号Ｃ１
１のタイミングでラッチ回路１６にラッチする。ラッチ
されたデータに従って、コントローラ１８が制御信号Ａ
１〜Ａ６を発生する。このようにして、読み出しおよび
ラッチを行う（Ｓ１０）。
【００３２】ラッチしたデータが“１０”である場合に
は、閾値変動を判定するために必要な基準信号は図２に
示すようにＶｒａＨ，ＶｒｂＬであるので、コントロー
ラ１８からはＡ２，Ａ３のみを出力する（Ｓ１３）。こ
れによって、次の読み出しは基準信号ＶｒａＨ，Ｖｒｂ
Ｌ，Ｖｒｃで行うことになる。
は、閾値変動を判定するために必要な基準信号は図２に
示すようにＶｒａＨ，ＶｒｂＬであるので、コントロー
ラ１８からはＡ２，Ａ３のみを出力する（Ｓ１３）。こ
れによって、次の読み出しは基準信号ＶｒａＨ，Ｖｒｂ
Ｌ，Ｖｒｃで行うことになる。
【００３３】ここで、Ｎ１の電位、すなわち閾値がｂか
らｂ１の位置に変動しているとエンコーダ１５の出力が
データ“１１”となり、ｂ２の位置に変動しているとエ
ンコーダ１５の出力がデータ“０１”となる。これをク
ロック信号Ｃ１２のタイミングで、比較器１７において
ラッチ回路１６にラッチされているデータ“１０”と比
較することによって、閾値が変動しているか否かおよび
その閾値の変動方向を、１回のベリファイ処理で判定す
ることができる。
らｂ１の位置に変動しているとエンコーダ１５の出力が
データ“１１”となり、ｂ２の位置に変動しているとエ
ンコーダ１５の出力がデータ“０１”となる。これをク
ロック信号Ｃ１２のタイミングで、比較器１７において
ラッチ回路１６にラッチされているデータ“１０”と比
較することによって、閾値が変動しているか否かおよび
その閾値の変動方向を、１回のベリファイ処理で判定す
ることができる。
【００３４】同様に、ラッチしたデータが“００”であ
る場合には、次の読み出しのためにＶｒｃＨを使用する
（Ｓ１１）。ラッチしたデータが“０１”である場合に
は、次の読み出しのためにＶｒｂＨ，ＶｒｃＬを使用す
る（Ｓ１２）。ラッチしたデータが“１１”である場合
には、次の読み出しのためにＶｒａＬを使用する（Ｓ１
４）。また、第１の実施の形態においても従来例と同様
に、閾値がｂからｂ＃の位置に変動した場合には閾値変
動なしと判定する。
る場合には、次の読み出しのためにＶｒｃＨを使用する
（Ｓ１１）。ラッチしたデータが“０１”である場合に
は、次の読み出しのためにＶｒｂＨ，ＶｒｃＬを使用す
る（Ｓ１２）。ラッチしたデータが“１１”である場合
には、次の読み出しのためにＶｒａＬを使用する（Ｓ１
４）。また、第１の実施の形態においても従来例と同様
に、閾値がｂからｂ＃の位置に変動した場合には閾値変
動なしと判定する。
【００３５】その後、再度メモリセル１１からデータの
読み出しを行い（Ｓ１５）、比較器１７において先にラ
ッチしたデータと新たに読み出したデータとを比較して
（Ｓ１６）、比較結果が一致しなければベリファイ処理
を終了して、再度データの書き込みを行う（Ｓ１７）。
比較結果が一致すればベリファイ処理を終了する。
読み出しを行い（Ｓ１５）、比較器１７において先にラ
ッチしたデータと新たに読み出したデータとを比較して
（Ｓ１６）、比較結果が一致しなければベリファイ処理
を終了して、再度データの書き込みを行う（Ｓ１７）。
比較結果が一致すればベリファイ処理を終了する。
【００３６】第１の実施の形態においては、複数の基準
電圧を用いて多値の判定をすることによって、読み出し
動作そのものを速くすることができる。また、ベリファ
イ処理の回数が１回で済むことによって、従来例と比較
して高速化を図ることができる。さらに、個々の基準電
圧発生器の出力が３種類のみであるので、制御を簡単に
行うことができる。
電圧を用いて多値の判定をすることによって、読み出し
動作そのものを速くすることができる。また、ベリファ
イ処理の回数が１回で済むことによって、従来例と比較
して高速化を図ることができる。さらに、個々の基準電
圧発生器の出力が３種類のみであるので、制御を簡単に
行うことができる。
【００３７】［第２の実施の形態］図４は、本発明の第
２の実施の形態における半導体記憶装置の構成を示す回
路図である。図５は、図４における多値および閾値変動
の判定方法を説明する電圧分布図である。図６は、図４
の動作を示すフローチャートである。
２の実施の形態における半導体記憶装置の構成を示す回
路図である。図５は、図４における多値および閾値変動
の判定方法を説明する電圧分布図である。図６は、図４
の動作を示すフローチャートである。
【００３８】図４に示した半導体記憶装置は回路構成と
して浮遊ゲートＭＯＳ構造を持ち、メモリセル２１と、
負荷２２と、差動増幅器２３ａ〜２３ｃと、基準信号発
生器２４ａ〜２４ｃと、エンコーダ２５と、ラッチ回路
２６と、比較器２７と、コントローラ２８とを有する構
成となっている。また、メモリセル２１のドレイン端子
および負荷２２は、回路の接点Ｎ２に並列接続されてい
る。
して浮遊ゲートＭＯＳ構造を持ち、メモリセル２１と、
負荷２２と、差動増幅器２３ａ〜２３ｃと、基準信号発
生器２４ａ〜２４ｃと、エンコーダ２５と、ラッチ回路
２６と、比較器２７と、コントローラ２８とを有する構
成となっている。また、メモリセル２１のドレイン端子
および負荷２２は、回路の接点Ｎ２に並列接続されてい
る。
【００３９】メモリセル２１は、１つのセルに４値（２
進２ビット）のデータをそれぞれ異なる閾値として記憶
している。基準信号発生器２４ａ〜２４ｃは全て、制御
信号Ｂ１およびＢ２を入力とし、通常の読み出し時に用
いる基準信号Ｖｒａ，Ｖｒｂ，Ｖｒｃ、およびベリファ
イ時に用いる基準信号ＶｒａＬおよびＶｒａＨ，Ｖｒｂ
ＬおよびＶｒｂＨ，ＶｒｃＬおよびＶｒｃＨをＢ１，Ｂ
２に対応させて出力する。差動増幅器２３ａ〜２３ｃ
は、メモリセル２１から記憶データに対応する信号であ
る接点Ｎ２のレベルＶｃＡ，ＶｃＢ，ＶｃＣ，ＶｃＤの
うちのいずれかを読み出して、一方の入力端子のそれぞ
れに入力する。また、基準信号発生器２４ａ〜２４ｃの
出力のそれぞれを、他方の入力のそれぞれに入力する。
エンコーダ２５は、差動増幅器２３ａ〜２３ｃの出力を
２進データに変換してデータｏ１，ｏ２を出力する。ラ
ッチ回路２６は、エンコーダ２５から出力されるデータ
ｏ１，ｏ２をクロック信号Ｃ２１のタイミングでラッチ
して、データｏ１＊，ｏ２＊を出力する。比較器２７
は、エンコーダ２５から出力されるデータｏ１，ｏ２と
ラッチ回路２６から出力されるデータｏ１＊，ｏ２＊と
をクロック信号Ｃ２２のタイミングで入力して比較し、
比較結果が不一致である場合には閾値電圧変動信号ｓを
出力する。コントローラ２８は、ラッチ回路２６にラッ
チされているデータｏ＊およびクロック信号（Ｃ２１＋
Ｃ２２）を入力して制御信号Ｂ１，Ｂ２を出力する。
進２ビット）のデータをそれぞれ異なる閾値として記憶
している。基準信号発生器２４ａ〜２４ｃは全て、制御
信号Ｂ１およびＢ２を入力とし、通常の読み出し時に用
いる基準信号Ｖｒａ，Ｖｒｂ，Ｖｒｃ、およびベリファ
イ時に用いる基準信号ＶｒａＬおよびＶｒａＨ，Ｖｒｂ
ＬおよびＶｒｂＨ，ＶｒｃＬおよびＶｒｃＨをＢ１，Ｂ
２に対応させて出力する。差動増幅器２３ａ〜２３ｃ
は、メモリセル２１から記憶データに対応する信号であ
る接点Ｎ２のレベルＶｃＡ，ＶｃＢ，ＶｃＣ，ＶｃＤの
うちのいずれかを読み出して、一方の入力端子のそれぞ
れに入力する。また、基準信号発生器２４ａ〜２４ｃの
出力のそれぞれを、他方の入力のそれぞれに入力する。
エンコーダ２５は、差動増幅器２３ａ〜２３ｃの出力を
２進データに変換してデータｏ１，ｏ２を出力する。ラ
ッチ回路２６は、エンコーダ２５から出力されるデータ
ｏ１，ｏ２をクロック信号Ｃ２１のタイミングでラッチ
して、データｏ１＊，ｏ２＊を出力する。比較器２７
は、エンコーダ２５から出力されるデータｏ１，ｏ２と
ラッチ回路２６から出力されるデータｏ１＊，ｏ２＊と
をクロック信号Ｃ２２のタイミングで入力して比較し、
比較結果が不一致である場合には閾値電圧変動信号ｓを
出力する。コントローラ２８は、ラッチ回路２６にラッ
チされているデータｏ＊およびクロック信号（Ｃ２１＋
Ｃ２２）を入力して制御信号Ｂ１，Ｂ２を出力する。
【００４０】図４に示した第２の実施の形態の構成にお
いて、図１に示した第１の実施の形態の構成と相違する
点は、コントローラ２８の入力がラッチ回路２６の出力
およびクロック信号（Ｃ２１＋Ｃ２２）であるという点
と、コントローラ２８の出力である制御信号がＢ１，Ｂ
２の２本になっているという点である。
いて、図１に示した第１の実施の形態の構成と相違する
点は、コントローラ２８の入力がラッチ回路２６の出力
およびクロック信号（Ｃ２１＋Ｃ２２）であるという点
と、コントローラ２８の出力である制御信号がＢ１，Ｂ
２の２本になっているという点である。
【００４１】図５に示すように、ＶｃＡ〜ＶｃＤは、メ
モリセル２１の記憶データを読み出した場合の接点Ｎ２
における電圧の分布であり、記憶データ“１１”，“１
０”，“０１”，“００”に対応する。基準信号Ｖｒ
ａ，Ｖｒｂ，Ｖｒｃは、それぞれ基準信号発生器２４ａ
〜２４ｃを用いる通常の読み出しに使用する。基準信号
ＶｒａＬおよびＶｒａＨ，ＶｒｂＬおよびＶｒｂＨ，Ｖ
ｒｃＬおよびＶｒｃＨは、それぞれベリファイ時に使用
する。基準信号ＶｒａＨ，ＶｒｂＨ，ＶｒｃＨは、基準
信号Ｖｒａ，Ｖｒｂ，ＶｒｃよりもそれぞれΔＶだけ上
位にシフトした信号である。基準信号ＶｒａＬ，Ｖｒｂ
Ｌ，ＶｒｃＬは、基準信号Ｖｒａ，Ｖｒｂ，Ｖｒｃより
もそれぞれΔＶだけ下位にシフトした信号である。
モリセル２１の記憶データを読み出した場合の接点Ｎ２
における電圧の分布であり、記憶データ“１１”，“１
０”，“０１”，“００”に対応する。基準信号Ｖｒ
ａ，Ｖｒｂ，Ｖｒｃは、それぞれ基準信号発生器２４ａ
〜２４ｃを用いる通常の読み出しに使用する。基準信号
ＶｒａＬおよびＶｒａＨ，ＶｒｂＬおよびＶｒｂＨ，Ｖ
ｒｃＬおよびＶｒｃＨは、それぞれベリファイ時に使用
する。基準信号ＶｒａＨ，ＶｒｂＨ，ＶｒｃＨは、基準
信号Ｖｒａ，Ｖｒｂ，ＶｒｃよりもそれぞれΔＶだけ上
位にシフトした信号である。基準信号ＶｒａＬ，Ｖｒｂ
Ｌ，ＶｒｃＬは、基準信号Ｖｒａ，Ｖｒｂ，Ｖｒｃより
もそれぞれΔＶだけ下位にシフトした信号である。
【００４２】図６を用いて、図４の動作を説明する。図
４において、メモリセル２１からデータを差動増幅器２
３ａ〜２３ｃに読み出して、クロック信号Ｃ２１のタイ
ミングでデータをラッチ回路２６にラッチするまで（Ｓ
２０）は、第１の実施の形態と同じである。この後、ク
ロック信号Ｃ２１のタイミングでラッチ回路２６にデー
タがラッチされたことを受けて、コントローラ２８は制
御信号Ｂ１を出力し、基準信号発生器２４ａ〜２４ｃの
出力レベルをＶｒｘからＶｒｘＨに変える（Ｓ２１）。
その後、再度メモリセル２１の読み出しを行い（Ｓ２
２）、クロック信号Ｃ２２のタイミングで前のデータと
の比較を行う（Ｓ２３）。
４において、メモリセル２１からデータを差動増幅器２
３ａ〜２３ｃに読み出して、クロック信号Ｃ２１のタイ
ミングでデータをラッチ回路２６にラッチするまで（Ｓ
２０）は、第１の実施の形態と同じである。この後、ク
ロック信号Ｃ２１のタイミングでラッチ回路２６にデー
タがラッチされたことを受けて、コントローラ２８は制
御信号Ｂ１を出力し、基準信号発生器２４ａ〜２４ｃの
出力レベルをＶｒｘからＶｒｘＨに変える（Ｓ２１）。
その後、再度メモリセル２１の読み出しを行い（Ｓ２
２）、クロック信号Ｃ２２のタイミングで前のデータと
の比較を行う（Ｓ２３）。
【００４３】ここで、図５に示すように閾値がｂからｂ
１の位置に変動しているならば、閾値電圧変動信号ｓを
出力してベリファイ処理を終了し、修復動作、すなわち
再度の書き込みを行う（Ｓ２４）。閾値の変動が検出さ
れなければ、今度はクロック信号Ｃ２２のタイミングで
コントローラ２８が信号Ｂ２を出力し、基準信号発生器
２４ａ〜２４ｃの出力レベルをＶｒｘＨからＶｒｘＬに
変える（Ｓ２５）。この状態でもう一度読み出しを行い
（Ｓ２６）、クロック信号Ｃ２２のタイミングで前のデ
ータとの比較を行って閾値変動を検出する（Ｓ２７）。
１の位置に変動しているならば、閾値電圧変動信号ｓを
出力してベリファイ処理を終了し、修復動作、すなわち
再度の書き込みを行う（Ｓ２４）。閾値の変動が検出さ
れなければ、今度はクロック信号Ｃ２２のタイミングで
コントローラ２８が信号Ｂ２を出力し、基準信号発生器
２４ａ〜２４ｃの出力レベルをＶｒｘＨからＶｒｘＬに
変える（Ｓ２５）。この状態でもう一度読み出しを行い
（Ｓ２６）、クロック信号Ｃ２２のタイミングで前のデ
ータとの比較を行って閾値変動を検出する（Ｓ２７）。
【００４４】ここで、閾値が変動しているならば、閾値
電圧変動信号ｓを出力してベリファイ処理を終了し、再
度の書き込みを行う（Ｓ２８）。閾値の変動が検出され
なければ、処理を終了する。
電圧変動信号ｓを出力してベリファイ処理を終了し、再
度の書き込みを行う（Ｓ２８）。閾値の変動が検出され
なければ、処理を終了する。
【００４５】第２の実施の形態においては、閾値の変動
方向によってはベリファイ処理を２回繰り返す必要があ
るが、コントローラ２８の出力である制御信号を２本に
することができるので、第１の実施例と比較して回路構
成を簡略化することができる。また、ベリファイ処理を
２回繰り返した場合であっても、従来例よりも速くベリ
ファイ処理を行うことができる。
方向によってはベリファイ処理を２回繰り返す必要があ
るが、コントローラ２８の出力である制御信号を２本に
することができるので、第１の実施例と比較して回路構
成を簡略化することができる。また、ベリファイ処理を
２回繰り返した場合であっても、従来例よりも速くベリ
ファイ処理を行うことができる。
【００４６】以上に述べてきた第１および第２の実施の
形態においては、メモリセル１１，２１がｍ進ｋビット
のデータ構造を持つ場合について説明したが、単にｎ値
のデータを記憶する場合でも同様である。
形態においては、メモリセル１１，２１がｍ進ｋビット
のデータ構造を持つ場合について説明したが、単にｎ値
のデータを記憶する場合でも同様である。
【００４７】［第３の実施の形態］図７は、本発明の第
３の実施の形態における半導体記憶装置の構成を示す回
路図である。図８は、図７における多値および閾値変動
の判定方法を説明する電圧分布図である。
３の実施の形態における半導体記憶装置の構成を示す回
路図である。図８は、図７における多値および閾値変動
の判定方法を説明する電圧分布図である。
【００４８】図７に示した半導体記憶装置は回路構成と
して浮遊ゲートＭＯＳ構造を持ち、メモリセル４１と、
負荷４２と、差動増幅器４３ａ〜４３ｃと、基準信号発
生器４４ａ〜４４ｃと、ラッチ回路４６ａ〜４６ｃと、
比較器４７ａ〜４７ｃと、コントローラ４８とを有する
構成となっている。また、メモリセル４１のドレイン端
子および負荷４２は、回路の接点Ｎ４に並列接続されて
いる。
して浮遊ゲートＭＯＳ構造を持ち、メモリセル４１と、
負荷４２と、差動増幅器４３ａ〜４３ｃと、基準信号発
生器４４ａ〜４４ｃと、ラッチ回路４６ａ〜４６ｃと、
比較器４７ａ〜４７ｃと、コントローラ４８とを有する
構成となっている。また、メモリセル４１のドレイン端
子および負荷４２は、回路の接点Ｎ４に並列接続されて
いる。
【００４９】メモリセル４１は、１つのセルに４値のデ
ータをそれぞれ異なる閾値として記憶している。基準信
号発生器４４ａ〜４４ｃはそれぞれ、制御信号Ｄ１およ
びＤ２，Ｄ３およびＤ４，Ｄ５およびＤ６を入力とし、
通常の読み出し時に用いる基準信号Ｖｒａ，Ｖｒｂ，Ｖ
ｒｃ、およびベリファイ時に用いる基準信号ＶｒａＬお
よびＶｒａＨ，ＶｒｂＬおよびＶｒｂＨ，ＶｒｃＬおよ
びＶｒｃＨをＤ１〜Ｄ６に対応させて出力する。差動増
幅器４３ａ〜４３ｃは、メモリセル４１から記憶データ
に対応する信号である接点Ｎ４のレベルＶｃＡ，Ｖｃ
Ｂ，ＶｃＣ，ＶｃＤのうちのいずれかを読み出して、一
方の入力端子のそれぞれに入力する。また、基準信号発
生器４４ａ〜４４ｃの出力のそれぞれを、他方の入力の
それぞれに入力する。ラッチ回路４６ａ〜４６ｃは、差
動増幅器４３ａ〜４３ｃにおいて２進データに変換され
て出力されるデータｏ１，ｏ２，ｏ３を入力して、デー
タｏ１＊，ｏ２＊，ｏ３＊を出力する。比較器４７ａ〜
４７ｃは、コントローラ４８の制御に従って、差動増幅
器４３ａ〜４３ｃから出力されるデータｏ１，ｏ２，ｏ
３とラッチ回路４６ａ〜４６ｃから出力されるデータｏ
１＊，ｏ２＊，ｏ３＊とを入力して比較し、比較結果が
不一致である場合には閾値電圧変動信号ｓ１〜ｓ３を出
力する。コントローラ４８は、ラッチ回路４６ａ〜４６
ｃにラッチされたデータｏ１＊，ｏ２＊，ｏ３＊を入力
して制御信号Ｄ１〜Ｄ６を出力する。また、差動増幅器
４３ａ〜４３ｃおよび比較器４７ａ〜４７ｃを制御す
る。
ータをそれぞれ異なる閾値として記憶している。基準信
号発生器４４ａ〜４４ｃはそれぞれ、制御信号Ｄ１およ
びＤ２，Ｄ３およびＤ４，Ｄ５およびＤ６を入力とし、
通常の読み出し時に用いる基準信号Ｖｒａ，Ｖｒｂ，Ｖ
ｒｃ、およびベリファイ時に用いる基準信号ＶｒａＬお
よびＶｒａＨ，ＶｒｂＬおよびＶｒｂＨ，ＶｒｃＬおよ
びＶｒｃＨをＤ１〜Ｄ６に対応させて出力する。差動増
幅器４３ａ〜４３ｃは、メモリセル４１から記憶データ
に対応する信号である接点Ｎ４のレベルＶｃＡ，Ｖｃ
Ｂ，ＶｃＣ，ＶｃＤのうちのいずれかを読み出して、一
方の入力端子のそれぞれに入力する。また、基準信号発
生器４４ａ〜４４ｃの出力のそれぞれを、他方の入力の
それぞれに入力する。ラッチ回路４６ａ〜４６ｃは、差
動増幅器４３ａ〜４３ｃにおいて２進データに変換され
て出力されるデータｏ１，ｏ２，ｏ３を入力して、デー
タｏ１＊，ｏ２＊，ｏ３＊を出力する。比較器４７ａ〜
４７ｃは、コントローラ４８の制御に従って、差動増幅
器４３ａ〜４３ｃから出力されるデータｏ１，ｏ２，ｏ
３とラッチ回路４６ａ〜４６ｃから出力されるデータｏ
１＊，ｏ２＊，ｏ３＊とを入力して比較し、比較結果が
不一致である場合には閾値電圧変動信号ｓ１〜ｓ３を出
力する。コントローラ４８は、ラッチ回路４６ａ〜４６
ｃにラッチされたデータｏ１＊，ｏ２＊，ｏ３＊を入力
して制御信号Ｄ１〜Ｄ６を出力する。また、差動増幅器
４３ａ〜４３ｃおよび比較器４７ａ〜４７ｃを制御す
る。
【００５０】図７に示した第３の実施の形態において、
図１に示した第１の実施の形態の構成と相違する点は、
エンコーダがないこと、ラッチ回路４６ａ〜４６ｃおよ
び比較器４７ａ〜４７ｃが、差動増幅器４３ａ〜４３ｃ
のそれぞれの出力に設けられていることである。また、
図７においては、コントローラ４８が基準信号発生器４
４ａ〜４４ｃのみならず、比較器４７ａ〜４７ｃや差動
増幅器４３ａ〜４３ｃもコントロールしている。
図１に示した第１の実施の形態の構成と相違する点は、
エンコーダがないこと、ラッチ回路４６ａ〜４６ｃおよ
び比較器４７ａ〜４７ｃが、差動増幅器４３ａ〜４３ｃ
のそれぞれの出力に設けられていることである。また、
図７においては、コントローラ４８が基準信号発生器４
４ａ〜４４ｃのみならず、比較器４７ａ〜４７ｃや差動
増幅器４３ａ〜４３ｃもコントロールしている。
【００５１】図８に示すように、ＶｃＡ〜ＶｃＤは、メ
モリセル４１の記憶データを読み出した場合の接点Ｎ４
における電圧の分布であり、記憶データ“０”，
“１”，“２”，“３”に対応する。基準信号Ｖｒａ，
Ｖｒｂ，Ｖｒｃは、それぞれ基準信号発生器１４ａ〜１
４ｃを用いる通常の読み出し時に使用する。基準信号Ｖ
ｒａＬおよびＶｒａＨ，ＶｒｂＬおよびＶｒｂＨ，Ｖｒ
ｃＬおよびＶｒｃＨは、それぞれベリファイ時に使用す
る。基準信号ＶｒａＨ，ＶｒｂＨ，ＶｒｃＨは、基準信
号Ｖｒａ，Ｖｒｂ，ＶｒｃよりもそれぞれΔＶだけ上位
にシフトした信号である。基準信号ＶｒａＬ，Ｖｒｂ
Ｌ，ＶｒｃＬは、基準信号Ｖｒａ，Ｖｒｂ，Ｖｒｃより
もそれぞれΔＶだけ下位にシフトした信号である。
モリセル４１の記憶データを読み出した場合の接点Ｎ４
における電圧の分布であり、記憶データ“０”，
“１”，“２”，“３”に対応する。基準信号Ｖｒａ，
Ｖｒｂ，Ｖｒｃは、それぞれ基準信号発生器１４ａ〜１
４ｃを用いる通常の読み出し時に使用する。基準信号Ｖ
ｒａＬおよびＶｒａＨ，ＶｒｂＬおよびＶｒｂＨ，Ｖｒ
ｃＬおよびＶｒｃＨは、それぞれベリファイ時に使用す
る。基準信号ＶｒａＨ，ＶｒｂＨ，ＶｒｃＨは、基準信
号Ｖｒａ，Ｖｒｂ，ＶｒｃよりもそれぞれΔＶだけ上位
にシフトした信号である。基準信号ＶｒａＬ，Ｖｒｂ
Ｌ，ＶｒｃＬは、基準信号Ｖｒａ，Ｖｒｂ，Ｖｒｃより
もそれぞれΔＶだけ下位にシフトした信号である。
【００５２】ベリファイ時には、第１の実施の形態と同
じくＶｃＢを判定する場合には、メモリセル４１の記憶
データを読み出して差動増幅器４３ａ〜４３ｃからｏ１
〜ｏ３として出力される信号“１”，“０”，“０”を
ラッチ回路４６ａ〜４６ｃにラッチする。データ“１”
の閾値変動を判定にするために必要な基準信号は図８に
示すようにＶｒａＨ，ＶｒｂＬであるので、コントロー
ラ４８はＤ２，Ｄ３のみを出力し、さらに差動増幅器４
３ｃ，比較器４７ｃを停止状態にする信号を出力する。
これによって、次の読み出しは、基準信号ＶｒａＨ，Ｖ
ｒｂＬのみを用いて行い、データの比較は比較器４７
ａ，４７ｂのみで行う。ここで、接点Ｎ４の電位、すな
わち閾値がｂからｂ１の位置に変動している場合には、
ラッチ回路４６ａ〜４６ｃにラッチされているデータと
新たに読み出したデータとの比較器４７ａにおける比較
結果が不一致となって閾値電圧変動信号ｓ１が出力さ
れ、ｂ２の位置に変動している場合には、比較器４７ｂ
における比較結果が不一致となって閾値電圧変動信号ｓ
２が出力される。閾値電圧変動信号ｓ１，ｓ２，ｓ３が
出力された場合には、ベリファイ処理を終了して、再度
の書き込みを行う。他のＶｃＡ，ＶｃＣ，ＶｃＤを判定
する場合も同様の手順で行う。
じくＶｃＢを判定する場合には、メモリセル４１の記憶
データを読み出して差動増幅器４３ａ〜４３ｃからｏ１
〜ｏ３として出力される信号“１”，“０”，“０”を
ラッチ回路４６ａ〜４６ｃにラッチする。データ“１”
の閾値変動を判定にするために必要な基準信号は図８に
示すようにＶｒａＨ，ＶｒｂＬであるので、コントロー
ラ４８はＤ２，Ｄ３のみを出力し、さらに差動増幅器４
３ｃ，比較器４７ｃを停止状態にする信号を出力する。
これによって、次の読み出しは、基準信号ＶｒａＨ，Ｖ
ｒｂＬのみを用いて行い、データの比較は比較器４７
ａ，４７ｂのみで行う。ここで、接点Ｎ４の電位、すな
わち閾値がｂからｂ１の位置に変動している場合には、
ラッチ回路４６ａ〜４６ｃにラッチされているデータと
新たに読み出したデータとの比較器４７ａにおける比較
結果が不一致となって閾値電圧変動信号ｓ１が出力さ
れ、ｂ２の位置に変動している場合には、比較器４７ｂ
における比較結果が不一致となって閾値電圧変動信号ｓ
２が出力される。閾値電圧変動信号ｓ１，ｓ２，ｓ３が
出力された場合には、ベリファイ処理を終了して、再度
の書き込みを行う。他のＶｃＡ，ＶｃＣ，ＶｃＤを判定
する場合も同様の手順で行う。
【００５３】図９は、上述した本発明の第１ないし第３
の実施の形態において使用される基準信号発生器の構成
を示す回路図である。ＭＯＳトランジスタ５１は、ドレ
インおよびゲートが電源Ｖｃｃに接続され、ソースが接
点Ｒ１に接続されている。ＭＯＳトランジスタ５２は、
ドレインが接点Ｒ１に接続され、ソースが接点Ｒ２に接
続され、ゲートが制御信号Ｅ１に接続されている。ＭＯ
Ｓトランジスタ５１，５２は、それぞれ負荷を形成して
いる。
の実施の形態において使用される基準信号発生器の構成
を示す回路図である。ＭＯＳトランジスタ５１は、ドレ
インおよびゲートが電源Ｖｃｃに接続され、ソースが接
点Ｒ１に接続されている。ＭＯＳトランジスタ５２は、
ドレインが接点Ｒ１に接続され、ソースが接点Ｒ２に接
続され、ゲートが制御信号Ｅ１に接続されている。ＭＯ
Ｓトランジスタ５１，５２は、それぞれ負荷を形成して
いる。
【００５４】ＭＯＳトランジスタ５３，５４，５５は、
それぞれドレインが接点Ｒ２に接続され、ソースが接地
電位ＧＮＤに接続され、ゲートがそれぞれ制御信号Ｒ
Ｌ，ＲＭ，ＲＨに接続されており、接点Ｒ１の電位を基
準信号Ｖｒｉとする。制御信号Ｅ１は、基準信号発生器
が動作状態のときには高レベルになる。この基準信号発
生器では、ＭＯＳトランジスタ５３，５４，５５の導通
状態をコントロールすることによって基準信号のレベル
を変化させる。コントロール方法には、以下に述べる方
法がある。
それぞれドレインが接点Ｒ２に接続され、ソースが接地
電位ＧＮＤに接続され、ゲートがそれぞれ制御信号Ｒ
Ｌ，ＲＭ，ＲＨに接続されており、接点Ｒ１の電位を基
準信号Ｖｒｉとする。制御信号Ｅ１は、基準信号発生器
が動作状態のときには高レベルになる。この基準信号発
生器では、ＭＯＳトランジスタ５３，５４，５５の導通
状態をコントロールすることによって基準信号のレベル
を変化させる。コントロール方法には、以下に述べる方
法がある。
【００５５】（１）Ｖｒｉを出力する場合には、ＲＭ，
ＲＨによってＭＯＳトランジスタ５４，５５を導通させ
る。ＶｒｉＨを出力する場合には、ＲＨによって５５の
みを導通させる。ＶｒｉＬを出力する場合には、ＲＬ，
ＲＭ，ＲＨによって５３，５４，５５を全て導通させ
る。このように、ＭＯＳトランジスタの合成抵抗によっ
てコントロールする。
ＲＨによってＭＯＳトランジスタ５４，５５を導通させ
る。ＶｒｉＨを出力する場合には、ＲＨによって５５の
みを導通させる。ＶｒｉＬを出力する場合には、ＲＬ，
ＲＭ，ＲＨによって５３，５４，５５を全て導通させ
る。このように、ＭＯＳトランジスタの合成抵抗によっ
てコントロールする。
【００５６】この方法を第１の実施の形態に適用する場
合には、読み出し期間中ＲＨを高レベルに設定して常に
導通させる。ＲＭには信号Ａ１，Ａ３，Ａ５のどれかを
接続し、ＲＬには信号Ａ２，Ａ４，Ａ６のどれかを接続
する。Ａ１，Ａ３，Ａ５は初期状態で高レベルとし、Ａ
２，Ａ４，Ａ６は初期状態で低レベルとする。ＶｒｉＨ
を出力させる場合にはＡ１，Ａ３，Ａ５を低レベルとし
て５５のみ導通させ、ＶｒｉＬを出力させる場合にはＡ
２，Ａ４，Ａ６を高レベルにして５３，５４，５５全て
を導通させる。
合には、読み出し期間中ＲＨを高レベルに設定して常に
導通させる。ＲＭには信号Ａ１，Ａ３，Ａ５のどれかを
接続し、ＲＬには信号Ａ２，Ａ４，Ａ６のどれかを接続
する。Ａ１，Ａ３，Ａ５は初期状態で高レベルとし、Ａ
２，Ａ４，Ａ６は初期状態で低レベルとする。ＶｒｉＨ
を出力させる場合にはＡ１，Ａ３，Ａ５を低レベルとし
て５５のみ導通させ、ＶｒｉＬを出力させる場合にはＡ
２，Ａ４，Ａ６を高レベルにして５３，５４，５５全て
を導通させる。
【００５７】（２）ＭＯＳトランジスタ５３，５４，５
５の導通抵抗ＴＲｘｘをＴＲ５３＜ＴＲ５４＜ＴＲ５５
と設定し、Ｖｒｉを出力する場合にはＲＭによって５４
を導通させ、ＶｒｉＨを出力する場合にはＲＨによって
５５を導通させ、ＶｒｉＬを出力する場合にはＲＬによ
って５３を導通させる。
５の導通抵抗ＴＲｘｘをＴＲ５３＜ＴＲ５４＜ＴＲ５５
と設定し、Ｖｒｉを出力する場合にはＲＭによって５４
を導通させ、ＶｒｉＨを出力する場合にはＲＨによって
５５を導通させ、ＶｒｉＬを出力する場合にはＲＬによ
って５３を導通させる。
【００５８】
【発明の効果】以上述べたように本発明の多値不揮発性
半導体メモリは、複数の基準電圧を用いて多値の判定を
することによって、ワード線電圧の切り替えが不要とな
るという効果を有する。また、固定したワード線電圧で
読み出したメモリセルのビット線電圧を比較してデータ
を一度に判定することによって、読み出し動作そのもの
の高速化を図ることができるという効果を有する。さら
に、ワード線の電圧が固定されることによって、ワード
線電圧発生器の回路構成を簡単にすることができるとい
う効果を有する。
半導体メモリは、複数の基準電圧を用いて多値の判定を
することによって、ワード線電圧の切り替えが不要とな
るという効果を有する。また、固定したワード線電圧で
読み出したメモリセルのビット線電圧を比較してデータ
を一度に判定することによって、読み出し動作そのもの
の高速化を図ることができるという効果を有する。さら
に、ワード線の電圧が固定されることによって、ワード
線電圧発生器の回路構成を簡単にすることができるとい
う効果を有する。
【００５９】また、ベリファイ処理のための基準電圧の
変更が１度または２度で済むことによって、ベリファイ
の回数を従来と比較して減らすことができ、ベリファイ
の高速化を図ることができるという効果を有する。ま
た、個々の基準信号発生器の出力を３種類とすることに
よって、従来例と比較して回路構成を簡単にすることが
できるという効果を有する。
変更が１度または２度で済むことによって、ベリファイ
の回数を従来と比較して減らすことができ、ベリファイ
の高速化を図ることができるという効果を有する。ま
た、個々の基準信号発生器の出力を３種類とすることに
よって、従来例と比較して回路構成を簡単にすることが
できるという効果を有する。
【００６０】このようなことから、多値不揮発性半導体
メモリにおけるメモリセルの閾値変動の検出をより高速
化することができるという効果を有する。
メモリにおけるメモリセルの閾値変動の検出をより高速
化することができるという効果を有する。
【図１】本発明の第１の実施の形態における半導体記憶
装置の構成を示す回路図
装置の構成を示す回路図
【図２】図１における多値および閾値変動の判定方法を
説明する電圧分布図
説明する電圧分布図
【図３】図１の動作を示すフローチャート
【図４】本発明の第２の実施の形態における半導体記憶
装置の構成を示す回路図
装置の構成を示す回路図
【図５】図４における多値および閾値変動の判定方法を
説明する電圧分布図
説明する電圧分布図
【図６】図４の動作を示すフローチャート
【図７】本発明の第３の実施の形態における半導体記憶
装置の構成を示す回路図
装置の構成を示す回路図
【図８】図７における多値および閾値変動の判定方法を
説明する電圧分布図
説明する電圧分布図
【図９】本発明の実施の形態において使用される基準信
号発生器の構成を示す回路図
号発生器の構成を示す回路図
【図１０】従来例における閾値変動検出方法を説明する
回路図
回路図
【図１１】図１０における多値および閾値変動の判定方
法を説明する電圧分布図
法を説明する電圧分布図
１１，２１，４１，６１ メモリセル １２，２２，４２，６２ 負荷 １３ａ〜１３ｃ，２３ａ〜２３ｃ，４３ａ〜４３ｃ
差動増幅器 ６３ 増幅器 １４ａ〜１４ｃ，２４ａ〜２４ｃ，４４ａ〜４４ｃ
基準信号発生器 １５，２５ エンコーダ ６５ 出力回路 １６，２６，４６ａ〜４６ｃ，６６ ラッチ回路 １７，２７，４７ａ〜４７ｃ，６７ 比較器 １８，２８，４８ コントローラ ６９ ワード線電圧発生器 Ｎ１，Ｎ２，Ｎ４，Ｎ６ 接点 Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２ クロック信号 ｏ１，ｏ２，ｏ３ データ出力 ｓ，ｓ１，ｓ２，ｓ３ 閾値電圧変動信号 ＶｃＡ，ＶｃＢ，ＶｃＣ，ＶｃＤ 接点電圧 Ｖｒｘ，ＶｒｘＨ，ＶｒｘＬ 基準信号 Ｖｗｘ，ＶｗｘＨ，ＶｗｘＬ ワード線電圧 ｂ，ｂ１，ｂ２，ｂ＃ 接点電位 ５１，５２，５３，５４，５５ ＭＯＳトランジスタ Ｅ１，ＲＬ，ＲＭ，ＲＨ 制御信号 Ｒ１，Ｒ２ 接点 Ｖｒｉ 出力
差動増幅器 ６３ 増幅器 １４ａ〜１４ｃ，２４ａ〜２４ｃ，４４ａ〜４４ｃ
基準信号発生器 １５，２５ エンコーダ ６５ 出力回路 １６，２６，４６ａ〜４６ｃ，６６ ラッチ回路 １７，２７，４７ａ〜４７ｃ，６７ 比較器 １８，２８，４８ コントローラ ６９ ワード線電圧発生器 Ｎ１，Ｎ２，Ｎ４，Ｎ６ 接点 Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２ クロック信号 ｏ１，ｏ２，ｏ３ データ出力 ｓ，ｓ１，ｓ２，ｓ３ 閾値電圧変動信号 ＶｃＡ，ＶｃＢ，ＶｃＣ，ＶｃＤ 接点電圧 Ｖｒｘ，ＶｒｘＨ，ＶｒｘＬ 基準信号 Ｖｗｘ，ＶｗｘＨ，ＶｗｘＬ ワード線電圧 ｂ，ｂ１，ｂ２，ｂ＃ 接点電位 ５１，５２，５３，５４，５５ ＭＯＳトランジスタ Ｅ１，ＲＬ，ＲＭ，ＲＨ 制御信号 Ｒ１，Ｒ２ 接点 Ｖｒｉ 出力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00
Claims (5)
- 【請求項１】 回路構成として浮遊ゲートＭＯＳ構造を
持ち１つのセルにｎ値（ｎ＝３，４，５，…）のデータ
をそれぞれ異なる閾値として記憶する不揮発性メモリセ
ルと、それぞれ異なる第１の基準信号群Ｖｒｉ（ｉ＝
１，２，…，（ｎ−１））を出力する（ｎ−１）台の基
準信号発生器と、該不揮発性メモリセルからｎ値の記憶
データに対応するそれぞれ異なる信号Ｖｃｉ（ｉ＝１，
２，…，（ｎ−１）；Ｖｃｉ＜Ｖｒｉ＜Ｖｃ（ｉ＋
１））のうちのいずれか１つを読み出して一方の入力端
子に入力し、該それぞれ異なる第１の基準信号群Ｖｒｉ
のそれぞれを他方の入力端子のそれぞれに入力する（ｎ
−１）台の差動増幅器とを有する多値不揮発性半導体メ
モリにおいて、 該差動増幅器のそれぞれの出力をラッチする（ｎ−１）
台のラッチ回路と、 該差動増幅器のそれぞれの出力と該ラッチ回路のそれぞ
れの出力とを比較する（ｎ−１）台の比較器と、 該ラッチ回路のそれぞれの出力に従って制御信号を出力
し、さらに該差動増幅器および該比較器を制御するコン
トローラとを有し、 該基準信号発生器が、該第１の基準信号群Ｖｒｉと、該
制御信号によって該第１の基準信号群ＶｒｉよりもΔＶ
だけ上位にシフトした第２の基準信号群ＶｒｉＨ（Ｖｒ
ｉ＜ＶｒｉＨ＜Ｖｃ（ｉ＋１））と、該制御信号によっ
て該第１の基準信号群ＶｒｉよりもΔＶだけ下位にシフ
トした第３の基準信号群ＶｒｉＬ（Ｖｃｉ＜ＶｒｉＬ＜
Ｖｒｉ）とを出力し、 前記基準信号発生器が出力する前記第１の基準信号群Ｖ
ｒｉを用いて、前記不揮発性メモリセルの記憶データを
前記差動増幅器に読み出す第１の動作と、 前記ラッチ回路が該差動増幅器の第１の出力をラッチす
る第２の動作と、 前記信号ＶｃｉがＶｃｘ（ｘは１，２，…，（ｎ−１）
のうちのいずれか１つ）である場合には、前記コントロ
ーラが前記制御信号を発生し、該第１の基準信号群Ｖｒ
ｉのうちのＶｒ（ｘ−１）およびＶｒｘをそれぞれ前記
第２の基準信号Ｖｒ（ｘ−１）Ｈおよび前記第３の基準
信号ＶｒｘＬに変更する第３の動作と、 該基準信号発生器から出力される変更後の該第２の基準
信号Ｖｒ（ｘ−１）Ｈおよび該第３の基準信号ＶｒｘＬ
を用いて、該不揮発性メモリセルの記憶データ を該差動
増幅器に再度読み出す第４の動作と、 前記比較器が、該第２の動作によって該ラッチ回路にラ
ッチされている該差動増幅器の該第１の出力と、該第４
の動作によって読み出された該差動増幅器の新たな第２
の出力とを比較する第５の動作とを有し、 該第５の動作において比較した結果、該第１の出力と該
第２の出力とが一致しない場合には閾値電圧変動信号を
出力してベリファイ処理を終了することを特徴とする多
値不揮発性半導体メモリ。 - 【請求項２】 回路構成として浮遊ゲートＭＯＳ構造を
持ち１つのセルにｍ k 値（ｍ≧２の整数，ｋ≧２（ｍ＝
２）の整数またはｋ≧１（ｍ≧３）の整数）のデータを
それぞれ異なる閾値として記憶する不揮発性メモリセル
と、それぞれ異なる第１の基準信号群Ｖｒｉ（ｉ＝１，
２，…，（ｍ k −１））を出力する（ｍ k −１）台の基
準信号発生器と、該不揮発性メモリセルからｍ k 値の記
憶データに対応するそれぞれ異なる信号Ｖｃｉ（ｉ＝
１，２，…，（ｍ k −１）；Ｖｃｉ＜Ｖｒｉ＜Ｖｃ（ｉ
＋１））のうちのいずれか１つを読み出して一方の入力
端子に入力し、該それぞれ異なる第１の基準信号群Ｖｒ
ｉのそれぞれを他方の入力端子のそれぞれに入力する
（ｍ k −１）台の差動増幅器と、該差動増幅器の出力を
入力してｍ進データに変換するエンコーダとを有する多
値不揮発性半導体メモリにおいて、 該エンコーダの出力を第１のクロック信号のタイミング
でラッチするラッチ回路と、 第２のクロック信号のタイミングで該エンコーダの出力
と該ラッチ回路の出力とを比較する比較器と、 該ラッチ回路の出力に従って制御信号を出力するコント
ローラとを有し、 該基準信号発生器が、該第１の基準信号群Ｖｒｉと、該
制御信号によって該第１の基準信号群ＶｒｉよりもΔＶ
だけ上位にシフトした第２の基準信号群ＶｒｉＨ（Ｖｒ
ｉ＜ＶｒｉＨ＜Ｖｃ（ｉ＋１））と、該制御信号によっ
て該第１の基準信号群ＶｒｉよりもΔＶだけ下位にシフ
トした第３の基準信号群ＶｒｉＬ（Ｖｃｉ＜ＶｒｉＬ＜
Ｖｒｉ）とを出力し、 前記基準信号発生器が出力する前記第１の基準信号群Ｖ
ｒｉを用いて、前記不 揮発性メモリセルの記憶データを
前記差動増幅器に読み出して、前記信号Ｖｃｉを前記エ
ンコーダにおいて第１のｍ進データに変換する第１の動
作と、 前記ラッチ回路が前記第１のクロック信号のタイミング
で該第１のｍ進データをラッチする第２の動作と、 該信号ＶｃｉがＶｃｘ（ｘは１，２，…，（ｍ k −１）
のうちのいずれか１つ）である場合には、前記コントロ
ーラが前記制御信号を発生し、該基準信号発生器の出力
を該第１の基準信号群ＶｒｉのうちのＶｒ（ｘ−１）お
よびＶｒｘからそれぞれ前記第２の基準信号Ｖｒ（ｘ−
１）Ｈおよび前記第３の基準信号ＶｒｘＬに変更する第
３の動作と、 該基準信号発生器から出力される変更後の該第２の基準
信号Ｖｒ（ｘ−１）Ｈおよび該第３の基準信号ＶｒｘＬ
を用いて、該不揮発性メモリセルの記憶データを該差動
増幅器に再度読み出して、該信号Ｖｃｉを該エンコーダ
において第２のｍ進データに変換する第４の動作と、 前記比較器が、該第２の動作によって該ラッチ回路にラ
ッチされている該第１のｍ進データと、該第４の動作に
よって変換された該第２のｍ進データとを、前記第２の
クロック信号のタイミングで比較する第５の動作と、 該第５の動作において比較した結果、該第１のｍ進デー
タと該第２のｍ進データとが一致する場合にはベリファ
イ処理を終了し、該第１のｍ進データと該第２のｍ進デ
ータとが一致しない場合には閾値電圧変動信号を出力し
てベリファイ処理を終了する第６の動作とを有すること
を特徴とする多値不揮発性半導体メモリ。 - 【請求項３】 回路構成として浮遊ゲートＭＯＳ構造を
持ち１つのセルにｍ k 値（ｍ≧２の整数，ｋ≧２（ｍ＝
２）の整数またはｋ≧１（ｍ≧３）の整数）のデータを
それぞれ異なる閾値として記憶する不揮発性メモリセル
と、それぞれ異なる第１の基準信号群Ｖｒｉ（ｉ＝１，
２，…，（ｍ k −１））を出力する（ｍ k −１）台の基
準信号発生器と、該不揮発性メモリセルからｍ k 値の記
憶データに対応するそれぞれ異なる信号Ｖｃｉ（ｉ＝
１，２，…，（ｍ k −１）；Ｖｃｉ＜Ｖｒｉ＜Ｖｃ（ｉ
＋１））のうちのいずれか１つを読み出して一方の入力
端子に入力し、該それぞれ異なる第１の基準信号群Ｖｒ
ｉのそれぞれを他方の入力 端子のそれぞれに入力する
（ｍ k −１）台の差動増幅器と、該差動増幅器の出力を
入力してｍ進データに変換するエンコーダとを有する多
値不揮発性半導体メモリにおいて、 該エンコーダの出力を第１のクロック信号のタイミング
でラッチするラッチ回路と、 第２のクロック信号のタイミングで該エンコーダの出力
と該ラッチ回路の出力とを比較する比較器と、 該ラッチ回路の出力に従って制御信号を出力するコント
ローラとを有し、 該基準信号発生器が、該第１の基準信号群Ｖｒｉと、該
制御信号によって該第１の基準信号群ＶｒｉよりもΔＶ
だけ上位にシフトした第２の基準信号群ＶｒｉＨ（Ｖｒ
ｉ＜ＶｒｉＨ＜Ｖｃ（ｉ＋１））と、該制御信号によっ
て該第１の基準信号群ＶｒｉよりもΔＶだけ下位にシフ
トした第３の基準信号群ＶｒｉＬ（Ｖｃｉ＜ＶｒｉＬ＜
Ｖｒｉ）とを出力し、 前記基準信号発生器が出力する前記第１の基準信号群Ｖ
ｒｉを用いて、前記不揮発性メモリセルの記憶データを
前記差動増幅器に読み出して、前記信号Ｖｃｉを前記エ
ンコーダにおいて第１のｍ進データに変換する第１の動
作と、 前記ラッチ回路が前記第１のクロック信号のタイミング
で該第１のｍ進データをラッチする第２の動作と、 該基準信号発生器の出力を該第１の基準信号Ｖｒｉから
前記第２の基準信号ＶｒｉＨに変更する第３の動作と、 該基準信号発生器から出力される変更後の該第２の基準
信号ＶｒｉＨを用いて、該不揮発性メモリセルの記憶デ
ータを該差動増幅器に再度読み出して、該信号Ｖｃｉを
該エンコーダにおいて第２のｍ進データに変換する第４
の動作と、 前記比較器が、該第２の動作によってラッチされた該第
１のｍ進データと、該第４の動作によって変換された該
第２のｍ進データとを、第１回目の前記第２のクロック
信号のタイミングで比較する第５の動作と、 該第５の動作において比較した結果、該第１のｍ進デー
タと該第２のｍ進データとが一致する場合には第７の動
作に進み、該第１のｍ進データと該第２のｍ進データと
が一致しない場合には第１の閾値電圧変動信号を出力し
てベリファイ処 理を終了する第６の動作と、 該基準信号発生器の出力を該第２の基準信号ＶｒｉＨか
ら前記第３の基準信号ＶｒｉＬに変更する該第７の動作
と、 該基準信号発生器から出力される再変更後の該第３の基
準信号ＶｒｉＬを用いて、該不揮発性メモリセルの記憶
データを該差動増幅器に再々度読み出して、該信号Ｖｃ
ｉを該エンコーダにおいて第３のｍ進データに変換する
第８の動作と、 該比較器が、該第２の動作によってラッチされた該第１
のｍ進データと、該第７の動作によって変換された該第
３のｍ進データとを、第２回目の該第２のクロック信号
のタイミングで比較する第９の動作と、 該第９の動作において比較した結果、該第１のｍ進デー
タと該第３のｍ進データとが一致する場合にはベリファ
イ処理を終了し、該第１のｍ進データと該第３のｍ進デ
ータとが一致しない場合には第２の閾値電圧変動信号を
出力してベリファイ処理を終了する第１０の動作とを有
することを特徴とする多値不揮発性半導体メモリ。 - 【請求項４】 前記基準信号発生器が、電源と第１の接
点との間に接続されたＭＯＳトランジスタを備える第１
の負荷と、該第１の接点と第２の接点との間に接続され
たＭＯＳトランジスタを備える第２の負荷と、ドレイン
が該第２の接点に接続され、ソースが接地電位に接続さ
れ、ゲートがそれぞれ制御信号に接続されている第１、
第２および第３のＭＯＳトランジスタとを有し、 該第１の接点の電圧を基準信号とし、前記第１の基準信
号Ｖｒｉ出力時には該第１および第２のＭＯＳトランジ
スタを導通させ、前記第２の基準信号ＶｒｉＨ出力時に
は該第１のＭＯＳトランジスタのみを導通させ、前記第
３の基準信号ＶｒｉＬ出力時には該第１、第２および第
３のＭＯＳトランジスタ全てを導通させることを特徴と
する、請求項１から３のいずれか１項に記載の多値不揮
発性半導体メモリ。 - 【請求項５】 前記基準信号発生器が、電源と第１の接
点との間に接続されたＭＯＳトランジスタを備える第１
の負荷と、該第１の接点と第２の接点との間に接続され
たＭＯＳトランジスタを備える第２の負荷と、ドレイン
が該第２の接点に接続され、ソースが接地電位に接続さ
れ、ゲートがそれぞれ制御信号に接続 されている第１、
第２および第３のＭＯＳトランジスタとを有し、 該第１の接点の電圧を基準信号とし、該第１、第２およ
び第３のＭＯＳトランジスタのそれぞれの導通抵抗ＴＲ
３、ＴＲ２およびＴＲ１がＴＲ１＜ＴＲ２＜ＴＲ３の関
係にあり、前記第１の基準信号Ｖｒｉ出力時には該第２
のＭＯＳトランジスタを導通させ、前記第２の基準信号
ＶｒｉＨ出力時には該第１のＭＯＳトランジスタを導通
させ、前記第３の基準信号ＶｒｉＬ出力時には該第３の
ＭＯＳトランジスタを導通させることを特徴とする、請
求項１から３のいずれか１項に記載の多値不揮発性半導
体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28664496A JP3090066B2 (ja) | 1996-10-29 | 1996-10-29 | 多値不揮発性半導体メモリ |
| KR1019970055937A KR100331895B1 (ko) | 1996-10-29 | 1997-10-29 | 다중비트정보를각각기억하는메모리셀들을구비한불휘발성반도체메모리 |
| US08/960,437 US5894436A (en) | 1996-10-29 | 1997-10-29 | Nonvolatile semiconductor memory having memory cells each storing multi-bits information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28664496A JP3090066B2 (ja) | 1996-10-29 | 1996-10-29 | 多値不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10134585A JPH10134585A (ja) | 1998-05-22 |
| JP3090066B2 true JP3090066B2 (ja) | 2000-09-18 |
Family
ID=17707100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28664496A Expired - Fee Related JP3090066B2 (ja) | 1996-10-29 | 1996-10-29 | 多値不揮発性半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5894436A (ja) |
| JP (1) | JP3090066B2 (ja) |
| KR (1) | KR100331895B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6857099B1 (en) * | 1996-09-18 | 2005-02-15 | Nippon Steel Corporation | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US6091631A (en) * | 1998-07-01 | 2000-07-18 | Advanced Micro Devices, Inc. | Program/verify technique for multi-level flash cells enabling different threshold levels to be simultaneously programmed |
| US6018477A (en) * | 1998-10-08 | 2000-01-25 | Information Storage Devices, Inc. | Intelligent refreshing method and apparatus for increasing multi-level non-volatile memory charge retention reliability |
| JP3905990B2 (ja) * | 1998-12-25 | 2007-04-18 | 株式会社東芝 | 記憶装置とその記憶方法 |
| US6459613B1 (en) * | 2001-10-29 | 2002-10-01 | Winbond Electronics Corporation | Current-mode identifying circuit for multilevel flash memories |
| US20030214867A1 (en) * | 2002-05-17 | 2003-11-20 | Matthew Goldman | Serially sensing the output of multilevel cell arrays |
| CN100389470C (zh) * | 2002-08-28 | 2008-05-21 | 旺宏电子股份有限公司 | 多重位闪存的参考电流产生电路 |
| ITMI20022569A1 (it) * | 2002-12-05 | 2004-06-06 | Simicroelectronics S R L | Metodo di programmazione di una memoria a semiconduttore non-volatile programmabile elettronicamente |
| US7447944B2 (en) * | 2005-04-29 | 2008-11-04 | Freescale Semiconductor, Inc. | Predictive methods and apparatus for non-volatile memory |
| EP1750278B1 (en) | 2005-07-28 | 2009-11-11 | STMicroelectronics S.r.l. | Method of programming a four-level flash memory device and a related page buffer |
| US7596037B2 (en) * | 2007-09-14 | 2009-09-29 | Silicon Storage Technology, Inc. | Independent bi-directional margin control per level and independently expandable reference cell levels for flash memory sensing |
| US7710781B2 (en) * | 2007-09-25 | 2010-05-04 | Intel Corporation | Data storage and processing algorithm for placement of multi-level flash cell (MLC) VT |
| JP2009176393A (ja) * | 2007-12-27 | 2009-08-06 | Toshiba Corp | 不揮発性半導体記憶装置及びその自動テスト方法 |
| US7800943B2 (en) * | 2008-01-18 | 2010-09-21 | Qimonda Ag | Integrated circuit having a memory cell arrangement and method for reading a memory cell state using a plurality of partial readings |
| US7796436B2 (en) * | 2008-07-03 | 2010-09-14 | Macronix International Co., Ltd. | Reading method for MLC memory and reading circuit using the same |
| TWI404075B (zh) * | 2009-01-14 | 2013-08-01 | Vanguard Int Semiconduct Corp | 感測放大器、記憶體裝置及感測方法 |
| CN101794613B (zh) * | 2009-02-02 | 2012-10-31 | 世界先进积体电路股份有限公司 | 感测放大器、存储器装置及感测方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
| US5550772A (en) * | 1995-02-13 | 1996-08-27 | National Semiconductor Corporation | Memory array utilizing multi-state memory cells |
| JP3392604B2 (ja) * | 1995-11-14 | 2003-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR0172401B1 (ko) * | 1995-12-07 | 1999-03-30 | 김광호 | 다수상태 불휘발성 반도체 메모리 장치 |
-
1996
- 1996-10-29 JP JP28664496A patent/JP3090066B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-29 US US08/960,437 patent/US5894436A/en not_active Expired - Fee Related
- 1997-10-29 KR KR1019970055937A patent/KR100331895B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5894436A (en) | 1999-04-13 |
| KR19980033281A (ko) | 1998-07-25 |
| JPH10134585A (ja) | 1998-05-22 |
| KR100331895B1 (ko) | 2002-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |