JPH10222992A - 多値メモリ及び多値メモリに対するデータアクセス方法 - Google Patents
多値メモリ及び多値メモリに対するデータアクセス方法Info
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- JPH10222992A JPH10222992A JP2403597A JP2403597A JPH10222992A JP H10222992 A JPH10222992 A JP H10222992A JP 2403597 A JP2403597 A JP 2403597A JP 2403597 A JP2403597 A JP 2403597A JP H10222992 A JPH10222992 A JP H10222992A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 本発明は、多値メモリ及び多値メモリに対す
るデータアクセス方法に関し、しきい値制御方法及びデ
ータ保持特性に多少問題があっても、信頼性の高いデー
タ誤り訂正を可能として、読み出されたデータの信頼性
を向上させることを目的とする。 【解決手段】 大きさによって複数のレベルに区分可能
なアナログ量を保持でき、保持するアナログ量のレベル
に応じて３値以上の論理値を記憶可能なメモリセルを複
数有し、第ｉ番目のレベルのアナログ量と第ｉ＋１番目
のレベルのアナログ量のそれぞれに対応する２つの論理
値間のハミング距離は１となるようメモリセルが保持す
るアナログ量と当該メモリセルが記憶する論理値とが対
応付けられるように構成する。
るデータアクセス方法に関し、しきい値制御方法及びデ
ータ保持特性に多少問題があっても、信頼性の高いデー
タ誤り訂正を可能として、読み出されたデータの信頼性
を向上させることを目的とする。 【解決手段】 大きさによって複数のレベルに区分可能
なアナログ量を保持でき、保持するアナログ量のレベル
に応じて３値以上の論理値を記憶可能なメモリセルを複
数有し、第ｉ番目のレベルのアナログ量と第ｉ＋１番目
のレベルのアナログ量のそれぞれに対応する２つの論理
値間のハミング距離は１となるようメモリセルが保持す
るアナログ量と当該メモリセルが記憶する論理値とが対
応付けられるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は多値メモリ及び多値
メモリに対するデータアクセス方法に係り、特に読み出
されたデータの信頼性を向上するための多値メモリ及び
多値メモリに対するデータアクセス方法に関する。多値
フラッシュメモリ等の、１つのメモリセルに多値データ
を格納する多値メモリでは、読み出した多値の論理値を
判定するのに用いる複数のしきい値の制御と、データ保
持特性の向上が重要な課題となっている。
メモリに対するデータアクセス方法に係り、特に読み出
されたデータの信頼性を向上するための多値メモリ及び
多値メモリに対するデータアクセス方法に関する。多値
フラッシュメモリ等の、１つのメモリセルに多値データ
を格納する多値メモリでは、読み出した多値の論理値を
判定するのに用いる複数のしきい値の制御と、データ保
持特性の向上が重要な課題となっている。
【０００２】
【従来の技術】従来の多値メモリでは、読み出された電
圧と複数のしきい値電圧とを比較することで、読み出さ
れた電圧が多値のどの論理値に対応するかを判断する。
例えば、８値を格納可能な多値メモリの場合、予め８種
類のしきい値電圧が用意されており、読み出された電圧
がどのしきい値電圧付近であるかに応じて、論理値が２
進数で「０００」〜「１１１」のうちどの値であるかを
判断する。
圧と複数のしきい値電圧とを比較することで、読み出さ
れた電圧が多値のどの論理値に対応するかを判断する。
例えば、８値を格納可能な多値メモリの場合、予め８種
類のしきい値電圧が用意されており、読み出された電圧
がどのしきい値電圧付近であるかに応じて、論理値が２
進数で「０００」〜「１１１」のうちどの値であるかを
判断する。
【０００３】
【発明が解決しようとする課題】しかし、上記の如き多
値メモリにおいて、例えば８値のうち「１００」なるデ
ータ値が読み出されているにも拘らず、論理値の大きさ
としきい値の大きさとがリニアな関係となっていると、
誤って「０１１」なるデータ値として判断されてしまう
ことがある。このような場合、実際のデータ値「１０
０」と誤って読み取られたデータ値「０１１」との間の
ハミング距離は「３」となってしまう。又、読み出され
た最高値である実際のデータ値を誤って最低値と読み取
ってしまうと、実際のデータ値と誤って読み取られたデ
ータ値との間のハミング距離は「２」以上となってしま
う。例えば８値の場合、読み出された最高値である実際
のデータ値「１１１」を誤って最低値である「０００」
と読み取ってしまうと、実際のデータ値と誤って読み取
られたデータ値との間のハミング距離は「３」となって
しまう。
値メモリにおいて、例えば８値のうち「１００」なるデ
ータ値が読み出されているにも拘らず、論理値の大きさ
としきい値の大きさとがリニアな関係となっていると、
誤って「０１１」なるデータ値として判断されてしまう
ことがある。このような場合、実際のデータ値「１０
０」と誤って読み取られたデータ値「０１１」との間の
ハミング距離は「３」となってしまう。又、読み出され
た最高値である実際のデータ値を誤って最低値と読み取
ってしまうと、実際のデータ値と誤って読み取られたデ
ータ値との間のハミング距離は「２」以上となってしま
う。例えば８値の場合、読み出された最高値である実際
のデータ値「１１１」を誤って最低値である「０００」
と読み取ってしまうと、実際のデータ値と誤って読み取
られたデータ値との間のハミング距離は「３」となって
しまう。
【０００４】又、上記の如く誤ったデータ値の読み取り
を防止するためには、しきい値電圧を最適に制御する必
要があるが、従来は、比較的簡単で効果的なしきい値電
圧制御方法が提案されていなかった。更に、誤ったデー
タ値の読み出しを防止するためには、多値メモリのデー
タ保持特性を向上させる必要があるが、従来は、有効な
対策が提案されていなかった。
を防止するためには、しきい値電圧を最適に制御する必
要があるが、従来は、比較的簡単で効果的なしきい値電
圧制御方法が提案されていなかった。更に、誤ったデー
タ値の読み出しを防止するためには、多値メモリのデー
タ保持特性を向上させる必要があるが、従来は、有効な
対策が提案されていなかった。
【０００５】ところで、実際のデータ値と誤って読み取
られたデータ値との間のハミング距離が「２」以上であ
ると、誤り訂正符号（ＥＣＣ）を用いたデータ誤りの検
出及び訂正が困難であるという問題があった。一般に、
ＥＣＣを用いたデータ誤りの検出及び訂正は、実際のデ
ータ値と誤って読み取られたデータ値との間のハミング
距離が「１」であれば可能であるが、ハミング距離が
「２」以上の場合にはデータ誤り訂正の信頼性は低い。
られたデータ値との間のハミング距離が「２」以上であ
ると、誤り訂正符号（ＥＣＣ）を用いたデータ誤りの検
出及び訂正が困難であるという問題があった。一般に、
ＥＣＣを用いたデータ誤りの検出及び訂正は、実際のデ
ータ値と誤って読み取られたデータ値との間のハミング
距離が「１」であれば可能であるが、ハミング距離が
「２」以上の場合にはデータ誤り訂正の信頼性は低い。
【０００６】従って、従来の多値メモリでは、しきい値
制御方法の向上及びデータ保持特性の向上が難しく、
又、しきい値と対応する論理値との関係については特別
な配慮がなされておらず、ＥＣＣを用いたデータ誤りの
検出及び訂正を行ってもデータ誤り訂正の信頼性は低い
という問題があった。そこで、本発明は、しきい値制御
方法及びデータ保持特性に多少問題があっても、信頼性
の高いデータ誤り訂正を可能として、読み出されたデー
タの信頼性を向上させることのできる多値メモリ書き込
み方法及び多値メモリを提供することを目的とする。
制御方法の向上及びデータ保持特性の向上が難しく、
又、しきい値と対応する論理値との関係については特別
な配慮がなされておらず、ＥＣＣを用いたデータ誤りの
検出及び訂正を行ってもデータ誤り訂正の信頼性は低い
という問題があった。そこで、本発明は、しきい値制御
方法及びデータ保持特性に多少問題があっても、信頼性
の高いデータ誤り訂正を可能として、読み出されたデー
タの信頼性を向上させることのできる多値メモリ書き込
み方法及び多値メモリを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の課題は、保持する
アナログ量（例えば、電荷量やしきい値電圧）のレベル
に応じて３値以上の論理値を記憶可能なメモリセルに対
し、第ｉ番目のレベルのアナログ量と第ｉ＋１番目のレ
ベルのアナログ量のそれぞれに対応する２つの論理値間
のハミング距離が１となるよう保持するアナログ量と記
憶する論理値とを対応付けることにより解決できる。ま
た、最大レベルのアナログ量と最小レベルのアナログ量
のそれぞれに対応付けられる２つの論理値のハミング距
離も１となるよう保持するアナログ量と記憶する論理値
との対応関係を設定するものとする。
アナログ量（例えば、電荷量やしきい値電圧）のレベル
に応じて３値以上の論理値を記憶可能なメモリセルに対
し、第ｉ番目のレベルのアナログ量と第ｉ＋１番目のレ
ベルのアナログ量のそれぞれに対応する２つの論理値間
のハミング距離が１となるよう保持するアナログ量と記
憶する論理値とを対応付けることにより解決できる。ま
た、最大レベルのアナログ量と最小レベルのアナログ量
のそれぞれに対応付けられる２つの論理値のハミング距
離も１となるよう保持するアナログ量と記憶する論理値
との対応関係を設定するものとする。
【０００８】また、アナログ量と論理値との関係を上述
のように設定した上で、書込み動作において、メモリセ
ルに記憶させる論理値とそのメモリセルが保持するアナ
ログ量に対応する論理値とを比較し、比較結果に応じて
当該メモリセルに与えるアナログ量を制御してもよい。
これは、書き込み動作において、メモリセルにアナログ
量を付与しながら、随時、そのメモリセルが保持してい
るアナログ量に対応する論理値を読み出し、メモリセル
に記憶させる論理値と読み出した論理値とを比較するこ
とにより、書込み動作（アナログ量の付与）を続行する
か終了するかを判定することを意味する。
のように設定した上で、書込み動作において、メモリセ
ルに記憶させる論理値とそのメモリセルが保持するアナ
ログ量に対応する論理値とを比較し、比較結果に応じて
当該メモリセルに与えるアナログ量を制御してもよい。
これは、書き込み動作において、メモリセルにアナログ
量を付与しながら、随時、そのメモリセルが保持してい
るアナログ量に対応する論理値を読み出し、メモリセル
に記憶させる論理値と読み出した論理値とを比較するこ
とにより、書込み動作（アナログ量の付与）を続行する
か終了するかを判定することを意味する。
【０００９】多値メモリにおいて、各論理値に割り付け
られたアナログ量の範囲は省さく、誤って隣のレベルの
アナログ量を検出し、そのアナログ量に対応する論理値
を読み出してしまう可能性が高い。従来のように、アナ
ログ量のレベルに応じて論理値がリニアに対応付けられ
ると、誤った論理値を読み出した場合、２ビット以上の
誤りが発生し、検出や訂正が困難であった。しかし、本
発明によると、隣接するレベル内のアナログ量に対応す
る論理値間のハミング距離は１であるため、誤って隣の
レベル内のアナログ量に対応する論理値を読み出して
も、１ビットの誤りですむ。従って、ＥＣＣ等による誤
りの検出と訂正が簡素化できるという利点を持つ。
られたアナログ量の範囲は省さく、誤って隣のレベルの
アナログ量を検出し、そのアナログ量に対応する論理値
を読み出してしまう可能性が高い。従来のように、アナ
ログ量のレベルに応じて論理値がリニアに対応付けられ
ると、誤った論理値を読み出した場合、２ビット以上の
誤りが発生し、検出や訂正が困難であった。しかし、本
発明によると、隣接するレベル内のアナログ量に対応す
る論理値間のハミング距離は１であるため、誤って隣の
レベル内のアナログ量に対応する論理値を読み出して
も、１ビットの誤りですむ。従って、ＥＣＣ等による誤
りの検出と訂正が簡素化できるという利点を持つ。
【００１０】従って、本発明によれば、しきい値の大き
さと論理値の大きさとがノンリニアな関係となっている
ため、しきい値制御方法及びデータ保持特性に多少問題
があっても、信頼性の高いデータ誤り訂正を可能とし
て、読み出されたデータの信頼性を向上させることがで
きる。
さと論理値の大きさとがノンリニアな関係となっている
ため、しきい値制御方法及びデータ保持特性に多少問題
があっても、信頼性の高いデータ誤り訂正を可能とし
て、読み出されたデータの信頼性を向上させることがで
きる。
【００１１】
【発明の実施の形態】本発明では、しきい値の大きさと
論理値の大きさとがノンリニアな関係に設定される。具
体的には、本発明になる多値メモリに対するデータアク
セス方法では、１つのメモリセルに多値データを格納
し、複数のしきい値を用いて読み出した多値の論理値を
判定する多値メモリ用の多値メモリ書き込み方法におい
て、第１番目から大きさの順で第ｎ番目までのしきい値
に対応する第１の論理値〜第ｎの論理値を設定する第１
のステップと、多値データを多値メモリのメモリセルに
書き込む第２のステップとを設ける。第１のステップ
は、ｉを１〜ｎとすると、ｉ番目のしきい値に対応する
第ｉの論理値とｉ＋１番目のしきい値に対応する第ｉ＋
１の論理値との間では、２進数でのハミング距離が１に
なるように各論理値を設定する。
論理値の大きさとがノンリニアな関係に設定される。具
体的には、本発明になる多値メモリに対するデータアク
セス方法では、１つのメモリセルに多値データを格納
し、複数のしきい値を用いて読み出した多値の論理値を
判定する多値メモリ用の多値メモリ書き込み方法におい
て、第１番目から大きさの順で第ｎ番目までのしきい値
に対応する第１の論理値〜第ｎの論理値を設定する第１
のステップと、多値データを多値メモリのメモリセルに
書き込む第２のステップとを設ける。第１のステップ
は、ｉを１〜ｎとすると、ｉ番目のしきい値に対応する
第ｉの論理値とｉ＋１番目のしきい値に対応する第ｉ＋
１の論理値との間では、２進数でのハミング距離が１に
なるように各論理値を設定する。
【００１２】他方、本発明になる多値メモリでは、各メ
モリセルに多値データを格納可能な複数のメモリゼルか
らなるメモリセルアレイと、第１番目から大きさの順で
第ｎ番目までのしきい値に対応する第１の論理値〜第ｎ
の論理値を設定すると共に、ｉを１〜ｎとすると、ｉ番
目のしきい値に対応する第ｉの論理値とｉ＋１番目のし
きい値に対応する第ｉ＋１の論理値との間では、２進数
でのハミング距離が１になるように各論理値を設定して
データを該メモリセルアレイに書き込む書き込み手段
と、メモリセルアレイから読み出されたデータを第１番
目〜第ｎ番目のしきい値と比較してデータの論理値を読
み取る読み取り手段とを備える。
モリセルに多値データを格納可能な複数のメモリゼルか
らなるメモリセルアレイと、第１番目から大きさの順で
第ｎ番目までのしきい値に対応する第１の論理値〜第ｎ
の論理値を設定すると共に、ｉを１〜ｎとすると、ｉ番
目のしきい値に対応する第ｉの論理値とｉ＋１番目のし
きい値に対応する第ｉ＋１の論理値との間では、２進数
でのハミング距離が１になるように各論理値を設定して
データを該メモリセルアレイに書き込む書き込み手段
と、メモリセルアレイから読み出されたデータを第１番
目〜第ｎ番目のしきい値と比較してデータの論理値を読
み取る読み取り手段とを備える。
【００１３】本発明によれば、しきい値の大きさと論理
値の大きさとがノンリニアな関係となっているため、し
きい値制御方法及びデータ保持特性に多少問題があって
も、信頼性の高いデータ誤り訂正を可能として、読み出
されたデータの信頼性を向上させることができる。
値の大きさとがノンリニアな関係となっているため、し
きい値制御方法及びデータ保持特性に多少問題があって
も、信頼性の高いデータ誤り訂正を可能として、読み出
されたデータの信頼性を向上させることができる。
【００１４】
【実施例】先ず、本発明になる多値メモリに対するデー
タアクセス方法の第１実施例を図１と共に説明する。図
１は、本実施例において多値メモリに設定される複数の
しきい値と対応する論理値との関係を示す図である。メ
モリセルのしきい値電圧はそのメモリセルが蓄積してい
る電荷量に依存する。しきい値電圧（蓄積電荷量）は大
きさに応じてレベル分けされ、メモリセルはしきい値電
圧（蓄積電荷量）のレベルに応じた論理値が割り付けら
れる。なお、各論理値に対応するしきい値電圧（蓄積電
荷量）は単一の値ではなく、それぞれある程度の幅を持
っている。同図中、縦軸は所望のしきい値を有するメモ
リセルの比率を示し、横軸はしきい値電圧を示す。本実
施例では、本発明が４値の多値メモリに適用されてい
る。
タアクセス方法の第１実施例を図１と共に説明する。図
１は、本実施例において多値メモリに設定される複数の
しきい値と対応する論理値との関係を示す図である。メ
モリセルのしきい値電圧はそのメモリセルが蓄積してい
る電荷量に依存する。しきい値電圧（蓄積電荷量）は大
きさに応じてレベル分けされ、メモリセルはしきい値電
圧（蓄積電荷量）のレベルに応じた論理値が割り付けら
れる。なお、各論理値に対応するしきい値電圧（蓄積電
荷量）は単一の値ではなく、それぞれある程度の幅を持
っている。同図中、縦軸は所望のしきい値を有するメモ
リセルの比率を示し、横軸はしきい値電圧を示す。本実
施例では、本発明が４値の多値メモリに適用されてい
る。
【００１５】本実施例では、約０Ｖ以下のしきい値電圧
が２進数の論理値「００」に割り付けられ、約＋１．５
Ｖのしきい値電圧が論理値「０１」に割り付けられ、約
＋３．５Ｖのしきい値電圧が論理値「１１」に割り付け
られ、約＋５．５Ｖのしきい値電圧が論理値「１０」に
割り付けられている。従って、しきい値電圧の大きさの
順に対応して割り付けられた論理値「００」、「０
１」、「１１」、「１０」のうち、互いに隣接する２つ
の論理値間のハミング距離は、必ず「１」になるように
しきい値電圧と論理値との関係が設定されている。又、
最高値である論理値「１０」と最低値である論理値「０
０」との間のハミング距離も「１」である。
が２進数の論理値「００」に割り付けられ、約＋１．５
Ｖのしきい値電圧が論理値「０１」に割り付けられ、約
＋３．５Ｖのしきい値電圧が論理値「１１」に割り付け
られ、約＋５．５Ｖのしきい値電圧が論理値「１０」に
割り付けられている。従って、しきい値電圧の大きさの
順に対応して割り付けられた論理値「００」、「０
１」、「１１」、「１０」のうち、互いに隣接する２つ
の論理値間のハミング距離は、必ず「１」になるように
しきい値電圧と論理値との関係が設定されている。又、
最高値である論理値「１０」と最低値である論理値「０
０」との間のハミング距離も「１」である。
【００１６】このため、多値メモリのメモリセルに書き
込まれていたデータ値が何等かの要因で読み出し時に他
のデータ値に化けたとしても、実際に書き込まれたデー
タ値と誤って読み出されたデータ値との間では、値が２
進数で「１」しか変化しない。例えば、論理値「０１」
がメモリセルに書き込まれており、誤って論理値「１
１」が読み出されても、これらの論理値の間のハミング
距離は「１」である。同様に、最高値である論理値「１
０」が誤って最低値である論理値「００」として読み出
されても、これらの論理値の間のハミング距離も「１」
である。つまり、読み出し時には、読み出されたデータ
値の電圧と複数のしきい値電圧とが比較されて、対応す
るしきい値電圧から読み出されたデータ値の論理値が判
定されるが、この際、実際に書き込まれていたデータ値
の論理値と誤って読み出されたデータ値の論理値との間
のハミング距離は必ず「１」である。
込まれていたデータ値が何等かの要因で読み出し時に他
のデータ値に化けたとしても、実際に書き込まれたデー
タ値と誤って読み出されたデータ値との間では、値が２
進数で「１」しか変化しない。例えば、論理値「０１」
がメモリセルに書き込まれており、誤って論理値「１
１」が読み出されても、これらの論理値の間のハミング
距離は「１」である。同様に、最高値である論理値「１
０」が誤って最低値である論理値「００」として読み出
されても、これらの論理値の間のハミング距離も「１」
である。つまり、読み出し時には、読み出されたデータ
値の電圧と複数のしきい値電圧とが比較されて、対応す
るしきい値電圧から読み出されたデータ値の論理値が判
定されるが、この際、実際に書き込まれていたデータ値
の論理値と誤って読み出されたデータ値の論理値との間
のハミング距離は必ず「１」である。
【００１７】一般に、ＥＣＣを用いたデータ誤りの検出
及び訂正は、実際のデータ値と誤って読み取られたデー
タ値との間のハミング距離が「１」であれば可能であ
り、２ビット以上のデータ誤りを防止することができ
る。本実施例では、しきい値電圧の大きさの順に対応し
て割り付けられた論理値のうち、互いに隣接する２つの
論理値間のハミング距離は、必ず「１」になるようにし
きい値電圧と論理値との関係が設定されている。このた
め、バースト誤り又は多ビット誤りを考慮する必要はな
く、本実施例によれば、しきい値制御方法及びデータ保
持特性に多少問題があっても、信頼性の高いデータ誤り
訂正を可能として、読み出されたデータの信頼性を向上
させることができる。
及び訂正は、実際のデータ値と誤って読み取られたデー
タ値との間のハミング距離が「１」であれば可能であ
り、２ビット以上のデータ誤りを防止することができ
る。本実施例では、しきい値電圧の大きさの順に対応し
て割り付けられた論理値のうち、互いに隣接する２つの
論理値間のハミング距離は、必ず「１」になるようにし
きい値電圧と論理値との関係が設定されている。このた
め、バースト誤り又は多ビット誤りを考慮する必要はな
く、本実施例によれば、しきい値制御方法及びデータ保
持特性に多少問題があっても、信頼性の高いデータ誤り
訂正を可能として、読み出されたデータの信頼性を向上
させることができる。
【００１８】次に、本発明になる多値メモリに対するデ
ータアクセス方法の第２実施例を図２と共に説明する。
図２は、本実施例において多値メモリに設定される複数
のしきい値と対応する論理値との関係を示す図である。
同図中、縦軸は所望のしきい値を有するメモリセルの比
率を示し、横軸はしきい値電圧を示す。本実施例では、
本発明が８値の多値メモリに適用されている。
ータアクセス方法の第２実施例を図２と共に説明する。
図２は、本実施例において多値メモリに設定される複数
のしきい値と対応する論理値との関係を示す図である。
同図中、縦軸は所望のしきい値を有するメモリセルの比
率を示し、横軸はしきい値電圧を示す。本実施例では、
本発明が８値の多値メモリに適用されている。
【００１９】本実施例では、約０Ｖ以下のしきい値電圧
が２進数の論理値「０００」に割り付けられ、約＋０．
５Ｖのしきい値電圧が論理値「００１」に割り付けら
れ、約＋１．５Ｖのしきい値電圧が論理値「０１１」に
割り付けられ、約＋２．２５Ｖのしきい値電圧が論理値
「０１０」に割り付けられ、約＋３．０Ｖのしきい値電
圧が論理値「１１０」に割り付けられ、約＋３．７５Ｖ
のしきい値電圧が論理値「１１１」に割り付けられ、約
＋４．５Ｖのしきい値電圧が論理値「１０１」に割り付
けられ、約＋５．５Ｖのしきい値電圧が論理値「１０
０」に割り付けられている。従って、しきい値電圧の大
きさの順に対応して割り付けられた論理値「０００」、
「００１」、「０１１」、「０１０」、「１１０」、
「１１１」、「１０１」、「１００」のうち、互いに隣
接する２つの論理値間のハミング距離は、必ず「１」に
なるようにしきい値電圧と論理値との関係が設定されて
いる。又、最高値である論理値「１００」と最低値であ
る論理値「０００」との間のハミング距離も「１」であ
る。
が２進数の論理値「０００」に割り付けられ、約＋０．
５Ｖのしきい値電圧が論理値「００１」に割り付けら
れ、約＋１．５Ｖのしきい値電圧が論理値「０１１」に
割り付けられ、約＋２．２５Ｖのしきい値電圧が論理値
「０１０」に割り付けられ、約＋３．０Ｖのしきい値電
圧が論理値「１１０」に割り付けられ、約＋３．７５Ｖ
のしきい値電圧が論理値「１１１」に割り付けられ、約
＋４．５Ｖのしきい値電圧が論理値「１０１」に割り付
けられ、約＋５．５Ｖのしきい値電圧が論理値「１０
０」に割り付けられている。従って、しきい値電圧の大
きさの順に対応して割り付けられた論理値「０００」、
「００１」、「０１１」、「０１０」、「１１０」、
「１１１」、「１０１」、「１００」のうち、互いに隣
接する２つの論理値間のハミング距離は、必ず「１」に
なるようにしきい値電圧と論理値との関係が設定されて
いる。又、最高値である論理値「１００」と最低値であ
る論理値「０００」との間のハミング距離も「１」であ
る。
【００２０】このため、多値メモリのメモリセルに書き
込まれていたデータ値が何等かの要因で読み出し時に他
のデータ値に化けたとしても、実際に書き込まれたデー
タ値と誤って読み出されたデータ値との間では、値が２
進数で「１」しか変化しない。例えば、論理値「００
１」がメモリセルに書き込まれており、誤って論理値
「０１１」が読み出されても、これらの論理値の間のハ
ミング距離は「１」である。同様に、最高値である論理
値「１００」が誤って最低値である論理値「０００」と
して読み出されても、これらの論理値の間のハミング距
離も「１」である。つまり、読み出し時には、読み出さ
れたデータ値の電圧と複数のしきい値電圧とが比較され
て、対応するしきい値電圧から読み出されたデータ値の
論理値が判定されるが、この際、実際に書き込まれてい
たデータ値の論理値と誤って読み出されたデータ値の論
理値との間のハミング距離は必ず「１」である。
込まれていたデータ値が何等かの要因で読み出し時に他
のデータ値に化けたとしても、実際に書き込まれたデー
タ値と誤って読み出されたデータ値との間では、値が２
進数で「１」しか変化しない。例えば、論理値「００
１」がメモリセルに書き込まれており、誤って論理値
「０１１」が読み出されても、これらの論理値の間のハ
ミング距離は「１」である。同様に、最高値である論理
値「１００」が誤って最低値である論理値「０００」と
して読み出されても、これらの論理値の間のハミング距
離も「１」である。つまり、読み出し時には、読み出さ
れたデータ値の電圧と複数のしきい値電圧とが比較され
て、対応するしきい値電圧から読み出されたデータ値の
論理値が判定されるが、この際、実際に書き込まれてい
たデータ値の論理値と誤って読み出されたデータ値の論
理値との間のハミング距離は必ず「１」である。
【００２１】図２と図１との比較からも明らかなよう
に、８値の多値メモリの場合、隣接する論理値間の対応
するしきい値電圧の差は４値の多値メモリの場合と比べ
ると非常に小さく、読み出し時のデータ誤りが発生しや
すいことがわかる。しかし、本実施例においても、上記
第１実施例の場合と同様に、バースト誤り又は多ビット
誤りを考慮する必要はなく、しきい値制御方法及びデー
タ保持特性に多少問題があっても、信頼性の高いデータ
誤り訂正を可能として、読み出されたデータの信頼性を
向上させることができる。
に、８値の多値メモリの場合、隣接する論理値間の対応
するしきい値電圧の差は４値の多値メモリの場合と比べ
ると非常に小さく、読み出し時のデータ誤りが発生しや
すいことがわかる。しかし、本実施例においても、上記
第１実施例の場合と同様に、バースト誤り又は多ビット
誤りを考慮する必要はなく、しきい値制御方法及びデー
タ保持特性に多少問題があっても、信頼性の高いデータ
誤り訂正を可能として、読み出されたデータの信頼性を
向上させることができる。
【００２２】尚、多値メモリが保持し得る多値は、上記
の４値及び８値に限定されるものではないことは言うま
でもない。次に、本発明になる多値メモリの一実施例を
図３〜図８と共に説明する。本実施例では、本発明が４
値の多値フラッシュメモリに適用されている。図３は、
多値メモリの書き込み動作の原理を説明する図であり、
メモリセルアレイを構成する複数のメモリセルのうちの
１つの断面を簡略化して示す。同図中、メモリセルは、
大略シリコン基板１と、ソース領域２と、ドレイン領域
３と、チャネル領域４と、ゲート酸化膜５と、フローテ
ィングゲート６と、コントロールゲート７と、ソース電
極２ａと、ドレイン電極３ａと、ゲート電極７ａとから
なる。ソース領域２と、ドレイン領域３と、チャネル領
域４とは、シリコン基板１に設けられている。フローテ
ィングゲート６は、ソース領域２とドレイン領域３との
間のチャネル領域４上に、ゲート酸化膜５を介して設け
られている。
の４値及び８値に限定されるものではないことは言うま
でもない。次に、本発明になる多値メモリの一実施例を
図３〜図８と共に説明する。本実施例では、本発明が４
値の多値フラッシュメモリに適用されている。図３は、
多値メモリの書き込み動作の原理を説明する図であり、
メモリセルアレイを構成する複数のメモリセルのうちの
１つの断面を簡略化して示す。同図中、メモリセルは、
大略シリコン基板１と、ソース領域２と、ドレイン領域
３と、チャネル領域４と、ゲート酸化膜５と、フローテ
ィングゲート６と、コントロールゲート７と、ソース電
極２ａと、ドレイン電極３ａと、ゲート電極７ａとから
なる。ソース領域２と、ドレイン領域３と、チャネル領
域４とは、シリコン基板１に設けられている。フローテ
ィングゲート６は、ソース領域２とドレイン領域３との
間のチャネル領域４上に、ゲート酸化膜５を介して設け
られている。
【００２３】例えば、ソース電極２ａに０Ｖの電圧を印
加し、ドレイン電極３ａ及びゲート電極７ａに約１８Ｖ
の電圧を印加すると、電子ｅがソース領域２からチャネ
ル領域４を介してドレイン領域３へ高電界で流れる。こ
のため、ドレイン領域３付近では、シリコン基板１の表
面からゲート酸化膜５へのエネルギー障壁を越えること
のできる電子ｅが発生し、この結果フローティングゲー
ト６に電子ｅが注入される。電子ｅの注入量は、上記電
圧の印加時間により制御することができる。
加し、ドレイン電極３ａ及びゲート電極７ａに約１８Ｖ
の電圧を印加すると、電子ｅがソース領域２からチャネ
ル領域４を介してドレイン領域３へ高電界で流れる。こ
のため、ドレイン領域３付近では、シリコン基板１の表
面からゲート酸化膜５へのエネルギー障壁を越えること
のできる電子ｅが発生し、この結果フローティングゲー
ト６に電子ｅが注入される。電子ｅの注入量は、上記電
圧の印加時間により制御することができる。
【００２４】次に、本実施例の書き込み系の動作を図４
と共に説明する。図４は、書き込み系の構成を示すブロ
ック図であり、同図中、図３と同一部分には同一符号を
付し、その説明は省略する。図４においても、説明の便
宜上、メモリセルアレイのうち１つのメモリセルのみを
示す。書き込み系は、図４に示す如く接続された比較器
１１と、タイマ１２と、電圧制御回路１３と、センスア
ンプ１４と、アナログ／デジタル（Ａ／Ｄ）コンバータ
１５と、デコーダ１６とからなる。尚、後述するよう
に、センスアンプ１４と、アナログ／デジタル（Ａ／
Ｄ）コンバータ１５と、デコーダ１６とは、読み出し系
と兼用される。
と共に説明する。図４は、書き込み系の構成を示すブロ
ック図であり、同図中、図３と同一部分には同一符号を
付し、その説明は省略する。図４においても、説明の便
宜上、メモリセルアレイのうち１つのメモリセルのみを
示す。書き込み系は、図４に示す如く接続された比較器
１１と、タイマ１２と、電圧制御回路１３と、センスア
ンプ１４と、アナログ／デジタル（Ａ／Ｄ）コンバータ
１５と、デコーダ１６とからなる。尚、後述するよう
に、センスアンプ１４と、アナログ／デジタル（Ａ／
Ｄ）コンバータ１５と、デコーダ１６とは、読み出し系
と兼用される。
【００２５】上記の如く、フローティングゲート６への
電子ｅの注入量、即ち、書き込むデータ値は、ゲート電
極７ａに印加される電圧ＶＣＧの印加時間により制御す
ることができる。又、ソース電極２ａに印加される電圧
ＶＳ及びドレイン電極３ａに印加される電圧ＶＤの印加
時間も制御しても良い。書き込み値は、比較器１１を介
してタイマ１２に供給され、書き込み値に対応する期間
は電圧制御回路１３を介して電圧ＶＣＧがゲート電極７
ａに印加される。具体的には、比較器１１は書き込みパ
ルスをタイマ１２に入力し、タイマ１２は書き込みパル
スが入力されている間は電圧制御回路１３に一定電圧Ｖ
ＣＧをゲート電極７ａに印加させる。電圧制御回路１３
は、ゲート電極７ａに印加される電圧ＶＣＧの振幅を一
定に制御する。他方、ゲート電極７ａから読み出された
電圧は、センスアンプ１４で検出され、Ａ／Ｄコンバー
タ１５によりデジタル値に変換される。デジタル値は、
デコーダ１６によりデコードされ、対応するアナログ値
が読み出し値として比較器１１に供給される。比較器１
１は、書き込み値と読み出し値が一致するまで書き込み
パルスをタイマ１２に入力し続けることにより、書き込
み値に対応する電荷がフローティングゲート６に蓄積さ
れる。
電子ｅの注入量、即ち、書き込むデータ値は、ゲート電
極７ａに印加される電圧ＶＣＧの印加時間により制御す
ることができる。又、ソース電極２ａに印加される電圧
ＶＳ及びドレイン電極３ａに印加される電圧ＶＤの印加
時間も制御しても良い。書き込み値は、比較器１１を介
してタイマ１２に供給され、書き込み値に対応する期間
は電圧制御回路１３を介して電圧ＶＣＧがゲート電極７
ａに印加される。具体的には、比較器１１は書き込みパ
ルスをタイマ１２に入力し、タイマ１２は書き込みパル
スが入力されている間は電圧制御回路１３に一定電圧Ｖ
ＣＧをゲート電極７ａに印加させる。電圧制御回路１３
は、ゲート電極７ａに印加される電圧ＶＣＧの振幅を一
定に制御する。他方、ゲート電極７ａから読み出された
電圧は、センスアンプ１４で検出され、Ａ／Ｄコンバー
タ１５によりデジタル値に変換される。デジタル値は、
デコーダ１６によりデコードされ、対応するアナログ値
が読み出し値として比較器１１に供給される。比較器１
１は、書き込み値と読み出し値が一致するまで書き込み
パルスをタイマ１２に入力し続けることにより、書き込
み値に対応する電荷がフローティングゲート６に蓄積さ
れる。
【００２６】図５は、比較器１１の動作を説明するフロ
ーチャートである。同図中、ステップＳ１は、書き込み
値が２進数で「００」であるか否かを判定し、判定結果
がＹＥＳであれば処理は終了する。他方、ステップＳ１
の判定結果がＮＯであれば、ステップＳ２で書き込みパ
ルスを発生し、ステップＳ３で書き込み値がデコーダ１
６からの読み出し値と等しいか否かを判定する。ステッ
プＳ３の判定結果がＮＯであれば、処理はステップＳ２
へ戻り、判定結果がＹＥＳであれば、処理は終了する。
ーチャートである。同図中、ステップＳ１は、書き込み
値が２進数で「００」であるか否かを判定し、判定結果
がＹＥＳであれば処理は終了する。他方、ステップＳ１
の判定結果がＮＯであれば、ステップＳ２で書き込みパ
ルスを発生し、ステップＳ３で書き込み値がデコーダ１
６からの読み出し値と等しいか否かを判定する。ステッ
プＳ３の判定結果がＮＯであれば、処理はステップＳ２
へ戻り、判定結果がＹＥＳであれば、処理は終了する。
【００２７】図６は、多値メモリの読み出し動作の原理
を説明する図であり、メモリセルアレイを構成する複数
のメモリセルのうちの１つの断面を簡略化して示す。同
図中、図４と同一部分には同一符号を付し、その説明は
省略する。図６（ａ）は、フローティングゲート６に電
荷が蓄積されていない状態を示す。この状態では、ゲー
ト電極７ａに印加した電圧ＶＣＧにより、チャネル領域
４に正孔が誘発されて電流が流れ始める。電子ｅのない
状態では、電圧ＶＣＧが約−１Ｖ程度で電流が流れ始め
る。この場合のしきい値電圧Ｖｔｈは、約−１Ｖであ
る。
を説明する図であり、メモリセルアレイを構成する複数
のメモリセルのうちの１つの断面を簡略化して示す。同
図中、図４と同一部分には同一符号を付し、その説明は
省略する。図６（ａ）は、フローティングゲート６に電
荷が蓄積されていない状態を示す。この状態では、ゲー
ト電極７ａに印加した電圧ＶＣＧにより、チャネル領域
４に正孔が誘発されて電流が流れ始める。電子ｅのない
状態では、電圧ＶＣＧが約−１Ｖ程度で電流が流れ始め
る。この場合のしきい値電圧Ｖｔｈは、約−１Ｖであ
る。
【００２８】これに対し、図６（ｂ）〜（ｄ）に示すよ
うに、フローティングゲート６に電荷が蓄積されている
状態では、ゲート電極７ａに印加した電圧ＶＣＧは、最
初はフローティングゲート６の電子ｅに捕われてチャネ
ル領域４まで影響を及ぼさない。従って、図６（ｂ）に
示す状態では、チャネル領域４に正孔が誘発されて電流
が流れ始めるためには、ゲート電極７ａに印加する電圧
ＶＣＧを約＋１．５Ｖにする必要があり、この場合のし
きい値電圧Ｖｔｈは、約＋１．５Ｖである。
うに、フローティングゲート６に電荷が蓄積されている
状態では、ゲート電極７ａに印加した電圧ＶＣＧは、最
初はフローティングゲート６の電子ｅに捕われてチャネ
ル領域４まで影響を及ぼさない。従って、図６（ｂ）に
示す状態では、チャネル領域４に正孔が誘発されて電流
が流れ始めるためには、ゲート電極７ａに印加する電圧
ＶＣＧを約＋１．５Ｖにする必要があり、この場合のし
きい値電圧Ｖｔｈは、約＋１．５Ｖである。
【００２９】図６（ｃ）に示す状態では、チャネル領域
４に正孔が誘発されて電流が流れ始めるためには、ゲー
ト電極７ａに印加する電圧ＶＣＧを約＋３．５Ｖにする
必要があり、この場合のしきい値電圧Ｖｔｈは、約＋
３．５Ｖである。又、図６（ｄ）に示す状態では、チャ
ネル領域４に正孔が誘発されて電流が流れ始めるために
は、ゲート電極７ａに印加する電圧ＶＣＧを約＋５．５
Ｖにする必要があり、この場合のしきい値電圧Ｖｔｈ
は、約＋５．５Ｖである。
４に正孔が誘発されて電流が流れ始めるためには、ゲー
ト電極７ａに印加する電圧ＶＣＧを約＋３．５Ｖにする
必要があり、この場合のしきい値電圧Ｖｔｈは、約＋
３．５Ｖである。又、図６（ｄ）に示す状態では、チャ
ネル領域４に正孔が誘発されて電流が流れ始めるために
は、ゲート電極７ａに印加する電圧ＶＣＧを約＋５．５
Ｖにする必要があり、この場合のしきい値電圧Ｖｔｈ
は、約＋５．５Ｖである。
【００３０】次に、本実施例の読み出し系の動作を図７
と共に説明する。図７は、読み出し系の構成を示すブロ
ック図であり、同図中、図４と同一部分には同一符号を
付し、その説明は省略する。図７においても、説明の便
宜上、メモリセルアレイのうち１つのメモリセルのみを
示す。読み出し系は、図７に示す如く接続されたセンス
アンプ１４と、Ａ／Ｄコンバータ１５と、デコーダ１６
とからなる。書き込み時には、約−１Ｖのしきい値電圧
Ｖｔｈが２進数のデジタル論理値「００」に割り付けら
れ、約＋１．５Ｖのしきい値電圧Ｖｔｈが論理値「０
１」に割り付けられ、約＋３．５Ｖのしきい値電圧Ｖｔ
ｈが論理値「１１」に割り付けられ、約＋５．５Ｖのし
きい値電圧Ｖｔｈが論理値「１０」に割り付けられてい
る。従って、デコーダ１６は、Ａ／Ｄコンバータ１５を
介して得られるデジタル値を、上記論理値の割付に基づ
いて対応する論理値にデコードする。又、デコードされ
た論理値は、誤り検出符号（ＥＣＣ）を用いる周知の誤
り検出／訂正処理を施すことにより、読み出されたデー
タの誤りを確実に訂正することができる。
と共に説明する。図７は、読み出し系の構成を示すブロ
ック図であり、同図中、図４と同一部分には同一符号を
付し、その説明は省略する。図７においても、説明の便
宜上、メモリセルアレイのうち１つのメモリセルのみを
示す。読み出し系は、図７に示す如く接続されたセンス
アンプ１４と、Ａ／Ｄコンバータ１５と、デコーダ１６
とからなる。書き込み時には、約−１Ｖのしきい値電圧
Ｖｔｈが２進数のデジタル論理値「００」に割り付けら
れ、約＋１．５Ｖのしきい値電圧Ｖｔｈが論理値「０
１」に割り付けられ、約＋３．５Ｖのしきい値電圧Ｖｔ
ｈが論理値「１１」に割り付けられ、約＋５．５Ｖのし
きい値電圧Ｖｔｈが論理値「１０」に割り付けられてい
る。従って、デコーダ１６は、Ａ／Ｄコンバータ１５を
介して得られるデジタル値を、上記論理値の割付に基づ
いて対応する論理値にデコードする。又、デコードされ
た論理値は、誤り検出符号（ＥＣＣ）を用いる周知の誤
り検出／訂正処理を施すことにより、読み出されたデー
タの誤りを確実に訂正することができる。
【００３１】図８は、デコーダ１６の構成の一実施例を
示すブロック図である。同図中、デコーダ１６は、排他
的論理和（ＥＸＯＲ）回路１６１ａからなるデコーダ回
路１６１と、誤り検出／訂正回路１６２とを有する。Ｅ
ＸＯＲ回路１６１ａの入力には、Ａ／Ｄコンバータ１５
から出力されるデジタル値の上位ビット及び下位ビット
が入力される。ＥＸＯＲ回路１６１ａの出力は、デコー
ダ回路１６１の下位ビット出力として誤り検出／訂正回
路１６２に入力される。Ａ／Ｄコンバータ１５から出力
されるデジタル値の上位ビットは、デコーダ回路１６１
を介して上位ビット出力として誤り検出／訂正回路１６
２に入力される。誤り検出／訂正回路１６２自体は、周
知の構成を有し、デコーダ回路１６１の出力ビットに対
して周知の誤り検出／訂正処理を施して、データの２ビ
ット以上の誤りを防止する。
示すブロック図である。同図中、デコーダ１６は、排他
的論理和（ＥＸＯＲ）回路１６１ａからなるデコーダ回
路１６１と、誤り検出／訂正回路１６２とを有する。Ｅ
ＸＯＲ回路１６１ａの入力には、Ａ／Ｄコンバータ１５
から出力されるデジタル値の上位ビット及び下位ビット
が入力される。ＥＸＯＲ回路１６１ａの出力は、デコー
ダ回路１６１の下位ビット出力として誤り検出／訂正回
路１６２に入力される。Ａ／Ｄコンバータ１５から出力
されるデジタル値の上位ビットは、デコーダ回路１６１
を介して上位ビット出力として誤り検出／訂正回路１６
２に入力される。誤り検出／訂正回路１６２自体は、周
知の構成を有し、デコーダ回路１６１の出力ビットに対
して周知の誤り検出／訂正処理を施して、データの２ビ
ット以上の誤りを防止する。
【００３２】図７に示すデコーダ１６としては、Ａ／Ｄ
コンバータ１５から出力されるデジタル値を論理値に変
換するテーブルを用いる構成であっても良い。尚、本発
明はフラッシュメモリへの適用に限定されるものではな
く、ＤＲＡＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ等のようにア
ナログ量を蓄積可能な各種メモリに適用可能であること
は言うまでもない。
コンバータ１５から出力されるデジタル値を論理値に変
換するテーブルを用いる構成であっても良い。尚、本発
明はフラッシュメモリへの適用に限定されるものではな
く、ＤＲＡＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ等のようにア
ナログ量を蓄積可能な各種メモリに適用可能であること
は言うまでもない。
【００３３】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、種々の
変形及び改良が本発明の範囲内で可能であることは言う
までもない。
本発明は上記実施例に限定されるものではなく、種々の
変形及び改良が本発明の範囲内で可能であることは言う
までもない。
【００３４】
【発明の効果】請求項１，３，６〜１１，１３〜１７，
１９〜２１記載の発明によれば、しきい値制御方法及び
データ保持特性に多少問題があっても、信頼性の高いデ
ータ誤り訂正を可能として、読み出されたデータの信頼
性を向上させることができる。請求項２，４，５，１
２，１８記載の発明によれば、最高値の論理値が誤って
最低値の論理値として読み出された場合でも、確実にデ
ータ誤り訂正を行うことができるので、読み出されたデ
ータの信頼性を更に向上させることができる。
１９〜２１記載の発明によれば、しきい値制御方法及び
データ保持特性に多少問題があっても、信頼性の高いデ
ータ誤り訂正を可能として、読み出されたデータの信頼
性を向上させることができる。請求項２，４，５，１
２，１８記載の発明によれば、最高値の論理値が誤って
最低値の論理値として読み出された場合でも、確実にデ
ータ誤り訂正を行うことができるので、読み出されたデ
ータの信頼性を更に向上させることができる。
【００３５】従って、本発明によれば、しきい値の大き
さと論理値の大きさとがノンリニアな関係となっている
ため、しきい値制御方法及びデータ保持特性に多少問題
があっても、信頼性の高いデータ誤り訂正を可能とし
て、読み出されたデータの信頼性を向上させることがで
きる。
さと論理値の大きさとがノンリニアな関係となっている
ため、しきい値制御方法及びデータ保持特性に多少問題
があっても、信頼性の高いデータ誤り訂正を可能とし
て、読み出されたデータの信頼性を向上させることがで
きる。
【図１】本発明になる多値メモリに対するデータアクセ
ス方法の第１実施例において多値メモリに設定される複
数のしきい値と対応する論理値との関係を示す図であ
る。
ス方法の第１実施例において多値メモリに設定される複
数のしきい値と対応する論理値との関係を示す図であ
る。
【図２】本発明になる多値メモリに対するデータアクセ
ス方法の第２実施例において多値メモリに設定される複
数のしきい値と対応する論理値との関係を示す図であ
る。
ス方法の第２実施例において多値メモリに設定される複
数のしきい値と対応する論理値との関係を示す図であ
る。
【図３】本発明になる多値メモリの一実施例の書き込み
動作の原理を説明する図である。
動作の原理を説明する図である。
【図４】書き込み系の構成を示すブロック図である。
【図５】比較器の動作を説明するフローチャートであ
る。
る。
【図６】読み出し動作の原理を説明する図である。
【図７】読み出し系の構成を示すブロック図である。
【図８】デコーダの構成の一実施例を示すブロック図で
ある。
ある。
１ シリコン基板 ２ ソース領域 ３ ドレイン領域 ４ チャネル領域 ５ ゲート酸化膜 ６ フローティングゲート ７ コントロールゲート １１ 比較器 １２ タイマ １３ 電圧制御回路 １４ センスアンプ １５ Ａ／Ｄコンバータ １６ デコーダ
Claims (21)
- 【請求項１】 大きさによって複数のレベルに区分可能
なアナログ量を保持でき、保持するアナログ量のレベル
に応じて３値以上の論理値を記憶可能なメモリセルを複
数有してなる多値メモリであって、 第ｉ番目のレベルのアナログ量と第ｉ＋１番目のレベル
のアナログ量のそれぞれに対応する２つの論理値間のハ
ミング距離は１となるようメモリセルが保持するアナロ
グ量と当該メモリセルが記憶する論理値とが対応付けら
れることを特徴とする多値メモリ。 - 【請求項２】 最小レベルのアナログ量と最大レベルの
アナログ量のそれぞれに対応する２つの論理値間のハミ
ング距離は１となるようメモリセルが保持するアナログ
量と当該メモリセルが記憶する論理値とが対応付けられ
ることを特徴とする多値メモリ。 - 【請求項３】 大きさに応じて複数のレベルに区分可能
なアナログ量を保持でき、保持するアナログ量のレベル
に応じて３値以上の論理値を記憶可能なメモリセルを複
数有してなる多値メモリであって、 第ｉ番目のレベルのアナログ量と第ｉ＋１番目のレベル
のアナログ量のそれぞれに対応する２つの論理値間のハ
ミング距離は１となるように、メモリセルに対し、当該
メモリセルに記憶させる論理値に対応するアナログ量を
与える書込手段と、 第ｉ番目のレベルのアナログ量と第ｉ＋１番目のレベル
のアナログ量のそれぞれに対応する２つの論理値間のハ
ミング距離は１となるように、メモリセルから、当該メ
モリセルが保持するアナログ量に対応する論理値を読み
出す読出手段と、を有することを特徴とする多値メモ
リ。 - 【請求項４】 前記書込手段は、最小レベルのアナログ
量と最大レベルのアナログ量とに対応する２つの論理値
間のハミング距離は１となるように、メモリセルに対し
当該メモリセルに記憶させる論理値に対応するアナログ
量を与えることを特徴とする請求項３に記載の多値メモ
リ。 - 【請求項５】 前記読出手段は、最小レベルのアナログ
量と最大レベルのアナログ量とに対応する２つの論理値
間のハミング距離は１となるように、メモリセルから当
該メモリセルが保持するアナログ量に対応する論理値を
読み出すことを特徴とする請求項３に記載の多値メモ
リ。 - 【請求項６】 前記書込み手段は、メモリセルに記憶さ
せる論理値から当該メモリセルに与えるアナログ量に対
応するデジタル量に変換する手段を有することを特徴と
する請求項３または請求項４のいずれか１項に記載の多
値メモリ。 - 【請求項７】 前記読出手段は、メモリセルが保持する
アナログ量を検出する検出手段と、当該アナログ量をデ
ジタル量に変換する手段と、当該デジタル量を当該メモ
リセルが記憶する論理値に変換する手段とを有すること
を特徴とする請求項３または請求項５のいずれか１項に
記載の多値メモリ。 - 【請求項８】 前記書込手段は、メモリセルに記憶させ
る論理値と前記読出手段が当該メモリセルから読み出す
論理値とを比較し、比較結果に応じて当該メモリセルに
与えるアナログ量を制御することを特徴とする請求項３
ないし請求項７のいずれか１項に記載の多値メモリ。 - 【請求項９】 アナログ量はメモリセルに蓄積される電
荷量であることを特徴とする請求項３ないし請求項８の
いずれか１項に記載の多値メモリ。 - 【請求項１０】 前記アナログ量を検出する検出手段
は、メモリセルのしきい値電圧を検出することを特徴と
する請求項７ないし請求項８のいずれか１項に記載の多
値メモリ。 - 【請求項１１】 大きさに応じて複数のレベルに区分可
能なアナログ量を保持でき、保持するアナログ量のレベ
ルに応じて３値以上の論理値を記憶可能なメモリセルを
複数有してなる多値メモリに対するデータ書込み方法で
あって、 第ｉ番目のレベルのアナログ量と第ｉ＋１番目のレベル
のアナログ量のそれぞれに対応する２つの論理値間のハ
ミング距離は１となるようメモリセルが保持するアナロ
グ量と当該セルが記憶する論理値とを対応付ける第１の
ステップと、 前記第１のステップに従って、メモリセルに対し、当該
メモリセルに記憶させる論理値に対応するアナログ量を
与える第２のステップと、からなることを特徴とする多
値メモリに対するデータ書込み方法。 - 【請求項１２】 前記第１のステップは、最小レベルの
アナログ量と最大レベルのアナログ量とに対応する２つ
の論理値間のハミング距離は１となるようアナログ量と
論理値とを対応付けるステップを含むことを特徴とする
請求項１１に記載の多値メモリに対するデータ書込み方
法。 - 【請求項１３】 前記第２のステップは、前記第１のス
テップに従って、メモリセルから当該メモリセルが保持
するアナログ量に対応する論理値を読み出すステップ
と、当該論理値と当該メモリセルに記憶させる論理値と
を比較するステップと、比較結果に応じて当該メモリセ
ルに与えるアナログ量を制御するステップとからなるこ
とを特徴とする請求項１１または請求項１２のいずれか
１項に記載の多値メモリに対するデータ書込み方法。 - 【請求項１４】 前記第１のステップは、メモリセルが
保持するアナログ量をデジタル量に変換するステップ
と、当該デジタル量を当該メモリセルが記憶する論理値
に対応付けるステップとを含むことを特徴とする請求項
１１ないし請求項１３のいずれか１項に記載の多値メモ
リ。 - 【請求項１５】 アナログ量はメモリセルに蓄積される
電荷量であることを特徴とする請求項１１ないし請求項
１４のいずれか１項に記載の多値メモリに対するデータ
書込み方法。 - 【請求項１６】 前記第１のステップは、メモリセルが
蓄積する電荷量に応じた当該メモリセルのしきい値電圧
を当該メモリセルが記憶する論理値に対応付けることを
特徴とする請求項１３ないし請求項１５のいずれか１項
に記載の多値メモリに対するデータ書込み方法。 - 【請求項１７】 大きさに応じて複数のレベルに区分可
能なアナログ量を保持でき、保持するアナログ量のレベ
ルに応じて３値以上の論理値を記憶可能なメモリセルを
複数有してなる多値メモリからのデータ読み出し方法で
あって、 第ｉ番目のレベルのアナログ量と第ｉ＋１番目のレベル
のアナログ量のそれぞれに対応する２つの論理値間のハ
ミング距離は１となるようメモリセルが保持するアナロ
グ量と当該セルが記憶する論理値とを対応付ける第１の
ステップと、 前記第１のステップに従って、メモリセルから、当該メ
モリセルが保持するアナログ量に対応付けられた論理値
を読み出すステップと、からなることを特徴とする多値
メモリからのデータ読み出し方法。 - 【請求項１８】 前記第１のステップは、最小レベルの
アナログ量と最大レベルのアナログ量のそれぞれに対応
する２つの論理値間のハミング距離は１となるようアナ
ログ量と論理値とを対応付けるステップを含むことを特
徴とする請求項１７に記載の多値メモリからのデータ読
み出し方法。 - 【請求項１９】 前記第１のステップは、メモリセルが
保持するアナログ量をデジタル量に変換するステップ
と、当該デジタル量を当該メモリセルが記憶する論理値
に対応付けるステップとを含むことを特徴とする請求項
１７または請求項１８のいずれか１項に記載の多値メモ
リからのデータ読み出し方法。 - 【請求項２０】 アナログ量はメモリセルに蓄積される
電荷量であることを特徴とする請求項１７ないし請求項
１９のいずれか１項に記載の多値メモリからのデータ読
み出し方法。 - 【請求項２１】 前記第１のステップは、メモリセルが
蓄積する電荷量に応じた当該メモリセルのしきい値電圧
を当該メモリセルが記憶する論理値に対応付けることを
特徴とする請求項１７ないし請求項２０のいずれか１項
に記載の多値メモリからのデータ読み出し方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403597A JPH10222992A (ja) | 1997-02-06 | 1997-02-06 | 多値メモリ及び多値メモリに対するデータアクセス方法 |
| US08/936,613 US5907504A (en) | 1997-02-06 | 1997-09-24 | Multiple-valued memory and data access method for multiple-valued memory |
| EP97307574A EP0858076A3 (en) | 1997-02-06 | 1997-09-26 | Multiple-valued memory and data access method for multiple-valued memory |
| KR1019970052226A KR100279233B1 (ko) | 1997-02-06 | 1997-10-13 | 다치메모리및다치메모리에대한데이타액세스방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403597A JPH10222992A (ja) | 1997-02-06 | 1997-02-06 | 多値メモリ及び多値メモリに対するデータアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10222992A true JPH10222992A (ja) | 1998-08-21 |
Family
ID=12127265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403597A Pending JPH10222992A (ja) | 1997-02-06 | 1997-02-06 | 多値メモリ及び多値メモリに対するデータアクセス方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5907504A (ja) |
| EP (1) | EP0858076A3 (ja) |
| JP (1) | JPH10222992A (ja) |
| KR (1) | KR100279233B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011514618A (ja) * | 2008-03-17 | 2011-05-06 | サムスン エレクトロニクス カンパニー リミテッド | メモリ装置および方法 |
Families Citing this family (3)
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|---|---|---|---|---|
| JP4437519B2 (ja) * | 2001-08-23 | 2010-03-24 | スパンション エルエルシー | 多値セルメモリ用のメモリコントローラ |
| US8321764B2 (en) * | 2008-12-11 | 2012-11-27 | Micron Technology, Inc. | Multilevel encoding with error correction |
| KR101670922B1 (ko) * | 2009-08-07 | 2016-11-09 | 삼성전자주식회사 | 아날로그 신호를 출력하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 |
Family Cites Families (4)
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|---|---|---|---|---|
| JPH04290380A (ja) * | 1991-03-19 | 1992-10-14 | Mitsubishi Electric Corp | 画像情報伝送方式 |
| JP3999822B2 (ja) * | 1993-12-28 | 2007-10-31 | 株式会社東芝 | 記憶システム |
| US5450363A (en) * | 1994-06-02 | 1995-09-12 | Intel Corporation | Gray coding for a multilevel cell memory system |
| US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
-
1997
- 1997-02-06 JP JP2403597A patent/JPH10222992A/ja active Pending
- 1997-09-24 US US08/936,613 patent/US5907504A/en not_active Expired - Lifetime
- 1997-09-26 EP EP97307574A patent/EP0858076A3/en not_active Withdrawn
- 1997-10-13 KR KR1019970052226A patent/KR100279233B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011514618A (ja) * | 2008-03-17 | 2011-05-06 | サムスン エレクトロニクス カンパニー リミテッド | メモリ装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5907504A (en) | 1999-05-25 |
| KR100279233B1 (ko) | 2001-01-15 |
| EP0858076A2 (en) | 1998-08-12 |
| KR19980070013A (ko) | 1998-10-26 |
| EP0858076A3 (en) | 1999-05-19 |
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