KR19990007404A

KR19990007404A - 비휘발성 반도체 기억장치

Info

Publication number: KR19990007404A
Application number: KR1019980024494A
Authority: KR
Inventors: 츠요시 히라카와
Original assignee: 가네코 히사시; 닛폰덴키 주식회사
Priority date: 1997-06-27
Filing date: 1998-06-27
Publication date: 1999-01-25
Also published as: TW396343B; JPH1125681A; US6026015A

Abstract

m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 상승시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 가지고 있는 비휘발성 반도체 기억 장치가 공개되며, 이때, 사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타는 데이타 0으로 변환된다.

Description

비휘발성 반도체 기억 장치

본 발명은 다값(multi-valued) 비휘발성 반도체 기억 장치에 관한 것으로, 특히 전기적으로 프로그래밍 가능하고 4개 이상의 값을 가지고 있는 데이타를 하나의 메모리 셀에 저장하도록 되어 있는 비휘발성 반도체 기억 장치에 관한 것이다.

전기적으로 프로그래밍 가능한 비휘발성 반도체 메모리의 한 종류로서, EEPROM(electrically erasable and programmable read only memory)과 플래시형 EEPROM이 공지되어 있다.

도 1은 일반적인 플래시형 EEPROM을 보인 개략적인 단면도이다. 도 1을 참조하면, n형 불순물 확산 층으로 된 드레인(101)과 소오스(102)가 p형 실리콘 기판(100)의 표면에 형성되어 있고, 채널 영역(103)은 이들 사이에 형성되어 있다. 또한, SiO₂의 터널 절연막(104)이 상기 채널 영역(103)상에 형성되어 있고, 이 영역상에 플로팅 게이트(105), 층간 절연막(106) 및 제어 게이트(107)가 이 순서로 형성되어 있다. 108은 상기 드레인(101)에 접속되어 있는 비트 라인이고 109는 소오스 라인이다.

위에서 언급한 바와 같이 구성된 메모리 셀의 기록 동작에서는, 예컨대 상기 기판(100)이 접지되고, 12V, 5V 및 0V의 전압이 제어 게이트, 드레인(101) 및 소오스에 각각 인가된다.

이때, 상기 플로팅 게이트(105)의 전위는 상기 제어 게이트(107)와 상기 플로팅 게이트(105)사이의 정전 용량 접속으로 인해 증가되고, 채널이 상기 드레인(101)과 상기 소오스(102)사이에 형성된다. 높은 에너지 전자(핫 전자)가 상기 제어 게이트(107)의 고전압과 상기 드레인(101)의 전압으로 인해 상기 드레인(101)의 주위에서 발생되어, 상기 p 형 실리콘 기판(100)과 상기 터널 절연막(104)사이의 전위 장벽, 예컨대 전자의 경우 3.2eV를 넘어 상기 플로팅 게이트(105)에 주입된다.

이와 같이 주입된 전자는 상기 드레인(101)과 제어 게이트(107)를 개방 상태로 전환한 후에도 내부에 유지되게 되는데, 이는 상기 플로팅 게이트가 낮은 전도성을 가진 산화막에 의해 포위되어 있기 때문이다.

한편, 소거 동작에서는, 예컨대, 제어 게이트(107)가 접지되고, 12 V의 전압이 상기 소오스(102)에 인가된다. 이에 의해, 전자가 상기 플로팅 게이트(105)로부터 추출되어 문턱 전압이 감소된다. 이 경우에는, 2가지 상태의 문턱 전압이 상기 메모리 셀에 제공된다

메모리 셀에 2 진 데이타(하나의 메모리 셀에 제공되는 데이타 0, 1)를 기록하는 경우에는, 조합 판정, 즉 메모리 셀의 상태(데이타 0 또는 1)와 기록 데이타가 서로 동일한지 동일하지 않은지에 대한 판정은 도 2에 도시된 회로를 사용함으로써 통상적으로 행해진다. 도 2를 참조하면, 상기 회로는 기록 동작에서 'H' 레벨로 고정되는 신호와 기록 데이타 신호가 입력되는 NAND 게이트(7), 센스 증폭기의 출력 신호(3)와 상기 NAND 게이트(7)의 출력 신호(4)가 입력되는 NAND 게이트(8), 및 배타적 NOR(XNOR) 게이트(9)를 구비하고 있다. 상기 XNOR 게이트(9)의 출력은 조합 판정 결과의 출력(6)으로서 사용된다.

1 비트, 즉 하나의 2진 데이타에 대한 문턱 전압 분포를 보인 도 3 및 기록 동작 흐름을 보인 흐름도인 도 4를 참조하여, 이하에서 도 2의 종래 조합 판정 회로의 동작에 대해 설명한다. 도 3에서, 세로 좌표 축은 메모리 셀의 문턱 전압을 나타내고, 가로 좌표 축은 상기 문턱 전압을 가지고 있는 비트 수를 나타낸다. 여기서, 소거 상태(메모리 셀의 문턱 전압이 로우인 상태)는 데이타 1로 정의되고, 문턱 전압이 상승된 상태는 데이타 0으로 정의된다. ref는 메모리 셀의 문턱 전압이 1인지 0인지를 판정하기 위한 기준 전압이다. 선택된 어떤 메모리 셀이 1 또는 0의 문턱 전압을 가지고 있는지는 그 문턱 전압이 상기 기준 전압보다 높은지 아니면 낮은지를 판정함으로써 알 수 있다.

도 4를 참조하면, 기록 동작에서는, 선택된 메모리 셀에 있어서, 센스 증폭기는 상기 메모리 셀을 상기 기준과 비교함으로써 메모리 셀의 어떤 사전 기록 데이타(기록 전의 데이타)가 데이타 0(문턱 전압이 하이임)인지 데이타 1(문턱 전압이 로우임)인지를 출력한다. 이때, 기록 데이타와의 비교를 위한 사전 기록 검증이 행해진다(스텝 S1). 상기 사전 기록 데이타가 상기 기록 데이타와 동일하면(스텝 S1에서 분기 PASS을 말함), 상기 조합 판정 회로는 H(PASS)를 출력하고, 다음 주소의 기록 동작 또는 다음 동작으로 진행한다(스텝 S6).

상기 사전 기록 데이타가 기록 검증시에 상기 기록 데이타와 동일하지 않으면, 상기 조합 판정 결과로서 L(FAIL)로서 출력되고, 상기 문턱 전압을 상승시키기 위해서 기록 전압이 상기 선택된 메모리 셀에 인가되며(스텝 S2), 이 기록 전압 인가 후의 메모리 셀이 상기 기준과 비교되고, 상기 메모리 셀이 데이타 0인지 데이타 1인지가 출력된 후에, 상기 기록 데이타와의 비교를 위한 기록 후 검증이 행해진다(스텝 S3). PASS이면, 상기 다음 주소의 기록 동작으로 또는 다음 동작으로 진행된다(스텝 S6). 한편, FAIL 이면, 재시도 회수(회로에 기록 전압이 인가된 회수)가 MAX(최대치)인지 아닌지가 판정된다(스텝 S4). MAX가 아니면(스텝 S4에서 분기 NO이면), 스텝 S2로 복귀되어 다시 기록 전압이 인가되고, 기록 후 검증이 행해진다. 이들 스텝은 PASS로 판정될 때까지 반복된다.

한편, 스텝 S4에서 상기 재시도 회수가 MAX이면, 기록 오류로 간주되어, 기록 동작이 종료된다(스텝 S5).

일반적으로, 제조업체에서는 모든 메모리 셀을 소거 상태로 선적하고, 사용자가 그 메모리 셀에 원하는 패턴을 기록하게 된다. 다른 패턴을 기록하는 경우에는, 사용자가 모든 상기 메모리 셀을 소거하고 상기 다른 패턴을 기록한다. 하지만, 사용자는 제품의 기록된 패턴에 부가하여 다른 패턴을 기록하는 것을 필요로 할 수도 있다(이하, 이 동작을 중복 기록이라고 함).

도 4를 참조하여 중복 기록 동작에 대해 설명한다. 먼저, 선택된 메모리 셀에 있어서, 사전 기록 검증이 행해진다. 동일하지 않으면, 조합 판정 결과로서 L(FAIL)이 출력되고, 동일하면, 상기 조합 판정 결과로서 H(PASS)가 출력된다. 또한, 동일하면, 기록 전압을 상기 메모리 셀에 기록하지 않고 동작이 종료된다.

동일하지 않으면, 상기 기록 전압이 상기 선택된 메모리 셀에 인가되고, 기록 후 검증이 행해지며, PASS로 판정된 때 상기 동작이 종료된다.

상기 판정이 FAIL이면, 다시 기록 전압이 인가되고, 기록 후 검증이 행해진다. 이들 스텝은 재시도 회수가 MAX로 될 때까지 반복된다.

도 5에는 상기 조합 판정에 사용되는 판정표가 도시되어 있다. 도 5를 참조하면, 하이 문턱 전압을 의미하는 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록 데이타 1이 기록되어야 할 때, PASS로 판정된다. 이 이유는 다음과 같다: 즉, 데이타 0을 가지고 있는 메모리 셀을 데이타 1로 전환하기 위해서, 상기 선택된 메모리 셀을 포함하고 있는 블록이 이 블록내의 모든 메모리 셀을 데이타 1로 전환하기 위해서 소거되는 한가지 방법만이 존재한다. 하지만, 이러한 소거가 행해지는 경우에는, 상기 메모리 셀내의 기타 다른 모든 기록 데이타가 데이타 1로 변화되어야 한다. 하나의 메모리 셀을 각각 기록/소거할 수 있는 반도체 기억 장치와 비교해 볼 때, 비휘발성 반도체 기억 장치는 일반적으로 소거가 특정 블록, 예컨대 128 킬로바이트로 행해지고 기록은 각각의 하나의 메모리 셀에 대해 행해질 수 있도록 설계된다. 이 때문에, 데이타 1이 기록되어야 할 때, 기록 전의 메모리 셀의 상태는 변하지 않는다. 따라서, 데이타 1이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 할 때, 상기 메모리 셀의 데이타가 0으로 유지되는 것이 필요하다.

이하에서는, 도 2의 회로의 동작에 대해 설명한다.

(기록 후 검증을 행할 때까지 사전 기록 검증에서부터) 기록 동작이 시작되면 신호(1)는 H로 고정된다. 기록 데이타 신호(2)로서, 데이타 0이 기록되어야 할 때에는 L이 입력되고, 데이타 1이 기록되어야 할 때에는(메모리 셀의 상태를 유지하고자 할 때에는, 즉 기록을 행하지 않고자 할 때에는) H가 입력된다. 센스 증폭기 신호(3)는 센스 증폭기에 의해 기록하기 전에 메모리 셀의 상태를 검출하여 출력되는 신호이다. 예컨대, 상기 신호는 데이타 1을 가지고 있는 메모리 셀에 있어서 L이고, 데이타 0을 가지고 있는 메모리 셀에 있어서 H이다. 조합 판정 결과의 출력(6)을 행할 때까지의 신호 흐름은 다음과 같다; 즉 기록 데이타가 1이면, 기록 데이타 신호(2)는 H이다. 이때, 상기 센스 증폭기의 출력 신호에 관계없이 상기 NAND 회로(7)의 출력(4)은 L이고, 상기 NAND 회로(8)의 출력(5)은 H이며, 상기 XNOR 회로(9)의 출력, 즉 상기 조합 판정 결과의 출력(6)은 H(PASS)이다.

다음에, 데이타 0이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 할 때, 기록 데이타 신호(2)는 L이다. 이때, 상기 NAND 회로(7)의 출력(4)은 H이고, 상기 센스 증폭기의 출력 신호(3)는 사전 기록 데이타 0에 대해 H이고, 상기 NAND 회로(8)의 출력(5)은 L이고, 상기 조합 판정 결과의 출력(6)은 H(PASS)이다.

마지막으로, 데이타 0이 사전 기록 데이타 1을 가지고 있는 메모리 셀에 기록되어야 할 때, 상기 기록 데이타 신호(2)는 L이다. 이때, 상기 NAND 회로(7)의 출력(4)은 H이고, 상기 센스 증폭기의 출력 신호(3)는 사전 기록 데이타 1에 대해 L이며, 상기 NAND 회로(8)의 출력(5)은 H이고, 상기 조합 판정 결과의 출력(6)은 L(FAIL)이다.

이 경우에 있어서, 상기 기록 동작은 상기 선택된 메모리 셀에 기록 전압을 인가하여 상기 문턱 전압을 상승시키는 스텝으로 진행된다. 다음에, 다시 조합 판정을 행하고, 상기 출력 신호(3)가 H로 되고 이에 의해 상기 메모리 셀이 데이타 0에 대한 문턱 전압을 가지고 있으면, 상기 NAND 회로(8)의 출력(5)은 L이 된다. 이에 따라, 상기 조합 판정 결과의 출력(6)은 H(PASS)로 된다.

이상에서 설명한 바와 같이, 도 2의 조합 판정 회로에서, 데이타 1이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 할 때, 상기 조합 판정 결과는 H(PASS)로서 출력된다.

도 6에는 다른 조합 판정 회로가 도시되어 있고, 도 7에는 이 조합 판정 회로에 사용된 판정표가 도시되어 있다. 도 6을 참조하면, 상기 회로는 기록 동작시에 H 레벨로 고정되는 신호와 기록 데이타 신호(61)가 입력되는 NAND 게이트(65), 및 센스 증폭기의 출력 신호(62)와 상기 NAND 게이트(65)의 출력 신호(63)가 입력되는 배타적 NOR(XNOR) 회로(66)를 구비하고 있다. 상기 XNOR 회로(66)의 출력은 조합 판정 결과의 출력(64)으로서 사용된다.

도 6의 회로에서, 데이타 0이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 할 때, 그리고 데이타 0 또는 1이 사전 기록 데이타 1을 가지고 있는 메모리 셀에 기록되어야 할 때 행해지는 기록 동작은 도 2의 회로의 기록 동작과 유사하다. 그러므로, 이에 대한 설명은 생략된다.

한편, 이전에 설명한 바와 같이, 데이타 1은 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록될 수 없다. 이 경우에는 기록 오류로 처리된다.

위에서 설명한 바와 같이, 그러한 경우를 기록 오류와 PASS로서 처리하는 2가지 종류의 조합 판정 회로가 공지되어 있다.

최근에, 대용량 반도체 기억 장치를 실현하기 위해서, 여러 비트의 데이타가 하나의 메모리 셀에 할당되는 것이 제안되어 있다. 이러한 경우에, 상기 메모리 셀은 여러 가지 종류의 문턱 전압 상태를 가지는 것이 필요하다. 이하에서는, 예컨대, 2 비트 데이타(4 값 데이타)가 하나의 메모리 셀에 할당되는 경우에 대해 설명한다.

도 8에는 3 값 데이타에 대한 문턱 전압 분포가 도시되어 있다. 도 8에서, 세로 좌표 축은 메모리 셀의 문턱 전압을 나타내고, 가로 좌표 축은 그 문턱 전압을 가지고 있는 비트 수를 나타낸다. 여기서, 소거 상태(메모리 셀의 문턱 전압이 가장 낮은 상태)는 데이타 11에 의해 정의되고, 문턱 전압이 단계적으로 상승된 상태는 데이타 10, 1, 0에 의해 정의되며, 그 문턱 전압이 가장 높다. ref. 1, 2, 3은 상기 메모리 셀의 문턱 전압이 어떤 상태에 속하는 지를 판정하기 위한 기준 전압이다. 상기 4개의 문턱 전압 상태중 어떤 상태가 선택된 메모리 셀이 속하지는 그 전압이 상이한 기준 전압보다 높은지 아니면 낮은지를 판정함으로써 알 수 있다.

데이타 1이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 할 때 조합 판정 결과가 PASS로서 출력되는 종래 방식에서 도 2의 종래 회로를 사용하는 4 값 데이타의 중복 기록 동작에 대해 이하에서 설명한다. 도 9에는 상기 조합 판정에 사용된 판정표가 도시되어 있다.

데이타 11, 10, 1 또는 0의 우측 비트를 하위 비트라고 하고, 그 좌측 비트를 상위 비트라고 한다.

첫 번째, 데이타 11이 기록되어야 할 때, 상기 조합 판정 결과는 사전 기록 검증시의 사전 기록 데이타에 관계없이 H(PASS)로서 출력되는데, 이는 사전 기록 데이타가 종래 방식에서와 같이 변하지 않고 유지되어야 하기 때문이다.

두 번째, 데이타 10이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 할 때, 데이타 0이 데이타 0에 기록되어야 하는 하위 비트에 있어서, 상기 조합 판정 결과는 PASS이고, 데이타 1이 데이타 0에 기록되어야 하는 상위 비트에 있어서, 상기 조합 판정 결과는 PASS이다. 따라서, 사전 기록 검증은 FAIL로 출력되고 종료된다. 또한, 데이타 1이 동일한 방식으로 처리된다.

세 번째, 데이타 10, 1 및 0이 사전 기록 데이타 10, 1 및 0을 가지고 있는 메모리 셀에 각각 기록되어야 할 때, 상기 사전 기록 검증은 상위 비트와 하위 비트가 서로 동일하기 때문에 PASS로 출력되고 종료된다.

네 번째, 데이타 10, 1 및 0이 사전 기록 데이타 11을 가지고 있는 메모리 셀에 기록되어야 할 때, 상기 사전 기록 검증은 FAIL을 출력하며, 상기 문턱 전압을 단계적으로 상승시키기 위해서 상기 메모리 셀에 기록 전압이 인가되고, 기록 후 검증이 행해진다. 도 8에서 각각의 기록 데이타에 대응하는 문턱 전압 상태가 이들 스텝을 반복함으로써 얻어지면, 상기 조합 판정 결과는 PASS(H)로 출력되고 종료된다.

다섯 번째, 데이타 0이 사전 기록 데이타 10 및 1을 가지고 있는 메모리 셀에 기록되어야 할 때, 하위 비트 또는 상위 비트에 있어서, 상기 사전 기록 검증은 FAIL을 출력하며, 상기 문턱 전압을 단계적으로 상승시키기 위해서 상기 메모리 셀에 기록 전압이 인가되고, 기록 후 검증이 행해진다. 데이타 0에 대응하는 문턱 전압 상태가 이들 스텝을 반복함으로써 얻어지면, 상기 조합 판정 결과는 PASS(H)로 출력되고 종료된다.

여섯 번째, 데이타 10이 사전 기록 데이타 1을 가지고 있는 메모리 셀에 기록되어야 할 때, 하위 비트에 있어서, 상기 사전 기록 검증은 FAIL을 출력하며, 상기 문턱 전압을 단계적으로 상승시키기 위해서 상기 메모리 셀에 기록 전압이 인가되고, 기록 후 검증이 행해진다. 데이타 0에 대응하는 문턱 전압 상태가 이들 스텝을 반복함으로써 얻어지면, 상기 조합 판정 결과는 PASS(H)로 출력되고 종료된다.

여기서, 상위 비트에 있어서, 1이 사전 기록 데이타 0에 대해 기록되어야 할 때, 상기 기록 후 데이타는 0이 될 수 있다. 하위 비트에 있어서, 0이 사전 기록 데이타 1에 대해 기록되어야 할 때, 기록 후 데이타는 변하지 않고 0이 되는 것이 필요하다. 이와 같이, 10이 사전 기록 데이타 1에 대해 기록되어야 할 때, 상기 기록 후는 0이 되는 것이 필요하다. 결과적으로, 상기 기록은 상기 기대치와 동일해지도록 행해질 수 있다.

일곱 번째, 상위 비트에 있어서, 데이타 1이 사전 기록 데이타 10을 가지고 있는 메모리 셀에 기록되어야 할 때, 상기 사전 기록 검증은 FAIL을 출력하고, 상기 문턱 전압을 단계적으로 상승시키기 위해서 상기 메모리 셀에 기록 전압이 인가되며, 기록 후 검증이 행해진다. 이들 스텝은 반복되며, 상기 메모리 셀의 문턱 전압이 데이타 1에 대해 문턱 전압으로 상승될 때, 도 2의 상기 조합 판정 회로의 센스 증폭기의 출력 신호(3)는 도 8의 문턱 전압 관계에 따라 기록 데이타 1과 동일하게 출력된다. 이에 따라, 상기 조합 판정 결과의 출력(6)은 PASS로 전환된다. 결과적으로, 상기 기록 후 데이타는 1이 된다.

여기서, 하위 비트에 있어서, 사전 기록 데이타 10을 가지고 있는 메모리 셀에 데이타 1을 기록하는 경우에, 0이 사전 기록 데이타 1에 대해 기록되어야 할 때, 기록 후 데이타는 0이 된다. 결과적으로, 상기 데이타들은 서로 동일하다. 한편, 하위 비트에 있어서, 1이 사전 기록 데이타 0에 대해 기록되어야 할 때, 상기 기록 후 데이타는 변하지 않고 0이 되는 것이 필요하다. 따라서, 상기 기록 후는 0이어야 한다. 하지만, 도 2의 조합 판정 회로에서, 조합 판정 결과의 출력(6)은 데이타 1에 대해 문턱 전압에서 H(PASS)로서 출력되어야 하며, 다음에 기록이 종료된다.

따라서, 2진 데이타와의 호환성이 얻어질 수 없다는 문제점이 있다.

반면에, 데이타 1이 사전 기록 데이타 '0을 가지고 있는 메모리 셀에 기록되어야 할 때 기록 오류가 발생되는 도 6의 종래 조합 판정 회로에서는, 상기 사전 기록 데이타와 기록 데이타가 서로 동일하지 않을 때 기록 오류가 발생된다. 그러므로, 이러한 문제는 생기지 않는다.

따라서, 본 발명의 목적은 중복 기록시에 2진 조합 판정 방식과 호환성을 가지고 있는 다중 비트 데이타를 저장하기 위한 비휘발성 반도체 기억 장치를 제공하는데 있다.

도 1은 종래 EEPROM 메모리 셀을 보인 개략적인 단면도.

도 2는 종래 조합 판정 회로를 보인 블록도.

도 3은 2진 문턱 전압 분포를 보인 도면.

도 4는 종래 기록 동작을 보인 흐름도.

도 5는 도 2의 종래 조합 판정 회로에 사용된 2진 데이타에 대한 판정표.

도 6은 종래의 다른 조합 판정 회로를 보인 블록도.

도 7은 도 6의 종래 조합 판정 회로에서 사용된 2진 데이타에 대한 판정표.

도 8은 4 값 문턱 전압 분포를 보인 도면.

도 9는 도 2의 종래 조합 판정 회로에서 사용된 4 값 데이타에 대한 판정표.

도 10은 본 발명에 따른 바람직한 실시예의 비휘발성 반도체 기억 장치에 사용될 4 값 데이타에 대한 조합 판정 회로를 보인 블록도.

도 11은 도 10의 조합 판정 회로에 사용된 4값 데이타에 대한 판정표.

* 도면의 주요 부분에 대한 부호의 설명

41 : NAND 회로 45 : 배타적 NOR 회로

55 : 인버터

본 발명에 따라, 비휘발성 반도체 기억 장치는 m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 상승시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 구비하고 있고, 사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타가 데이타 0으로 변환된다.

본 발명의 다른 양태에 따라, 비휘발성 반도체 기억 장치는 m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 상승시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 구비하고 있고, 사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타 1과 센스 증폭기의 출력 신호를 사용함으로써 상기 기록 데이타가 데이타 0으로 변환된다.

본 발명의 또 다른 양태에 따라, 비휘발성 반도체 기억 장치는 m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 하강시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 구비하고 있고, 사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타가 데이타 0으로 변환된다.

본 발명의 또 다른 양태에 따라, 비휘발성 반도체 기억 장치는 m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 하강시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 구비하고 있고, 사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타 1과 센스 증폭기의 출력 신호를 사용함으로써 상기 기록 데이타가 데이타 0으로 변환된다.

본 발명의 또 다른 양태에 따라, 비휘발성 반도체 기억 장치는 m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 상승 또는 하강시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀; 및 다값 데이타를 중복 기록하는 경우에, 기록 데이타 1이 사전 기록 데이타 0을 가지고 있는 상기 메모리 셀에 기록되어야 할 때 PASS를 출력하지 않고 상기 기록 데이타가 상기 기록 데이타 1과 센스 증폭기의 출력 신호를 사용함으로써 데이타 0으로 변환되어 기록되는 조합 판정 회로로서, 데이타 1이 사전 기록 데이타 0에 대해 기록되어야 할 때, 상기 사전 기록 데이타 0이 변하지 않고 유지되는 2진 조합 판정 방식과 호환성을 가지고 있는 조합 판정 회로를 구비하고 있다.

첨부 도면과 더불어 본 발명에 대해 보다 상세히 설명한다.

이하에서는, 본 발명에 따른 비휘발성 반도체 기억 장치에 대해 설명한다. 2 비트 이상의 데이타를 저장하고 기록시에 문턱 전압을 상승시킴으로써 4 종류 이상의 문턱 전압이 주어질 메모리 셀을 구비하고 있는 이 비휘발성 반도체 기억 장치에서는, 중복 기록시에 2진 조합 판정 방식과 일치하도록, 데이타 1을 기록할 때, 기록 데이타가 센스 증폭기의 출력과 상기 기록 데이타를 사용함으로써 0으로 변환되어 기록되며, 이에 따라 상기 기록이 기대치에 따라 행해질 수 있다.

4 값 데이타의 경우에는, 다값 데이타 중복 기록시에, 사전 데이타 0을 가지고 있는 메모리 셀에 데이타 1을 기록할 때 상기 조합 판정 회로가 PASS를 출력하는 경우에, 사전 기록 데이타 10을 가지고 있는 메모리 셀에 데이타 1을 기록할 때 기록 데이타 1을 0으로 변환함으로써 상기 기록 동작이 행해지며, 이에 따라 사전 기록 데이타 10에 대해 데이타 1을 기록할 때 상기 기대치 0이 얻어진다. 그러므로, 데이타 1이 사전 기록 데이타 0에 대해 기록되어야 할 때 상기 사전 기록 데이타 0이 변하지 않고 유지되는 2 진 조합 판정 방식과 호환성을 가질 수 있다.

이와 같이, 데이타 1이 기록되어야 할 때, 상기 기록 데이타는 상기 사전 기록 데이타와 센스증폭기의 출력 신호를 사용함으로써 변환되어 기록된다. 이에 따라, 2진 중복 기록과의 호환성이 얻어질 수 있다.

이하에서, 도 10 및 도 11을 참조하여, 본 발명에 따른 실시예에 대해 설명한다. 이 실시예는 2 비트 데이타(4 값 데이타)가 하나의 메모리 셀에 저장되어야 하는 예이다.

도 10에는 이 실시예에 사용된 4 값 데이타에 대한 조합 판정 회로가 도시되어 있고, 도 11에는 상기 조합 판정 회로를 사용하는 기록 동작에 사용된 판정표가 도시되어 있다.

도 10을 참조하면, 본 실시예의 조합 판정 회로는, 하위 비트에 있어서, 기록 동작시 H로 고정되는 신호를 입력하기 위한 입력 포트 및 기록 데이타 신호(하위 비트)(11)와 센스 증폭기의 출력 신호(12)(하위 비트)의 인버터(20)에 의한 반전 신호를 입력하기 위해서 NAND 회로(21)의 출력의 인버터(22)에 의한 반전 신호(15)를 출력하기 위한 다른 포트를 가지고 있는 NAND 회로(23); 상기 NAND 회로(23)의 출력(16)과 상기 센스 증폭기의 출력 신호(12)를 입력하기 위한 NAND 회로(24); 및 상기 NAND(24)의 출력(17)과 상기 인버터(22)의 출력(15)을 입력하기 위한 배타적 NOR(XNOR) 회로(25)를 구비하고 있다. 상기 조합 판정 회로는 또한, 상위 비트에 있어서, 기록 동작시 H로 고정된 신호를 입력하기 위한 입력 포트, 및 기록 데이타 신호(상위 비트)(31)와 센스 증폭기의 출력 신호(32)(상위 비트)의 인버터(20)에 의한 반전 신호를 입력하기 위해서 NAND 회로(41)의 출력의 인버터(42)에 의한 반전 신호를 입력하기 위한 다른 입력 포트를 가지고 있는 NAND 회로(43); 상기 NAND 회로(43)의 출력(36)과 상기 센스 증폭기의 출력 신호(32)를 입력하기 위한 NAND 회로(44); 및 상기 NAND(44)의 출력(37)과 상기 인버터(42)의 출력(35)을 입력하기 위한 배타적 NOR(XNOR) 회로(45)를 구비하고 있다. 또한, 상기 조합 판정 회로는 상기 XNOR 회로(25,45)의 출력을 입력하기 위한 NAND 회로(54), 및 이 NAND 회로(54)의 출력(52)을 반전시키기 위한 인버터(55)를 구비하고 있다. 상기 인버터(55)의 출력(53)은 조합 판정 결과(PASS의 경우 H, FAIL의 경우 L)의 출력(18)으로서 사용된다.

이 실시예에서, 상기 기록 데이타와 센스 증폭기의 출력 신호로부터 상기 조합 판정 회로에서의 기록 데이타를 반전시킴으로써, 기대치에 따라 상기 중복 기록 동작이 행해질 수 있다. 여기서, 반전된 기록 데이타를 WD라고 한다.

첫 번째, 데이타 10, 1 및 0이 사전 기록 데이타 11을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 각각 10, 1 및 0이다. 상기 사전 기록 판정 회로는 FAIL을 출력하고, 상기 문턱 전압을 단계적으로 상승시키기 위해서 상기 메모리 셀에 기록 전압이 인가되며, 기록 후 검증이 행해진다. 상기 기록 데이타에 대응하는 문턱 전압 상태가 이들 스텝을 반복함으로써 얻어지면, 상기 조합 판정 결과는 PASS을 출력하고, 기록 동작이 종료된다.

두 번째, 데이타 11이 사전 기록 데이타 10을 가지고 있는 메모리 셀에 기록되어야 하는 경우에는, 변환 후의 기록 데이타(WD)는 10이다. 상기 사전 기록 검증이 PASS를 출력하고, 기록 동작은 종료된다. 이와 유사하게, 데이타 11이 사전 기록 데이타 1을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 1이다. 상기 사전 기록 검증은 PASS를 출력하고, 기록 동작이 종료된다. 또한, 데이타 11이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 0이다. 상기 사전 기록 검증은 PASS를 출력하고, 기록 동작이 종료된다.

세 번째, 데이타 11이 사전 기록 데이타 11을 가지고 있는 메모리 셀에 기록되어야 하는 경우에는, 변환 후의 기록 데이타(WD)는 11이다. 데이타 10이 사전 기록 데이타 10을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 10이다. 데이타 1이 사전 기록 데이타 1을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 1이다. 데이타 0이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 0이다. 이들 경우에, 상기 사전 기록 검증은 PASS를 출력하고, 기록 동작이 종료된다.

네 번째, 데이타 10 또는 1이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 0이다. 상기 사전 기록 검증은 PASS를 출력하고, 기록 동작이 종료된다.

다섯 번째, 데이타 0이 사전 기록 데이타 10을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 0이다. 데이타 0이 사전 기록 데이타 1을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 0이다. 이때, 상기 문턱 전압을 단계적으로 증가시키기 위해서 상기 메모리 셀에 기록 전압이 인가되고, 기록 후 검증이 행해진다. 상기 기록 데이타 0에 대응하는 문턱 전압 상태가 이들 스텝을 반복함으로써 얻어진 경우에, 조합 판정 결과는 PASS를 출력하고, 기록 동작이 종료된다.

여섯 번째, 데이타 10이 사전 기록 데이타 1을 가지고 있는 메모리 셀에 기록되어야 하는 경우에는, 변환 후의 기록 데이타(WD)가 0이다. 상기 기록 데이타 0에 대응하는 문턱 전압 상태가 얻어지면, 상기 조합 판정 결과는 PASS를 출력하고 기록 동작이 종료된다. 여기서, 사전 기록 데이타 1에 대해 기록 데이타 10을 기록할 때의 기대치는 0이어야 하며, 따라서 상기 기대치에 따라 기록이 행해진다. 또한, 데이타 1이 사전 기록 데이타 10을 가지고 있는 메모리 셀에 기록되어야 하는 경우에, 변환 후의 기록 데이타(WD)는 0이다. 상기 기록 데이타 0에 대응하는 문턱 전압 상태가 얻어지면, 조합 판정 결과는 PASS를 출력하고, 기록 동작이 종료된다.

한편, 도 2의 종래 회로에서, 사전 기록 데이타 10에 대해 데이타 1을 기록하는 경우에는, 데이타 1에 도달할 때 기록 동작은 종료되어야 한다. 하지만, 이 실시예에서는, 데이타 0에 도달할 때까지 기록 동작이 지속되며, 따라서 상기 기대치에 따른 데이타가 얻어질 수 있다.

다음에, 도 10의 4 값 데이타에 대한 상기 조합 판정 회로의 점선에 의해 둘러싸인 부분, 즉 1 비트 부분에 있어서의 회로 동작을 이하에서 설명한다.

기록 데이타 0, 즉 L이 입력되면, 상기 NAND 회로(21)의 출력(14)은 H이고 상기 인버터(22)의 출력(15)은 L이다. 이 신호는 변환 후의 데이타 0에 대응된다.

다음에, 상기 인버터(22)의 출력(15)을 수신한 상기 NAND 회로(23)의 출력(16)은 H이다. 상기 NAND 회로(24)의 출력은 센스 증폭기의 출력 신호(12)에 따라 변동된다. 이는 센스 증폭기의 출력 신호(12)가 H일 때, 즉 상기 메모리 셀이 데이타 0을 가지고 있을 때, 상기 NAND 회로(24)의 출력(17)은 L이 되고, 상기 조합 판정 결과의 출력(50)은 H(PASS)로서 출력됨을 의미한다.

그러므로, 사전 기록 데이타 0을 가지고 있는 메모리 셀에 대해, 상기 사전 기록 검증은 PASS를 출력하고 기록 동작이 종료된다.

또한, 사전 기록 데이타 1에 대해, 사전 기록 검증은 FAIL을 출력하고, 상기 문턱 전압을 상승시키기 위해 상기 메모리 셀에 기록 전압이 인가된다. 센스 증폭기의 출력 신호(12)가 L에서 H로 반전되면, 상기 조합 판정 결과는 PASS를 출력하고, 기록 동작이 종료된다.

한편, 기록 데이타 1, 즉 H가 입력되면, 상기 NAND 회로(21)의 출력(14)은 센스 증폭기의 출력 신호(12)에 좌우된다. 사전 기록 데이타 1에 대해, 센스 증폭기의 출력 신호(12)는 L이며, 따라서 상기 인버터(20)의 출력 신호(13)는 H이고, 상기 NAND 회로(21)의 출력 신호(14)는 L이다. 그러므로, 변환 후의 기록 데이타인 상기 신호(15)는 H, 즉 데이타 1이 된다.

사전 기록 데이타 0의 경우에, 센스 증폭기의 출력 신호(12)는 H이며, 따라서 상기 인버터(20)의 출력 신호(13)는 L이고 상기 NAND 회로(21)의 출력(14)은 H이다. 그러므로, 변환 후의 기록 데이타인 신호(15)는 L, 즉 데이타 0이 된다.

이와 같이, 데이타 1이 사전 기록 데이타 0을 가지고 있는 메모리 셀에 기록되어야 할 때, 상기 기록 데이타는 0으로 변환될 수 있다.

따라서, 이 실시예에서는, 도 10의 4 값 데이타의 조합 판정 회로를 사용함으로써, 데이타 1이 사전 데이타 10을 가지고 있는 메모리 셀에 기록되어야 할 때, 상기 기록 데이타는 0으로 변환될 수 있다. 따라서, 상기 기대치에 따라 기록이 행해질 수 있다.

한편, 이 실시예에서는, 기록시의 문턱 전압을 상승시킴으로써 4 값 문턱 전압이 주어질 비휘발성 반도체 기억 장치에 대해서 설명되었다. 하지만, 기록시의 문턱 전압을 감소시킴으로써 4 값 문턱 전압이 주어질 수도 있다.

또한, 본 발명에서 사용된 조합 판정 방식은 하나의 메모리 셀에 4 값 데이타가 아닌 n 비트(n≥2) 데이타를 저장하기 위해 비휘발성 반도체 기억 장치에 적용될 수 있다.

이 실시예에서는, 기록을 위해 채널 핫 전자 주입형 메모리 셀이 사용된다. 하지만, 각종 메모리 셀, 예컨대 F-N(Fowler-Nordheim) 터널링형 메모리 셀이 기록 및 소거에 적용될 수 있다.

본 발명은 완전하고 명료한 공개를 위해서 특정 실시예에 대해 설명되었지만, 이하의 특허 청구 범위는 이에 한정되지 않고 본 명세서에서 설명된 기본적 사상에 완전히 포함되는 당업자가 행할 수 있는 모든 수정 및 변경된 구성에 대한 실시예로서 구성되어야 한다.

Claims

m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 상승시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 구비하고 있고,

사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타가 데이타 0으로 변환되는 비휘발성 반도체 기억 장치.
m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 상승시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 구비하고 있고,

사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타 1과 센스 증폭기의 출력 신호를 사용함으로써 상기 기록 데이타가 데이타 0으로 변환되는 비휘발성 반도체 기억 장치.
m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 하강시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 구비하고 있고,

사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타가 데이타 0으로 변환되는 비휘발성 반도체 기억 장치.
m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 하강시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀을 구비하고 있고,

사전 기록 데이타의 m 비트중 k 비트(1≤k≤m)가 0을 가지고 있는 상기 메모리 셀에 기록 데이타 1이 기록되어야 할 때, 상기 기록 데이타 1과 센스 증폭기의 출력 신호를 사용함으로써 상기 기록 데이타가 데이타 0으로 변환되는 비휘발성 반도체 기억 장치.
m 비트 이상(m≥2)의 데이타를 저장하고, 기록시 문턱 전압을 상승 또는 하강시킴으로써 n 가지의 종류(n≥4)의 문턱 전압이 주어지는 메모리 셀; 및

다값 데이타를 중복 기록하는 경우에, 기록 데이타 1이 사전 기록 데이타 0을 가지고 있는 상기 메모리 셀에 기록되어야 할 때 PASS를 출력하지 않고 상기 기록 데이타가 상기 기록 데이타 1과 센스 증폭기의 출력 신호를 사용함으로써 데이타 0으로 변환되어 기록되는 조합 판정 회로로서, 데이타 1이 사전 기록 데이타 0에 대해 기록되어야 할 때, 상기 사전 기록 데이타 0이 변하지 않고 유지되는 2진 조합 판정 방식과 호환성을 가지고 있는 조합 판정 회로를 구비하고 있는 비휘발성 반도체 기억 장치.