JPH1125681A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH1125681A JPH1125681A JP18780897A JP18780897A JPH1125681A JP H1125681 A JPH1125681 A JP H1125681A JP 18780897 A JP18780897 A JP 18780897A JP 18780897 A JP18780897 A JP 18780897A JP H1125681 A JPH1125681 A JP H1125681A
- Authority
- JP
- Japan
- Prior art keywords
- data
- writing
- memory cell
- write
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Abstract
(57)【要約】
【課題】１つのメモリセルに数ビットのデータを記憶さ
せることが可能な不揮発性半導体記憶装置の照合判定方
式を提供する。 【解決手段】書込前データが“０”のメモリセルにデー
タ“１”を書き込む時、照合判定回路でＰＡＳＳとする
多値の書き込み時において、オーバーライト時、書き込
み前データが“１０”のメモリセルに“０１”のデータ
を書き込む際、書込データ“０１”を“００”に変換す
ることで、書込前データ“１０”にデータ“０１”に書
き込むときの期待値“００”にするように書込動作を行
う。これにより、２値と同様に書込前データ“０”にデ
ータ“１”を書き込むときはデータ“０”のままである
という互換を持たせることが可能となる。
せることが可能な不揮発性半導体記憶装置の照合判定方
式を提供する。 【解決手段】書込前データが“０”のメモリセルにデー
タ“１”を書き込む時、照合判定回路でＰＡＳＳとする
多値の書き込み時において、オーバーライト時、書き込
み前データが“１０”のメモリセルに“０１”のデータ
を書き込む際、書込データ“０１”を“００”に変換す
ることで、書込前データ“１０”にデータ“０１”に書
き込むときの期待値“００”にするように書込動作を行
う。これにより、２値と同様に書込前データ“０”にデ
ータ“１”を書き込むときはデータ“０”のままである
という互換を持たせることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、多値不揮発性半導
体記憶装置に関し、特に、１つのメモリセルに４値以上
のデータを記憶させるようにした電気的に書き換え可能
な不揮発性半導体記憶装置において、その書込時の照合
判定方式に関する。
体記憶装置に関し、特に、１つのメモリセルに４値以上
のデータを記憶させるようにした電気的に書き換え可能
な不揮発性半導体記憶装置において、その書込時の照合
判定方式に関する。
【０００２】
【従来の技術】電気的にデータの書き換え可能な不揮発
性半導体記憶装置の一種にＥＥＰＲＯＭ（Ｅlectricall
y Ｅrasable and Ｐrogrammable Ｒead Ｏnly Ｍ
emory）、及び、一括消去型のＥＥＰＲＯＭであるフラ
ッシュＥＥＰＲＯＭが知られている。
性半導体記憶装置の一種にＥＥＰＲＯＭ（Ｅlectricall
y Ｅrasable and Ｐrogrammable Ｒead Ｏnly Ｍ
emory）、及び、一括消去型のＥＥＰＲＯＭであるフラ
ッシュＥＥＰＲＯＭが知られている。
【０００３】図５に、代表的なフラッシュ型ＥＥＰＲＯ
Ｍのメモリセルの代表的な断面構造を模式的に示す。図
５を参照すると、ｐ型シリコン基板１００の表面にｎ型
不純物拡散層からなるドレイン１０１とソース１０２が
各々形成され、その間がチャンネル領域１０３となって
いる。チャンネル領域１０３の上にＳｉＯ2膜からなる
トンネル絶縁膜１０４が形成され、その上に浮遊ゲート
１０５、層間絶縁膜１０６、制御ゲート１０７が順次形
成されている。１０８はドレイン１０１に接続されたビ
ット線、１０９はソース線である。
Ｍのメモリセルの代表的な断面構造を模式的に示す。図
５を参照すると、ｐ型シリコン基板１００の表面にｎ型
不純物拡散層からなるドレイン１０１とソース１０２が
各々形成され、その間がチャンネル領域１０３となって
いる。チャンネル領域１０３の上にＳｉＯ2膜からなる
トンネル絶縁膜１０４が形成され、その上に浮遊ゲート
１０５、層間絶縁膜１０６、制御ゲート１０７が順次形
成されている。１０８はドレイン１０１に接続されたビ
ット線、１０９はソース線である。
【０００４】このように形成されたメモリセルの書き込
み動作は、例えば基板１００を接地し、制御ゲート１０
７に１２Ｖ、ドレイン１０１に５Ｖ、ソース１０２に０
Ｖとする。
み動作は、例えば基板１００を接地し、制御ゲート１０
７に１２Ｖ、ドレイン１０１に５Ｖ、ソース１０２に０
Ｖとする。
【０００５】この時、制御ゲート１０７と浮遊ゲート１
０５の容量結合により浮遊ゲート１０５の電位が上が
り、ドレイン１０１とソース１０２の間に、チャンネル
が形成され、高い制御ゲート１０７電圧とドレイン１０
１電圧のために、ドレイン１０１近傍で高エネルギーの
電子（ホットエレクトロン）が発生し、このホットエレ
クトロンがｐ型シリコン基板１００とトンネル絶縁膜１
０４の間の電位障壁（例えば電子の場合は３．２ｅＶ）
を超えて浮遊ゲート１０５に注入される。
０５の容量結合により浮遊ゲート１０５の電位が上が
り、ドレイン１０１とソース１０２の間に、チャンネル
が形成され、高い制御ゲート１０７電圧とドレイン１０
１電圧のために、ドレイン１０１近傍で高エネルギーの
電子（ホットエレクトロン）が発生し、このホットエレ
クトロンがｐ型シリコン基板１００とトンネル絶縁膜１
０４の間の電位障壁（例えば電子の場合は３．２ｅＶ）
を超えて浮遊ゲート１０５に注入される。
【０００６】このように注入された電子は、浮遊ゲート
１０５が低い導電率の酸化膜に囲まれているため、ドレ
イン１０１と制御ゲート１０７を開放（オープン）状態
とした後も浮遊ゲート１０５に留まり状態が保持され
る。
１０５が低い導電率の酸化膜に囲まれているため、ドレ
イン１０１と制御ゲート１０７を開放（オープン）状態
とした後も浮遊ゲート１０５に留まり状態が保持され
る。
【０００７】一方、消去動作は、例えば制御ゲート１０
７を接地し、ソース１０２を１２Ｖとすることにより、
電子を浮遊ゲート１０５から引き抜いてしきい値を下げ
ることとなる。この場合、メモリセルのしきい値電圧の
状態は２種類持つことになる。
７を接地し、ソース１０２を１２Ｖとすることにより、
電子を浮遊ゲート１０５から引き抜いてしきい値を下げ
ることとなる。この場合、メモリセルのしきい値電圧の
状態は２種類持つことになる。
【０００８】上記のような２値（１つのメモリセルがデ
ータ“０”と“１”を有する）でメモリセルに書込時の
照合判定、すなわちメモリセルの状態（データ“０”も
しくは“１”）と書込データが一致か不一致かを判定す
る、ための回路方式としては、従来、図６に示すような
回路構成が用いられていた。図６を参照して、書き込み
時Ｈレベル固定の信号と書き込みデータ信号を入力とす
るＮＡＮＤゲート７と、センスアンプ出力信号３とＮＡ
ＮＤゲート７の出力信号４を入力とするＮＡＮＤゲート
８と、ＮＡＮＤゲート８の出力信号５と書き込みデータ
信号２とを入力とする排他的否定論理和（ＸＮＯＲ）ゲ
ート９と、を備え、ＸＮＯＲゲート９の出力を照合判定
結果の出力６としている。
ータ“０”と“１”を有する）でメモリセルに書込時の
照合判定、すなわちメモリセルの状態（データ“０”も
しくは“１”）と書込データが一致か不一致かを判定す
る、ための回路方式としては、従来、図６に示すような
回路構成が用いられていた。図６を参照して、書き込み
時Ｈレベル固定の信号と書き込みデータ信号を入力とす
るＮＡＮＤゲート７と、センスアンプ出力信号３とＮＡ
ＮＤゲート７の出力信号４を入力とするＮＡＮＤゲート
８と、ＮＡＮＤゲート８の出力信号５と書き込みデータ
信号２とを入力とする排他的否定論理和（ＸＮＯＲ）ゲ
ート９と、を備え、ＸＮＯＲゲート９の出力を照合判定
結果の出力６としている。
【０００９】１ビットつまり２値のしきい値電圧の分布
を示す図１０と、書込動作の処理フローを示すフローチ
ャートである図４を用いて、図６に示した従来の照合判
定回路の動作を以下に説明する。図１０において、しき
い値電圧の分布図の縦軸は、メモリセルのしきい値電圧
を示し、横軸は、そのしきい値電圧にあるビット数を示
している。ここでは、消去された状態（メモリセルのし
きい値電圧が低い）をデータ“１”とし、しきい値電圧
をあげた状態をデータ“０”とする。ｒｅｆは、メモリ
セルのしきい値電圧がデータ“１”か“０”であるかを
判定するためのリファレンス電圧であり、リファレンス
電圧に対し高いか低いかを判定するかによって、選択さ
れたメモリセルがデータ“１”か“０”のしきい値電圧
のどちらにあるか認識させている。
を示す図１０と、書込動作の処理フローを示すフローチ
ャートである図４を用いて、図６に示した従来の照合判
定回路の動作を以下に説明する。図１０において、しき
い値電圧の分布図の縦軸は、メモリセルのしきい値電圧
を示し、横軸は、そのしきい値電圧にあるビット数を示
している。ここでは、消去された状態（メモリセルのし
きい値電圧が低い）をデータ“１”とし、しきい値電圧
をあげた状態をデータ“０”とする。ｒｅｆは、メモリ
セルのしきい値電圧がデータ“１”か“０”であるかを
判定するためのリファレンス電圧であり、リファレンス
電圧に対し高いか低いかを判定するかによって、選択さ
れたメモリセルがデータ“１”か“０”のしきい値電圧
のどちらにあるか認識させている。
【００１０】また、図４に示す書込動作のフローチャー
トを参照すると、書込動作に入った際、まず選択された
メモリセルに対し、センスアンプでメモリセルとリファ
レンスを比較してメモリセルの書込前のデータが、デー
タ“０”（しきい値電圧が高い状態）、もしくはデータ
“１”（しきい値電圧が低い状態）のどちらかにあるか
出力し、書込データと比較判定する、書込前ベリファイ
を行い（ステップＳ１）、書込データと一致した場合に
は（ステップＳ１のＰＡＳＳ分岐参照）、照合判定回路
の出力に“Ｈ”（ＰＡＳＳ）を出力し、次アドレスに書
込に行くか、次動作にはいる（ステップＳ４）。
トを参照すると、書込動作に入った際、まず選択された
メモリセルに対し、センスアンプでメモリセルとリファ
レンスを比較してメモリセルの書込前のデータが、デー
タ“０”（しきい値電圧が高い状態）、もしくはデータ
“１”（しきい値電圧が低い状態）のどちらかにあるか
出力し、書込データと比較判定する、書込前ベリファイ
を行い（ステップＳ１）、書込データと一致した場合に
は（ステップＳ１のＰＡＳＳ分岐参照）、照合判定回路
の出力に“Ｈ”（ＰＡＳＳ）を出力し、次アドレスに書
込に行くか、次動作にはいる（ステップＳ４）。
【００１１】書き込みベリファイにおいて、一致しない
場合には照合判定結果出力に“Ｌ”（ＦＡＩＬ）を出力
し、選択されたメモリセルに書込電圧を印加し（ステッ
プＳ２）、しきい値電圧を上昇させたあと、書込電圧を
印加した後のメモリセルをセンスアンプでリファレンス
と比較してデータが“０”もしくはデータ“１”のどち
らにあるか出力し、書込データと比較判定する、書き込
み後ベリファイを行い（ステップＳ３）、ＰＡＳＳであ
れば、ステップＳ４の次アドレスに書込に行くか、次動
作にはいり、一方、ＦＡＩＬであれば、リトライ回数
（書込電圧を印加する回路）がＭＡＸ（最大値）である
か否か判定し（ステップＳ４）、ＭＡＸでなければ（ス
テップＳ４のＮＯ分岐）、ステップＳ２に戻り、再度書
込電圧を印加し書き込み後ベリファイを行い、ＰＡＳＳ
と判定するまで繰り返す。
場合には照合判定結果出力に“Ｌ”（ＦＡＩＬ）を出力
し、選択されたメモリセルに書込電圧を印加し（ステッ
プＳ２）、しきい値電圧を上昇させたあと、書込電圧を
印加した後のメモリセルをセンスアンプでリファレンス
と比較してデータが“０”もしくはデータ“１”のどち
らにあるか出力し、書込データと比較判定する、書き込
み後ベリファイを行い（ステップＳ３）、ＰＡＳＳであ
れば、ステップＳ４の次アドレスに書込に行くか、次動
作にはいり、一方、ＦＡＩＬであれば、リトライ回数
（書込電圧を印加する回路）がＭＡＸ（最大値）である
か否か判定し（ステップＳ４）、ＭＡＸでなければ（ス
テップＳ４のＮＯ分岐）、ステップＳ２に戻り、再度書
込電圧を印加し書き込み後ベリファイを行い、ＰＡＳＳ
と判定するまで繰り返す。
【００１２】一方、ステップＳ４において、リトライ回
数がＭＡＸになったときには、書込エラーとして書き込
み動作を終了する（ステップＳ５）。
数がＭＡＸになったときには、書込エラーとして書き込
み動作を終了する（ステップＳ５）。
【００１３】通常、製造者は、全てのメモリセルを消去
された状態で製品を出荷し、ユーザーが所望のパターン
をメモリセルに書き込んで使用される。また、再度異な
るパターンを書き込むとき、ユーザーが全てのメモリセ
ルを消去して異なるパターンをメモリセルに書き込んで
使用している。ただし、ユーザーが書き込んでいる製品
に異なるパターンを追加して書き込む場合がある（以
下、これを「オーバーライト」という）。
された状態で製品を出荷し、ユーザーが所望のパターン
をメモリセルに書き込んで使用される。また、再度異な
るパターンを書き込むとき、ユーザーが全てのメモリセ
ルを消去して異なるパターンをメモリセルに書き込んで
使用している。ただし、ユーザーが書き込んでいる製品
に異なるパターンを追加して書き込む場合がある（以
下、これを「オーバーライト」という）。
【００１４】オーバーライトの書込動作について、図４
を参照して以下に説明する。まず、選択されたメモリセ
ルに対し、書込前ベリファイを行い、一致しない場合に
は照合判定結果出力に“Ｌ”（ＦＡＩＬ）、一致した場
合には“Ｈ”（ＰＡＳＳ）を出力する。この時に、一致
した場合メモリセルには、書込電圧を印加せずに終了す
る。
を参照して以下に説明する。まず、選択されたメモリセ
ルに対し、書込前ベリファイを行い、一致しない場合に
は照合判定結果出力に“Ｌ”（ＦＡＩＬ）、一致した場
合には“Ｈ”（ＰＡＳＳ）を出力する。この時に、一致
した場合メモリセルには、書込電圧を印加せずに終了す
る。
【００１５】不一致の場合には、選択されたメモリセル
に対して書込電圧を印加し、書込後ベリファイを行い、
ＰＡＳＳと判定された場合は終了する。
に対して書込電圧を印加し、書込後ベリファイを行い、
ＰＡＳＳと判定された場合は終了する。
【００１６】判定がＦＡＩＬの時は、再度書込電圧を印
加してベリファイを行い、ＰＡＳＳと判定するまで繰り
返し書込電圧を印加することを、リトライ回数がＭＡＸ
になるまで繰り返す。
加してベリファイを行い、ＰＡＳＳと判定するまで繰り
返し書込電圧を印加することを、リトライ回数がＭＡＸ
になるまで繰り返す。
【００１７】上記の照合判定時の判定表を図７に示す。
図７を参照すると、書込前データが、“０”すなわちし
きい値電圧が高い状態のメモリセルに対して、書込デー
タ“１”を書き込む際、ＰＡＳＳと判定している。この
理由は、データ“０”のメモリセルをデータ“１”にす
るには、その選択されたメモリセルを含むブロックに対
して消去を行い、ブロック内の全てのメモリセルをデー
タ“１”にする方法しかない。しかし、消去を実施する
と、その他の書き込まれたメモリセルのデータまでが
“１”になってしまう。これは、一般に１つのメモリセ
ル毎に書込／消去が可能な半導体記憶装置に対し、不揮
発性半導体記憶装置は、１つのメモリセル毎に書込みは
可能だが、消去はある一定の単位（例えば１２８Ｋバイ
トのブロック）に行う構成とされているからである。
図７を参照すると、書込前データが、“０”すなわちし
きい値電圧が高い状態のメモリセルに対して、書込デー
タ“１”を書き込む際、ＰＡＳＳと判定している。この
理由は、データ“０”のメモリセルをデータ“１”にす
るには、その選択されたメモリセルを含むブロックに対
して消去を行い、ブロック内の全てのメモリセルをデー
タ“１”にする方法しかない。しかし、消去を実施する
と、その他の書き込まれたメモリセルのデータまでが
“１”になってしまう。これは、一般に１つのメモリセ
ル毎に書込／消去が可能な半導体記憶装置に対し、不揮
発性半導体記憶装置は、１つのメモリセル毎に書込みは
可能だが、消去はある一定の単位（例えば１２８Ｋバイ
トのブロック）に行う構成とされているからである。
【００１８】このため、データ“１”を書き込む時、書
込前のメモリセルの状態を変化させないこととしてい
る。故に、書込前のデータが“０”のメモリセルに、デ
ータ“１”を書き込んだ場合には、メモリセルのデータ
は“０”のままにしておかなければならない。
込前のメモリセルの状態を変化させないこととしてい
る。故に、書込前のデータが“０”のメモリセルに、デ
ータ“１”を書き込んだ場合には、メモリセルのデータ
は“０”のままにしておかなければならない。
【００１９】図６に示した回路動作について説明する
と、信号１は、書込動作（書込前ベリファイから書き込
み後ベリファイまで）に入った場合に“Ｈ”固定となる
信号である。書き込みデータ信号２は、データ“０”を
書き込む時には“Ｌ”が、データ“１”を書き込む（書
込前のメモリセルの状態のままにしたい、すなわち書込
を実行しない）時には、“Ｈ”が入力される。センスア
ンプ出力信号３は、センスアンプで書き込み前のメモリ
セルの状態を検知した信号である。例えば、メモリセル
がデータ“１”の時は“Ｌ”で、データ“０”の時は
“Ｈ”となる。照合判定結果出力６までの信号の流れ
は、書込データが“１”であった場合には、書込データ
信号２は“Ｈ”で、ＮＡＮＤ回路７の出力４は“Ｌ”、
ＮＡＮＤ回路８の出力５は“Ｈ”、ＸＮＯＲ回路９の出
力すなわち照合判定結果出力６は、センスアンプの出力
信号にかかわらず“Ｈ”（ＰＡＳＳ）となる。
と、信号１は、書込動作（書込前ベリファイから書き込
み後ベリファイまで）に入った場合に“Ｈ”固定となる
信号である。書き込みデータ信号２は、データ“０”を
書き込む時には“Ｌ”が、データ“１”を書き込む（書
込前のメモリセルの状態のままにしたい、すなわち書込
を実行しない）時には、“Ｈ”が入力される。センスア
ンプ出力信号３は、センスアンプで書き込み前のメモリ
セルの状態を検知した信号である。例えば、メモリセル
がデータ“１”の時は“Ｌ”で、データ“０”の時は
“Ｈ”となる。照合判定結果出力６までの信号の流れ
は、書込データが“１”であった場合には、書込データ
信号２は“Ｈ”で、ＮＡＮＤ回路７の出力４は“Ｌ”、
ＮＡＮＤ回路８の出力５は“Ｈ”、ＸＮＯＲ回路９の出
力すなわち照合判定結果出力６は、センスアンプの出力
信号にかかわらず“Ｈ”（ＰＡＳＳ）となる。
【００２０】次に、書込前データが“０”のメモリセル
に、データ“０”を書き込む時は、書込データ信号２は
“Ｌ”であり、ＮＡＮＤ回路７の出力４は“Ｈ”、セン
スアンプの出力信号３は、データ“０”の時には“Ｈ”
の信号が入力され、ＮＡＮＤ回路８の出力信号５は
“Ｌ”、照合判定結果出力６は、“Ｈ”（ＰＡＳＳ）と
なる。
に、データ“０”を書き込む時は、書込データ信号２は
“Ｌ”であり、ＮＡＮＤ回路７の出力４は“Ｈ”、セン
スアンプの出力信号３は、データ“０”の時には“Ｈ”
の信号が入力され、ＮＡＮＤ回路８の出力信号５は
“Ｌ”、照合判定結果出力６は、“Ｈ”（ＰＡＳＳ）と
なる。
【００２１】最後に、書込前データが“１”のメモリセ
ルに、データ“０”を書き込む時は、書込データ信号２
は“Ｌ”であり、ＮＡＮＤ回路７の出力４は“Ｈ”、セ
ンスアンプの出力信号３は、データ“１”の時には
“Ｌ”、ＮＡＮＤ回路８の出力信号５は“Ｈ”、照合判
定結果出力６は、“Ｌ”（ＦＡＩＬ）となる。
ルに、データ“０”を書き込む時は、書込データ信号２
は“Ｌ”であり、ＮＡＮＤ回路７の出力４は“Ｈ”、セ
ンスアンプの出力信号３は、データ“１”の時には
“Ｌ”、ＮＡＮＤ回路８の出力信号５は“Ｈ”、照合判
定結果出力６は、“Ｌ”（ＦＡＩＬ）となる。
【００２２】この時に、書込動作は、選択されたメモリ
セルに書込電圧を印加し、しきい値電圧を上昇させる。
そして、再度照合判定を行い、センスアンプの出力信号
３は、メモリセルがデータ“０”のしきい値電圧となれ
ば“Ｈ”信号となるので、ＮＡＮＤ回路８の出力は
“Ｌ”になって、照合判定結果出力６は“Ｈ”（ＰＡＳ
Ｓ）となる。
セルに書込電圧を印加し、しきい値電圧を上昇させる。
そして、再度照合判定を行い、センスアンプの出力信号
３は、メモリセルがデータ“０”のしきい値電圧となれ
ば“Ｈ”信号となるので、ＮＡＮＤ回路８の出力は
“Ｌ”になって、照合判定結果出力６は“Ｈ”（ＰＡＳ
Ｓ）となる。
【００２３】上述したように、図６に示す照合判定回路
は、書込前データが“０”のメモリセルに、データ
“１”を書き込む時は、照合判定結果出力６を“Ｈ”
（ＰＡＳＳ）とする構成をとっている。
は、書込前データが“０”のメモリセルに、データ
“１”を書き込む時は、照合判定結果出力６を“Ｈ”
（ＰＡＳＳ）とする構成をとっている。
【００２４】また、別の照合判定回路の回路構成を図８
に、その照合判定結果の判定表を図９に示す。図８を参
照すると、書き込み動作時Ｈレベル固定の信号６０と書
き込みデータ信号６１を入力とするＮＡＮＤゲート６５
と、センスアンプ出力信号３とＮＡＮＤゲート７５の出
力信号６３を入力とする排他的否定論理和（ＸＮＯＲ）
回路６６と、を備え、ＸＮＯＲ回路６６の出力を照合判
定結果の出力６４としている。
に、その照合判定結果の判定表を図９に示す。図８を参
照すると、書き込み動作時Ｈレベル固定の信号６０と書
き込みデータ信号６１を入力とするＮＡＮＤゲート６５
と、センスアンプ出力信号３とＮＡＮＤゲート７５の出
力信号６３を入力とする排他的否定論理和（ＸＮＯＲ）
回路６６と、を備え、ＸＮＯＲ回路６６の出力を照合判
定結果の出力６４としている。
【００２５】図８の回路を使用したときは、書込前デー
タが“０”のメモリセルにデータ“０”を書き込む時
と、書込前データが“１”のメモリセルにデータ“１”
及び“０”を書き込む時の書込動作は、図６に示した構
成と同様であるので、説明を省略する。
タが“０”のメモリセルにデータ“０”を書き込む時
と、書込前データが“１”のメモリセルにデータ“１”
及び“０”を書き込む時の書込動作は、図６に示した構
成と同様であるので、説明を省略する。
【００２６】しかし、書込前データが“０”のメモリセ
ルにデータ“１”を書き込む時は、上記の説明のよう
に、データ“０”のメモリセルにデータ“１”を書き込
むことはできないので、書込エラーとしている。
ルにデータ“１”を書き込む時は、上記の説明のよう
に、データ“０”のメモリセルにデータ“１”を書き込
むことはできないので、書込エラーとしている。
【００２７】以上の説明のように、照合判定回路には、
書込エラーとする方法とＰＡＳＳとする方法の２種類の
方法がある。
書込エラーとする方法とＰＡＳＳとする方法の２種類の
方法がある。
【００２８】
【発明が解決しようとする課題】近時の半導体記憶装置
の大容量化に向けて、１つのメモリセルに数ビットのデ
ータを持たせることが望まれている。従って、メモリセ
ルのしきい値電圧の状態を何種類か持つことになる。こ
のように多値の書込時において１つのメモリセルに２ビ
ットのデータ（４値）を持たせた場合を例に取り以下に
説明する。
の大容量化に向けて、１つのメモリセルに数ビットのデ
ータを持たせることが望まれている。従って、メモリセ
ルのしきい値電圧の状態を何種類か持つことになる。こ
のように多値の書込時において１つのメモリセルに２ビ
ットのデータ（４値）を持たせた場合を例に取り以下に
説明する。
【００２９】図３に、４値の時のしきい値電圧の分布を
示す。縦軸は、メモリセルのしきい値電圧を示し、横軸
は、そのしきい値電圧にあるビット数を示している。消
去された状態（メモリセルのしきい値電圧が一番低い）
をデータ“１１”とし、少ししきい値電圧をあげた状態
をデータ“１０”、その上をデータ“０１”、一番しき
い値電圧が高いものをデータ“００”とする。ｒｅｆ．
１、２、３は、それぞれ、メモリセルのしきい値電圧が
どの状態であるかを判定するためのリファレンス電圧で
あり、選択されたメモリセルが異なるリファレンス電圧
に対し、高いか低いかを判定するかによって、選択され
たメモリセルが４種類のしきい値電圧の状態のうちどれ
にあたるか認識させている。
示す。縦軸は、メモリセルのしきい値電圧を示し、横軸
は、そのしきい値電圧にあるビット数を示している。消
去された状態（メモリセルのしきい値電圧が一番低い）
をデータ“１１”とし、少ししきい値電圧をあげた状態
をデータ“１０”、その上をデータ“０１”、一番しき
い値電圧が高いものをデータ“００”とする。ｒｅｆ．
１、２、３は、それぞれ、メモリセルのしきい値電圧が
どの状態であるかを判定するためのリファレンス電圧で
あり、選択されたメモリセルが異なるリファレンス電圧
に対し、高いか低いかを判定するかによって、選択され
たメモリセルが４種類のしきい値電圧の状態のうちどれ
にあたるか認識させている。
【００３０】従来の技術における書込前データが“０”
のメモリセルにデータ“１”を書き込む時、照合判定と
して、ＰＡＳＳとする方法を、図６に示したような従来
の照合判定回路を用いて、４値のオーバーライト動作を
以下に説明する。照合判定結果の判定表を図１１に示
す。
のメモリセルにデータ“１”を書き込む時、照合判定と
して、ＰＡＳＳとする方法を、図６に示したような従来
の照合判定回路を用いて、４値のオーバーライト動作を
以下に説明する。照合判定結果の判定表を図１１に示
す。
【００３１】データ“１１”、“１０”、“０１”、
“００”の右側のビットを「下位ビット」、左側のビッ
トを「上位ビット」という。
“００”の右側のビットを「下位ビット」、左側のビッ
トを「上位ビット」という。
【００３２】書込時の実行結果は、第一に、データ“１
１”を書き込む際は、書込後のデータは、前記従来技術
と同様、書込前のデータのままの状態にするので、書込
前ベリファイにおいて、書込前データにかかわらず、照
合判定結果出力は、“Ｈ”（ＰＡＳＳ）を出力し終了す
る。
１”を書き込む際は、書込後のデータは、前記従来技術
と同様、書込前のデータのままの状態にするので、書込
前ベリファイにおいて、書込前データにかかわらず、照
合判定結果出力は、“Ｈ”（ＰＡＳＳ）を出力し終了す
る。
【００３３】第二に、書込前データが“００”のメモリ
セルに、データ“１０”を書き込む際は、下位ビット
は、データ“０”にデータ“０”を書き込もうとするの
で、照合判定結果はＰＡＳＳし、上位ビットは、データ
“０”にデータ“１”を書き込もうとするので、照合判
定結果はＰＡＳＳ（パス）し、書込前ベリファイでＰＡ
ＳＳして終了する。また、“０１”を書き込む際も同様
である。
セルに、データ“１０”を書き込む際は、下位ビット
は、データ“０”にデータ“０”を書き込もうとするの
で、照合判定結果はＰＡＳＳし、上位ビットは、データ
“０”にデータ“１”を書き込もうとするので、照合判
定結果はＰＡＳＳ（パス）し、書込前ベリファイでＰＡ
ＳＳして終了する。また、“０１”を書き込む際も同様
である。
【００３４】第三に、書込前データが“１０”のメモリ
セルに“１０”を、“０１”に“０１”を、“００”に
“００”を書き込む際は、上位及び下位ビットは一致し
ているので、書込前ベリファイでＰＡＳＳして終了す
る。
セルに“１０”を、“０１”に“０１”を、“００”に
“００”を書き込む際は、上位及び下位ビットは一致し
ているので、書込前ベリファイでＰＡＳＳして終了す
る。
【００３５】第四に、書込前データが“１１”のメモリ
セルに、“１０”、“０１”、“００”を書き込む際
は、書込ベリファイでＦＡＩＬ（フェイル）し、メモリ
セルに書込電圧を印加し、しきい値電圧を徐々に上昇さ
せ書込後ベリファイを繰り返し、図３に示すような各書
込データのしきい値電圧の状態になったときに、照合判
定結果の出力信号は“Ｈ”（ＰＡＳＳ）を出力して終了
する。
セルに、“１０”、“０１”、“００”を書き込む際
は、書込ベリファイでＦＡＩＬ（フェイル）し、メモリ
セルに書込電圧を印加し、しきい値電圧を徐々に上昇さ
せ書込後ベリファイを繰り返し、図３に示すような各書
込データのしきい値電圧の状態になったときに、照合判
定結果の出力信号は“Ｈ”（ＰＡＳＳ）を出力して終了
する。
【００３６】第五に、書込前データが“１０”及び“０
１”メモリセルに対し、データ“００”を書き込む際
は、下位もしくは、上位ビットで書込前ベリファイでＦ
ＡＩＬし、メモリセルに書込電圧を印加し徐々にしきい
値電圧を上昇させ、書込後ベリファイを繰り返し“０
０”のしきい値電圧の状態になったときに、ＰＡＳＳ判
定し書込を終了する。
１”メモリセルに対し、データ“００”を書き込む際
は、下位もしくは、上位ビットで書込前ベリファイでＦ
ＡＩＬし、メモリセルに書込電圧を印加し徐々にしきい
値電圧を上昇させ、書込後ベリファイを繰り返し“０
０”のしきい値電圧の状態になったときに、ＰＡＳＳ判
定し書込を終了する。
【００３７】第六に、書込前データが“０１”のメモリ
セルに対し、データ“１０”を書き込む際は、下位ビッ
トで初期の書込前ベリファイにてＦＡＩＬし、メモリセ
ルに書込電圧を印加し徐々にしきい値電圧を上昇させ、
書込後ベリファイを繰り返しデータ“００”のしきい値
電圧の状態になったときに、ＰＡＳＳと判定され、書込
を終了する。
セルに対し、データ“１０”を書き込む際は、下位ビッ
トで初期の書込前ベリファイにてＦＡＩＬし、メモリセ
ルに書込電圧を印加し徐々にしきい値電圧を上昇させ、
書込後ベリファイを繰り返しデータ“００”のしきい値
電圧の状態になったときに、ＰＡＳＳと判定され、書込
を終了する。
【００３８】ここで、上位ビット注目すると、書込前デ
ータ“０”に対して“１”を書き込む時は、書込後のデ
ータは“０”のままでよく、下位ビットに注目すると、
書込前データ“１”に“０”を書き込む時は、書込後は
“０”でなければならない。書込前データ“０１”に、
“１０”を書き込む場合には、書込後データが“００”
にならなければならないので、期待値通りの書込ができ
ている。
ータ“０”に対して“１”を書き込む時は、書込後のデ
ータは“０”のままでよく、下位ビットに注目すると、
書込前データ“１”に“０”を書き込む時は、書込後は
“０”でなければならない。書込前データ“０１”に、
“１０”を書き込む場合には、書込後データが“００”
にならなければならないので、期待値通りの書込ができ
ている。
【００３９】第七に、書込前データが“１０”のメモリ
セルに対し、データ“０１”書き込む際は、上位ビット
で書込前ベリファイでＦＡＩＬし、メモリセルに書込電
圧を印加し、しきい値電圧を徐々に上昇させ書込後ベリ
ファイを繰り返すと、図３のしきい値電圧の関係からメ
モリセルがデータ“０１”のしきい値電圧まで上昇した
ところで、図６の照合判定回路のセンスアンプ出力信号
３が、書込データ“０１”と一致した信号を出力するの
で、照合判定結果出力６がＰＡＳＳしてしまい、書込後
データは“０１”となる。
セルに対し、データ“０１”書き込む際は、上位ビット
で書込前ベリファイでＦＡＩＬし、メモリセルに書込電
圧を印加し、しきい値電圧を徐々に上昇させ書込後ベリ
ファイを繰り返すと、図３のしきい値電圧の関係からメ
モリセルがデータ“０１”のしきい値電圧まで上昇した
ところで、図６の照合判定回路のセンスアンプ出力信号
３が、書込データ“０１”と一致した信号を出力するの
で、照合判定結果出力６がＰＡＳＳしてしまい、書込後
データは“０１”となる。
【００４０】ここで、書込前データ“１０”のメモリセ
ルにデータ“０１”を書き込む場合は、上位ビットは、
書込前データ“１”にデータ“０”を書き込むので、書
込後データは“０”となり、データは一致する。一方、
下位ビットは書込前データ“０”にデータ“１”を書き
込むので、書込後データは“０”のままでなければなら
ないので、本来、書込後データは“００”にならなけれ
ばならない。しかし、図６の照合判定回路では、しきい
値電圧がデータ“０１”で照合判定結果出力が“Ｈ”
（ＰＡＳＳ）となって書込を終了してしまう。
ルにデータ“０１”を書き込む場合は、上位ビットは、
書込前データ“１”にデータ“０”を書き込むので、書
込後データは“０”となり、データは一致する。一方、
下位ビットは書込前データ“０”にデータ“１”を書き
込むので、書込後データは“０”のままでなければなら
ないので、本来、書込後データは“００”にならなけれ
ばならない。しかし、図６の照合判定回路では、しきい
値電圧がデータ“０１”で照合判定結果出力が“Ｈ”
（ＰＡＳＳ）となって書込を終了してしまう。
【００４１】従って、２値との互換がなくなってしまう
という問題が生じる。
という問題が生じる。
【００４２】しかし、図８を参照して説明した従来の照
合判定回路で、書込前データが“０”のメモリセルにデ
ータ“１”を書き込む時、書込エラーとする方法では、
書込前データと書込データが完全に一致しない場合に
は、書込エラーとするので、上述のような問題は発生し
ない。
合判定回路で、書込前データが“０”のメモリセルにデ
ータ“１”を書き込む時、書込エラーとする方法では、
書込前データと書込データが完全に一致しない場合に
は、書込エラーとするので、上述のような問題は発生し
ない。
【００４３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、１つのメモリセ
ルに数ビットのデータを記憶させることが可能な不揮発
性半導体記憶装置において、オーバーライト時での２値
との互換が保たれる、照合判定手段を備えた不揮発性半
導体記憶装置を提供することにある。
てなされたものであって、その目的は、１つのメモリセ
ルに数ビットのデータを記憶させることが可能な不揮発
性半導体記憶装置において、オーバーライト時での２値
との互換が保たれる、照合判定手段を備えた不揮発性半
導体記憶装置を提供することにある。
【００４４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、１つのメモリ
セルに２ビット以上のデータを記憶させ、書込時にしき
い値電圧を上昇させ４からｎ種類のしきい値電圧を持た
せる不揮発性半導体記憶装置において、オーバーライト
時に２値との照合判定方式と同様にするために、データ
“１”を書き込む場合は、センスアンプの出力信号と書
込データより、書込データを“０”に変換して書込を行
うことにより、期待値通りの書込が成される、照合判定
回路を備えることを特徴とする。
め、本発明の不揮発性半導体記憶装置は、１つのメモリ
セルに２ビット以上のデータを記憶させ、書込時にしき
い値電圧を上昇させ４からｎ種類のしきい値電圧を持た
せる不揮発性半導体記憶装置において、オーバーライト
時に２値との照合判定方式と同様にするために、データ
“１”を書き込む場合は、センスアンプの出力信号と書
込データより、書込データを“０”に変換して書込を行
うことにより、期待値通りの書込が成される、照合判定
回路を備えることを特徴とする。
【００４５】より詳細には、本発明は、１つのメモリセ
ルにｍビット以上（ｍ≧２）のデータを記憶させ、書込
時にしきい値電圧を上昇させ、４からｎ種類（ｎ≧４）
のしきい値電圧を持たせる不揮発性半導体記憶装置にお
いて、ｍビット中ｋビット（１≦ｋ≦ｍ）の書込前デー
タが“０”を有するメモリセルに書込データ“１”を書
き込む時、書込データ“１”とセンスアンプの出力信号
より、書込データをデータ“０”に変換する照合判定回
路、を備えたことを特徴とする。
ルにｍビット以上（ｍ≧２）のデータを記憶させ、書込
時にしきい値電圧を上昇させ、４からｎ種類（ｎ≧４）
のしきい値電圧を持たせる不揮発性半導体記憶装置にお
いて、ｍビット中ｋビット（１≦ｋ≦ｍ）の書込前デー
タが“０”を有するメモリセルに書込データ“１”を書
き込む時、書込データ“１”とセンスアンプの出力信号
より、書込データをデータ“０”に変換する照合判定回
路、を備えたことを特徴とする。
【００４６】本発明においては、１つのメモリセルにｍ
ビット以上（ｍ≧２）のデータを記憶させ、書込時にし
きい値電圧を下降させ、４からｎ種類（ｎ≧４）のしき
い値電圧を持たせる不揮発性半導体記憶装置において、
ｍビット中ｋビット（１≦ｋ≦ｍ）の書込前データが
“０”を有するメモリセルに書込データ“１”を書き込
む時、書込データ“１”とセンスアンプの出力信号よ
り、書込データを“０”に変換することを特徴とする照
合判定回路を備えたことを特徴とする。
ビット以上（ｍ≧２）のデータを記憶させ、書込時にし
きい値電圧を下降させ、４からｎ種類（ｎ≧４）のしき
い値電圧を持たせる不揮発性半導体記憶装置において、
ｍビット中ｋビット（１≦ｋ≦ｍ）の書込前データが
“０”を有するメモリセルに書込データ“１”を書き込
む時、書込データ“１”とセンスアンプの出力信号よ
り、書込データを“０”に変換することを特徴とする照
合判定回路を備えたことを特徴とする。
【００４７】［作用］本発明においては、１つのメモリ
セルに４値以上認識させる不揮発性半導体記憶装置にお
いて、書込時にデータ“１”を書き込む際は、書込前デ
ータとセンスアンプの出力信号から、書込データを変換
して書込を実施することで、オーバーライト時の２値と
の互換が保て、期待値通りの書込が可能となる。
セルに４値以上認識させる不揮発性半導体記憶装置にお
いて、書込時にデータ“１”を書き込む際は、書込前デ
ータとセンスアンプの出力信号から、書込データを変換
して書込を実施することで、オーバーライト時の２値と
の互換が保て、期待値通りの書込が可能となる。
【００４８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態においては、１つのメ
モリセルに２ビット以上のデータを記憶させ、書込時
に、しきい値電圧を上昇させ、４からｎ種類のしきい値
電圧を持たせる不揮発性半導体記憶装置において、オー
バーライト時に、２値との照合判定方式と同様にするた
めに、データ“１”を書き込む場合は、センスアンプの
出力信号と書込データとより、書込データを“０”に変
換して書込を行うことにより、期待値通りの書込が成さ
れるようにしたものである。
に説明する。本発明の実施の形態においては、１つのメ
モリセルに２ビット以上のデータを記憶させ、書込時
に、しきい値電圧を上昇させ、４からｎ種類のしきい値
電圧を持たせる不揮発性半導体記憶装置において、オー
バーライト時に、２値との照合判定方式と同様にするた
めに、データ“１”を書き込む場合は、センスアンプの
出力信号と書込データとより、書込データを“０”に変
換して書込を行うことにより、期待値通りの書込が成さ
れるようにしたものである。
【００４９】４値の場合について、書込前データが
“０”のメモリセルにデータ“１”を書き込む時、照合
判定回路でＰＡＳＳとする多値の書き込み時において、
オーバーライト時、書き込み前データが“１０”のメモ
リセルに“０１”のデータを書き込む際、書込データ
“０１”を“００”に変換することで、書込前データ
“１０”にデータ“０１”に書き込むときの期待値“０
０”にするように書込動作を行う。これにより、２値と
同様に書込前データ“０”にデータ“１”を書き込むと
きはデータ“０”のままであるという互換を持たせるこ
とが可能となる。
“０”のメモリセルにデータ“１”を書き込む時、照合
判定回路でＰＡＳＳとする多値の書き込み時において、
オーバーライト時、書き込み前データが“１０”のメモ
リセルに“０１”のデータを書き込む際、書込データ
“０１”を“００”に変換することで、書込前データ
“１０”にデータ“０１”に書き込むときの期待値“０
０”にするように書込動作を行う。これにより、２値と
同様に書込前データ“０”にデータ“１”を書き込むと
きはデータ“０”のままであるという互換を持たせるこ
とが可能となる。
【００５０】このように、書込時にデータ“１”を書き
込む際は、書込前データとセンスアンプの出力信号か
ら、書込データを変換して書込を行うことで、オーバー
ライト時の２値との互換が保たれる。
込む際は、書込前データとセンスアンプの出力信号か
ら、書込データを変換して書込を行うことで、オーバー
ライト時の２値との互換が保たれる。
【００５１】
【実施例】本発明の実施例について図面を参照して以下
に説明する。以下では、本発明の一実施例として、１つ
のメモリセルに２ビットのデータを持たせた場合（４
値）について説明する。
に説明する。以下では、本発明の一実施例として、１つ
のメモリセルに２ビットのデータを持たせた場合（４
値）について説明する。
【００５２】図１は、４値の場合の本発明の一実施例の
照合判定回路の構成を示す図である。図１に示した照合
判定回路を使用した場合の書込時の照合判定結果の判定
表を、図２に示す。
照合判定回路の構成を示す図である。図１に示した照合
判定回路を使用した場合の書込時の照合判定結果の判定
表を、図２に示す。
【００５３】図１を参照すると、本発明の一実施例にお
いて、照合判定回路は、書き込み動作時Ｈ固定の信号１
を一の入力端に入力し、書き込みデータ信号（下位ビッ
ト）１１と、センスアンプ出力信号（下位ビット）１２
のインバータ３０による反転信号とを入力とするＮＡＮ
Ｄ回路２１の出力のインバータ２２による反転信号１５
を他の入力端に入力するＮＡＮＤ回路２３と、ＮＡＮＤ
回路２３の出力１６とセンスアンプ出力信号１２を入力
とするＮＡＮＤ回路２４と、ＮＡＮＤ回路２４の出力１
７とインバータ２２の出力１５とを入力とする排他的否
定論理和（ＸＮＯＲ）回路２５と、を下位ビットに対し
て備え、書き込み動作時Ｈ固定の信号３０を一の入力端
に入力し、書き込みデータ信号（上位ビット）２１と、
センスアンプ出力信号（上位ビット）３２のインバータ
４０による反転信号３３とを入力とするＮＡＮＤ回路４
１の出力のインバータ４２による反転信号３５を他の入
力端に入力するＮＡＮＤ回路４３と、ＮＡＮＤ回路４３
の出力３６とセンスアンプ出力信号３２を入力とするＮ
ＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力３７とイン
バータ４２の出力３５とを入力とする排他的否定論理和
（ＸＮＯＲ）回路４５と、を上位ビットに対して備え、
ＸＮＯＲ回路２５、４５の出力を入力とするＮＡＮＤ回
路５４と、及びＮＡＮＤ回路５４の出力５２を反転出力
するインバータ５５と、を備え、インバータ５５の出力
５３を照合判定結果出力１８（ＰＡＳＳ時にＨ、ＦＡＩ
Ｌ時にＬ）としている。
いて、照合判定回路は、書き込み動作時Ｈ固定の信号１
を一の入力端に入力し、書き込みデータ信号（下位ビッ
ト）１１と、センスアンプ出力信号（下位ビット）１２
のインバータ３０による反転信号とを入力とするＮＡＮ
Ｄ回路２１の出力のインバータ２２による反転信号１５
を他の入力端に入力するＮＡＮＤ回路２３と、ＮＡＮＤ
回路２３の出力１６とセンスアンプ出力信号１２を入力
とするＮＡＮＤ回路２４と、ＮＡＮＤ回路２４の出力１
７とインバータ２２の出力１５とを入力とする排他的否
定論理和（ＸＮＯＲ）回路２５と、を下位ビットに対し
て備え、書き込み動作時Ｈ固定の信号３０を一の入力端
に入力し、書き込みデータ信号（上位ビット）２１と、
センスアンプ出力信号（上位ビット）３２のインバータ
４０による反転信号３３とを入力とするＮＡＮＤ回路４
１の出力のインバータ４２による反転信号３５を他の入
力端に入力するＮＡＮＤ回路４３と、ＮＡＮＤ回路４３
の出力３６とセンスアンプ出力信号３２を入力とするＮ
ＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力３７とイン
バータ４２の出力３５とを入力とする排他的否定論理和
（ＸＮＯＲ）回路４５と、を上位ビットに対して備え、
ＸＮＯＲ回路２５、４５の出力を入力とするＮＡＮＤ回
路５４と、及びＮＡＮＤ回路５４の出力５２を反転出力
するインバータ５５と、を備え、インバータ５５の出力
５３を照合判定結果出力１８（ＰＡＳＳ時にＨ、ＦＡＩ
Ｌ時にＬ）としている。
【００５４】本発明の一実施例では、書込データとセン
スアンプの出力信号とから照合判定回路での書込データ
を変換することで、オーバーライト時に期待値通りの書
込を行うようにしたものである。なお、変換した書込デ
ータをＷＤとする。
スアンプの出力信号とから照合判定回路での書込データ
を変換することで、オーバーライト時に期待値通りの書
込を行うようにしたものである。なお、変換した書込デ
ータをＷＤとする。
【００５５】第一に、書込前データが“１１のメモリセ
ルに、データ“１０”、“０１”、“００”を書き込む
際は、変換後書込データＷＤは、それぞれ“１０”、
“０１”、“００”であり、書込前ベリファイで照合判
定結果はＦＡＩＬし、書込電圧を印加して徐々にしきい
値電圧を上昇させ、書込後ベリファイを行い書込データ
通りのしきい値電圧になったときに、照合判定結果はＰ
ＡＳＳとなり、書込を終了する。
ルに、データ“１０”、“０１”、“００”を書き込む
際は、変換後書込データＷＤは、それぞれ“１０”、
“０１”、“００”であり、書込前ベリファイで照合判
定結果はＦＡＩＬし、書込電圧を印加して徐々にしきい
値電圧を上昇させ、書込後ベリファイを行い書込データ
通りのしきい値電圧になったときに、照合判定結果はＰ
ＡＳＳとなり、書込を終了する。
【００５６】第二に、書込前データが“１０”のメモリ
セルに、データ“１１”を書き込む時は、変換後書込デ
ータＷＤは“１０”となり、書込前ベリファイでＰＡＳ
Ｓして終了する。同様に、書込前データが“０１”のメ
モリセルにデータ“１１”を書き込む時は、変換後書込
データは“０１”となり、書込前ベリファイＰＡＳＳで
終了する。また、書込前データが“００”のメモリセル
にデータ“１１”を書き込む時は、変換後書込データは
“００”となり、書込前ベリファイＰＡＳＳで終了す
る。
セルに、データ“１１”を書き込む時は、変換後書込デ
ータＷＤは“１０”となり、書込前ベリファイでＰＡＳ
Ｓして終了する。同様に、書込前データが“０１”のメ
モリセルにデータ“１１”を書き込む時は、変換後書込
データは“０１”となり、書込前ベリファイＰＡＳＳで
終了する。また、書込前データが“００”のメモリセル
にデータ“１１”を書き込む時は、変換後書込データは
“００”となり、書込前ベリファイＰＡＳＳで終了す
る。
【００５７】第三に、書込前データが“１１”のメモリ
セルにデータ“１１”を書き込む時は、変換後書込デー
タは“１１”となり、書込前データが“１０”のメモリ
セルにデータ“１０”を書き込む時は、変換後書込デー
タは“１０”となり、書込前データが“０１”のメモリ
セルにデータ“０１”を書き込む時は、変換後書込デー
タは“０１”となり、書込前データが“００”のメモリ
セルにデータ“００”を書き込む時は、変換後書込デー
タは“００”となり、各々書込前ベリファイでＰＡＳＳ
して書き込み動作を終了する。
セルにデータ“１１”を書き込む時は、変換後書込デー
タは“１１”となり、書込前データが“１０”のメモリ
セルにデータ“１０”を書き込む時は、変換後書込デー
タは“１０”となり、書込前データが“０１”のメモリ
セルにデータ“０１”を書き込む時は、変換後書込デー
タは“０１”となり、書込前データが“００”のメモリ
セルにデータ“００”を書き込む時は、変換後書込デー
タは“００”となり、各々書込前ベリファイでＰＡＳＳ
して書き込み動作を終了する。
【００５８】第四に、書込前データが“００”のメモリ
セルにデータ“１０”もしくは、データ“０１”を書き
込む時は、変換後書込データは“００”となり、書込前
ベリファイでＰＡＳＳして書き込み動作を終了する。
セルにデータ“１０”もしくは、データ“０１”を書き
込む時は、変換後書込データは“００”となり、書込前
ベリファイでＰＡＳＳして書き込み動作を終了する。
【００５９】第五に、書込前データが“１０”のメモリ
セルにデータ“００”を書き込む時は、変換後書込デー
タは“００”となり、書込前データが“０１”のメモリ
セルにデータ“００”を書き込む時は、変換後書込デー
タは“００”となり、メモリセルに書込電圧を印加して
徐々にしきい値電圧を上昇させ、データ“００”のしき
い値電圧になったところで、照合判定結果はＰＡＳＳし
て書込を終了する。
セルにデータ“００”を書き込む時は、変換後書込デー
タは“００”となり、書込前データが“０１”のメモリ
セルにデータ“００”を書き込む時は、変換後書込デー
タは“００”となり、メモリセルに書込電圧を印加して
徐々にしきい値電圧を上昇させ、データ“００”のしき
い値電圧になったところで、照合判定結果はＰＡＳＳし
て書込を終了する。
【００６０】第六に、書込前データが“０１”のメモリ
セルにデータ“１０”を書き込む時は、変換後書込デー
タは“００”となり、メモリセルのしきい値電圧がデー
タ“００”になったときに照合判定回路は、ＰＡＳＳし
て書込を終了する。ここで、書込前データが“０１”に
データ“１０”を書き込む時の期待値は“００”である
ので期待値通りの書込が行われたことになる。また、書
込前データが“１０”のメモリセルにデータ“０１”を
書き込む時は、変換後書込データは“００”となり、メ
モリセルのしきい値電圧がデータ“００”になったとき
に照合判定回路は、ＰＡＳＳして書込を終了する。
セルにデータ“１０”を書き込む時は、変換後書込デー
タは“００”となり、メモリセルのしきい値電圧がデー
タ“００”になったときに照合判定回路は、ＰＡＳＳし
て書込を終了する。ここで、書込前データが“０１”に
データ“１０”を書き込む時の期待値は“００”である
ので期待値通りの書込が行われたことになる。また、書
込前データが“１０”のメモリセルにデータ“０１”を
書き込む時は、変換後書込データは“００”となり、メ
モリセルのしきい値電圧がデータ“００”になったとき
に照合判定回路は、ＰＡＳＳして書込を終了する。
【００６１】ここで、書込前データ“１０”にデータ
“０１”を書き込む際、前述したように、図６に示した
従来の回路では、データ“０１”で書込が終了してしま
うが、本実施例によれば、データ“００”まで書込が行
われ期待値通りのデータが得られることになる。
“０１”を書き込む際、前述したように、図６に示した
従来の回路では、データ“０１”で書込が終了してしま
うが、本実施例によれば、データ“００”まで書込が行
われ期待値通りのデータが得られることになる。
【００６２】次に、図１に示した４値用の照合判定回路
において破線で囲んだ部分、つまり、１ビットに注目し
て回路動作の詳細を説明すると、書込データが“０”す
なわち“Ｌ”が入力された時は、ＮＡＮＤ回路２１の出
力１４は“Ｈ”、インバータの出力１５は“Ｌ”とな
る。この信号が、変換後書込データとなり、そのデータ
は“０”である。
において破線で囲んだ部分、つまり、１ビットに注目し
て回路動作の詳細を説明すると、書込データが“０”す
なわち“Ｌ”が入力された時は、ＮＡＮＤ回路２１の出
力１４は“Ｈ”、インバータの出力１５は“Ｌ”とな
る。この信号が、変換後書込データとなり、そのデータ
は“０”である。
【００６３】インバータ２２の出力１５を受けたＮＡＮ
Ｄ回路２３の出力１６は“Ｈ”となり、ＮＡＮＤ回路２
４の出力１７は、センスアンプの出力信号１２によって
変化する。このことは、センスアンプの出力信号が
“Ｈ”すなわちメモリセルがデータ“０”になった時
に、ＮＡＮＤ回路２４の出力１７が“Ｌ”となり、照合
判定結果出力信号５０は“Ｈ”（ＰＡＳＳ）と判定す
る。
Ｄ回路２３の出力１６は“Ｈ”となり、ＮＡＮＤ回路２
４の出力１７は、センスアンプの出力信号１２によって
変化する。このことは、センスアンプの出力信号が
“Ｈ”すなわちメモリセルがデータ“０”になった時
に、ＮＡＮＤ回路２４の出力１７が“Ｌ”となり、照合
判定結果出力信号５０は“Ｈ”（ＰＡＳＳ）と判定す
る。
【００６４】従って、書込前データが“０”であったメ
モリセルは書込前ベリファイでＰＡＳＳし、書き込み動
作を終了することになる。
モリセルは書込前ベリファイでＰＡＳＳし、書き込み動
作を終了することになる。
【００６５】また、書込前データが“１”であった時
は、書込前ベリファイでＦＡＩＬしてメモリセルに書込
電圧を印加して、メモリセルのしきい値電圧を上昇させ
センスアンプの出力信号１２が“Ｌ”から“Ｈ”に反転
したところで、照合判定結果はＰＡＳＳと判定し、書き
込み動作を終了する。
は、書込前ベリファイでＦＡＩＬしてメモリセルに書込
電圧を印加して、メモリセルのしきい値電圧を上昇させ
センスアンプの出力信号１２が“Ｌ”から“Ｈ”に反転
したところで、照合判定結果はＰＡＳＳと判定し、書き
込み動作を終了する。
【００６６】また、書込データが“１”すなわち“Ｈ”
が入力された時は、ＮＡＮＤ回路２１の出力１４はセン
スアンプの出力信号に依存し、書込前データが“１”の
時には、センスアンプ出力信号１２は“Ｌ”であり、イ
ンバータ２０の出力信号１３は“Ｈ”、ＮＡＮＤ回路２
１の出力１４は“Ｌ”となる。従って、変換後書込デー
タである信号１５は“Ｈ”すなわちデータ“１”とな
る。
が入力された時は、ＮＡＮＤ回路２１の出力１４はセン
スアンプの出力信号に依存し、書込前データが“１”の
時には、センスアンプ出力信号１２は“Ｌ”であり、イ
ンバータ２０の出力信号１３は“Ｈ”、ＮＡＮＤ回路２
１の出力１４は“Ｌ”となる。従って、変換後書込デー
タである信号１５は“Ｈ”すなわちデータ“１”とな
る。
【００６７】次に、書込前データが“０”の時は、セン
スアンプ出力信号１２は“Ｈ”、インバータ２０の出力
信号１３は“Ｌ”、ＮＡＮＤ回路２１の出力１４は
“Ｈ”となる。従って、変換後書込データである信号１
５は“Ｌ”すなわちデータ“０”となる。
スアンプ出力信号１２は“Ｈ”、インバータ２０の出力
信号１３は“Ｌ”、ＮＡＮＤ回路２１の出力１４は
“Ｈ”となる。従って、変換後書込データである信号１
５は“Ｌ”すなわちデータ“０”となる。
【００６８】このことは、書込前データが“０”のメモ
リセルにデータ“１”を書き込む際は、書込データが
“０”に変換されることになる。
リセルにデータ“１”を書き込む際は、書込データが
“０”に変換されることになる。
【００６９】以上のことから本実施例において、図１に
示した４値の場合での照合判定回路を使用した時、書込
前データが“１０”のメモリセルに、データ“０１”を
書き込む時、書込データは“００”に変換され期待値通
りの書込が行われる。
示した４値の場合での照合判定回路を使用した時、書込
前データが“１０”のメモリセルに、データ“０１”を
書き込む時、書込データは“００”に変換され期待値通
りの書込が行われる。
【００７０】なお、書込時に、しきい値電圧を上昇させ
て４値のしきい値電圧を持たせる不揮発性半導体記憶装
置について説明したが、書込時に、所定の電圧からしき
い値電圧を下降させて４値のしきい値電圧を持たせるよ
うにしてもよい。
て４値のしきい値電圧を持たせる不揮発性半導体記憶装
置について説明したが、書込時に、所定の電圧からしき
い値電圧を下降させて４値のしきい値電圧を持たせるよ
うにしてもよい。
【００７１】また、４値以上、例えば、１つのメモリセ
ルにｎビット（ｎ≧２）のデータを記憶させる不揮発性
半導体記憶装置の場合においても、本発明の照合判定方
式は適用される。
ルにｎビット（ｎ≧２）のデータを記憶させる不揮発性
半導体記憶装置の場合においても、本発明の照合判定方
式は適用される。
【００７２】本実施例では、書込時にチャンネルホット
エレクトロン注入型のメモリセルを用いて説明したが、
書込及び消去ともにＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ）トンネリング型を例とする各種メモリセルにも
適用される。
エレクトロン注入型のメモリセルを用いて説明したが、
書込及び消去ともにＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ）トンネリング型を例とする各種メモリセルにも
適用される。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭ等の不揮発性
半導体記憶装置において単位メモリセルに４値以上、例
えば、１つのメモリセルにｎビット（ｎ≧２）のデータ
を記憶させる不揮発性半導体記憶装置で、書込前データ
が“０”のメモリセルにデータ“１”を書き込む時、照
合判定回路で、ＰＡＳＳとする方法における書込時の照
合判定互換を達成することができるという効果を奏す
る。
ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭ等の不揮発性
半導体記憶装置において単位メモリセルに４値以上、例
えば、１つのメモリセルにｎビット（ｎ≧２）のデータ
を記憶させる不揮発性半導体記憶装置で、書込前データ
が“０”のメモリセルにデータ“１”を書き込む時、照
合判定回路で、ＰＡＳＳとする方法における書込時の照
合判定互換を達成することができるという効果を奏す
る。
【図１】本発明の一実施例をなす４値での照合判定回路
を示す図である。
を示す図である。
【図２】本発明の一実施例をなす４値の照合判定回路を
使用した場合の判定表を示す図である。
使用した場合の判定表を示す図である。
【図３】４値でのしきい値電圧の分布図である。
【図４】書込動作時のフローチャートである。
【図５】代表的なＥＥＰＲＯＭのメモリセルの断面を模
式的に示す図である。
式的に示す図である。
【図６】従来の照合判定回路を示す図である。
【図７】従来の照合判定回路を２値で使用した場合の判
定表を示す図である。
定表を示す図である。
【図８】従来の第二の照合判定回路を示す図である。
【図９】従来の第二の照合判定回路を使用した場合の判
定表を示す図である。
定表を示す図である。
【図１０】２値でのしきい値電圧の分布図である。
【図１１】４値において、従来の照合判定回路を使用し
た場合の判定表を示す図である。
た場合の判定表を示す図である。
１、１０、６０ 書き込み動作時Ｈ固定信号 ２、１１、６１ 書き込みデータ信号（下位ビット） ３、１２、６２ センスアンプ出力信号（下位ビット） ７、８、２１、２３、２４、４１、４３、４４、５２、
６５ ＮＡＮＤ回路 ６、５３、６４ 照合判定結果出力 ９、２５、４５、６６ ＸＮＯＲ回路 ２０、２２、４０、４２、５２ インバータ ３０ 書き込み動作時Ｈ固定信号 ３１ 書き込みデータ信号（下位ビット） ３２ センスアンプ出力信号（下位ビット） １００ ｐ型シリコン基板 １０１ ドレイン １０２ ソース １０３ チャンネル領域 １０４ トンネル絶縁膜 １０５ 浮遊ゲート １０６ 層間絶縁膜 １０７ 制御ゲート １０８ ビット線 １０９ ソース線
６５ ＮＡＮＤ回路 ６、５３、６４ 照合判定結果出力 ９、２５、４５、６６ ＸＮＯＲ回路 ２０、２２、４０、４２、５２ インバータ ３０ 書き込み動作時Ｈ固定信号 ３１ 書き込みデータ信号（下位ビット） ３２ センスアンプ出力信号（下位ビット） １００ ｐ型シリコン基板 １０１ ドレイン １０２ ソース １０３ チャンネル領域 １０４ トンネル絶縁膜 １０５ 浮遊ゲート １０６ 層間絶縁膜 １０７ 制御ゲート １０８ ビット線 １０９ ソース線
Claims (5)
- 【請求項１】１つのメモリセルにｍビット以上（ｍ≧
２）のデータを記憶させ、書込時にしきい値電圧を上昇
させ、４からｎ種類（ｎ≧４）のしきい値電圧を持たせ
る不揮発性半導体記憶装置において、 ｍビット中ｋビット（１≦ｋ≦ｍ）の書込前データが
“０”を有するメモリセルに、書込データ“１”を書き
込む時、前記書込データ“１”をデータ“０”に変換す
る、ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】１つのメモリセルにｍビット以上（ｍ≧
２）のデータを記憶させ、書込時にしきい値電圧を上昇
させ、４からｎ種類（ｎ≧４）のしきい値電圧を持たせ
る不揮発性半導体記憶装置において、 ｍビット中ｋビット（１≦ｋ≦ｍ）の書込前データが
“０”を有するメモリセルに書込データ“１”を書き込
む時、書込データ“１”とセンスアンプの出力信号よ
り、書込データをデータ“０”に変換する照合判定回
路、を備えたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】１つのメモリセルにｍビット以上（ｍ≧
２）のデータを記憶させ、書込時にしきい値電圧を下降
させ、４からｎ種類（ｎ≧４）のしきい値電圧を持たせ
る不揮発性半導体記憶装置において、 ｍビット中ｋビット（１≦ｋ≦ｍ）の書込前データが
“０”を有するメモリセルに書込データ“１”を書き込
む時、書込データ“１”をデータ“０”に変換すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項４】１つのメモリセルにｍビット以上（ｍ≧
２）のデータを記憶させ、書込時にしきい値電圧を下降
させ、４からｎ種類（ｎ≧４）のしきい値電圧を持たせ
る不揮発性半導体記憶装置において、 ｍビット中ｋビット（１≦ｋ≦ｍ）の書込前データが
“０”を有するメモリセルに書込データ“１”を書き込
む時、書込データ“１”とセンスアンプの出力信号よ
り、書込データを“０”に変換することを特徴とする照
合判定回路を備えたことを特徴とする不揮発性半導体記
憶装置。 - 【請求項５】１つのメモリセルにｍビット以上（ｍ≧
２）のデータを記憶させ、書込時にしきい値電圧を上昇
するかもしくは下降させ、４からｎ種類（ｎ≧４）のし
きい値電圧を持たせる不揮発性半導体記憶装置におい
て、 書込前データが“０”のメモリセルにデータ“１”を書
き込む際に、照合判定回路で、パス（ＰＡＳＳ）とする
多値のオーバーライト時において、センスアンプの出力
信号と書込データにより、書込データ“１”を“０”に
変換して書込みを行い、書込前データ“０”にデータ
“１”を書き込むときは、データ“０”のままであると
いう２値の照合判定方式と互換を保つようにした照合判
定回路を備えたことを特徴とする不揮発性半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18780897A JPH1125681A (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
| US09/105,268 US6026015A (en) | 1997-06-27 | 1998-06-26 | Non-volatile multi-level semiconductor storage device for storing multiple bits using multiple variable threshold voltages |
| TW087110412A TW396343B (en) | 1997-06-27 | 1998-06-26 | Non-volatile semiconductor storage device |
| KR1019980024494A KR19990007404A (ko) | 1997-06-27 | 1998-06-27 | 비휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18780897A JPH1125681A (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125681A true JPH1125681A (ja) | 1999-01-29 |
Family
ID=16212613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18780897A Pending JPH1125681A (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6026015A (ja) |
| JP (1) | JPH1125681A (ja) |
| KR (1) | KR19990007404A (ja) |
| TW (1) | TW396343B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004095470A1 (ja) * | 2003-04-24 | 2004-11-04 | Fujitsu Limited | 不揮発性半導体メモリ |
| WO2005093760A1 (ja) * | 2004-03-26 | 2005-10-06 | Spansion Llc | 半導体装置および半導体装置にデータを書き込む方法 |
| US7788447B2 (en) | 1999-11-14 | 2010-08-31 | Netac Technology Co., Ltd. | Electronic flash memory external storage method and device |
| JP2010267382A (ja) * | 2010-09-01 | 2010-11-25 | Spansion Llc | 半導体装置 |
| USRE42397E1 (en) | 1999-04-05 | 2011-05-24 | Sandisk Il Ltd. | Architecture for a universal serial bus-based PC flash disk |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000348493A (ja) * | 1999-06-03 | 2000-12-15 | Fujitsu Ltd | 不揮発性メモリ回路 |
| US7333364B2 (en) * | 2000-01-06 | 2008-02-19 | Super Talent Electronics, Inc. | Cell-downgrading and reference-voltage adjustment for a multi-bit-cell flash memory |
| US7660941B2 (en) * | 2003-09-10 | 2010-02-09 | Super Talent Electronics, Inc. | Two-level RAM lookup table for block and page allocation and wear-leveling in limited-write flash-memories |
| US6532556B1 (en) | 2000-01-27 | 2003-03-11 | Multi Level Memory Technology | Data management for multi-bit-per-cell memories |
| JP4252183B2 (ja) * | 2000-02-17 | 2009-04-08 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置、該不揮発性半導体記憶装置からのデータの読み出し方法及び、該不揮発性半導体記憶装置へのデータの書き込み方法 |
| US6219276B1 (en) | 2000-02-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Multilevel cell programming |
| US6297988B1 (en) | 2000-02-25 | 2001-10-02 | Advanced Micro Devices, Inc. | Mode indicator for multi-level memory |
| US6424569B1 (en) | 2000-02-25 | 2002-07-23 | Advanced Micro Devices, Inc. | User selectable cell programming |
| US6205055B1 (en) | 2000-02-25 | 2001-03-20 | Advanced Micro Devices, Inc. | Dynamic memory cell programming voltage |
| US6707713B1 (en) | 2000-03-01 | 2004-03-16 | Advanced Micro Devices, Inc. | Interlaced multi-level memory |
| US6466476B1 (en) | 2001-01-18 | 2002-10-15 | Multi Level Memory Technology | Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell |
| US9312814B2 (en) | 2012-03-28 | 2016-04-12 | Korea Basic Science Institute | Demodulation device, and demodulation integrated device and modulation and demodulation integrated device using the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815434A (en) * | 1995-09-29 | 1998-09-29 | Intel Corporation | Multiple writes per a single erase for a nonvolatile memory |
| JP3392604B2 (ja) * | 1995-11-14 | 2003-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1997
- 1997-06-27 JP JP18780897A patent/JPH1125681A/ja active Pending
-
1998
- 1998-06-26 US US09/105,268 patent/US6026015A/en not_active Expired - Fee Related
- 1998-06-26 TW TW087110412A patent/TW396343B/zh not_active IP Right Cessation
- 1998-06-27 KR KR1019980024494A patent/KR19990007404A/ko not_active Application Discontinuation
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42397E1 (en) | 1999-04-05 | 2011-05-24 | Sandisk Il Ltd. | Architecture for a universal serial bus-based PC flash disk |
| USRE42443E1 (en) | 1999-04-05 | 2011-06-07 | Sandisk Il Ltd. | Architecture for a universal serial bus-based PC flash disk |
| USRE44641E1 (en) | 1999-04-05 | 2013-12-10 | Sandisk Il, Ltd | USB flash memory device with integrated USB controller |
| USRE44653E1 (en) | 1999-04-05 | 2013-12-17 | Sandisk Il, Ltd | USB flash memory device with integral memory technology driver |
| US7788447B2 (en) | 1999-11-14 | 2010-08-31 | Netac Technology Co., Ltd. | Electronic flash memory external storage method and device |
| WO2004095470A1 (ja) * | 2003-04-24 | 2004-11-04 | Fujitsu Limited | 不揮発性半導体メモリ |
| US7280413B2 (en) | 2003-04-24 | 2007-10-09 | Fujitsu Limited | Nonvolatile semiconductor memory |
| WO2005093760A1 (ja) * | 2004-03-26 | 2005-10-06 | Spansion Llc | 半導体装置および半導体装置にデータを書き込む方法 |
| US7158417B2 (en) | 2004-03-26 | 2007-01-02 | Spansion Llc | Semiconductor device and method for writing data into the semiconductor device |
| JPWO2005093760A1 (ja) * | 2004-03-26 | 2008-02-14 | スパンション エルエルシー | 半導体装置および半導体装置にデータを書き込む方法 |
| JP2010267382A (ja) * | 2010-09-01 | 2010-11-25 | Spansion Llc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990007404A (ko) | 1999-01-25 |
| TW396343B (en) | 2000-07-01 |
| US6026015A (en) | 2000-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100992985B1 (ko) | 쓰기/삭제 중단 검출 메카니즘을 갖는 플래시 저장 시스템 | |
| KR100550963B1 (ko) | 메모리 카드, 기억 장치 및 기억 시스템 | |
| US6603680B2 (en) | Semiconductor device and data processing system | |
| US7630255B2 (en) | Method for erasing data of NAND flash memory device | |
| JP4050555B2 (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| US7313020B2 (en) | Multi-level nonvolatile semiconductor memory device and method for reading the same | |
| JPH1125681A (ja) | 不揮発性半導体記憶装置 | |
| US8605512B2 (en) | Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device | |
| US5287317A (en) | Non-volatile semiconductor memory device with over-erasing prevention | |
| JPH09320285A (ja) | 不揮発性半導体メモリ | |
| US5912844A (en) | Method for flash EEPROM data writing | |
| JP2003141900A (ja) | 不揮発性半導体記憶装置 | |
| JP4104151B2 (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のプログラム方法 | |
| US5784317A (en) | Flash memory device using an operational circuit for bit-by-bit verifying of programmed data in memory cells and method of programming the same | |
| US5812451A (en) | Nonvolatile semiconductor storage apparatus and method of writing data to the same | |
| US6091637A (en) | Method for writing data into non-volatile semiconductor memory cell | |
| JPH08249893A (ja) | 半導体記憶装置 | |
| CN112352282B (zh) | 用于nand存储器编程的架构和方法 | |
| JP2002109892A (ja) | 不揮発性半導体記憶装置 | |
| US6842376B2 (en) | Non-volatile semiconductor memory device for selectively re-checking word lines | |
| JPWO2002097821A1 (ja) | 不揮発性半導体記憶装置 | |
| JP3658066B2 (ja) | 不揮発性半導体記憶装置及びその書き換え方法 | |
| JP4372406B2 (ja) | 不揮発性半導体記憶装置および半導体集積回路装置 | |
| JP2755197B2 (ja) | 半導体不揮発性記憶装置 | |
| KR20080090801A (ko) | 낸드 플래시 메모리소자의 소거방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |