JPWO2002097821A1 - 不揮発性半導体記憶装置 - Google Patents

Abstract

不揮発性半導体記憶装置は、電荷捕獲層の両端に第１のビット及び第２のビットを２ビット格納可能なメモリセルトランジスタと、第１のビットのデータを読み出してデータ状態を判定する比較器と、データ状態が０か１かに応じて第２のビットに対する書き込み動作の電圧条件を変化させる電圧切り換え回路を含む。

Description

技術分野
本発明は、一般に不揮発性半導体記憶装置に関し、詳しくは窒化膜に電荷を蓄える不揮発性半導体記憶装置に関する。
背景技術
不揮発性半導体記憶装置には、バーチャルグランドアレイ構造において電荷捕獲層として窒化膜を使用し、物理的に１つのメモリセルトランジスタに２ビットの情報を格納可能とするものがある。このような不揮発性半導体記憶装置では、ビットライン間に存在する単一の窒化膜の両端を、２つの独立したメモリセルとして取り扱い、それぞれにホットエレクトロンを注入するか否かに応じて、合計２ビットのデータを格納することが出来る。これは、この場合の電荷捕獲層である窒化膜内では、電荷が移動しないという特性により可能となる。
一般に従来の不揮発性半導体記憶装置では、ホットエレクトロンを注入する書き込み動作において、ドレイン端に印加する書き込み電圧は全ビット共通である。また書き込みベリファイ動作時とデータの読み出し動作時において、ドレイン端に印加する電圧は同電圧である。
しかし上記のような単一の電荷捕獲層に２ビットの情報を格納する方式では、一方のセルの閾値は、他方のセル閾値の影響を受けてしまう。即ち、一方のセルが書き込まれている状態であるか消去されている状態であるかに応じて、他方のセルの閾値が変化することになる。従って、従来のように固定の書き込み電圧を用いたのでは、書き込み後の閾値が他方のセルの状態によって異なることになる。例えば、一方のセルが消去されている状態よりも書き込まれている状態の方が、他方のセルの書き込み後の閾値が高くなってしまう。
この結果、書き込み動作終了後、セクタ内の各メモリセル間で閾値のばらつきが生じてしまう。このように閾値にばらつきがあると、消去時のバンド間トンネル電流が異なることになり、消去後においてまた閾値ばらつきが大きくなり、消去時間の遅延や書き換え特性の劣化につながる。
以上を鑑みて、本発明は、書き込み後の閾値のばらつきを低減する不揮発性半導体記憶装置を提供することを目的とする。
発明の開示
本発明による不揮発性半導体記憶装置は、電荷捕獲層の両端に第１のビット及び第２のビットを２ビット格納可能なメモリセルトランジスタと、第１のビットのデータを読み出してデータ状態を判定する比較器と、データ状態が０か１かに応じて第２のビットに対する書き込み動作の電圧条件を変化させる電圧切り換え回路を含む。
上記発明においては、あるメモリセルトランジスタの電荷捕獲層の一端のメモリセルに書き込みをする場合、そのメモリセルトランジスタの電荷捕獲層の他端のメモリセルのデータに応じて、書き込み動作の電圧条件（書き込み電圧、ベリファイ電圧、リファレンスセル閾値電圧等）を変化させる。これによって、データ書き込み後の閾値にばらつきが生じるのを防ぐことが可能となる。
具体的には、セルＢが消去状態（データ“１”）であるときには、セルＡの書き込み後の閾値が相対的に低くなる傾向にあるので、相対的に高い書き込み電圧及びベリファイ電圧を用いることで、注入電荷量を大きくして、書き込み後の閾値を所望の値とする。またセルＢが書き込み状態（データ“０”）であるときには、セルＡの書き込み後の閾値が相対的に高くなる傾向にあるので、相対的に低い書き込み電圧及びベリファイ電圧を用いることで、注入電荷量を小さくして、書き込み後の閾値を所望の値とする。
本発明の別の側面によれば、不揮発性半導体記憶装置は、電荷捕獲層の両端に２ビット格納可能なメモリセルトランジスタと、メモリセルトランジスタに対して読み出し動作時に第１のドレイン電圧を供給すると共に書き込みベリファイ動作時に第１のドレイン電圧より高い第２のドレイン電圧を供給する電圧切り換え回路を含むことを特徴とする。
上記発明においては、書き込みベリファイ時のドレイン電圧を読み出し動作時のドレイン電圧よりも高くすることで、電荷捕獲層の他方のメモリセルからの影響を少なくし、書き込み後の閾値がばらつかないようにする。
発明を実施するための最良の形態
図１は、本発明による不揮発性半導体記憶装置の構成を示すブロック図である。
図１の不揮発性半導体記憶装置１０は、制御回路１１、入出力バッファ１２、アドレスラッチ１３、Ｘデコーダ１４、Ｙデコーダ１５、セルアレイ１６、データラッチ（比較器）１７、電圧切り換え回路１８、消去回路１９、チップイネーブル／出力イネーブル回路２０、及び参照セル２１を含む。
制御回路１１は、制御信号を外部から受け取り、制御信号に基づいてステートマシンとして動作して、不揮発性半導体記憶装置１０の各部の動作を制御する。
入出力バッファ１２は、外部からデータを受け取り、このデータをデータラッチ１７に供給する。アドレスラッチ１３は、外部から供給されるアドレス信号を受け取りラッチすると共に、このアドレス信号をＸデコーダ１４及びＹデコーダ１５に供給する。Ｘデコーダ１４は、アドレスラッチ１３から供給されたアドレスをデコードして、セルアレイ１６に設けられたワード線をデコード結果に応じて活性化させる。Ｙデコーダ１５は、アドレスラッチ１３から供給されたアドレスをデコードして、デコードアドレス信号に基づいて、セルアレイ１６のビット線のデータを選択的に読み出してデータラッチ１７に供給する。
セルアレイ１６は、メモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタに２ビットの情報を記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
データラッチ（比較器）１７は、Ｙデコーダ１５を介してセルアレイ１６から供給されたデータのレベルを、参照セル２１の示す基準レベルと比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１２に供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作も、Ｙデコーダ１５を介してセルアレイ１６から供給されたデータのレベルを、参照セル２１の示す基準レベルと比較することで行われる。
電圧切り換え回路１８は、書き込み動作時（プログラム動作時）にワード線及びビット線に印加する電位、及び読み出し動作時にワード線及びビット線に印加する電位を生成して、Ｘデコーダ１４に供給する。消去回路１９は、イレーズ動作時にワード線及びビット線に印加する電位を生成して、セルアレイ１６に対するセクタ単位の消去動作を実行する。
チップイネーブル／出力イネーブル回路２０は、装置外部から制御信号としてチップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥを受け取り、入出力バッファ１２及びセルアレイ１６の動作／非動作を制御する。
本発明の第１実施形態においては、あるメモリセルトランジスタの電荷捕獲層の一端のメモリセルに書き込みをする場合、そのメモリセルトランジスタの電荷捕獲層の他端のメモリセルのデータをまずデータラッチ１７に読み出して、読み出されたデータ内容に応じて、電圧切り換え回路１８が書き込み動作に関して生成する電圧を変化させる。
図２は、セルアレイ１６の一部を示す図である。
図２に示されるように、セルアレイ１６には、複数のワード線ＷＬ１乃至ＷＬ３及び複数のビット線Ｂ１乃至Ｂ６が配置される。また隣接する２本のビット線をドレイン及びソースとし、且つワード線をゲートとするように、複数のメモリセルトランジスタ２２が縦横に配置される。
図３は、セルアレイ１６の一部の断面図である。
図３の構成は、埋め込み拡散層１１０、ワード線１１１、電荷捕獲層１１２、ビットラインオキサイド１１３を含む。電荷捕獲層１１２は、電荷蓄積膜である窒化膜１１４及び酸化膜１１５を含むＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）構成となっている。これによって、電荷捕獲層１１２にホットエレクトロンを格納可能なメモリセルトランジスタが形成される。ワード線１１１がメモリセルトランジスタのゲートに対応し、埋め込み拡散層１１０がメモリセルトランジスタのソース及びドレインに対応することになる。
本発明の理解を容易にするために、まず従来のデータ書き込み及びデータ読み出し動作に関して説明する。
あるメモリセルトランジスタに対応する２つの埋め込み拡散層１１０のうち、一方をドレインとして高電圧（例えば５Ｖ）を印加して、他方をソースとして基準電位（例えば電源グランドＶＳＳ）に接続する。更にこのメモリセルトランジスタに対応するワード線１１１に高電圧（例えば９Ｖ）を印加すると、ドレイン側（高電圧が印加されている側）の埋め込み拡散層１１０の付近にホットエレクトロンが発生し、電荷ｅが電荷捕獲蓄積膜１１４に注入される。この際、電荷捕獲蓄積膜１１４内で電荷ｅが蓄えられる位置は、ドレインとして高電圧が印加されている埋め込み拡散層１１０に近い側である。
次に、上記のドレイン側を今回はソース側として基準電位に接続し、上記のソース側を今回はドレイン側として高電圧を印加することで、電荷捕獲蓄積膜１１４の逆側の位置に電荷ｅを格納することが出来る。このようにして、電荷捕獲層１１２の両端にそれぞれ電荷ｅを注入することで、１つのメモリセルトランジスタに対して２ビットを格納することが可能になる。これは、電荷捕獲蓄積膜１１４の電荷捕獲材料である窒化膜１１４内では、電荷が移動しないという特性による。
注入された電荷（電子）の情報を読み出す場合には、書き込み時にドレイン側であった埋め込み拡散層１１０を基準電位とし、書き込み時にソース側であった埋め込み拡散層１１０に読み出し電圧（例えば１．５Ｖ）を印加する。また更に、ワード線１１１に対して読み出しゲート電圧（例えば５Ｖ）を印加する。このようにして、読み出し動作が実行される。
なお、注入された電荷（電子）を消去する際には、書き込み時にドレイン側であった埋め込み拡散層１１０に高電圧（例えば５Ｖ）を印加すると共に、書き込み時にソース側であった埋め込み拡散層１１０をフローティング状態とする。この状態で、ワード線１１１に負の高電圧（例えば−５Ｖ）を印加することで、高電圧が印加された拡散層１１０から基板へ流れるバンド間トンネル電流により発生したホールを電荷蓄積膜１１４に注入し、捕獲されている電子を中和することが出来る。これによって、消去動作が実行される。
上述のように、従来のデータ書き込みにおいては、ビット線の一方をドレインとして高電圧（例えば５Ｖ）を印加して、他方をソースとして基準電位（例えば電源グランドＶＳＳ）に接続し、更にこのメモリセルトランジスタに対応するワード線に高電圧（例えば９Ｖ）を印加する。しかし前述のように、電荷捕獲層の一端に存在するメモリセルの閾値は、他端に存在するメモリセルのデータの状態によって影響を受けてしまう。従って、このように択一的に書き込み電圧を印加したのでは、データ書き込み後の閾値にばらつきが生じる。
本発明の第１実施形態においては、あるメモリセルトランジスタの電荷捕獲層の一端のメモリセルに書き込みをする場合、そのメモリセルトランジスタの電荷捕獲層の他端のメモリセルのデータに応じて、書き込み電圧、ベリファイ電圧、及びリファレンスセル閾値電圧を変化させる。これによって、データ書き込み後の閾値にばらつきが生じるのを防ぐことが可能となる。
図４は、本発明の第１実施形態によるデータ書き込み動作を示すフローチャートである。このフローチャートは、あるメモリセルトランジスタの電荷捕獲層の一端のメモリセルをセルＡとし、他端のメモリセルをセルＢとし、セルＡに対して書き込みをする場合を説明するためのものである。
まずステップＳ１において、セルＢに対するベリファイ動作を実行する。図１を参照して説明すると、セルＢのデータをセルアレイ１６からＹデコーダ１５を介してデータラッチ１７に読み出して、データレベルを参照セル２１の基準レベルと比較することでデータ確認を行う。データが“１”であればステップＳ２に進み、“０”であればステップＳ３に進む。
ステップＳ２において、プログラムレベル１に設定する。またステップＳ３においては、プログラムレベル２に設定する。図１を参照して説明すると、データラッチ１７から電圧切り換え回路１８に供給されるデータ確認結果に基づいて、セルＢのデータが“１”であれば、電圧切り換え回路１８はセルＡの書き込み用及びベリファイ用に生成する電圧をプログラムレベル１に設定する。またセルＢのデータが“０”であれば、電圧切り換え回路１８はセルＡの書き込み用及びベリファイ用に生成する電圧をプログラムレベル２に設定する。
ステップＳ４において、設定されたプログラムレベルに従って、セルＡのベリファイ動作を実行する。ベリファイ動作がパスの場合には、処理を終了する。フェイルの場合にはステップＳ５に進み、設定されたプログラムレベルに従って、セルＡに対する書き込み動作を実行する。その後、ステップＳ４に戻って再度ベリファイ動作を実行する。
ここでステップＳ２及びステップＳ３で設定するプログラムレベルとは、書き込み動作時及びベリファイ動作時のドレイン電圧及びゲート電圧、更にベリファイ用参照セルの閾値電圧の各レベルを定めるものであり、一例としては、以下のようになる。
プログラムレベル１
セル書き込み電圧：Ｖｇ＝９．０Ｖ，Ｖｄ＝５．０Ｖ
セル書き込みベリファイ電圧：Ｖｇ＝５．０Ｖ，Ｖｄ＝１．０Ｖ
セル書き込みベリファイ参照セル閾値電圧：Ｖｔｈ＝４．５Ｖ
プログラムレベル２
セル書き込み電圧：Ｖｇ＝８．５Ｖ，Ｖｄ＝４．５Ｖ
セル書き込みベリファイ電圧：Ｖｇ＝４．５Ｖ，Ｖｄ＝１．０Ｖ
セル書き込みベリファイ参照セル閾値電圧：Ｖｔｈ＝４．０Ｖ
（但しＶｇはゲート電圧、Ｖｄはドレイン電圧）
このようにセルＢのデータ内容に応じて、セルＡに対する書き込み及びベリファイ動作の電圧を制御することで、データ書き込み後の閾値のばらつきが生じないようにする。具体的には、セルＢが消去状態（データ“１”）であるときには、セルＡの書き込み後の閾値が相対的に低くなる傾向にあるので、プログラムレベル１のように相対的に高い書き込み電圧及びベリファイ電圧を用いることで、注入電荷量を大きくして、書き込み後の閾値を所望の値とする。またセルＢが書き込み状態（データ“０”）であるときには、セルＡの書き込み後の閾値が相対的に高くなる傾向にあるので、プログラムレベル２のように相対的に低い書き込み電圧及びベリファイ電圧を用いることで、注入電荷量を小さくして、書き込み後の閾値を所望の値とする。
以下に本発明の第２実施形態について説明する。
本発明の第２実施形態では、書き込みベリファイ時のドレイン電圧を読み出し時のドレイン電圧よりも高くすることで、電荷捕獲層の他方のメモリセルからの影響を少なくし、書き込み後の閾値がばらつかないようにする。
一般に、ドレイン電圧を高くすることによって、電荷捕獲層の他方のメモリセルからの影響を少なくすることが可能である。データ読み出し時のドレイン電圧を高くすることは、読み出し・ディスターブによるチャージゲインが起こるので好ましくない。しかしながら書き込みベリファイ動作において、ベリファイ電圧がメモリセルトランジスタに印加される時間は、読み出し動作において読み出し電圧が印加される時間よりも格段に短い。従って、書き込みベリファイ動作時には、ある程度高いベリファイ電圧を用いても問題は生じない。
図５は、ドレイン電圧とメモリセル間の閾値依存性を示す図である。
図５において、ドレイン電圧を横軸に示し、セルＡの閾値を縦軸の一方に示し、セルＡへの読み出しのストレスによるセルＢの閾値シフト量を縦軸の他方に示す。折れ線Ｃ１は、セルＡの読み出し或いはベリファイにおいてドレイン電圧を印加する際に、セルＡの閾値がセルＢの電荷の影響を受けてどのくらい上昇するかを示す。折れ線Ｃ１が示すように、ドレイン電圧が高い場合には、セルＡの閾値に対するセルＢの影響は殆ど存在しない。しかしドレイン電圧が低くなる程、セルＡの閾値に対するセルＢの影響は大きくなる。一般にデータ読み出しに用いられるドレイン電圧は１．５Ｖであり、図５に示されるように、１．５Ｖのドレイン電圧では、セルＡの閾値はセルＢの電荷の影響を受けて少なからず上昇してしまう。
図５において、折れ線Ｃ２は、セルＡの読み出し動作においてドレイン電圧を印加すると、セルＢの閾値がどれだけシフトするかを示す。折れ線Ｃ２が示すように、ドレイン電圧が低い場合には、セルＡの読み出しストレスによるセルＢへの読み出しディスターブは殆ど存在しない。しかしドレイン電圧が高くなる程、セルＢへの読み出しディスターブの影響は大きくなる。一般にデータ読み出しに用いられるドレイン電圧は１．５Ｖであり、読み出しディスターブによるデータ化けがおこらない電圧に設定されている。
上述したように、書き込みベリファイ動作において、ベリファイ電圧がメモリセルトランジスタに印加される時間は、読み出し動作において読み出し電圧が印加される時間よりも格段に短い。従って、書き込みベリファイ動作時にある程度高いベリファイ電圧を用いても、セルＡの読み出しストレスによるセルＢへのディスターブが問題となることはない。
本発明では、セルＡに対する書き込みベリファイ動作時のドレイン電圧を、セルＢからの影響を受けない例えば約２．５Ｖとする。またこのドレイン電圧は、書き込みベリファイ動作によって、セルＢに誤書き込みが生じない程度の電圧である。図５から分かるように、書き込みベリファイ動作時のドレイン電圧は、読み出し動作時のドレイン電圧より高い電圧に設定されることになる。
図１を参照して説明すれば、電圧切り換え回路１８が、書き込み動作時にワード線及びビット線に印加する電位、及び読み出し動作時にワード線及びビット線に印加する電位を生成する。例えば第１実施形態では、読み出し動作時にドレイン端のビット線に印加する電位１．５Ｖを、書き込みベリファイ時にもドレイン端に印加する構成でよい。この第２実施形態では、電圧切り換え回路１８は、更に書き込みベリファイ用のドレイン端電位として例えば２．５Ｖを生成して、これをＸデコーダ１４に供給する。
図６は、読み出し動作時と書き込みベリファイ動作時との電圧設定の違いを示す図である。
図６（ａ）は、読み出し動作時に、メモリセルトランジスタ２２のゲート、ドレイン、及びソース端にそれぞれ印加される電圧を示す。ゲートにはＶｇ＝５Ｖが印加され、ドレイン及びソースにはそれぞれＶｄ＝１．５Ｖ及びＶｓ＝０Ｖが供給される。なおここに示されるのは、セルＡに対する読み出し動作であり、セルＢには電荷ｅが注入されている状態である。
図６（ｂ）は、書き込みベリファイ動作時に、メモリセルトランジスタ２２のゲート、ドレイン、及びソース端にそれぞれ印加される電圧を示す。ゲートにはＶｇ＝５Ｖが印加され、ドレイン及びソースにはそれぞれＶｄ＝２．５Ｖ及びＶｓ＝０Ｖが供給される。
このように本発明の第２実施形態では、誤書き込みが生じない程度に、書き込みベリファイ時のドレイン電圧を読み出し時のドレイン電圧より高くすることで、電荷捕獲層の他方のメモリセルからの影響を少なくし、書き込み後の閾値がばらつかないようにする。
なお上記第１実施形態と第２実施形態は、独立して実施可能であるが、両方を同時に実施するように構成してもよい。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
図１は、本発明による不揮発性半導体記憶装置の構成を示すブロック図である。
図２は、セルアレイの一部を示す図である。
図３は、セルアレイの一部の断面図である。
図４は、本発明の第１実施形態によるデータ書き込み動作を示すフローチャートである。
図５は、ドレイン電圧とメモリセル間の閾値依存性を示す図である。
図６は、読み出し動作時と書き込みベリファイ動作時との電圧設定の違いを示す図である。

Claims (8)

1. 電荷捕獲層の両端に第１のビット及び第２のビットを２ビット格納可能なメモリセルトランジスタと、
   該第１のビットのデータを読み出してデータ状態を判定する比較器と、
   該データ状態が０か１かに応じて該第２のビットに対する書き込み動作の電圧条件を変化させる電圧切り換え回路
   を含むことを特徴とする不揮発性半導体記憶装置。
2. 該電圧切り換え回路は、該第２のビットに対する書き込み電圧を該データ状態が０か１かに応じて変化させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 該電圧切り換え回路は、該第２のビットに対する書き込みベリファイ電圧を該データ状態が０か１かに応じて変化させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 該データ状態が０か１かに応じて書き込みベリファイ時の閾値電圧が変化する参照セルを更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 電荷捕獲層の両端に２ビット格納可能なメモリセルトランジスタと、
   該メモリセルトランジスタに対して読み出し動作時に第１のドレイン電圧を供給すると共に書き込みベリファイ動作時に該第１のドレイン電圧より高い第２のドレイン電圧を供給する電圧切り換え回路
   を含むことを特徴とする不揮発性半導体記憶装置。
6. 該第２のドレイン電圧は、該２ビットの一方のビットを書き込みベリファイする際に他方のビットの影響を受けない程度高い電圧であり、且つ該他方のビットに誤書き込みをしない程度に低い電圧であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
7. 電荷捕獲層の両端に第１のビット及び第２のビットを２ビット格納可能なメモリセルトランジスタから該第１のビットのデータを読み出してデータ状態を判定し、
   該データ状態が０か１かに応じて該第２のビットに対する書き込み動作の電圧条件を決定し、
   該決定された電圧条件で該第２のビットに対する書き込み動作を実行する
   各段階を含むことを特徴とする不揮発性半導体記憶装置の書き込み方法。
8. 電荷捕獲層の両端に２ビット格納可能なメモリセルトランジスタにデータを書き込む際に、書き込みベリファイ時には該メモリセルトランジスタに読み出し動作時に印加する第１のドレイン電圧より高い第２のドレイン電圧を印加してデータを読み出す段階を含むことを特徴とする不揮発性半導体記憶装置の書き込み方法。

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