JPH09231786A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み不良が生じてもチップ不良とするこ
となく書き込み動作可能な不揮発性半導体記憶回路を提
供する。 【解決手段】 ブロック単位で記憶情報の消去及び書き
込みを行う書き換え制御回路（１０４）と、書き込み不
能の情報をメモリブロック単位で記憶する記憶回路（１
０５）と、上記記憶情報を外部に出力する出力回路（１
０６）とを備えた不揮発性半導体記憶回路（１００）
は、書き込み不能とされたメモリブロック（ＭＢ１〜Ｍ
Ｂ４）に代えて書き込み可能なメモリブロックを選択し
て書き込みを行うことができるから、チップ不良の発生
度合いを抑制してチップを延命化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置に関し、詳しくは所定の
ブロック単位で書き換え可能なフラッシュメモリに適用
して有効な技術に関する。

【０００２】

【従来の技術】電気的に書き換え可能なフラッシュメモ
リは、ＭＮＯＳ（メタル・ナイトライド・オキサイド・
セミコンダクタ）などをメモリセルとするＥＥＰＲＯＭ
（エレクトリカリ・イレーザブル・アンド・プログラマ
ブル・リード・オンリ・メモリ）のように電気的に書き
換え可能であり、また、ＦＡＭＯＳ（フローティング・
ゲート・アバランシェ・インジェクション・メタル・オ
キサイド・セミコンダクタ）などをメモリセルとするＥ
ＰＲＯＭ（イレーザブル・アンド・プログラマブル・リ
ード・オンリ・メモリ）のように１素子で１メモリセル
を構成することができる。斯るフラッシュメモリのメモ
リセルは、ＦＡＭＯＳ型と同様に浮遊ゲートと制御ゲー
トとを備えた２層ゲート構造の絶縁ゲート型電界効果ト
ランジスタ構造を有している。このメモリセルへの書き
込みは、制御ゲート及びドレインに高電圧を印加してド
レイン接合近傍で発生させたホットエレクトロンを浮遊
ゲートに注入することによって行なう。消去は浮遊ゲー
トとソースの間に高電界を発生させ、薄いゲート酸化膜
を通したトンネル現象を利用して浮遊ゲートに蓄積され
た電子をソースに引き抜くことによって行う。書き込み
動作によりメモリセルは、その制御ゲートからみたしき
い値電圧が、書き込み動作を行わない消去状態のメモリ
セルに比べて高くなる。書き込み並びに消去状態の何れ
においても記憶トランジスタのしきい値は正の電圧レベ
ルにされる。すなわちワード線から制御ゲートに与えら
れるワード線選択レベルに対して、書き込み状態のしき
い値電圧は高くされ、消去状態のしきい値電圧は低くさ
れる。双方のしきい値電圧とワード線選択レベルとがそ
のような関係を持つことによって、選択トランジスタを
採用することなく１個のトランジスタでメモリセルを構
成することができる。

【０００３】上記メモリセルに対するデータの書き込み
動作から読み出し動作迄の一連の動作について説明す
る。但し、書き込み及び読み出し動作はバイト単位で行
われ、消去動作はブロック単位で行われるものとする。
フラッシュメモリは、書き込み動作が行われる前に書き
込み対象とされるメモリブロックに対して消去動作を実
行する。消去動作では、先ずメモリブロックを構成する
全メモリセルに対して同一のデータを書き込むプレライ
トが行われる。プレライトは、消去前のフローティング
ゲート内の電荷量を全ビット均一にして、消去状態を均
一化するために行なうものである。次に、メモリセルの
メモリブロックを構成するワード線とソース線を選択
し、消去用の電圧を供給することによってメモリブロッ
クを構成するメモリセルのデータを消去する。この消去
動作における消去時間は、過消去が起こらない程度の短
い時間とされる。係る消去動作が行われた後、所定のバ
イト単位でベリファイが行われる。ベリファイでは、上
記バイト単位を構成するデータ線、ワード線、ソース線
にベリファイ用の電圧が供給される。実際には、メモリ
セルのしきい値電圧が負電圧とされるような過消去を防
止するために、上記短時間の消去動作１回毎にベリファ
イを行ない（消去−ベリファイ動作）、完全にメモリセ
ルのデータが消去されるまで消去−ベリファイ動作が繰
返される。こうして、書き込み対象とされるメモリブロ
ックを構成するメモリセルのデータが消去されたことを
確認することによって、初めて書き込み動作が行われ
る。データの書き込みは、例えばバイト単位で行われ、
バイト単位のデータ線、ワード線、ソース線に書き込み
用電圧が供給され、書き込みデータが供給されることに
よって行われる。書き込み後上記と同様のベリファイに
て書き込み内容が確認される（書き込み−ベリファイ動
作）。ベリファイで所望のデータが書き込まれたことが
確認された場合は、次のデータが書き込まれる。不所望
のデータが確認された場合は、上記書き込み−ベリファ
イ動作が所定の回数リトライされる。リトライによって
も所望のデータが書き込まれていないことがベリファイ
にて確認された場合は、当該フラッシュメモリはチップ
不良とされる。このように、上記フラッシュメモリは独
自の書き込み耐性を有し、書き込み回数及び書き込み保
持期間に限界があり、限界を越えることによって書き込
み不能が生じる。通常のフラッシュメモリ（ＥＥＰＲＯ
Ｍ）の書き込み耐性は、書き込み回数が約１０万回、書
き込みデータの保持期間は約１０年とされ、その期限に
近づくにつれ書き込み特性の劣化度合いが大きくなる。
尚、フラッシュメモリについて記載された文献の例とし
ては、”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２５，Ｎｏ
５．Ｏｃｔｏｂｅｒ １９９０”の第１１４７頁〜第１
１５１頁、また、”ＩＤＥＭ Ｄｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，１９９０”の第１１
５頁〜第１１８頁に記載されている。

【０００４】

【発明が解決しようとする課題】上記のようにフラッシ
ュメモリの書き込み動作が、バイト単位で行われている
場合は、バイト単位で書き込み特性の劣化度合いが異な
っている。書き込み回数の多いバイト単位のメモリセル
は、書き込み回数の少ないバイト単位のメモリセルに比
べて書き込み特性の劣化度合いが大きいビットが存在す
る確率が高くなる。この劣化度合いの差が増大し、書き
込み回数の多いバイト単位のメモリセル１ビットに対し
て書き込み不能が生じれば、そのフラッシメモリはチッ
プ不良とされる。大部分のメモリセルの書き込み特性の
劣化度合いが小さくても、上記１ビットの存在により、
そのフラッシュメモリはチップ不良とされる。これは、
フラッシュメモリの非常に不経済な使用方法と言える。
そこで、本発明者らは、フラッシュメモリの一部におい
て書き込み不能が生じても、当該フラッシュメモリをチ
ップ不良とすることなく利用可能にする技術の必要性を
見出した。

【０００５】本発明の目的は、フラッッシュメモリの一
部で書き込み不能が生じてもそのフラッシュメモリを不
良チップとすることなく使用可能にする技術を提供する
ことである。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、複数個の不揮発性記憶素子を備
え、当該記憶素子の一括消去単位にされるメモリブロッ
クを複数個有する不揮発性半導体記憶装置において、上
記メモリブロック単位で記憶情報の消去及び書き込みを
行う書き換え制御回路と、上記書き換え制御回路におけ
る書き込み動作において、書き込み不能を検出したとき
に、その情報を書き込み対象とされたメモリブロック単
位で記憶する記憶回路と、上記書き込み動作において、
上記記憶回路の記憶情報を外部に出力させる出力回路と
を含んで不揮発性半導体記憶装置を構成できる。上記書
き換え制御回路は、書き込みデータと当該書き込みデー
タが書き込まれた不揮発性記憶素子からの読み出しデー
タとを比較し、不一致とされたときに前記書き込み不能
を検出することができる。上記不揮発性半導体記憶装置
には、外部から供給される書き込みデータを記憶し、当
該データを上記書き換え制御回路に供給する書き込みデ
ータ記憶回路と、上記メモリブロックを指定するアドレ
ス情報を格納し、上記記憶回路の情報を入力とし、当該
情報が書き込み不能を示す情報の場合に上記アドレス情
報を他のメモリブロックを指示するアドレス情報に変換
するアドレス信号変換回路とを含むことができる。ま
た、上記不揮発性半導体記憶装置には、上記書き込み不
能を示す情報により書き込み不能とされたメモリブロッ
クを代替するためのメモリブロックを含むことができ
る。

【０００９】上記した手段によれば、選択されたメモリ
ブロックへの書き込みにおいて書き込み不能を検出した
とき、検出された書き込み不能の情報は、書き換え制御
回路から書き込み対象として選択されたメモリブロック
に対応する記憶回路に供給される。記憶回路に供給され
た書き込み不能の情報は、上記メモリブロックに対応す
る出力回路に供給され外部に出力可能にされる。上記書
き込み不能の検出は、書き換え制御回路にて書き込みデ
ータと当該書き込みデータが書き込まれた不揮発性記憶
素子からの読み出しデータとを比較し不一致とされるこ
とによって行われる。こうして、選択されたメモリブロ
ックが書き込み不能とされた場合には、他のメモリブロ
ックを指定して書き込みを行うことができる。また、上
記出力回路から出力される書き込み不能の情報を、上記
アドレス信号変換回路に供給すれば、アドレス信号変換
回路に格納されているアドレス情報を変換して書き込み
可能な他のメモリブロックに対して書き込みを行うこと
ができる。さらに、書き込み不能とされたメモリブロッ
クを代替するメモリブロックを備えれば、書き込み不能
とされるメモリブロックが生じても、その代わりに代替
用のメモリブロックを利用して書き込みを行うことがで
きる。

【００１０】

【発明の実施の形態】図１には本発明の不揮発性半導体
記憶装置であるフラッシュメモリの一例ブロック図が示
される。同図に示されるフラッシュメモリ１００は、特
に制限されないが、公知の半導体集積回路製造技術によ
って単結晶シリコンのような１個の半導体基板に形成さ
れる。同図によれば、フラッシュメモリ１００は、消去
単位であるメモリブロックＭＢ１〜ＭＢ４から構成され
るメモリアレイ１０１と、カラムスイッチ１０９と、書
き換え制御回路１０４と、書き換え制御回路１０４が出
力する書き込み結果情報ＷＯ（１ビット情報）をラッチ
するラッチ回路（ＬＣ）１０５と、書き込み結果情報Ｗ
Ｏをチップ外部に出力可能にする書き込み結果出力回路
（ＷＲ）１０６と、外部の動作モード指示に応じてプロ
グラム制御を行うチップ制御回路（ＣＣ）１０７とを備
える。上記書き換え制御回路１０４は、カラム選択回路
（カラムアドレスデコーダ）及び書き込みベリファイや
消去ベリファイ動作の制御論理（比較回路等）を備え
る。上記各メモリブロックＭＢ１〜ＭＢ４は、複数のワ
ード線と複数のデータ線との各交差部にマトリックス状
に配置された１トランジスタから成る記憶素子（以下、
メモリセルと記す）とを備える。上記カラムスイッチ１
０９、書き換え制御回路１０４、ラッチ回路１０５、書
き込み結果出力回路１０６は、上記メモリブロックＭＢ
１〜ＭＢ４毎に夫々設けられている。上記フラッシュメ
モリ１００には、外部端子を介してロウアドレス信号と
カラムアドレス信号とから構成されるメモリアクセスア
ドレス信号が供給され、ロウアドレス信号はワード線選
択回路（ＷＳ）１０２に供給され、カラムアドレス信号
はカラムアドレス信号バッファ（ＣＡＢ）１０３に供給
される。上記ワード線選択回路１０２は、供給されるロ
ウアドレス信号をデコードして選択されたワード線のド
ライブを行う。上記カラムアドレス信号バッファ１０３
は、供給されるカラムアドレス信号を相補信号から成る
内部カラムアドレス信号ＩＣＡに変換し、夫々の書き換
え制御回路１０４に供給する。内部カラムアドレス信号
ＩＣＡには、メモリブロックＭＢ１〜ＭＢ４を選択する
メモリブロック情報ＢＳが備えられる。このメモリブロ
ック情報ＢＳは、本実施例に従えば４個のメモリブロッ
クＭＢ１〜ＭＢ４の中から一つを指定する情報とされ、
内部カラムアドレス信号ＩＣＡの上位側の２ビットとさ
れる。供給された内部カラムアドレス信号ＩＣＡによっ
て選択されたメモリブロックＭＢ１〜ＭＢ４に対応する
書き換え制御回路１０４は、供給された内部カラムアド
レス信号ＩＣＡをデコードしカラム選択信号ＣＳに変換
し、対応するカラムスイッチ１０９に出力する。カラム
スイッチ１０９は、供給されるカラム選択信号ＣＳによ
って所定のワード単位のデータ線を選択する。上記チッ
プ制御回路１０７は、外部からの書き込みモード、読み
出しモード、消去モード等の指示に応じて、チップ内部
動作をプログラム制御する。すなわち、消去モードが指
示されると、カラムアドレス信号バッファ１０３から書
き換え制御回路１０４に与えられた消去ブロック指定の
ためのアドレス情報で選択されるメモリブロックに消去
用の電圧が供給され、メモリブロック単位での消去が行
なわれる。書き込みモードが指示されると、カラムアド
レス信号バッファ１０３から書き換え制御回路１０４に
与えられたバイト単位のアドレス情報で選択されるメモ
リセルに書き込み用の電圧が供給されてバイト単位の書
き込みが行なわれる。読み出しモードが指示されると、
カラムアドレス信号バッファ１０３から書き換え制御回
路１０４に与えられたバイト単位のアドレス情報で選択
されるメモリセルに読み出し用の電圧が供給されてバイ
ト単位の読み出しが行なわれる。フラッシュメモリ１０
０には、読み出しデータが供給されるコモンデータ線Ｃ
ＤＬと結合して読み出しデータを増幅するための出力ア
ンプ回路（ＯＡ）１０８が設けられる。出力アンプ回路
１０８の出力は、ｉ／ｏバッファ（ＤＢ）１１０を介し
て外部に出力される。この出力アンプ回路１０８の出力
は、ベリファイの際に書き換え制御回路１０４にも供給
され、書き込みデータと比較するための読み出しデータ
としても用いられる。外部端子から供給される書き込み
データは、ｉ／ｏバッファ１１０を介して書き換え制御
回路１０４に供給される。

【００１１】フラッシュメモリ１００が書き込みモード
の際上記書き換え制御回路１０４は、対応するメモリブ
ロックＭＢ１〜ＭＢ４に対して書き込みが行われた後
に、ベリファイにて出力アンプ回路１０８から出力され
る読み出しデータを取り込み、ラッチされた書き込みデ
ータと比較し、同値であれば正常書き込みを示す書き込
み結果情報ＷＯ（書き込み正常信号）をラッチ回路１０
５に出力する。上記比較結果が異なった値の場合、書き
換え制御回路１０４はリトライモードにされ所定の回数
書き込み−ベリファイ動作を繰り返す。リトライモード
のとき、正常書き込みが行われた場合は書き込み正常信
号がラッチ回路１０５に出力される。リトライモードに
おいても、正常書き込みが行われない場合は、書き込み
不能信号が書き込み結果信号ＷＯとしてラッチ回路１０
５に出力される。ラッチ回路１０５にラッチされた書き
込み結果情報ＷＯは、当該書き込み結果情報ＷＯを出力
した書き換え制御回路１０４に供給される。供給された
書き込み結果情報ＷＯが書き込み正常信号の場合は、書
き換え制御回路１０４は随時書き込み動作可能とされ
る。書き込み結果情報ＷＯが書き込み不能信号の場合
は、書き換え制御回路１０４は書き込み動作不能とされ
る。上記書き込み結果出力回路１０６は、上記ラッチ回
路１０５が出力する書き込み結果情報ＷＯを入力とす
る。また、書き込み結果出力回路１０６には、上記内部
カラムアドレス情報ＩＣＡのメモリブロックＭＢ１〜Ｍ
Ｂ４を選択するメモリブロック情報ＢＳが供給される。
上記メモリブロック情報ＢＳは、４個のメモリブロック
を有するフラッシュメモリ１００の場合は２ビットから
構成できる。対応するメモリブロックＭＢ１〜ＭＢ４の
メモリブロック情報ＢＳが供給された書き込み結果出力
回路１０６は、上記ラッチ回路１０５から供給された書
き込み結果情報ＷＯを外部端子を介してフラッシュメモ
リ１００外部に出力する。書き込み結果出力回路１０６
の出力には、書き込み結果情報ＷＯ以外にメモリブロッ
ク情報ＢＳを付加することができる。このように、本発
明のフラッシュメモリ１００は、所望とする書き込みが
正常に行われたかをチェックする機構を備え、書き込み
不能が生じたメモリブロックＭＢ１〜ＭＢ４を識別し、
以後当該メモリブロックＭＢ１〜ＭＢ４に対する書き込
み動作を、書き換え制御回路１０４への内部カラムアド
レス信号ＩＣＡ供給時にて停止させることができる。ま
た、書き込み不能とされたメモリブロックＭＢ１〜ＭＢ
４はチップ外部で認識可能であるから、書き込み不能と
されたメモリブロックＭＢ１〜ＭＢ４に対するアクセス
を禁止し他のメモリブロックＭＢ１〜ＭＢ４を指定して
書き込み動作を実行することができる。すなわち、本フ
ラッシュメモリ１００は、書き込み不能箇所が存在して
もチップ不良とすることなく使用可能となる。

【００１２】図２の（Ａ）には、上記メモリブロックＭ
Ｂ１〜ＭＢ４を構成するメモリセルの一例構成図が示さ
れる。同図によれば、メモリセルＭＣは、複数のワード
線ＷＬと、上記ワード線ＷＬと交差するように配置され
たワード線ＷＬとデータ線ＤＬとの各交差部に設けられ
ている。各メモリセルＭＣは、制御ゲートＣと浮遊ゲー
トｆを有する２ゲート構造の１個の絶縁電解効果トラン
ジスタによって構成されている。上記メモリアレイ１０
１において、同じ行に配置されたメモリセルＭＣの制御
ゲートＣは対応するワード線ＷＬに接続され、同じ列に
配置されたメモリセルＭＣのドレイン領域Ｄは対応する
データ線ＤＬに接続されている。上記メモリセルのソー
ス領域Ｓは、ソース線ＳＬに結合される。ソース線ＳＬ
はメモリブロックＭＢ１〜ＭＢ４単位で纏められてお
り、各動作モードにおいてソース線ＳＬに供給される電
圧は上記ブロック単位で一括して供給される。本実施例
では、書き込みモードが指示されたときには選択された
バイト単位のデータ線ＤＬには電圧ＶＷｄ（例えば、４
〜８Ｖ）が供給され、選択されたワード線ＷＬには電圧
ＶＷｗ（例えば、１０〜１４Ｖ）が供給され、ソース線
ＳＬ及び基板には電圧Ｖｓｓ（０Ｖ）が供給される。こ
うすることによって、ドレイン領域Ｄの近傍でホットエ
レクトロンを発生させ、浮遊ゲートに注入させて書き込
みを行う。消去モードのときは、データ線ＤＬはオープ
ン状態とされ、ワード線ＷＬ及び基板には電圧Ｖｓｓ
（０Ｖ）が供給され、選択されたソース線ＳＬには電圧
ＶＥｓ（例えば、１０〜１４Ｖ）が供給される。こうす
ることによって、電子をＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄ
ｈｅｉｍ）トンネル電流により、浮遊ゲートｆからソー
スＳに引き抜くことによりメモリブロック単位で消去を
行う。読み出しモードのとき選択されたデータ線ＤＬに
は電圧ＶＲｄ（例えば、１Ｖ）が供給され、選択された
ワード線ＷＬには電圧ＶＲｗ（例えば、５Ｖ）が供給さ
れ、ソース線ＳＬ及び基板には電圧Ｖｓｓ（０Ｖ）が供
給される。このとき、浮遊ゲートｆに負の電荷が蓄積さ
れている場合にはチャネル電流が流れず、また電荷が蓄
積されていない場合にはチャネル電流が流れる。例えば
前者が書き込み情報”０”に対応され、後者が書き込み
情報”１”に対応させることができる。

【００１３】上記フラッシュメモリ１００の消去−ベリ
ファイ動作後の書き込み動作を以下説明する。外部より
フラッシュメモリ１００のチップ制御回路１０７に書き
込みモードが指示されると、チップ制御回路１０７はワ
ード線選択回路１０２、カラムアドレス信号バッファ１
０３及び書き換え制御回路１０４を動作させ、アドレス
信号で指定されたバイト単位のメモリセルを選択させ
る。このとき選択されたバイト単位のメモリセルＭＣに
は、上記書き込みモードの電圧が供給される。このと
き、書き込み対象とされたメモリブロックＭＢ１〜ＭＢ
４に対応するラッチ回路１０５に書き込み不能信号がラ
ッチされている場合は、書き込み動作は中止され、上記
メモリブロックＭＢ１〜ＭＢ４に対応する書き込み結果
出力回路１０６から書き込み不能信号がチップ外部へ出
力される。この場合は、異なるメモリブロックＭＢ１〜
ＭＢ４に対して再度書き込み動作が行われる。ラッチ回
路１０５に書き込み正常信号がラッチされている場合
は、選択されたバイト単位のメモリセルに書き込みデー
タが供給される。書き換え制御回路１０４は、書き込み
後書き込みベリファイを指示し、書き込みに用いられた
データと出力アンプ回路１０８から供給された読み出し
データとを比較して書き込みデータが正常に書き込まれ
たか確認を行なう。書き換え制御回路１０４は、比較対
象データが一致しない場合は、エラーフラグを立てリト
ライモードとし所定の回数書き込み−ベリファイ動作を
行う。それでも比較対象データが一致しない場合、書き
換え制御回路１０４は書き込み不能信号（例えばハイレ
ベルの書き込み結果情報ＷＯ）をラッチ回路１０５に供
給する。ラッチ回路１０５にラッチされた信号は、同じ
メモリブロックＭＢ１〜ＭＢ４に対応する書き換え制御
回路１０４及び書き込み結果出力回路１０６に供給され
る。書き込み不能信号が書き換え制御回路１０４に供給
されると、書き込み不能信号を出力したラッチ回路１０
５に対応するメモリブロックＭＢ１〜ＭＢ４の書き換え
制御回路１０４は、例えばデコード動作が停止され書き
込み不能とされ書き込み動作が停止される。また、対応
するメモリブロック情報ＢＳが供給されている書き込み
結果出力回路１０６に供給される書き込み不能信号はチ
ップ外部に出力される。こうして、書き込み不能とされ
たメモリブロックＭＢ１〜ＭＢ４が、フラッシュメモリ
１００外部で認識可能とされ、他のメモリブロックＭＢ
１〜ＭＢ４を書き込み対象として書き込み動作が行われ
る。このように、フラッシュメモリ１００に書き込み不
能のメモリブロックＭＢ１〜ＭＢ４が存在しても、チッ
プ不良とすることなく他のメモリブロックＭＢ１〜ＭＢ
４を指定して書き込み動作を行うことができる。

【００１４】図２の（Ｂ）には、上記消去−ベリファイ
動作後の書き込み−ベリファイ動作のタイムチャートが
示される。上記フラッシュメモリ１００への書き込み動
作は、従来の書き込み動作と特に異なることはない。書
き換え制御回路１０４では、書き込み指示（ハイレベ
ル）にて書き込み後、ベリファイ指示（ハイレベル）に
よるベリファイ動作にて書き込み不良と判断されたとき
は、書き換え制御回路１０４が書き込み不良を示すエラ
ーフラグを立て所定の回数リトライを行なうようにプロ
グラム制御する。リトライ期間において正常書き込みが
行われなかったときは、書き込み動作を終了し書き込み
結果情報ＷＯがハイレベル（書き込み不能を示す）にさ
れる。この書き込み結果情報ＷＯは、前記の如く書き込
み結果出力回路１０６から外部に出力される。

【００１５】図３の（Ａ）には、本発明の他の実施例に
係るフラッシュメモリのブロック図が示される。同図の
（Ａ）に示されるフラッシュメモリ２００は、上記フラ
ッシュメモリ１００の構成に、書き込みデータラッチ回
路（ＤＬ）２０１とアドレス信号変換回路（ＡＥ）２０
２を加えたものである。上記書き込みデータラッチ回路
２０１は、次の書き込みデータが供給される迄ｉ／ｏバ
ッファ１１０から供給された書き込みデータをラッチす
る。書き込みデータラッチ回路２０１にラッチされたデ
ータは、書き込み動作中書き換え制御回路１０４に供給
される。上記アドレス信号変換回路２０２は、書き換え
制御回路１０４に供給されている内部カラムアドレス信
号ＩＣＡを保持する。アドレス信号変換回路２０２は、
書き込み動作が正常に行われなかった場合に書き込み結
果出力回路１０６から供給される書き込み不能信号によ
って書き込み動作に用いられた内部カラムアドレス信号
ＩＣＡをフラッシュメモリ２００が所有する他の内部カ
ラムアドレス信号ＩＣＡに変換する。この変換は、特に
限定されないがシーケンシャルに行われ、例えばメモリ
ブロックＭＢ１が書き込み不能とされた場合は、メモリ
ブロックＭＢ２が選択されるようにアドレス信号の変換
が行われる。アドレス信号変換回路２０２の出力は、カ
ラムアドレス信号バッファ１０３から出力される内部カ
ラムアドレス信号ＩＣＡの出力線に供給される。また、
書き込み不能とされた内部カラムアドレス信号ＩＣＡと
アドレス信号変換された内部カラムアドレス信号ＩＣＡ
はアドレス信号変換回路２０２からチップ外部へ出力す
ることができる。よって、アドレス信号変換の対象とさ
れた内部カラムアドレス信号ＩＣＡと変換後の内部カラ
ムアドレス信号ＩＣＡをチップ外部で認識することがで
きるから、変換された内部カラムアドレス信号ＩＣＡに
よって選択されるメモリセルに対して容易に読み出し動
作を行うことができる。このように、フラッシュメモリ
２００に書き込み不能のメモリブロックＭＢ１〜ＭＢ４
が存在しても、チップ不良とすることなく人手を介さず
に機械的に他のメモリブロックＭＢ１〜ＭＢ４を指定し
て書き込みを行うことができる。

【００１６】図３の（Ｂ）には、上記フラッシュメモリ
２００におけるアドレス信号変換動作を示すタイムチャ
ートが示される。本発明のフラッシュメモリ２００のメ
モリブロックＭＢ１への書き込み動作において書き込み
不良が生じたとき、書き換え制御回路１０４はエラーフ
ラグを立て（ハイレベル）リトライモードとし所定の回
数書き込み−ベリファイ動作を繰り返すようにプログラ
ム制御する。リトライモード期間においてもエラーフラ
グが立ち続けたときは、書き換え制御回路１０４は書き
込み不能信号（ハイレベルの書き込み結果情報ＷＯ）を
ラッチ回路１０５に出力する。ラッチ回路１０５は、書
き込み不能信号を書き換え制御回路１０４に供給し、書
き込み動作を一旦停止させる。また、ラッチ回路１０５
から書き込み不能信号を受けた書き込み結果出力回路１
０６は、書き込み不能信号をアドレス信号変換回路２０
２に出力する。アドレス信号変換回路２０２は、書き込
み不能信号が供給されると保持している内部カラムアド
レス信号ＩＣＡを例えば他のメモリブロックＭＢ２を指
示するように変更する。変更された内部カラムアドレス
信号ＩＣＡは、カラムアドレス信号バッファ１０３の出
力線に供給されることによって、変更された内部カラム
アドレス信号ＩＣＡに対応する書き換え制御回路１０４
にて書き込み−ベリファイ動作が行われる。アドレス信
号変換回路２０２はメモリアレイ１０１を構成する全て
のメモリブロックＭＢ１〜ＭＢ４を、正常書き込みが行
われる迄順次指定することができる。このように、フラ
ッシュメモリ２００は、正常書き込みが行われる迄書き
込み動作を続けることができる。

【００１７】図４には、本発明のその他の実施例に係る
フラッシュメモリのブロック図が示される。同図に示さ
れるフラッシュメモリ３００は、上記フラッシュメモリ
１００の構成に、代替用のメモリブロックＭＢ５、ＭＢ
６とそれに対応する各種回路（カラムスイッチ１０９、
書き換え制御回路１０４、ラッチ回路１０５、書き込み
結果出力回路１０６）を加えたものである。上記メモリ
ブロックＭＢ５、ＭＢ６は、夫々のメモリブロックＭＢ
１〜ＭＢ４と同じ容量とされる。フラッシュメモリ３０
０のメモリブロックＭＢ１〜ＭＢ４が書き込み不能とさ
れた場合は、優先的に上記メモリブロックＭＢ５、ＭＢ
６と置き換えが可能とされる。よって、上記フラッシュ
メモリ３００において、書き込み不能とされるメモリブ
ロックＭＢ１〜ＭＢ４が生じた場合は、メモリブロック
２単位分迄は、代替用のメモリブロックＭＢ５、ＭＢ６
を用いて置き換えができるから、メモリ容量を減少させ
ることなくメモリアクセスを可能にできる。また、代替
用のメモリブロックＭＢ５、ＭＢ６とそれに対応する各
種回路は、フラッシュメモリ２００にも加えることがで
きる。

【００１８】上記実施例では、上記書き換え制御回路１
０４が書き込み−ベリファイ動作で書き込み不能とされ
たメモリブロックＭＢ１〜ＭＢ４を検出することについ
てについて説明を行った。しかし、上記書き換え制御回
路１０４は、消去−ベリファイ動作も制御するものであ
るから、消去−ベリファイ動作にて消去不能とされるメ
モリブロックＭＢ１〜ＭＢ４の検出を行わせることがで
きる。この場合、消去不能とされた情報は、上記書き込
み結果情報ＷＯと同等の情報として上記ラッチ回路１０
５、書き込み結果出力回路１０６に供給することができ
る。このようにすれば、消去モードにて消去不能とされ
たメモリブロックＭＢ１〜ＭＢ４を識別できるから、予
め消去可能とされるメモリブロックＭＢ１〜ＭＢ４を選
択して書き込みを行うことができる。すなわち、上記フ
ラッシュメモリ１００、２００、３００は、消去不能と
されるメモリブロックＭＢ１〜ＭＢ４が存在してもチッ
プ不良とすることなく使用可能になる。フラッシュメモ
リ３００においては、消去不能とされたメモリブロック
ＭＢ１〜ＭＢ４を代替用のメモリブロックＭＢ５、ＭＢ
６に置き換えることができる。

【００１９】上記実施例によれば以下の作用効果を得る
ことができる。（１）フラッシュメモリ１００の一部の
メモリブロックＭＢ１〜ＭＢ４が書き込み不能とされた
場合、書き込み不能とされたメモリブロックＭＢ１〜Ｍ
Ｂ４に対応する書き込み不能信号がチップ外部に出力さ
れる。よって、チップ外部では書き込み不能とされたメ
モリブロックＭＢ１〜ＭＢ４を認識することができる。
フラッシュメモリ１００に書き込み不能とされるメモリ
ブロックＭＢ１〜ＭＢ４が存在しても、他のメモリブロ
ックＭＢ１〜ＭＢ４を指定して書き込み動作を行うこと
ができるから、書き込み不能とされるメモリブロックを
有するフラッシュメモリ１００をチップ不良とすること
なく使用可能にできる。このことは、フラッシュメモリ
１００の延命化に作用する。

【００２０】（２）フラッシュメモリ２００の一部のメ
モリブロックＭＢ１〜ＭＢ４が書き込み不能である場
合、フラッシュメモリ２００内部でアドレス信号変換回
路２０２を用いて内部カラムアドレス信号ＩＣＡを変更
して書き込み可能なメモリブロックを選定し書き込み動
作を行うことができる。外部より再書き込みのアクセス
アドレス信号を指定することなく、書き込み可能なメモ
リブロックＭＢ１〜ＭＢ４に対して書き込み動作をチッ
プ内部で行うことができるから、書き込み不能とされる
メモリブロックを有するフラッシュメモリ２００をチッ
プ不良とすることなく使用可能にできる。また、アドレ
ス信号変換を人手を介さずにチップ内部で機械的に行う
からフラッシュメモリ２００への書き込み処理速度が高
まる。

【００２１】（３）フラッシュメモリ３００は、書き込
み不能のメモリブロックＭＢ１〜ＭＢ４を代替用のメモ
リブロックＭＢ５、ＭＢ６に置き換えることによって、
正規のフラッシュメモリ３００のメモリ容量を減少させ
ることなく書き込み不能とされたメモリブロックＭＢ１
〜ＭＢ４を有するチップの使用を可能にする。また、書
き込み不能とされたメモリブロックＭＢ１〜ＭＢ４は未
使用のメモリブロックＭＢ５、ＭＢ６に置き換えられる
から、上記フラッシュメモリ１００、２００よりもチッ
プ寿命を延ばすことができる。

【００２２】（４）上記フラッシュメモリ１００、２０
０、３００の書き換え制御回路１０４にて消去−ベリフ
ァイ動作おいて消去不能とされるメモリブロックＭＢ１
〜ＭＢ４を書き込み結果情報ＷＯと同様に検出可能にす
れば、消去不能とされたメモリブロック情報ＢＳは外部
に出力可能にされる。よって、消去不能とされたメモリ
ブロックＭＢ１〜ＭＢ４に対するアクセスを禁止するこ
とでチップ不良とすることなくフラッシュメモリ１０
０、２００、３００が使用可能になる。すなわち、チッ
プの延命化につながる。

【００２３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２４】例えば、本実施例のフラッシュメモリ１０
０、２００、３００の書き込み及び読み出しは、バイト
単位で行ったが、特に限定されるものではなく所望の単
位で行うことができる。

【００２５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した例について説明したが、特に限定
されることはなく、少なくとも書き換え可能な不揮発性
半導体記憶装置に適用することができる。

【００２６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２７】すなわち、不揮発性半導体記憶装置におい
て、書き込み不能とされたメモリブロックを書き込み可
能なメモリブロックに置き換えて書き込み動作を可能す
ることにより、書き込み不能によるチップ不良の発生頻
度を抑えることができる。このことは、チップ寿命の延
命化、及びチップ全体としての書き換え耐性の向上を導
く。また、書き込み不能とされたメモリブロックと書き
込み可能なメモリブロックとの入れ替えをアドレス信号
変換回路を用いることによって、人手を介さずに書き込
み対象のメモリブロックを変更し、書き込み可能なメモ
リブロックに対して書き込み動作を効率良く行うことが
できる。さらに、書き込み不能のメモリブロックが生じ
ても、それを代替するメモリブロックを備えれば、書き
込み不能のメモリブロックを代替のメモリブロックに置
き換えることができる。これは、アクセス対象とされる
メモリの容量は書き込み不能のメモリブロックが生じて
も不変としフラッシュメモリの正規の書き込み容量を維
持させることができ、かつチップ寿命を延ばすことがで
きる。書き込み不能と共に消去不能とされるメモリブロ
ックを検出可能にすれば、消去不能とされるメモリブロ
ックが存在するチップを使用することが可能になる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の一例ブロッ
ク図である。

【図２】本実施例のメモリセルの一例構成図と書き込み
動作を示す一例タイムチャートである。

【図３】本発明の不揮発性半導体記憶装置の他の一例ブ
ロック図とその書き込み動作を示す一例タイムチャート
である。

【図４】本発明の不揮発性半導体記憶装置のその他の一
例ブロック図である。

【符号の説明】

１００ フラッシュメモリ １０１ メモリアレイ １０２ ワード線選択回路 １０３ カラムアドレス信号バッファ １０４ 書き換え制御回路 １０５ ラッチ回路 １０６ 書き込み結果出力回路 １０７ チップ制御回路 １０８ 出力アンプ回路 １０９ カラムスイッチ １１０ ｉ／ｏバッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数個の不揮発性記憶素子を備え、当該
   記憶素子の一括消去単位にされるメモリブロックを複数
   個有する不揮発性半導体記憶装置において、 上記メモリブロック単位で記憶情報の消去及び書き込み
   を行う書き換え制御回路と、 上記書き換え制御回路における書き込み動作において、
   書き込み不能を検出したときに、その情報を書き込み対
   象とされたメモリブロック単位で記憶する記憶回路と、 上記書き込み動作において、上記記憶回路の記憶情報を
   外部に出力させる出力回路と、 を含むことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 上記書き換え制御回路は、書き込みデー
   タと当該書き込みデータが書き込まれた不揮発性記憶素
   子からの読み出しデータとを比較し、不一致とされたと
   きに上記書き込み不能を検出することを特徴とする請求
   項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 外部から供給される書き込みデータを記
   憶し、当該データを上記書き換え制御回路に供給する書
   き込みデータ記憶回路と上記メモリブロックを指定する
   アドレス情報を格納し、上記記憶回路の情報を入力と
   し、当該情報が書き込み不能を示す情報の場合に上記ア
   ドレス情報を他のメモリブロックを指示するアドレス情
   報に変換するアドレス信号変換回路と、 を含むことを特徴とする請求項１又は２記載の不揮発性
   半導体記憶装置。
4. 【請求項４】 上記書き込み不能を示す情報により書き
   込み不能とされたメモリブロックを代替するためのメモ
   リブロックを含むことを特徴とする請求項１乃至３の何
   れか１項に記載の不揮発性半導体記憶装置。