JP4632713B2

JP4632713B2 - 並列データ書き込み方法

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Publication number: JP4632713B2
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Inventors: 高三井田
Original assignee: イノテック株式会社
Priority date: 2004-07-28
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Publication date: 2011-02-16
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Description

本発明は、半導体記憶装置に用いられるデータ読出し回路に関するものである。

１つのメモリセル当り２ビットのデータを記憶することが可能な不揮発性の半導体記憶装置として、ＮＲＯＭ型と称されるものが知られている（例えば、特許文献１、非特許文献１参照）。図１６に示すように、このＮＲＯＭ型の半導体記憶装置が有するメモリセル１００は、コントロールゲート１０１(Metal)、シリコン酸化膜１０２(Oxide)、シリコン窒化膜１０３(Nitride)、シリコン酸化膜１０４(Oxide)、及びｐ型シリコン基板１０５(Semiconductor)で構成された、いわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造をしている。

ｐ型シリコン基板１０５には、一対のｎ型の拡散領域１０６ａ，１０６ｂが形成されている。データの書込み、読出し動作において、拡散領域１０６ａ，１０６ｂのうち、一方がソース、他方がドレインと設定されるが、拡散領域１０６ａ，１０６ｂは、ソース・ドレインのどちらか一方に固定的に設定されるのではなく、各動作時においてソース・ドレインの設定は切り替えられる。

図１７（Ａ）に示すように、メモリセル１００にデータを書込むには、例えば、拡散領域１０６ａをソースとして接地し、拡散領域１０６ｂをドレインとして所定電圧（例えば３．５Ｖ）を印加し、また、コントロールゲート１０１に所定電圧（例えば９．５Ｖ）を印加する。これによって、ソースから流れ出た電子はソース・ドレイン間の電界で加速され、その一部はドレインの近傍で運動量の大きなホットエレクトロンとなる。ホットエレクトロンとなった電子は、フォノン等との衝突や、コントロールゲート１０１の正電圧により、シリコン酸化膜１０４のエネルギー障壁を越えてシリコン窒化膜１０３に注入される。シリコン窒化膜１０３には導電性がないので、注入された電子は、シリコン窒化膜１０３の右側に局在する。この状態を“（１，０）”と表す。これ同じことを、拡散領域１０６ａをドレイン、拡散領域１０６ｂをソースとして行うと、図１７（Ｂ）に示すように、電子がシリコン窒化膜１０３の左側に局在する。この状態を“（０，１）”と表す。

メモリセル１００は、シリコン窒化膜１０３の左右に独立に電子を蓄積することを可能とし、“（１，１）”、“（１，０）”、“（０，１）”、及び“（０，０）”の４値（２ビット）をとることができる。“（１，１）”は、シリコン窒化膜１０３の左右いずれにも電子が蓄積されていない状態（消去状態）を表し、“（０，０）”は、シリコン窒化膜１０３の左右両側に電子が蓄積されている状態を表す。

また、本発明者らは、上記とは異なる構成のメモリセルにより、１つのメモリセル当り２ビットのデータを記憶することを可能とした不揮発性半導体記憶装置を提案している（例えば、特許文献２〜４参照）。特許文献４に開示されたメモリセルを示す図１８において、メモリセル１１０は、ｐ型シリコン基板１１１に形成された凸部１１２の左右に配置され、電気的に孤立した一対のフローティングゲートＦ１，Ｆ２を備えている。メモリセル１１０は、フローティングゲートＦ１，Ｆ２の各々に、電子が蓄積されているか否かによって、上記と同様な４値をとることができる。

メモリセル１１０にデータを書込むには、例えば、拡散領域１１３ａを接地してソースとし、拡散領域１１３ｂに所定電圧を印加してドレインとし、また、コントロールゲート１１４に所定電圧を印加する。これによって、凸部１１２の頂部１１２ｃに反転層が生じ、側部１１２ａ→頂部１１２ｃ→側部１１２ｂの経路でソース・ドレイン間を電気的に結ぶチャネル領域が形成される。ソースから流れ出た電子の一部はチャネル領域で加速され、その一部はホットエレクトロンとなる。ホットエレクトロンとなった電子は、絶縁膜１１５ｂの持つエネルギー障壁を乗り越えてフローティングゲートＦ２に注入される。これと同じことを、拡散領域１１３ａをドレイン、拡散領域１１３ｂをソースとして行うと、フローティングゲートＦ１に電子が注入される。メモリセル１１０では、チャネル領域で加速された電子は進行方向を変えずに絶縁膜１１５ｂ（１１５ａ）を通過してフローティングゲートＦ２（Ｆ１）に進入するので、上記ＮＲＯＭ型のメモリセル１００より書込み効率が優れ、高速書込みを可能とする。

図１９は、ＮＲＯＭ型のメモリセル１００に書込まれたデータを読出す際に使用される、非特許文献１に記載されたデータ読出し回路を示す。例えば、メモリセル１００のシリコン窒化膜１０３の右側（右側ビット１２０）の電荷状態を検出するためには、拡散領域１０６ａに所定電圧（例えば１．５Ｖ）を印加してドレインとし、拡散領域１０６ｂをソースとし、また、コントロールゲート１０１に所定電圧（例えば３．５Ｖ）を印加する。拡散領域１０６ａ，１０６ｂはビット線として機能し、ソース側のビット線（拡散領域１０６ｂ）は、金属配線を介して差動比較器１２１の一方の入力端子に接続されている。基準セル１２２も同様に、ソース側のビット線が金属配線を介して差動比較器１２１の他方の入力端子に接続されている。

同図中のＣ１，Ｃ２は、差動比較器１２１の入力端子（入力ノード）に生じる寄生容量を表す。寄生容量Ｃ１，Ｃ２はそれぞれ自己バイアス動作によって充電され、充電電位Ｖｃ，Ｖｒを比較することにより右側ビット１２０の電荷状態（電子蓄積の有無）が判定される。充電電位Ｖｃ，Ｖｒの比較は、電位がほぼ飽和した時点で行われ、その比較結果（出力データ）はラッチ回路１２３にラッチ（保持）される。右側ビット１２０のデータは、Ｖｃ＞Ｖｒの場合には“１”（電子蓄積なし）、Ｖｃ＜Ｖｒの場合には“０”（電子蓄積あり）となる。これと同じことを、拡散領域１０６ａをソース、拡散領域１０６ｂをドレインとして行うと、左側ビットのデータを判定することができる。

メモリセル１１０の場合も同様なデータ読出し回路を用いることによって、フローティングゲートＦ１，Ｆ２の電荷状態を検出し、記憶されたデータを読出すことができる。

米国特許第６０１１７２５号明細書特開２００３−２０４００２号公報特開２００３−２２４２１５号公報特願２００３−００１１８９号明細書 Eduardo Maayan, et al. "A 512Mb NROM Flash Data Storage Memory with 8MB/s Data Rate"2002 IEEE International Solid State Conference, Session 6, SRAM AND NON-VOLATILE MEMORIES, 6.1

しかしながら、データ読出し回路においては、自己バイアス動作で差動比較器の入力端子に生じる寄生容量Ｃ１，Ｃ２を充電するようにしているので、寄生容量Ｃ１，Ｃ２の充電が完了するまでに要される時間は長い。従って、充電電位Ｖｃ，Ｖｒが飽和するまでの時間が長く、読出しが開始してから差動比較器１２１の出力データがラッチ回路１２３にラッチされるまでの時間が長い。よって、データ読出し速度が低速となるといった問題がある。

本発明は、上記課題を解決するためになされたものであり、データ読出し速度を高速化することを可能としたデータ読出し回路を提供することを目的とする。

本発明のデータ読出し回路は、メモリセルのソースが一方の入力端子に第１配線を介して接続され、基準セルのソースが他方の入力端子に第２配線を介して接続された差動比較器と、この差動比較器の出力データを保持するラッチ回路を備えたデータ読出し回路において、前記第１配線及び前記第２配線には、ソースフォロア回路を形成するように、電流源が接続されていること特徴とするものである。

前記電流源は、ゲートがバイアスされたＭＯＳトランジスタからなることを特徴とするものである。

本発明のデータ読出し回路によれば、メモリセルのソースが一方の入力端子に第１配線を介して接続され、基準セルのソースが他方の入力端子に第２配線を介して接続された差動比較器と、この差動比較器の比較結果を保持するラッチ回路を備えたデータ読出し回路において、第１配線及び第２配線には、ソースフォロア回路を形成するように、電流源が接続されているので、差動比較器の各入力端子に生じる寄生容量が早期に充電され、データ読出しが高速化する。

図１において、本発明の半導体記憶装置には、約５１２Ｍｂｉｔのデータ記憶容量を有するセルアレイ２がＸデコーダ（ロウデコーダ）３の左右に設けられている。Ｘデコーダ３には、外部からロウアドレス信号が入力されており、Ｘデコーダ３は、ロウアドレス信号をデコードしてセルアレイ２内の複数のワード線から１つを選択する。Ｙセレクタ４は、コラムアドレス信号及び制御信号によって駆動され、セルアレイ２の金属ビット線を、データ入出力（Ｉ／Ｏ）回路５に設けられた電圧ドライバ６、センス回路（読出し回路）７、グランド８のいずれに接続するか、あるいはいずれにも接続せずにフローティングとするかの制御を行う（図２参照）。

セルアレイ２は、さらに、約３２Ｋｂｉｔのデータ記憶容量を有するブロック２ａにより、Ｘ方向（コラム方向）及びＹ方向（ロウ方向）に各々１２８分割されており、図２に示すＩ／Ｏ回路は、Ｙ方向に並んだ１２８個のブロック２ａに対して１ずつ設けられている。セルアレイ２の１本のワード線がＸデコーダ３によって選択された状態で、Ｙセレクタ４は、各ブロック２ａから１つのメモリセル（セルトランジスタ）を同時に選択することができる。すなわち、Ｘ方向に並んだ１２８個のブロック２ａに対して並列にデータを入出力（書込み／読出し）することができる。

バッファ９は、２５６ｂｉｔのデータを一時的に記憶することができ、書込み時にはＩ／Ｏ回路５に対して書込みデータＤｉｎを与え、読出し時にはＩ／Ｏ回路５から読出しデータＤｏｕｔを受ける。ＳＲＡＭ１０は、書込みデータＤｉｎを一時的に記憶するためのメモリであり、約１ＫＢｙｔｅのデータ記憶容量を備える。

図３は、ブロック２ａの構成を示す。ブロック２ａには、Ｘ方向に１２７個、Ｙ方向に１２８個のメモリセル１１が配列されている。Ｘ方向に隣接するブロック２ａの間にはＳＴＩ（Shallow Trench Isolation）１２が形成されており、書込み時に発生する廻り込み電流を阻止するための素子間分離が行われている。１２８本のワード線ＷＬ０〜ＷＬ１２７は、Ｘ方向に並んだメモリセル１１の各コントロールゲート２８（図４参照）を共通に接続している。１２８本の拡散ビット線ＢＬ０〜ＢＬ１２７は、Ｙ方向に並んだメモリセル１１の拡散領域２２ａ，２２ｂ（図４参照）が接続されて一体となったローカルビット線である。

偶数位置の拡散ビット線ＢＬ０，ＢＬ２，・・・，ＢＬ１２６は、２本一組となって金属ビット線ＧＬ０，ＧＬ２，・・・，ＧＬ６２に、ｎＭＯＳトランジスタからなるスイッチＳ０，Ｓ１を介して接続されている。また、奇数位置の拡散ビット線ＢＬ１，ＢＬ３，・・・，ＢＬ１２７は、２本一組となって金属ビット線ＧＬ１，ＧＬ３，・・・，ＧＬ６３に、ｎＭＯＳトランジスタからなるスイッチＳ２，Ｓ３を介して接続されている。例えば、金属ビット線ＧＬ０は、スイッチＳ０を介して拡散ビット線ＢＬ０に、スイッチＳ１を介して拡散ビット線ＢＬ２に接続されており、金属ビット線ＧＬ１は、スイッチＳ２を介して拡散ビット線ＢＬ１に、スイッチＳ３を介して拡散ビット線ＢＬ３に接続されている。

スイッチＳ０〜Ｓ３は、各ゲートに接続された選択信号線ＳＥＬ０〜ＳＥＬ３の電圧によってオン／オフされる。金属ビット線ＧＬ０〜ＧＬ６３は、アルミニウム等によって形成され、Ｙ方向に並んだブロック２ａの間では分離されず、セルアレイ２をＹ方向に通して一体となったグローバルビット線である。金属ビット線ＧＬ０〜ＧＬ６３の一端は、Ｙセレクタ４に接続されている。

図４は、ワード線に沿うメモリセル１１の断面図を示す。ｐ型のシリコン基板２０には凸部２１が形成されており、凸部２１は、対向する一対の側部２１ａ，２１ｂと頂部２１ｃとを備える。この凸部２１を挟むようにシリコン基板２０（トレンチ底部）の表層には、一対のｎ型の拡散領域２２ａ，２２ｂが形成されている。側部２１ａ，２１ｂの表層には、浅くｎ型不純物が注入されてなるｎ型領域２３ａ，２３ｂが形成されている。拡散領域２２ａ，２２ｂ及び側部２１ａ，２１ｂの表面には、第１絶縁膜２４ａ，２４ｂが積層されている。

また、第１絶縁膜２４ａ，２４ｂを介して、側部２１ａ，２１ｂと拡散領域２２ａ，２２ｂとに対向するように一対のフローティングゲート（電荷蓄積部）Ｆ１，Ｆ２が形成されている。なお、ｎ型領域２３ａ，２３ｂは、ｐ型基板に薄くｎ型不純物を注入して形成されるので、ｎ型とはならず、中性のイントリンジック状態となる場合や、薄いｐ^-型となる場合がある。このような場合であっても領域２３ａ，２３ｂにはチャネル領域の一部が形成される。

フローティングゲートＦ１，Ｆ２は、アモルファスシリコン（あるいはポリシリコン）によって形成されており、導電性を備えている。このフローティングゲートＦ１，Ｆ２の断面形状はほぼ四角形であり、この底面は第１絶縁膜２４ａ，２４ｂを介して拡散領域２２ａ，２２ｂに対向している。フローティングゲートＦ１，Ｆ２の上面は、第２絶縁膜２５ａ，２５ｂを介してコントロールゲート２８に対向しており、頂部２１ｃより上方に位置している。フローティングゲートＦ１，Ｆ２の凸部２１に対向する側面は、第１絶縁膜２４ａ，２４ｂを介して側部２１ａ，２１ｂに対向するとともに、第３絶縁膜２７の一部に対向している。また、フローティングゲートＦ１，Ｆ２の他方の側面は、Ｘ方向に隣接するメモリセル１１が備えるフローティングゲートＦ１，Ｆ２に絶縁体２６を介して対向している。

コントロールゲート２８は、アモルファスシリコン（あるいはポリシリコン）で形成されており、フローティングゲートＦ１，Ｆ２に対向するとともに、頂部２１ｃに第３絶縁膜２７を介して対向している。なお、第３絶縁膜２７は、３層の絶縁膜によって形成されており、最下層の酸化膜、中間の窒化膜、及びその上に第２絶縁膜２５ａ，２５ｂと同層に形成された酸化膜から形成されている。フローティングゲートＦ１，Ｆ２は、Ｙ方向（同図の紙面に垂直な方向）に隣接するメモリセル１１が備えるフローティングゲートＦ１，Ｆ２にも絶縁体を介して対向している。フローティングゲートＦ１，Ｆ２は、メモリセル１１内で電気的に孤立している。

コントロールゲート２８は、Ｘ方向に隣接するメモリセル１１によって共有されており、図３に示したワード線ＷＬ０〜ＷＬ１２７を構成する。また、拡散領域２２ａ，２２ｂは、Ｙ方向に隣接するメモリセル１１によって共有されており、図３に示した拡散ビット線ＢＬ０〜ＢＬ１２７を構成している。

まず、１つのメモリセル１１に注目して、データ書込み・読出し動作について説明する。例えば、図３中の円で囲んだ箇所に位置するメモリセル１１のフローティングゲートＦ２にデータを書込む場合、あるいは読出す場合には、Ｘデコーダ３がワード線ＷＬ０を選択するとともに、Ｙセレクタ４は、金属ビット線ＧＬ０，ＧＬ１を選択し、さらに、選択信号線ＳＥＬ１，ＳＥＬ２をＨｉｇｈレベル（例えば３Ｖ）、選択信号線ＳＥＬ０，ＳＥＬ３をＬｏｗレベル（例えば０Ｖ）として、スイッチＳ１，Ｓ２をオン、スイッチＳ０，Ｓ３をオフとする。

データ書込み時において、Ｙセレクタ４は、拡散ビット線ＢＬ１と導通する金属ビット線ＧＬ１をグランド８に接続し、拡散ビット線ＢＬ２と導通する金属ビット線ＧＬ０を電圧ドライバ６に接続する。このとき、例えば図５（Ａ）に示すように、ワード線ＷＬ０に７Ｖ、拡散ビット線ＢＬ２に５Ｖの電圧が印加されると、頂部２１ｃに反転層が生じ、凸部２１の表層に電子の通り道となるチャネル領域ＣＨが形成される。ソース（拡散領域２２ａ）から流れ出た電子の一部はチャネル領域で加速され、その一部はホットエレクトロンとなる。ホットエレクトロンとなった電子は、第１絶縁膜２４ｂの持つエネルギー障壁を乗り越えてフローティングゲートＦ２に注入される。

データ読出し時において、Ｙセレクタ４は、拡散ビット線ＢＬ１と導通する金属ビット線ＧＬ１を電圧ドライバ６に接続し、拡散ビット線ＢＬ２と導通する金属ビット線ＧＬ０をセンス回路７に接続する。このとき、例えば図５（Ｂ）に示すように、ワード線ＷＬ０に５Ｖ、拡散ビット線ＢＬ１に１．５Ｖの電圧が印加されると、頂部２１ｃに反転層が生じ、凸部２１の表層に電子の通り道となるチャネル領域ＣＨが形成される。書込み時と比べて印加電圧が低いため、チャネル領域ＣＨを流れる電子はホットエレクトロンとなることはない。このチャネル領域ＣＨに流れる電流Ｉｃは、ソース（拡散領域２２ｂ）側のフローティングゲートＦ２の電荷量によって強く変調されるが、ドレイン（拡散領域２２ａ）側のフローティングゲートＦ１の電荷量によっては殆ど変調されない。これは、フローティングゲートＦ１，Ｆ２とソース、ドレインとの結合容量がそれぞれ大きいことに起因している。

図６において、センス回路７には差動比較器３０が設けられている。差動比較器３０の反転入力端子には、Ｙセレクタ４に接続された配線（第１配線）３１ａの一端が接続されており、差動比較器３０の非反転入力端子には、基準セル３２に接続された配線（第２配線）３１ｂの一端が接続されている。差動比較器３０の出力端子には、所定のタイミングで、出力データＤｏｕｔ（“０”又は“１”）をラッチ（保持）するラッチ回路３３が接続されている。

基準セル３２は、基準電流Ｉｒを配線３１ｂに流し、差動比較器３０の非反転入力端子に基準電位Ｖｒを生成する。基準セル３２は、メモリセル１１と同様な構成のトランジスタであり、そのフローティングゲートの電荷状態が基準電流Ｉｒ及び基準電位Ｖｒに反映される。読出し時にメモリセル１１のチャネル領域ＣＨに生じた電流Ｉｃは、ソース側の拡散ビット線ＢＬ２から金属ビット線ＧＬ０とＹセレクタ４とを介して配線３１ａに流れ出て、差動比較器３０の反転入力端子に電位Ｖｃを生成する。

差動比較器３０は、電位Ｖｃを基準電位Ｖｒと比較し、比較結果に応じた出力データＤｏｕｔを出力端子から出力する。Ｖｃ＜Ｖｒの場合にはＤｏｕｔ＝“０”、Ｖｃ＞Ｖｒの場合にはＤｏｕｔ＝“１”となる。電位Ｖｃは、ソース側のフローティングゲートＦ２の蓄積電子数に強く依存する。すなわち、前述のデータ書込みによって、フローティングゲートＦ２に数多くの電子が注入された場合には、電位Ｖｃは基準電位Ｖｒより低くなり、Ｄｏｕｔ＝“０”となる。データ書込みがなされず、フローティングゲートＦ２に電子が注入されていない場合には、電位Ｖｃは基準電位Ｖｒより高くなり、Ｄｏｕｔ＝“１”となる。

また、センス回路７にはｎＭＯＳトランジスタ３４ａ，３４ｂが設けられており、ｎＭＯＳトランジスタ３４ａ，３４ｂのドレインは配線３１ａ，３１ｂにそれぞれ接続され、ソースは接地されている。ｎＭＯＳトランジスタ３４ａ，３４ｂのゲートは配線３５によって互いに接続されており、配線３５にはゲートバイアス電圧Ｖｃｇｓが印加されている。ゲートがバイアスされたｎＭＯＳトランジスタ３４ａ，３４ｂは、ソース・ドレイン間に電流Ｉｓを流し、電流源として機能する。

同図中のＣ１，Ｃ２は、差動比較器３０の入力端子（入力ノード）に生じる寄生容量を表す。さらに詳しく、寄生容量Ｃ１は、１つの金属ビット線の配線（線間）容量と、ブロック２ａ内の全拡散ビット線の拡散容量との和（０．４ｐＦ程度）である。同様に、寄生容量Ｃ２は、配線容量と拡散容量との和である。このように、読出し対象のメモリセル１１は、ソースに電流源が接続されており、差動比較器３０に接続される端子を出力端子とするソースフォロア回路が形成されている。同様に、基準セル３２のソースにも電流源が接続されており、ソースフォロア回路が形成されている。

図７に示すように、電位Ｖｃ及び基準電位Ｖｒは、読出しが開始し（ｔ０）、寄生容量Ｃ１，Ｃ２が充電されるとともに上昇し、飽和レベルに近づく。電位Ｖｃ及び基準電位Ｖｒがほぼ飽和レベルに達したとき（ｔ１）、差動比較器３０の出力データ（比較結果）がラッチ回路３３にラッチされる。このとき、電流Ｉｓによって、寄生容量Ｃ１，Ｃ２が早期に充電されるので、電位Ｖｃ及び基準電位Ｖｒは短時間で飽和レベルに達する。この結果、ラッチ回路３３がデータＤｏｕｔのラッチを行う時間ｔ１を早めて、読出しを高速化することができる。

図８は、ゲートバイアス電圧Ｖｃｇｓを変化させて電位Ｖｃ（ソースフォロア回路の出力電位）を測定した測定結果の一例である。同図中には、メモリセル１１のフローティングゲートＦ１，Ｆ２に格納されたデータを各々“１”又は“０”として得られた４種類の測定結果が示されている。ゲートバイアス電圧Ｖｃｇｓを約１．０５Ｖとして、電流Ｉｓを約４．８μＡとしたとき、約５８０ｍＶの電圧ウィンドウが確保される。

電位Ｖｃは、ソース側に位置するフローティングゲートＦ２のデータに強く依存するが、ドレイン側に位置するフローティングゲートＦ１のデータにもある程度の依存性を有する。フローティングゲートＦ１が“０”の場合には、“１”の場合と比べて電位Ｖｃは低下する。上記電圧ウィンドウとは、“（０，１）”状態と“（１，０）”状態との差を指し、基準電位Ｖｒは、この電圧ウィンドウ内の電位に設定されている。

なお、メモリセル１１は、図４に示したような構造であるので、チャネル領域ＣＨの形成／非形成をコントロールゲート２８の印加電圧によって直接制御することができ、フローティングゲートＦ１，Ｆ２を過消去（ホールが注入された状態）することが許容される。これは、コントロールゲート２８に電圧が印加されていない場合に、過消去されたフローティングゲートＦ１，Ｆ２の正電荷によってチャネル領域ＣＨが形成され、ソース・ドレイン間に不要なリーク電流が流れることがないためである。また、従来のＮＲＯＭ型メモリセルで電荷蓄積部として用いられるシリコン窒化膜と比べ、フローティングゲートＦ１，Ｆ２は、書込み時に多数の電子を蓄積することができる。このように、フローティングゲートＦ１，Ｆ２は、書込み状態“０”と消去状態“１”とで電荷量を大きく変化させることができるため、上記のような大きな電圧ウィンドウが確保される。

以上説明したように、図３中の円で囲んだ箇所に位置するメモリセル１１のフローティングゲートＦ２にデータを書込む際には、ワード線ＷＬ０を７Ｖ（Ｈｉｇｈレベル）とした状態で、拡散ビット線ＢＬ１は０Ｖ（Ｌｏｗレベル）、拡散ビット線ＢＬ２は５Ｖ（Ｈｉｇｈレベル）に設定される。拡散ビット線ＢＬ１，ＢＬ２は、Ｘ方向に隣接するメモリセル１１に共有されているので、拡散ビット線ＢＬ０，ＢＬ３の設定電圧が不適切（例えば、拡散ビット線ＢＬ０が５Ｖ、拡散ビット線ＢＬ３が０Ｖ）であると、その隣接するメモリセル１１に誤書込みが発生してしまう。従って、書込み対象外のメモリセル１１に誤書込みが発生しないように、この場合は、拡散ビット線ＢＬ０〜ＢＬ１を０Ｖ、拡散ビット線ＢＬ２〜ＢＬ１２７を５Ｖと設定して書込みを行う必要がある。

しかし、拡散ビット線ＢＬ０，ＢＬ２はスイッチＳ０，Ｓ１を介して共通の金属ビット線ＧＬ０に接続されており、一度のステップで拡散ビット線ＢＬ０，ＢＬ２に異なる電圧を与えることはできない。このため、図９（Ａ）に示すプリチャージ工程を行った後、図９（Ｂ）に示す書込み工程を行うことで、拡散ビット線ＢＬ０〜ＢＬ１を０Ｖ、拡散ビット線ＢＬ２〜ＢＬ１２７を５Ｖとすることができる。

図９（Ａ）のプリチャージ工程では、ワード線ＷＬ０を０Ｖ、金属ビット線ＧＬ０を０Ｖ、金属ビット線ＧＬ１〜ＧＬ３を５Ｖとした状態において、選択信号線ＳＥＬ０，ＳＥＬ３を３Ｖ、選択信号線ＳＥＬ１，ＳＥＬ２を０Ｖとする。これにより、スイッチＳ０，Ｓ３はオン、スイッチＳ１，Ｓ２はオフとなるので、拡散ビット線ＢＬ０は０Ｖ、拡散ビット線ＢＬ３は５Ｖに設定される。

続いて、図９（Ｂ）の書込み工程では、ワード線ＷＬ０を７Ｖ、金属ビット線ＧＬ１を０Ｖ、金属ビット線ＧＬ０，ＧＬ２，ＧＬ３を５Ｖとした状態において、選択信号線ＳＥＬ０，ＳＥＬ３を０Ｖ、選択信号線ＳＥＬ１，ＳＥＬ２を３Ｖとする。これにより、スイッチＳ０，Ｓ３はオフとなり、フローティング状態となった拡散ビット線ＢＬ０，ＢＬ３はプリチャージ工程で与えられた電圧（プリチャージ電圧）を保持する。また、スイッチＳ１，Ｓ２はオンとなるので、拡散ビット線ＢＬ１が０Ｖ、拡散ビット線ＢＬ２が５Ｖに設定され、図中円で囲んだメモリセル１１のフローティングゲートＦ２に書込みが行われる。なお、このプリチャージ工程及び書込み工程において、ブロック２ａ内の他のワード線ＷＬ１〜ＷＬ１２７は０Ｖ、ブロック２ａ内の他の金属ビット線ＧＬ４〜ＧＬ６３は５Ｖに設定されている。

図１０に示すように、フローティングゲートＦ１，Ｆ２を、拡散ビット線ＢＬ０，ＢＬ１に接続されたメモリセル１１から順に、ビット０，１，２，３，・・・，２５５と称することにする。図９（Ａ），（Ｂ）では、このビット３に書込みを行う際のプリチャージ工程及び書込み工程について説明した。

ビット０〜７に書込みを行う際には、プリチャージ工程及び書込み工程において選択信号線ＳＥＬ０〜３、金属ビット線ＧＬ０〜ＧＬ６３、及びワード線ＷＬ０〜ＷＬ１２７の電圧（Ｌｏｗレベル／Ｈｉｇｈレベル）を、図１１の表に示すように設定すればよい。なお、選択信号線ＳＥＬ０〜３に設定されるＬｏｗレベルとは、スイッチＳ０〜Ｓ３をオフとする電圧であり、ＨｉｇｈレベルとはスイッチＳ０〜Ｓ３をオンとする電圧である。また、金属ビット線ＧＬ０〜ＧＬ６３に設定されるＬｏｗレベルとは、グランド電位（ソース電圧）であり、Ｈｉｇｈレベルとは書込みに印加されるドレイン電圧である。また、ワード線ＷＬ０〜ＷＬ１２７に対するＬｏｗレベルとは、ワード線を非選択にする電圧、Ｈｉｇｈレベルとは書込み時に印加されるゲート電圧である。これらの電圧は、適宜変更可能である。

この表に示すように、ビット６，７についてはプリチャージ工程を行うことなく書込みを行うことができる。これは、拡散ビット線ＢＬ０〜ＢＬ３と、拡散ビット線ＢＬ４〜ＢＬ１２７とをそれぞれ一度のステップで同一電圧に設定することができるためである。なお、ビット８〜２５５への書込みについては、ビット０〜７と同様であるので説明を省略する。また、他のワード線ＷＬ１〜１２７を選択した場合も同様であることは言うまでもない。

次に、Ｘ方向に並んだブロック２ａに対する並列データ書込みについて説明する。図１２は、簡単のため４つのブロック２ａの各メモリセル１１に対して２ビットずつ、計８ビットのデータＤｉｎを並列に書込む際のシーケンスを示す。書込み前において、全ビット（フローティングゲートＦ１，Ｆ２）は、“１１１１１１１１”と消去状態である（ステップＳＴ１）。書込みデータＤｉｎを“０１１０１１００”とし、これをバッファ９からＩ／Ｏ回路５に入力すると、書込み対象のビットのうち、まず、左側ビット（フローティングゲートＦ１）のみに書込みが行われ、データのベリファイ（読出し確認）が行われる（ステップＳＴ２）。続いて、ステップＳＴ２において左側ビットに書込みが行われなかったメモリセル１１に対して、その右側ビット（フローティングゲートＦ２）に書込みが行われ、データのベリファイが行われる（ステップＳＴ３）。そして、ステップＳＴ２で左側ビットに書込みが行われたメモリセル１１に対して、その右側ビットに書込みが行われる（ステップＳＴ４）。

なお、ステップＳＴ２，ＳＴ３では、メモリセル１１の有する右側ビット及び左側ビットのうち、書込み対象外のビットの状態が“１”であるので、書込み条件を同一とし、同一のドレイン電圧（例えば３．５Ｖ）が用いられる。一方、ステップＳＴ４では、書込み対象外のビットの状態が“０”であるので、ステップＳＴ２，ＳＴ３と比べて書込み時にチャネル領域ＣＨに流れる電流が低下する。これを補正するために、ステップＳＴ４ではステップＳＴ２，ＳＴ３より高いドレイン電圧（例えば４．５Ｖ）を用いることが好ましい。これにより、右側ビット及び左側ビットに注入される電子数がほぼ一定となる。なお、上記シーケンスでは、ステップＳＴ２で左側ビットの書込みを行い、ステップＳＴ３，ＳＴ４では右側ビットの書込みを行うようにしたが、逆に、ステップＳＴ２で右側ビットの書込みを行い、ステップＳＴ３，ＳＴ４では左側ビットの書込みを行うようにすることも可能である。

上記実施形態では、図３で示したように、金属で形成された１本の金属ビット線に拡散領域で形成された２本の拡散ビット線をスイッチを介して選択的に接続するようにしたが、これに限られず、１つの金属ビット線に接続する拡散ビット線の数を３本以上にすることも可能であり、これにより金属配線数を減らしてコストを削減することができる。図１３は、１つの金属ビット線に４本の拡散ビット線を接続した例であり、金属ビット線ＧＬ０には偶数位置の拡散ビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６がスイッチＳ０〜Ｓ３を介して接続されており、金属ビット線ＧＬ１には奇数位置の拡散ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７がスイッチＳ４〜Ｓ７を介して接続されている。なお、図示されてない金属ビット線及び拡散ビット線の接続に関しても同様である。

１つの金属ビット線に複数の拡散ビット線が接続されている場合には、書込み時において、上記と同様なプリチャージ工程を行う必要がある。プリチャージ工程は、一般に、共通の金属ビット線に（スイッチを介して）接続された複数の拡散ビット線の間に位置するメモリセルに対して書込みを行う際に行う必要があり、これらの複数の拡散ビット線のうち、書込み対象のメモリセルに接続された拡散ビット線を基準に該メモリセルを挟んで反対側に位置する拡散ビット線がプリチャージの対象となる。

また、図１４に示すように、１つの金属ビット線に複数の拡散ビット線を接続するのではなく、１つの金属ビット線に１つの拡散ビット線のみを接続するようにしてもよい。この場合、拡散ビット線は金属ビット線によってそれぞれ独立して電圧が与えられるため、プリチャージ工程を行う必要がなく、書込み、読出し動作が単純化され、制御回路の複雑化が避けられる。

また、上記実施形態において図４に示したメモリセル１１の構造を、図１５に示すメモリセル４０のように変形することも好適である。メモリセル４０では、頂部２１ｃの上に積層された第３絶縁膜４１は、酸化物のみで形成されており、窒化物は排除されている。また、コントロールゲート４２は、第２絶縁膜４３ａ，４３ｂを介してフローティングゲートＦ１，Ｆ２の上面に、第３絶縁膜４１を介して頂部２１ｃに対向するとともに、第４絶縁膜４４ａ，４４ｂを介してフローティングゲートＦ１，Ｆ２の一方の側面に対向するように形成されている。なお、メモリセル１１とほぼ同一の構造を有する部分については、メモリセル１１と同一の符号を付している。

メモリセル４０において、第４絶縁膜４４ａ，４４ｂの膜厚は、第２絶縁膜４３ａ，４３ｂの膜厚より薄く形成されており、フローティングゲートＦ１，Ｆ２に蓄積された電子をコントロールゲート４２に放出してデータの消去を行う際に、電子の大部分は第４絶縁膜４４ａ，４４ｂを通過する。フローティングゲートＦ１，Ｆ２がコントロールゲート４２とシリコン基板２０（拡散領域２２ａ，２２ｂ及び側部２１ａ，２１ｂ）とに結合する割合を示す結合比ＣＲは、コントロールゲート４２との対向容量をシリコン基板２０との対向容量で割った値として表わされ、この結合比ＣＲが小さいほどデータの消去特性及び読出し特性が良好となる。第１〜第４絶縁膜の膜厚は、結合比ＣＲができるだけ小さくなるように設定される。

また、上記実施形態では、２つのフローティングゲートＦ１，Ｆ２によって２ビットのデータを記憶することを可能としたメモリセル１１，４０を例示したが、本発明はこれに限られず、図１６に示した従来のＮＲＯＭ型のメモリセルを用いることも可能である。また、１ビットのデータを記憶する周知のスタックトゲート型のメモリセルを用いることも可能である。

半導体記憶装置の構成を示すブロック図である。データ入出力回路の構成を示すブロック図である。セルアレイ内のブロックの構成を示す回路図である。メモリセルのワード線に沿った断面図である。（Ａ）は、メモリセルの書込み動作を説明する図であり、（Ｂ）は、メモリセルの読出し動作を説明する図である。センス回路の構成を示すブロック図である。読出し動作時における電位Ｖｃ及び基準電位Ｖｒの変化を示すグラフである。電位Ｖｃのゲートバイアス電圧Ｖｃｇｓに対する測定値を示すグラフである。（Ａ）は、プリチャージ工程における電圧設定を例示する図であり、（Ｂ）は、書込み工程における電圧設定を例示する図である。各フローティングゲートとビットとの対応を示す図である。各ビットに対するプリチャージ工程及び書込み工程における電圧設定を説明する図である。並列データ書込みを説明する図である。１つの金属ビット線に４本の拡散ビット線を接続した例を示す回路図である。１つの金属ビット線に１本の拡散ビット線を接続した例を示す回路図である。メモリセルの変形例を示す断面図である。ＮＲＯＭ型メモリセルの構造を示す断面図である。右側ビットへ書込みを行った“（１，０）”状態を示す図であり、左側ビットへ書込みを行った“（０，１）”状態を示す図である。２つのフローティングゲートを有するメモリセルの構造を示す断面図である。従来のデータ読出し回路を示す回路図である。

符号の説明

２セルアレイ
２ａブロック
３Ｘデコーダ
４Ｙセレクタ
５データ入出力回路
６電圧ドライバ
７センス回路
８グランド
１１メモリセル
２２ａ，２２ｂ拡散領域
３０差動比較器
３２基準セル
３３ラッチ回路
３４ａ，３４ｂｎＭＯＳトランジスタ
Ｆ１，Ｆ２フローティングゲート
ＢＬ０〜ＢＬ１２７拡散ビット線
ＧＬ０〜ＧＬ６３金属ビット線
ＳＥＬ０〜ＳＥＬ３選択信号線
Ｓ０〜Ｓ３スイッチ
ＷＬ０〜ＷＬ１２７ワード線

Claims

半導体基板に形成され、印加される電圧に応じてソース領域またはドレイン領域として機能する第１拡散領域及び第２拡散領域と、
前記一対の拡散領域の間に形成されるチャネル領域の導通状態を電圧印加により制御するコントロールゲートと、
前記第１拡散領域をソース領域、前記第２拡散領域をドレイン領域とし、該ソース領域と該ドレイン領域との間に所定の電圧を印加するとともに、前記コントロールゲートにより前記チャネル領域を導通させた場合に、該チャネル領域に流れる電荷の一部が注入される第１電荷蓄積部と、
前記第２拡散領域をソース領域、前記第１拡散領域をドレイン領域とし、該ソース領域と該ドレイン領域との間に所定の電圧を印加するとともに、前記コントロールゲートにより前記チャネル領域を導通させた場合に、該チャネル領域に流れる電荷の一部が注入される第２電荷蓄積部とを有し、前記第１電荷蓄積部及び前記第２電荷蓄積部の電荷蓄積状態をそれぞれ独立に読み出すことが可能なメモリセルを備え、
前記メモリセルが、ロウ方向及びコラム方向にそれぞれ複数配列され、前記ロウ方向に配列された前記複数のメモリセルの前記コントロールゲートがワード線により共通に接続され、前記コラム方向に配列された前記複数のメモリセルの前記第１拡散領域及び前記第２拡散領域のそれぞれが一体化してビット線を構成したメモリセルアレイを、前記ロウ方向にブロック分割し、分割した各ブロックからそれぞれ１つのメモリセルを書き込み対象として選択し、選択された書き込み対象の各メモリセルに対して、「００」、「１０」、「０１」、「１１」（ここで、「０」は書き込み電荷注入状態、「１」は書き込み電荷非注入状態に対応し、左側のビットは前記第１電荷蓄積部の電荷状態、右側のビットは前記第２電荷蓄積部の電荷状態に対応する）からなる２ビットデータからいずれかを書き込みデータとしてそれぞれ並列に書き込む並列データ書き込み方法において、
前記書き込み対象の各メモリセルの初期データが「１１」であることを前提とし、
前記書き込み対象のメモリセルのうち、書き込みデータが「００」であるメモリセル及び書き込みデータが「０１」であるメモリセルについて、前記第１拡散領域をソース領域、前記第２拡散領域をドレイン領域とし、該ソース領域と該ドレイン領域との間に、第１の電圧を印加するとともに、前記コントロールゲートによりチャネル領域を導通させることで、当該メモリセルの第１電荷蓄積部に電荷を注入する第１ステップと、
前記書き込み対象のメモリセルのうち、書き込みデータが「１０」であるメモリセルについて、前記第２拡散領域をソース領域、前記第１拡散領域をドレイン領域とし、該ソース領域と該ドレイン領域との間に、前記第１の電圧を印加するとともに、前記コントロールゲートによりチャネル領域を導通させることで、当該メモリセルの第２電荷蓄積部に電荷を注入する第２ステップと、
前記書き込み対象のメモリセルのうち、書き込みデータが「００」であるメモリセルについて、前記第２拡散領域をソース領域、前記第１拡散領域をドレイン領域とし、該ソース領域と該ドレイン領域との間に、前記第１の電圧より大きい所定の第２の電圧を印加するとともに、前記コントロールゲートによりチャネル領域を導通させることで、当該メモリセルの第２電荷蓄積部に電荷を注入する第３ステップと、を有し、
第１ステップ、第２ステップ、第３ステップの順、又は、第１ステップ、第３ステップ、第２ステップの順に行われる
ことを特徴とする並列データ書き込み方法。