JP4878222B2 - 半導体記憶装置および電子機器 - Google Patents

Description

本発明は、半導体記憶装置に関し、より詳しくは、フラッシュメモリセルやマスクＲＯＭ（リード・オンリー・メモリ）セル等の電流の大小で情報を判定するメモリセルに対して、メモリセルを介したビット線の充電電圧の比較によって読み出し動作を行う半導体記憶装置に関する。また、本発明は、その半導体記憶装置を有する電子機器に関する。

近年、携帯電話やデジタルカメラなどのデータ記憶用あるいはコード（プログラム）記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリあるいはマスクＲＯＭ等のような不揮発性の半導体記憶素子が多く利用されている。

このような不揮発性メモリセルは、記憶状態に応じたセル電流の変化を利用して情報を判定するものであるから、これらの不揮発性メモリセルを含む半導体記憶装置では、例えば、リファレンスセル等を用いた基準電流と、メモリセルに流れる電流とを比較する読み出し方式が用いられている（特許文献１：特開２００３−２４２７９３号公報）。しかしながら、単純に電流を比較する読み出し回路では、回路中に直流パスを含むから、消費電力が大きくなって、低消費電力の製品を設計しにくいという問題がある。
特開２００３−２４２７９３号公報

そこで、本発明の課題は、小さな消費電力で、読み出しマージンが大きい半導体記憶装置を提供することにあり、特に、メモリセルを飽和領域で動作させ、充電電圧の比較によって読み出し動作を行うことにより、小さな消費電力で、読み出しマージンが大きい半導体記憶装置を提供することにある。

上記課題を解決するため、この発明の半導体記憶装置は、
二つの記憶領域、第１入出力端子、第２入出力端子および制御端子を有する不揮発性メモリセルと、
上記第１入出力端子に接続された第１ビット線と、
上記第１ビット線に接続されると共に、上記第１ビット線を放電する第１トランジスタと、
上記第２入出力端子に接続された第２ビット線と、
上記第２ビット線に接続されると共に、上記第２ビット線を放電する第２トランジスタと、
上記第１ビット線に接続されると共に、上記第１ビット線を充電する第３トランジスタと、
上記第２ビット線をセンスアンプの一方の入力端子に選択的に接続する第１スイッチと、
上記第２ビット線に接続されると共に、上記第２ビット線を充電する第４トランジスタと、
上記第１ビット線を、上記センスアンプの他方の入力端子に接続する第２スイッチと
を備え、
上記不揮発性メモリセルの情報の読み出し時において、上記不揮発性メモリセルを飽和領域で動作させ、
上記第２ビット線を充電した際の上記第１ビット線の電位を、上記第１ビット線を充電した際の上記第２ビット線の電位と比較することにより、上記不揮発性メモリセルの情報の読み出しを行うことを特徴としている。

本発明によれば、上記第１ビット線に接続されると共に、上記第１ビット線を放電する第１トランジスタと、上記第２ビット線に接続されると共に、上記第２ビット線を放電する第２トランジスタとを有するので、上記不揮発性メモリセルの情報を読み出すときに、上記第１トランジスタまたは上記第３トランジスタをオフすることにより、上記第１ビット線または上記第２ビット線を容易に高インピーダンス状態にすることができる。したがって、上記第１ビット線または上記第２ビット線を充電することによって、上記不揮発性メモリセルに書き込まれている情報を読み出す形式を容易に実現することができるから、上記不揮発性メモリセルに書き込まれている情報を正確に読み出すことができる。

また、本発明によれば、上記第２ビット線に接続されると共に、上記第２ビット線を充電する第４トランジスタを備え、上記センスアンプは、上記第１ビット線と接離される第２入力端子を有しているから、上記不揮発性メモリセルの上記第１入出力端子から上記第２入出力端子に電流を流す場合と、上記不揮発性メモリセルの上記第２入出力端子から上記第１入出力端子に電流を流す場合とを容易に比較することができる。したがって、不揮発性メモリセルに２値の情報が書き込まれている場合に、不揮発性メモリセルに書き込まれている情報を正確に良き出すことができる。

また、一実施形態の半導体記憶装置は、上記第１スイッチをオンして上記第２ビット線を上記センスアンプの上記一方の入力端子に接続した後、上記第２トランジスタをオフして上記第２ビット線を高インピーダンス状態にし、その後、上記第３トランジスタをオンして上記第１ビット線を充電した状態で上記第２ビット線の電位を上記センスアンプの上記一方の入力端子に入力する制御装置を備える。

上記実施形態によれば、上記第２ビット線を、ＧＮＤに放電することにより高インピーダンス状態にプリチャージできて、更に、第１ビット線を充電した状態で上記第２ビット線の電圧をセンスアンプに入力することができる。この実施形態によれば、充電電圧の比較によって読み出し動作を行うことができるから、小さな消費電力で、読み出しマージンを大きくすることができる。

また、一実施形態の半導体記憶装置は、上記第２ビット線に接続されると共に、上記第２ビット線を充電する第４トランジスタを備え、上記センスアンプは、上記第１ビット線と接離される第２入力端子を有し、上記第２トランジスタをオフして上記第２ビット線を高インピーダンス状態にした後、上記第４トランジスタをオンして上記第２ビット線を充電した状態で上記第２ビット線の電位を上記センスアンプの上記第１入力端子の寄生容量に保持する。

上記実施形態によれば、上記第２ビット線を、ＧＮＤに放電することにより高インピーダンス状態にプリチャージできて、更に、第２ビット線を充電した状態で上記第２ビット線の電圧をセンスアンプに入力することができる。この実施形態によれば、充電電圧の比較によって読み出し動作を行うことができるから、小さな消費電力で、読み出しマージンを大きくすることができる。

また、一実施形態の半導体記憶装置は、上記不揮発性メモリセルには、２値の情報が書き込まれ、上記２値の情報のうちの一方の情報が書き込まれた状態の上記不揮発性メモリセルと上記２値の情報のうちの他方の情報が書き込まれた状態の上記不揮発性メモリセルとのうちの少なくとも一方が、飽和状態で動作するようになっている。

上記実施形態によれば、上記少なくとも一方の不揮発性メモリセルが、飽和状態で動作するようになっているので、２値に対応する充電電圧に所定以上の差を生じさせることができる。したがって、長時間安定して読み出しマージンを大きくすることができる。

一実施形態の半導体記憶装置は、上記不揮発性メモリセルには、２値の情報が書き込まれ、上記不揮発性メモリセルに書き込まれた２値の情報に対応する上記不揮発性メモリセルの２つの閾電圧のうちの少なくとも一方は、上記不揮発性メモリセルの動作時に上記不揮発性メモリセルの上記制御端子に印加されている電圧よりも低い。

上記実施形態によれば、２値に対応するセル電流の内の少なくとも一方を、ゼロでないようにすることができる。したがって、２値の情報のうちの一方の情報に対応するセル電流と、２値の情報のうちの他方の情報に対応するセル電流とを明確に区別することができて、情報の正しい読み出しを行うことができる。

また、一実施形態の半導体記憶装置は、上記不揮発性メモリセルには、３値以上の情報が書き込まれ、上記３値以上の情報のうちの１つの情報以外の情報が書き込まれている不揮発性メモリセル、または、上記３値以上の情報のうちのいずれかの情報が書き込まれた不揮発性メモリセルは、飽和状態で動作するようになっている。

上記実施形態によれば、不揮発性メモリセルの充電電圧を、不揮発性メモリセルに書き込まれている情報に基づく３個以上の別の電圧のうちのどれかの電圧にすることができて、不揮発性メモリセルに書き込まれている情報を明確に区別することができる。また、長時間安定して、読み出しマージンを大きくすることができる。

一実施形態の半導体記憶装置は、上記不揮発性メモリセルには、３値以上の情報が書き込まれ、上記不揮発性メモリセルに書き込まれた上記３値以上の情報に対応する上記不揮発性メモリセルの３つ以上の閾電圧のうちの１つの閾電圧以外の閾電圧、または、上記３値以上の情報に対応する上記３つ以上の閾電圧の全ては、上記不揮発性メモリセルの動作時に上記不揮発性メモリセルの上記制御端子に印加されている電圧よりも低い。

上記実施形態によれば、ｎ値（ｎ＞２）に対応するセル電流のうち一つのセル電流以外のセル電流または全てのセル電流は、ゼロでなくなるから、正しい読み出し動作を行うことができる。

また、一実施形態の半導体記憶装置は、上記不揮発性メモリセルが、サイドウォールメモリを含む。

ここで、上記サイドウォールメモリとは、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側壁に夫々設けられた電荷保持領域とを有するメモリのことを言う。

上記サイドウォールメモリでは、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、夫々に情報が記憶される。

上記サイドウォールメモリを含むメモリセルは、１つのメモリセルに２つの電荷保持領域、つまり、２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。

また、本発明の電子機器は、本発明の半導体記憶装置を備える。

本発明によれば、不揮発性メモリセルを飽和領域で動作させ、充電電圧の比較によって読み出し動作を行う半導体記憶装置を備えるので、低消費電力で動作マージンの大きな電子機器が得られる。

本発明の半導体記憶装置によれば、不揮発性メモリセルを容易に飽和領域で動作させることができ、充電電圧の比較によって容易に読み出し動作を行うことができる。また、小さな消費電力で、読み出しマージンを大きくすることができる。

以下、本発明を図示の形態により詳細に説明する。

図１は、本発明の一実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ０、ＭＣ１、・・・がマトリクス状に配置されたメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ０〜ＷＬｎが延在している。さらに、上記メモリセルアレイ１００の列方向には、同一列に並ぶ隣接メモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・が延在している。また、上記ワード線ＷＬ０〜ＷＬｎは、任意のワード線を選択する行デコーダ１０２に接続されている。上記ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・には、信号ＣＨＧ０〜４で選択されるトランジスタ群で構成されるビット線充電回路１０３ａと、信号ＤＩＳ０〜４で選択されるトランジスタ群で構成されるビット線放電回路１０３ｂとが接続されている。また、上記ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・は、ビット線選択回路１０３の出力ＳＥＬ０〜４で選択されるトランジスタ群と、信号ＣＵＴ０〜１でスイッチングされるトランジスタ群によって、センスアンプ１０４に接続されるようになっている。ここでは、メモリセル４個毎に、１組のセンスアンプに接続されるようにしているが、１組のセンスアンプに接続されるメモリセルの個数は、特に４個に限定されるものではない。

この半導体記憶装置のメモリセルアレイは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・の接続方式が仮想グランド方式であり、ビット線選択回路１０３の動作の下、メモリセル４個のうち１個の割合で同時に読み出すものである。しかしながら、ビット線の接続方式は固定グランド方式でもよく、ビット線選択回路の種類はどのようなものでもよく、また、ビット線選択回路は無くてもよい。

図２は、この実施形態でメモリセルとして使用されているサイドウォールメモリ２０００の断面図である。

このサイドウォールメモリ２０００は、電荷保持領域として働く第１記憶領域としての第１シリコン窒化膜２００３および第２記憶領域としての第２シリコン窒化膜２００４を備えている。このサイドウォールメモリ２０００は、第１シリコン窒化膜２００３と第２シリコン窒化膜２００４のいずれか一方に情報を書き込むことで、データ０とデータ１の１ビットの情報を記憶するようになっている。基板２００１上に、ゲート電極として機能するワード線２００５がゲート絶縁膜２００２を介して形成されており、このワード線２００５の両側に、シリコン酸化膜２００６を介して、第１及び第２シリコン窒化膜２００３,２００４が形成されている。この第１及び第２シリコン窒化膜２００３,２００４は、ワード線２００５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板２００１表面と略平行かつワード線２００５から遠ざかる側に延びる横部とを有し、概略Ｌ字状の断面形状を有している。上記第１及び第２シリコン窒化膜２００３，２００４のワード線２００５から遠い側には、シリコン酸化膜２００７，２００７が設けられている。このように、第１及び第２シリコン窒化膜２００３，２００４を、シリコン酸化膜２００６とシリコン酸化膜２００７で挟むことにより、書き換え動作時の電荷注入効率を高くして、高速な動作を実現している。上記第１及び第２シリコン窒化膜２００３，２００４に近接する基板２００１上には、２つの拡散領域が形成されている。詳しくは、第１シリコン窒化膜２００３の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２００９が形成されている。さらに、第２シリコン窒化膜２００４の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２０１０が形成されている。この拡散層２０１０は、第２ビット線２０１２として機能している。上記拡散層２００９及び第２ビット線２０１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層２００９と第２ビット線２０１２との間に、チャネル領域が定められる。上記第２ビット線２０１２は、メモリセルの上部に形成された図示しない配線層に接続され、拡散層２００９は、メモリセル２０００の上部に形成された第１ビット線２０１１に接続されている。尚、サイドウォールメモリの構成は、図２の構成に加えて、二つの拡散層２００９,２０１０のうちの一方の拡散層２００９の両側に、その一方の拡散層２００９の導電型と同じ導電型の第２拡散層２０１３を形成した図１４に示す構成であっても良い。

図３は、図２に示すサイドウォールメモリの蓄積ノード（記憶領域）の状態毎のセル電流分布を示す図である。

図３に示す例では、メモリセルの右側のシリコン窒化膜２００３に書き込みを行い（電子を注入し）、左側のシリコン窒化膜２００４は消去状態のままにした状態（電子を引き抜いた状態）を、データ０、メモリセルの左側のシリコン窒化膜２００４に書き込みを行い（電子を注入し）、右側のシリコン窒化膜２００３は消去状態のままにした状態（電子を引き抜いた状態）をデータ１とした。もちろん、その逆、すなわち、メモリセルの右側のシリコン窒化膜２００３に書き込みを行い（電子を注入し）、左側のシリコン窒化膜２００４は消去状態のままにした状態（電子を引き抜いた状態）を、データ１、メモリセルの左側のシリコン窒化膜２００４に書き込みを行い（電子を注入し）、右側のシリコン窒化膜２００３は消去状態のままにした状態（電子を引き抜いた状態）をデータ０と定義しても構わない。

図３にｙ１で示す曲線は、１本のワード線に接続された全てのメモリセルにおいて、各メモリセルに各メモリセルの右側から左側へ図３にＡで示す方向に電流を流した場合において、電流値（右読みのセル電流値）をｘ軸に取ると共に、セルの個数をｙ軸に取ったときのデータ１の分布である。また、図３にｙ２で示す曲線は、１本のワード線に接続された全てのメモリセルにおいて、各メモリセルに各メモリセルの右側から左側へ図３にＡで示す方向に電流を流した場合において、電流値（右読みのセル電流値）をｘ軸に取ると共に、セルの個数をｙ軸に取ったときのデータ０の分布である。

これらの曲線から明らかなように、データ０と、データ１との分布が重なりを持ってしまうことがある。しかしながら、１個のメモリセルに注目すると、図３にＡで示す右から左へ電流を流した右読みのセル電流値（●印）と、図３にＡで示す方向と反対の方向に左から右へ電流を流した左読みのセル電流値（○印）には必ず差がある。そこで、選択されたメモリセルの一方の入出力端子に接続されたビット線から他方の入出力端子に接続されたビット線にセル電流を流した場合と、その逆にセル電流を流した場合を比較することにより、データ０とデータ１とを判定するようになっている。

図４は、この実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。ここでは、ワード線ＷＬ０に接続されたメモリセルＭＣ０を読み出す場合を説明する。

尚、図１および図４において、同一の名前の信号は、同一の信号を示している。また、メモリセルＭＣ０を読み出す場合において、メモリセルＭＣ０の第１入出力端子１に接続されているビット線ＢＬ０は、第１ビット線になり、メモリセルＭＣ０の第２入出力端子２に接続されているビット線ＢＬ１は、第２ビット線になる。また、ビット線ＢＬ０とグランドとを接離し、ビット線ＢＬ０を放電するトランジスタ３は、第１トランジスタになり、ビット線ＢＬ１とグランドとを接離し、ビット線ＢＬ１を放電するトランジスタ４は、第２トランジスタになる。また、ビット線ＢＬ０に接続されると共に、ビット線ＢＬ０を充電するトランジスタ５は、第３トランジスタになり、ビット線ＢＬ１に接続されると共に、ビット線ＢＬ１を充電するトランジスタ６は、第４トランジスタになる。また、ビット線ＢＬ１と接離されるセンスアンプ１０４の入力端子ＳＡＲは、一方の入力端子に相当し、ビット線ＢＬ０と接離されるセンスアンプ１０４の入力端子ＳＡＬは、他方の入力端子に相当する。また、トタンジスタ８は、第１スイッチに相当し、トランジスタ９は、第２スイッチに相当する。

また、ビット線選択回路１０３と、行デコーダ１０２と、信号ＤＩＳ０〜ＤＩＳ４の立ち上げまたは立ち下げを行うことによって、ビット線放電回路１０３ｂのトランジスタ群のオンオフを制御する図示しない放電トランジスタ制御回路と、信号ＣＨＧ０〜ＣＨＧ４の立ち上げまたは立ち下げを行うことによって、ビット線充電回路１０３ａのトランジスタ群のオンオフを制御する図示しない充電トランジスタ制御回路と、信号ＣＵＴＯおよび信号ＣＵＴＩの立ち上げまたは立ち下げを行うことによって、第１スイッチおよび第２スイッチのオンオフを制御する図示しないセンスアンプ接離制御回路とは、制御装置を構成している。

以下に読み出し動作を説明する。

まず、時刻ｔ１に、ワード線ＷＬ０を例えば３Ｖに立ち上げる。続いて時刻ｔ２に、信号ＳＥＬ０と信号ＣＵＴ０を立ち上げる。この結果、ビット線ＢＬ０が、センスアンプ１０４の左側の入力端ＳＡＬと接続される。次に、時刻ｔ３で、信号ＤＩＳ０〜ＤＩＳ４の全てを立ち下げ、ビット線放電回路１０３ｂのトランジスタ群をオフして、全てのビット線ＢＬ０〜ＢＬ４をＧＮＤのＨｉＺとし、信号ＣＨＧ１を立ち上げて、ビット線充電回路１０３ａからビット線ＢＬ１にＶＢＬ（例えば１Ｖ）を充電する。次に時刻ｔ４で、信号ＳＥＬ０と信号ＣＵＴ０を立ち下げる。このことにより、ビット線ＢＬ０が切り離され、センスアンプ１０４の左側の入力端ＳＡＬには、その時点でのビット線ＢＬ０の電位がセンスアンプ１０４の入力寄生容量に保持される。次に、時刻ｔ５で、信号ＣＨＧ１を立ち下げ、信号ＤＩＳ０〜ＤＩＳ４を立ち上げて、ビット線ＢＬ０〜ＢＬ４をＧＮＤに放電しておく。

次に、時刻ｔ６で、今度は、信号ＳＥＬ１と信号ＣＵＴ１を立ち上げる。この結果、ビット線ＢＬ１が、センスアンプ１０４の右側の入力端ＳＡＲに接続される。時刻ｔ７で、信号ＤＩＳ０〜ＤＩＳ４の全てを立ち下げ、ビット線放電回路１０３ｂのトランジスタ群をオフして、全てのビット線ＢＬ０〜ＢＬ４をＧＮＤのＨｉＺとし、今度は信号ＣＨＧ０を立ち上げて、ビット線充電回路１０３ａからビット線ＢＬ０にＶＢＬ（例えば１Ｖ）を充電する。時刻ｔ８で、信号ＳＥＬ１と信号ＣＵＴ１を立ち下げる。ビット線ＢＬ１は切り離され、センスアンプ１０４の右側の入力端ＳＡＲには、その時点でのビット線ＢＬ１の電位がセンスアンプ１０４の入力寄生容量に保持される。時刻ｔ９で、信号ＣＨＧ０を立ち下げ、信号ＤＩＳ０〜ＤＩＳ４を立ち上げて、ビット線ＢＬ０〜ＢＬ４をＧＮＤに放電しておく。

これで、センスアンプの各入力端の電圧が決まったので、時刻１０に信号ＳＡＥを立ち上げて、センスアンプを動作させる。図４に示す例では、ビット線ＢＬ０を切り離した時のＳＡＬの電位が、ビット線ＢＬ１を切り離した時のＳＡＲの電位より高くなっている。このため、センスアンプ出力は、ＳＡＬがＨｉｇｈ、ＳＡＲがＬｏｗとなり、データ１として出力される。

この実施形態では、図１において上記メモリセルに左から右に電流を流した場合と、図１において上記メモリセルに右から左に電流を流した場合とを比較することによって、メモリセルに書き込まれている情報を読み出すようにした。

さて、電流の大小で情報を判定するメモリセルでは、その電流特性は、およそ一般のトランジスタに近く、例えばフラッシュメモリなどの不揮発性メモリにおいては、書き込みや消去動作によってその閾電圧（以下、閾値という）Ｖｔを変化させて、電流の大小を変化させるようになっている。もっと言うと、以下の説明から明らかなように、閾値をｎ種類（ｎ≧２）に変化させることによって、メモリセルにｎ値（ｎ≧２）の情報を書き込むことができる。

図５は、ゲート電圧Ｖｇを、３Ｖに一定にすると共に、メモリセルのソース端の電圧ＶｓをＧＮＤに固定した状態で、ドレイン端の電圧Ｖｄを変化させたときに流れる電流を閾値Ｖｔごとにグラフにしたものである。これは、メモリセルを介して、ビット線をＧＮＤに放電する場合に流れる電流に相当する。

また、図６は、ゲート電圧Ｖｇを、３Ｖに一定にすると共に、メモリセルのドレイン端の電圧ＶｄをＶＢＬ（ここでは１Ｖ）に固定した状態で、ソース端の電圧Ｖｓを変化させたときに流れる電流を閾値Ｖｔごとにグラフにしたものである。これは、メモリセルを介して、ビット線をＶＢＬ（ここでは１Ｖ）に充電する場合に流れる電流に相当する。

尚、図５および図６では、β／２（ここで、βは、電流増幅度）は、β／２＝２０μＡ／Ｖ^２に設定されている。

図５では、どの閾値Ｖｔのグラフもドレイン端の電圧Ｖｄが０Ｖで電流が０μＡになっている。従って、どの閾値Ｖｔのセルを介してでも、時間が経てば、ビット線はＧＮＤまで放電されてしまい、セル電流同士あるいはセル電流とリファレンス電流を比較して読み出し動作を行う際に、各々の閾値Ｖｔによる区別が付かなくなる。一方、図６では、どの閾値Ｖｔのグラフもソース端の電圧ＶｓがＶＢＬ（ここでは１Ｖ）で電流が０μＡになっている。従って、どの閾値Ｖｔのセルを介してでも、時間が経てば、ビット線はＶＢＬまで充電されてしまい、やはり閾値Ｖｔによる区別が付かなくなる。

上に述べた状況は、メモリセルが、一般のトランジスタで呼ばれるところの線形領域（Ｖｇ―Ｖｔ≧Ｖｄ：式１）で動作しているために生じるものであり、メモリセルを、できる限り飽和領域（Ｖｇ−Ｖｔ＜Ｖｄ：式２）に近いところで動作させることができれば、閾値Ｖｔによる区別が付き易くなる。

ここで、メモリセルを飽和領域（Ｖｇ−Ｖｔ＜Ｖｄ）に近いところで動作させるためには、上記式１、式２から容易に理解されるように、次に示す（１）〜（３）等の手続きを行えば良い。すなわち、（１）メモリセルのゲート電圧Ｖｇを下げる、（２）メモリセルのドレイン電圧Ｖｄを上げる、（３）メモリセルの閾値Ｖｔを全体に上げる、等の手続きを行えば良い。

しかしながら、（２）に示す方法を採用して、ドレイン電圧Ｖｄを上げると、メモリセルにドレイン・ディスターブと呼ばれる弱い書き込み（ソフト・プログラミング）が発生して、メモリセルのデータ保持特性が劣化する。他方、（３）に示す方法を採用した場合、閾値Ｖｔを全体に上げるためには、書き込み時間を長くする必要があるから、消費電力が増大しかつ製品の書き込み特性が劣化する。そこで（１）に示すゲート電圧Ｖｇを下げる方法が最も優れている。

図７、図８は、ゲート電圧Ｖｇを３Ｖから２．２Ｖに下げたときの電流特性を示す図であり、図７は、図５に対応した図であり、図８は、図６に対応した図である。

図７に示すように、ソース端をＧＮＤに固定した場合では、どの閾値Ｖｔのグラフもドレイン端の電圧Ｖｄが０Ｖで電流が０μＡになっている。このことから、ソース端をＧＮＤに固定した場合では、ゲート電圧Ｖｇを下げても、どの閾値Ｖｔのセルを介してでも、時間が経てば、ビット線はＧＮＤまで放電されてしまい、閾値Ｖｔによる区別が付かなくなる。

一方、図８に示すように、メモリセルのドレイン端の電圧ＶｄをＶＢＬ（ここでは１Ｖ）に固定した状態では、閾値Ｖｔごとに電流が流れなくなるソース端の電圧Ｖｓが異なっている。また、図８に示すように、Ｖｇ−Ｖｔ＜Ｖｄとなる閾値Ｖｔがおよそ０．８Ｖ以上のときは、ビット線の電圧が異なる値に充電されており、時間が経っても閾値Ｖｔによって区別できることが分かる。以下にこのことについてより具体的に説明する。

図９乃至図１２は、実際に閾値Ｖｔの異なる状態のメモリセルを介して電流を流してビット線を充電または放電したときの、ビット線電圧の時間変化を示す図である。いずれの場合も、比較するセルの閾値Ｖｔを０．６Ｖと０．８Ｖとしている。また、駆動する充電電圧、放電電圧は、およそ５ｎｓで遷移するものとし、センスアンプの感度は１００ｍＶとしている。

図９は、Ｖｇ＝３Ｖの場合であると共に、ビット線を放電する場合を示す図である一方、図１０は、Ｖｇ＝３Ｖの場合であると共に、ビット線を充電する場合を示す図である。図９および図１０に示すように、Ｖｇを３Ｖに設定した場合においては、ビット線を充電した場合においてもビットを放電した場合においてもビット線間の電位差は１００ｍＶに達していないことがわかる。したがって、センスアンプで正しい読み出し動作をすることができないことがわかる。

図１０は、Ｖｇ＝２．２Ｖの場合であると共に、ビット線を放電する場合を示す図である一方、図１１は、Ｖｇ＝２．２Ｖの場合であると共に、ビット線を充電する場合を示す図である。

図１０に示すように、Ｖｇ＝２．２Ｖの場合であると共に、ビット線を放電する場合、ビット線間の電位差は１００ｍＶを越えている一方、１００ｍＶを越えている期間が２．４〜７．０ｎｓとなっており、この間に、センスアンプを動作させて読み出す必要がある。一方、図１１に示すように、Ｖｇ＝２．２Ｖの場合であると共に、ビット線を充電する場合では、６．３ｎｓ以降の時間において、ビット線間の電位差が常に１００ｍＶを越えており、センスアンプを動作させるタイミングに余裕のあることが分かる。

以上の述べたように、メモリセルを飽和領域で動作させることで大きな電位差が得られ、読み出し動作のセンスマージンが向上する。また、ビット線を充電する方式にすることにより、読み出し動作のタイミングマージンを増大させることができる。

尚、ここでは、メモリセルが、サイドウォールメモリである場合について説明した。しかしながら、メモリセルは、サイドウォールメモリに限らず、電流の大小で情報を蓄積するメモリセルであれば如何なる構造のメモリセルであっても構わない。

図１３は、本発明の電子機器の一実施形態であるデジタルカメラを示すブロック図である。このデジタルカメラは、本発明の半導体記憶装置の一実施形態である不揮発性メモリ３０８を備え、この不揮発性メモリ３０８に、撮影画像の記憶や液晶パネルのばらつき補正値を記憶するようになっている。

図１３に示すように、このデジタルカメラは、操作者によりパワースイッチ３０１がオンされると、電池３０２から供給される電力がＤＣ／ＤＣコンバータ３０３で所定電圧に変圧されて、各部品に供給される。レンズ３１６から入った光は、ＣＣＤ３１８で電流に変換され、Ａ／Ｄコンバータ３２０でデジタル信号となり、映像処理部３１０のデータバッファ３１１に入力される。データバッファ３１１に入力された信号は、ＭＰＥＧ処理部３１３で動画処理され、ビデオエンコーダ３１４を経てビデオ信号となり、液晶ドライバ３１を経て、液晶パネル３２２に表示される。このとき、液晶ドライバ３２１は、内蔵の不揮発性メモリ３１９のデータを用いて、液晶パネル３２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正する。操作者によりシャッター３０４が押下されると、データバッファ３１１の情報が、ＪＰＥＧ処理部３１２を経て静止画として処理され、不揮発性メモリであるフラッシュメモリ３０８に記録される。このフラッシュメモリ３０８には、撮影画像情報の他、システムプログラム等も記録されている。また、ＤＲＡＭ３０７は、ＣＰＵ３０６や映像処理部３１０の様々な処理過程で発生するデータの一時記憶用に利用される。

図１３において、不揮発性メモリ３０８、３１９は、本発明の一実施形態は半導体記憶装置であり、メモリセルを飽和領域で動作させるようになっており、充電電圧の比較によって読み出し動作を行うようになっている。このため、上記デジタルカメラは、不揮発性メモリ３０８、３１９の読み出しマージンを大きくできて、消費電力を小さくすることができる。従って、上記デジタルマメラは、安定した動作と低消費電力を達成することができる。

尚、上記実施形態では、本発明の半導体記憶装置をデジタルカメラに搭載したが、本発明の半導体記憶装置を、携帯電話、デジタル音声レコーダ、ＤＶＤ装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等、デジタルカメラ以外の電子機器に搭載しても良いことは、言うまでもない。

本発明の一実施形態の半導体記憶装置を示す図である。 上記実施形態でメモリセルとして使用されているサイドウォールメモリの断面図である。 図２に示すサイドウォールメモリの蓄積ノード（記憶領域）の状態毎のセル電流分布を示す図である。 上記実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。 ゲート電圧Ｖｇを、３Ｖに一定にすると共に、メモリセルのソース端の電圧ＶｓをＧＮＤに固定した状態で、ドレイン端の電圧Ｖｄを変化させたときに流れる電流を閾値Ｖｔごとにグラフにしたものである。 ゲート電圧Ｖｇを、３Ｖに一定にすると共に、メモリセルのドレイン端の電圧ＶｄをＶＢＬ（ここでは１Ｖ）に固定した状態で、ソース端の電圧Ｖｓを変化させたときに流れる電流を閾値Ｖｔごとにグラフにしたものである。 ゲート電圧Ｖｇを３Ｖから２．２Ｖに下げたときの電流特性を示す図である。 ゲート電圧Ｖｇを３Ｖから２．２Ｖに下げたときの電流特性を示す図である。 放電時のビット線電圧の一例を示す図である。 充電時のビット線電圧の一例を示す図である。 放電時のビット線電圧の他の一例を示す図である。 充電時のビット線電圧の他の一例を示す図である。 本発明の電子機器の一実施形態であるデジタルカメラを示すブロック図である。 本発明で使用できるメモリの構造を示す断面図である。

１ 第１入力端子
２ 第２入力端子
３,４,５,６,８,９ トランジスタ
１００ メモリセルアレイ
１０１ ビット線充放電回路
１０２ 行デコーダ
１０３ ビット線選択回路
１０３ａ ビット線充電回路
１０３ｂ ビット線放電回路
１０４ センスアンプ
２００ メモリセル
２１１ 第１ビット線
２１２ 第２ビット線
３００ デジタルカメラ
３０１ パワースイッチ
３０２ 電池
３０３ ＤＣ／ＤＣコンバータ
３０４ シャッター
３０６ ＣＰＵ
３０７ ＤＲＡＭ
３０８ フラッシュメモリ
３１０ 映像処理部
３１１ データバッファ
３１２ ＪＰＥＧ処理部
３１３ ＭＰＥＧ処理部
３１４ ビデオエンコーダ
３１６ レンズ
３１７ 光学系駆動部
３１８ ＣＣＤ
３１９ 不揮発性メモリ
３２０ Ａ／Ｄコンバータ
３２１ 液晶ドライバ
３２２ 液晶パネル
２０００ サイドウォールメモリ
２００１ 基板
２００２ ゲート絶縁膜
２００３ 第１シリコン窒化膜
２００４ 第２シリコン窒化膜
２００５ ワード線
２００６,２００７ シリコン酸化膜
２００９,２０１０ 拡散層
２０１１ 第１ビット線
２０１２ 第２ビット線
２０１３ 第２拡散層

Claims (8)

1. 二つの記憶領域、第１入出力端子、第２入出力端子および制御端子を有する不揮発性メモリセルと、
   上記第１入出力端子に接続された第１ビット線と、
   上記第１ビット線に接続されると共に、上記第１ビット線を放電する第１トランジスタと、
   上記第２入出力端子に接続された第２ビット線と、
   上記第２ビット線に接続されると共に、上記第２ビット線を放電する第２トランジスタと、
   上記第１ビット線に接続されると共に、上記第１ビット線を充電する第３トランジスタと、
   上記第２ビット線をセンスアンプの一方の入力端子に選択的に接続する第１スイッチと、
   上記第２ビット線に接続されると共に、上記第２ビット線を充電する第４トランジスタと、
   上記第１ビット線を、上記センスアンプの他方の入力端子に接続する第２スイッチと
   を備え、
   上記不揮発性メモリセルの情報の読み出し時において、上記不揮発性メモリセルを飽和領域で動作させ、
   上記第２ビット線を充電した際の上記第１ビット線の電位を、上記第１ビット線を充電した際の上記第２ビット線の電位と比較することにより、上記不揮発性メモリセルの情報の読み出しを行うことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   上記第１スイッチをオンして上記第２ビット線を上記センスアンプの上記一方の入力端子に接続した後、上記第２トランジスタをオフして上記第２ビット線を高インピーダンス状態にし、その後、上記第３トランジスタをオンして上記第１ビット線を充電した状態で上記第２ビット線の電位を上記センスアンプの上記一方の入力端子に入力する制御装置を備えることを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   上記不揮発性メモリセルには、２値の情報が書き込まれ、
   上記２値の情報のうちの一方の情報が書き込まれた状態の上記不揮発性メモリセルと上記２値の情報のうちの他方の情報が書き込まれた状態の上記不揮発性メモリセルとのうちの少なくとも一方が、飽和状態で動作するようになっていることを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   上記不揮発性メモリセルには、２値の情報が書き込まれ、
   上記不揮発性メモリセルに書き込まれた２値の情報に対応する上記不揮発性メモリセルの２つの閾電圧のうちの少なくとも一方は、上記不揮発性メモリセルの動作時に上記不揮発性メモリセルの上記制御端子に印加されている電圧よりも低いことを特徴とする半導体記憶装置。
5. 請求項１に記載の半導体記憶装置において、
   上記不揮発性メモリセルには、３値以上の情報が書き込まれ、上記３値以上の情報のうちの１つの情報以外の情報が書き込まれている不揮発性メモリセル、または、情報が書き込まれている不揮発性メモリセルの全ては、飽和状態で動作するようになっていることを特徴とする半導体記憶装置。
6. 請求項１に記載の半導体記憶装置において、
   上記不揮発性メモリセルには、３値以上の情報が書き込まれ、
   上記不揮発性メモリセルに書き込まれた上記３値以上の情報に対応する上記不揮発性メモリセルの３つ以上の閾電圧のうちの１つの閾電圧以外の閾電圧、または、上記３値以上の情報に対応する上記３つ以上の閾電圧の全ては、上記不揮発性メモリセルの動作時に上記不揮発性メモリセルの上記制御端子に印加されている電圧よりも低いことを特徴とする半導体記憶装置。
7. 請求項１に記載の半導体記憶装置において、
   上記不揮発性メモリセルは、サイドウォールメモリを含むことを特徴とする半導体記憶装置。
8. 請求項１乃至７のいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。

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