JP4268609B2

JP4268609B2 - 半導体記憶装置及び電子機器

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Publication number: JP4268609B2
Application number: JP2005292564A
Authority: JP
Inventors: 佳似太田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-04-12
Filing date: 2005-10-05
Publication date: 2009-05-27
Anticipated expiration: 2025-10-05
Also published as: JP2006318621A

Description

本発明は、半導体記憶装置に関し、より詳しくは、フラッシュメモリセルやマスクＲＯＭ（リード・オンリー・メモリ）セル等の不揮発性メモリセルを備えた半導体記憶装置に関する。

近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード（プログラム）記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリあるいはマスクＲＯＭ等のような不揮発性の半導体記憶装置が多く利用されている。しかも、単位面積当たりの記憶容量を増やしてビット単価を下げるため、記憶方式が２値から多値へと急激に変化して来ている。

このような不揮発性メモリセルは、記憶状態に応じたセル電流の変化を利用して情報を判定するものであるが、構造上、同じ情報を記憶した複数のメモリセルの間でセル電流を完全に一致させることが難しい。したがって、複数のメモリセルについて、同じ情報を記憶しても、セル電流の値がある程度の幅で分布するのが普通である。しかしながら、異なる情報を記憶したメモリセルの間でセル電流の値の分布が重なると、正しい情報の判定が困難になる。したがって、異なる情報を記憶したメモリセルの間では、互いのセル電流の分布が重ならないように、つまり、互いの分布の間に隙間が生じるように、プログラムベリファイ動作で調整している。しかしながら、最近、微細化、低電圧化及び多値化等が進むに伴って、互いのセル電流の分布を隔てる隙間が狭くなりつつあるという問題がある。また、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）や、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響が、複数のメモリセルに互いに異なる度合いで及ぶ。したがって、例えばワード線毎にセル電流値の分布状態に差が生じて、分布を隔てる隙間の位置にずれが生じるという問題がある。

このような問題を解決するため、従来、リファレンスセルをワード線毎に設け、その電流値又は平均電流値をリファレンス電流値として、読み出したいメモリセルのセル電流値と比較して情報を判定する半導体記憶装置がある（特許文献１：特開２００４−２７３０９３号公報参照）。具体的には、２種類のリファレンスセルをワード線に接続し、各々のリファレンスセルをデータ０とデータ１とに対応させ、各リファレンスセルの平均電流値をリファレンス電流値として用いている。さらに、ディスターブによってセル電流値が変動することを考慮して、プログラムベリファイ動作を行ってメモリセルのセル電流値の分布を求め、求められたメモリセルのセル電流値の分布に基づいて、リファレンス電流値を設定し直している。

しかしながら、上記従来の半導体記憶装置は、ワード線毎にリファレンスセルを設けているので、多数のリファレンスセルが必要で、チップ面積が増大するという問題がある。また、プログラムベリファイ動作を行うまではディスターブの影響を受けるので、情報の判定が不正確になる場合があるという問題がある。
特開２００４−２７３０９３号公報

そこで、本発明の課題は、リファレンスセルを用いる必要がなく、したがって、チップセル面積を増大することなく、メモリセルに蓄積された情報を判定するためのセル電流の境界値が例えばワード線毎にばらついたり、時間的に変化したりしても、メモリセルに蓄積された情報を正しく読み出せる半導体記憶装置を提供することにある。

上記課題を解決するため、本発明の半導体記憶装置は、
複数の不揮発性のメモリセルが整列され、それらのメモリセルに論理０データと論理１データとが混在して記憶されたメモリセルアレイと、
上記メモリセルの制御端子に接続されたワード線と、
上記メモリセルの入出力端子に接続されたビット線と、
上記複数のメモリセルのうちの所定数のメモリセルについて、このメモリセルを流れる電流に関する値を読み出すセル電流関連値読み出し回路と、
上記セル電流関連値読み出し回路による読み出しで上記所定数のメモリセルについてそれぞれ読み出された値の分布に基づいて、上記メモリセルに記憶された情報を特定するための基準となるべき閾値を生成する閾値生成回路と、
上記メモリセルに記憶された情報を特定するための基準として上記閾値生成回路で生成された上記閾値を用いて、上記セル電流関連値読み出し回路による上記読み出しで上記所定数のメモリセルについてそれぞれ読み出された上記値に基づいて上記所定数のメモリセルに各々記憶された情報を判定する情報判定回路と
を備えることを特徴としている。

上記構成によれば、上記セル電流関連値読み出し回路によって、上記所定数のメモリセルの各々に流れる電流に関する値が読み出される。上記メモリセルに流れる電流（いわゆるセル電流）は、そのメモリセルに記憶された情報に応じた値になる。上記メモリセルアレイのメモリセルには論理０データと論理１データとが混在して記憶されているので、読み出された値は、論理０データと論理１データとが混在したものになる。したがって、上記セル電流関連値読み出し回路による読み出しで上記所定数のメモリセルについてそれぞれ読み出された値の分布に基づいて、上記閾値生成回路によって、上記メモリセルに記憶された情報を特定するための基準となるべき閾値が得られる。この閾値を用いて、上記セル電流関連値読み出し回路による上記読み出しで上記所定数のメモリセルについてそれぞれ読み出された上記値に基づいて、上記情報判定回路によって、上記所定数のメモリセルに各々記憶された情報が判定される。この半導体記憶装置は、情報の判定の対象である所定数のメモリセルについて、このメモリセルに現実に流れる電流に基づいて、情報を特定するための閾値を決定する。したがって、従来のリファレンスセルを用いることなく、上記メモリセルに記憶された情報を判定することができる。また、セル電流値の分布がワード線毎にばらついたり時間的に変動したりしても、メモリセルに記憶された情報を正確に判定できる。さらに、従来のようにディスターブ等によるメモリセルの電流値の変動に合わせてリファレンス電流値を設定し直す必要が無いので、半導体記憶装置の回路及び動作を大幅に簡易にすることができる。また、リファレンスセルが不要であるので、チップ面積を従来よりも小さくできる。なお、上記メモリセルは、２値情報に限らず、多値情報を記憶するものであってもよい。上記メモリセルが多値情報を記憶する場合、リファレンスセルを用いた半導体記憶装置は、セル電流のばらつきによって情報の判定精度が低下し易い。これに対して、本発明の半導体記憶装置は、情報を判定すべきメモリセルのセル電流に基づいて閾値を決定するので、多値情報を記憶する場合においても、良好な判定精度が得られる。

一実施形態の半導体記憶装置は、上記ワード線を選択するワード線選択回路と、
上記ビット線に対して充電又は放電を行うビット線充放電回路と
を備え、
上記セル電流関連値読み出し回路は、上記ビット線に接続されて、このビット線の電位を出力するＡ／Ｄ（アナログ／デジタル）変換器である。

上記実施形態によれば、上記ビット線充放電回路によって充電された上記ビット線の電位が、上記セル電流関連値読み出し回路としてのＡ／Ｄ変換器によって出力される。上記充電されたビット線の電位は、このビット線の放電に伴って上記メモリセルを流れる電流によって、降下又は上昇する。したがって、例えば、上記ビット線の所定の放電期間における降下電位差又は上昇電位差を求め、この電位差の分布に基づいて、上記ビット線に接続されたメモリセルの情報を特定するための閾値が決定される。

一実施形態の半導体記憶装置は、上記ワード線を選択するワード線選択回路と、
上記ビット線に対して充電又は放電を行うビット線充放電回路と
を備え、
上記セル電流関連値読み出し回路は、
上記ビット線が接続されると共に、上記ビット線の電位と基準値とを比較する比較器と、
上記比較器からの出力に基づいて、上記ビット線の電位が所定の電位になる放電期間又は充電期間を示すカウント値を計数するカウンタとを有する。

上記実施形態によれば、上記比較器によって、基準値に対するビット線の電位の変化が検出される。この比較器からの出力に基づいて、上記カウンタによって、ビット線の電位が所定の電位になる放電期間又は充電期間を示すカウント値が計数される。上記放電期間又は充電期間の大きさは、上記ビット線に接続されたメモリセルのセル電流の大きさに対応する。詳しくは、上記放電期間又は充電期間は、メモリセルのセル電流と略反比例の関係を有する。したがって、上記カウント値を用いることにより、メモリセルの情報を判定することができる。

一実施形態の半導体記憶装置は、上記Ａ／Ｄ変換器のビット数は、上記メモリセルに記憶される情報のビット数よりも大きい。

上記実施形態によれば、上記メモリセルに記憶された情報に応じて、上記メモリセルを流れる電流に関する値（ビット線の電位の値）を、正確に出力することができる。したがって、上記閾値生成回路によって生成される閾値の精度を良好にできる。

一実施形態の半導体記憶装置は、上記カウンタのビット数は、上記メモリセルに記憶される情報のビット数よりも大きい。

上記実施形態によれば、上記メモリセルに記憶された情報に応じて、上記メモリセルを流れる電流に関する値（カウンタのカウント値）を、正確に出力することができる。したがって、上記閾値生成回路によって生成される閾値の精度を良好にできる。

一実施形態の半導体記憶装置は、上記閾値生成回路は、上記Ａ／Ｄ変換器によって計測された上記複数のメモリセルに連なるビット線電圧値の分布について、連続した値の分布の端の値に基づいて、上記閾値を生成する。

上記実施形態によれば、上記複数のメモリセルについて、連続したビット線電圧値の分布が得られる場合、互いに異なる情報に対応して、上記ビット線電圧値の分布の間に隔たりが生じる。このビット線電圧値分布の端の値に基づくことにより、閾値が適切に設定される。

一実施形態の半導体記憶装置は、上記閾値生成回路は、上記カウンタによって計数された上記複数のメモリセルの連続したカウント値の分布の端の値に基づいて、上記閾値を生成する。

上記実施形態によれば、上記複数のメモリセルについて、連続したカウント値の分布が得られる場合、互いに異なる情報に対応して、上記カウント値の分布の間に隔たりが生じる。このカウント値分布の端の値に基づくことにより、閾値が適切に設定される。

一実施形態の半導体記憶装置は、上記比較器がビット線の電位と基準値との比較を開始する動作と、上記カウンタが計数を開始する動作とが同期している。

上記実施形態によれば、上記ビット線の放電又は充電に必要な期間だけ、カウンタを動作させるので、カウンタの精度を最大限に活用してメモリセルに記憶された情報を効率良く読み出すことができる。なお、上記比較器がビット線の電位と基準値との比較を開始する動作と、上記カウンタの計数の開始動作とは、同期していればよく、同時である必要は無い。

一実施形態の半導体記憶装置は、上記比較器の出力の反転動作と、上記カウンタの計数の停止とが同期している。

上記実施形態によれば、上記ビット線の放電期間又は充電期間に対応するカウント値を正確に得ることができる。

一実施形態の半導体記憶装置は、上記ビット線に、容量素子が接続されている。

上記実施形態によれば、上記容量素子でビット線の容量を増大することにより、ビット線の放電又は充電期間を長くできるので、カウンタの例えば周波数を変えないでカウンタの消費電力を増加させないで、カウンタの出力ビット数を増やすことができる。したがって、上記カウンタから出力されるカウント値の精度を向上することができ、ひいては、メモリセルの情報の判定精度を向上できる。

一実施形態の半導体記憶装置は、上記ビット線に、上記メモリセルのオン時の最大抵抗値以下、かつ、最小抵抗値以上の抵抗値を有するトランジスタが接続されている。

上記実施形態によれば、上記トランジスタが有する抵抗値により、上記ビット線の放電又は充電期間を長くできるので、カウンタの例えば周波数を変えないでカウンタの消費電力を増加させないで、カウンタの出力ビット数を増やすことができる。したがって、上記カウンタから出力されるカウント値の精度を向上することができ、ひいては、メモリセルの情報の判定精度を向上できる。

一実施形態の半導体記憶装置は、上記ビット線充放電回路は、上記メモリセルのオン時の最大抵抗値以下、かつ、最小抵抗値以上の抵抗値を有するトランジスタを有する。

上記実施形態によれば、上記ビット線充放電回路の上記トランジスタが有する抵抗値により、上記ビット線の放電又は充電期間を長くできて、上記カウンタで計数されるカウント値の精度を向上することができ、ひいては、メモリセルの情報の判定精度を向上できる。また、例えば上記ビット線充放電回路の上記トランジスタが例えばスイッチング素子として通常設けられているものであれば、回路の複雑化やチップ面積の増大を伴わずに、メモリセルの情報の判定精度を向上することができる。

一実施形態の半導体記憶装置は、上記メモリセルは、サイドウォールメモリを含む。

上記実施形態によれば、上記サイドウォールメモリを含むメモリセルは、１つのメモリセルに２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。ここで、上記サイドウォールメモリを含むメモリセルは、一方の記憶部の情報を読み出す際の電流が、他方の記憶部の記憶状態の影響を受ける。したがって、１つの記憶部を有するメモリセルと比較してセル電流の値のバラツキが大きいという特性を有する。しかしながら、この半導体記憶装置は、上記ビット線の放電期間又は充電期間を示すカウント値を計数するカウンタを備えるので、このカウンタの出力値に基づいて情報を特定することにより、上記サイドウォールメモリを含むメモリセルの特性に拘わらず、このメモリセルの情報を高精度に判別することができる。なお、サイドウォールメモリとは、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側に形成された電荷保持領域とを有し、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、２値以上の情報を記憶できるメモリをいう。

一実施形態の電子機器は、上記半導体記憶装置を備える。

上記実施形態によれば、比較的簡単な構成によって高精度に情報の判定を行うことができる上記半導体記憶装置を備えるので、小型かつ信頼性の高い電子機器が得られる。

以上のように、本発明の半導体記憶装置は、セル電流関連値読み出し回路によって、所定数のメモリセルの各々に流れる電流に関する値が読み出され、この値の分布に基づいて、閾値生成回路によって上記メモリセルに記憶された情報を特定するための閾値を生成するので、従来のリファレンスセルを削除でき、また、メモリセルの特性にばらつきがあっても、高精度にメモリセルの記憶情報を判定することができる。また、リファレンスセルを削除できるのでチップ面積を小さくできる。

以下、本発明を図示の実施の形態により詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ００、ＭＣ０１、・・・、ＭＣｍ０、ＭＣｍ１、・・・がマトリクス状に配置されたメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ０〜ＷＬｍが延在している。さらに、上記メモリセルアレイ１００の列方向には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線ＢＬ０〜ＢＬｍが延在している。上記ビット線ＢＬ０〜ＢＬｍは、４本毎にビット線充放電回路１０１に接続されている。また、上記ワード線ＷＬ０〜ＷＬｍは、任意のワード線を選択する行デコーダ１０２に接続されている。上記ビット線ＢＬ０〜ＢＬｍは、後述する比較器１０５に対する接続を選択的に切り換えるビット線選択回路１０４に接続されている。このビット線選択回路１０４の切り換えを制御するビット線選択信号ＣＵＴ０〜ＣＵＴ３が、ビット線選択回路ドライバ１０３から入力されるようになっている。上記ビット線選択回路１０４は、このビット線選択回路１０４で選択されたビット線の電圧を基準電圧ＶＲＥＦと比較する比較器１０５に接続している。さらに、この半導体記憶装置は、上記比較器１０５の出力ＤＩＳ＃により、計数動作を停止させることのできるｎビットカウンタ１０６と、その結果をｎビット幅のバスラインＣＢＵＳに出力する列デコーダ１０７を備える。上記比較器１０５とｎビットカウンタ１０６が、本発明のセル電流関連値読み出し回路に相当する。

この半導体記憶装置のメモリセルアレイは、ビット線ＢＬ０〜ＢＬｍの接続方式が仮想グランド方式であり、ビット線選択回路１０４の動作の下、ビット線を４本のうち１本の割合で同時に読み出すものである。しかしながら、ビット線は固定グランド方式でもよく、ビット線選択回路の種類はどのようなものでもよく、また、ビット線選択回路は無くてもよい。重要なことは、選択されたビット線が、一定期間、比較器１０５の一方の入力に接続されることである。

［読み出し動作］
図２は、本実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。図２の信号名は、図１の信号線に付した信号名に対応している。

ここでは、ワード線ＷＬ０に接続されたメモリセルＭＣ００を読み出す場合を説明する。

まず、時刻ｔ１に、ビット線充放電回路１０１のＢＬＤＩＳを立ち下げ、全てのビット線を充電する。

図３は、ビット線充放電回路１０１の一例を示す回路図である。図３において、ＴＲａは、信号ＶＤＢに基づいてビット線ＢＬｉ〜ＢＬｉ＋３の充放電回路への接続をオンオフするトランジスタブロック、３０１は充電電圧ＶＢＬの印加を制御するＰＭＯＳトランジスタ、ＴＲｂはビット線ＢＬｉ〜ＢＬｉ＋３の接地への接続をオンオフするトランジスタブロック、３０２は、図示しない制御回路からの信号ＣＡ１、ＣＡ２及びＢＬＤＩＳに基づいて、ビット線ＢＬｉ〜ＢＬｉ＋３の放電を制御するＮＯＲゲートである。３０３，３０４は、信号ＣＡ１、ＣＡ２を反転するインバータである。

次に、時刻ｔ２に、φｒｄｅｃを立ち上げ、選択ワード線ＷＬ０を電圧ＶＷＬのレベルまで上昇させる。これと同時にビット線選択回路ドライバ１０３のφｂｓｅｌを立ち上げ、４本のビット線から選択する１本のビット線以外のビット線に対応する信号ＣＵＴ１〜ＣＵＴ３を立ち下げる。

図４は、ビット線選択回路ドライバ１０３の一例を示す回路図である。図４において、４０１はＣＵＴ０〜３の出力ラインに対するＶＣＣ電位の印加を切り換えるＰＭＯＳトランジスタ、４０２は、図示しないマイコンからの制御信号ＣＡ１，ＣＡ２及びφｂｓｅｌに基づいて、ＣＵＴ０〜３の出力ラインの接地を制御するＮＯＲゲート、４０３，４０４及び４０５はインバータである。

上記信号ＣＵＴ１〜ＣＵＴ３の立ち下げにより、ビット線選択回路１０４によって、選択されたビット線ＢＬ０、ＢＬ４、・・・のみが、各々対応する比較器１０５の入力の一方に接続される。比較器１０５の他方の入力には、予めビット線の充電電圧ＶＢＬより低い電圧である基準電圧ＶＲＥＦが入力されている。また、比較器１０５のＣＰＲＥはＶＣＣレベルになっていて、出力ＤＩＳ＃は、ＧＮＤレベルになっている。

続いて、時刻ｔ３で、比較器１０５のＣＰＲＥを立ち下げて、出力ＤＩＳ＃の放電を終了すると共に、φｃｏｍｐをバイアス電圧ＶＢＩＡＳまで立ち下げ、比較器１０５を動作させる。比較器１０５の２つの入力には、各々、ビット線の充電電圧ＶＢＬと、それより低い電圧である基準電圧ＶＲＥＦが入力されているので、出力ＤＩＳ＃は、ＶＣＣレベルとなる。さらに時刻ｔ４で、カウンタのリセット信号ＲＳＴ＃を立ち上げ、カウンタ１０６が動作可能な状態にする。

図５Ａ及び５Ｂは、カウンタ１０６の一例を示す回路図である。図５Ａにおいて、５０１はＣＭＯＳ伝送ゲート、５０２は、ＤＩＳ＃の電位に基づいて伝送ゲートの動作を切り換えるＮＡＮＤゲート、５０３，５０４は、ＲＳＴ＃の電位に基づいて転送ブロックをリセットするＮＡＮＤゲート及びインバータである。図５Ｂにおいて、５０１はＣＭＯＳゲート、５０３，５０４は、ＲＳＴ＃の電位に基づいて転送ブロックをリセットするＮＡＮＤゲート及びインバータである。図５Ａは、カウンタの初段（最下位）を示す回路図であり、図５Ｂは、カウンタの２段〜ｎ段（最上位）を示す回路図である。図５Ａの初段のカウンタから図５Ｂの２段以降のカウンタに進むにつれて、クロックを分周して計数するようになっている。

続いて、時刻ｔ５で、ＢＬＤＩＳを立ち上げて、選択ビットＢＬ０の放電を開始すると共に、φｃｏｕｎｔにクロックを入れて、カウンタ１０６の計数動作を開始する。なお、ＢＬＤＩＳの立ち上げと、φｃｏｕｎｔにクロックを入れるタイミングは、精確に一致している必要はない。なぜなら、各メモリセルのセル電流に対応するカウンタ１０６の計数値（カウント値）が相対的に求まれば、２値もしくは多値の判定はできるからである。この判定は、後述する図８において、一般にカウンタ１０６の分解能に比べて、ＩｍａｘとＩｓ＋との差が十分に大きいので可能となる。

上記カウンタ１０６は、図５Ａ及び５Ｂに示すような一般的なアップカウンタを用いることができ、また、ダウンカウンタを用いてもよい。本実施形態のカウンタ１０６は、ｎビット分のｎ段で構成され、各段は、前段から１パルス（“Ｈ”と“Ｌ”）が入力されると、１回反転（“Ｈ”→“Ｌ”または“Ｌ”→“Ｈ”）するようになっている。

選択されたビット線ＢＬ０、ＢＬ４、・・・に対応するメモリセルＭＣ０、ＭＣ４、・・・のセル電流の大きさに応じて、各ビット線ＢＬ０、ＢＬ４、・・・が放電される。ビット線ＢＬ０、ＢＬ４、・・・のレベルが、比較器１０５の基準電圧ＶＲＥＦ＋ΔＶ（ΔＶは比較器１０５のオフセット電圧であり、通常は±数ｍＶ程度である）よりも低くなると（図２における時刻ｔ６）、比較器１０５は反転し、出力ＤＩＳ＃はＧＮＤレベルになる。ＤＩＳ＃がＧＮＤレベルになるとカウンタ１０６は計数動作を停止し、この時点で、ＭＣ０のセル電流に応じたカウント値がカウンタ１０６に保持される。上記カウント値は、上記各ビット線ＢＬ０、ＢＬ４、・・・の電位が、充電電圧ＶＢＬから基準電圧ＶＲＥＦ＋ΔＶまで降下するのにかかる期間、すなわち放電期間を示す。ビット線ＢＬ０、ＢＬ４、・・・の放電期間は、各ビット線に接続されたメモリセルＭＣ０、ＭＣ４、・・・のセル電流に対して、略反比例の関係を有する。したがって、各ビット線ＢＬ０、ＢＬ４、・・・に関するカウント値の分布を集計することにより、メモリセルＭＣ０、ＭＣ４、・・・のセル電流の分布を集計できる。

φｃｏｕｎｔは、パスルが２ｎ−１回に達した時点で、ＧＮＤレベルで一定となり、すべての選択メモリセルＭＣ０、ＭＣ４、・・・のカウンタの計数動作を終了する。その後、時刻ｔ７で列デコーダ１０７の動作を開始し、各セルＭＣ０、ＭＣ４、・・・の計数値をＣＢＵＳから読み出す。列デコーダ１０７の回路やその動作等は、通常の半導体記憶装置で行われている一般的な方式で構わない。

［メモリセルのデータ判定］
図６Ａ乃至６Ｃは、複数のメモリセルについて計測されたセル電流値の分布を、カウント値によって示した図である。詳しくは、図６Ａは、セル電流値の分布から従来のリファレンスセル電流値を用いて情報を判定する方法を示す図であり（セル電流値及びリファレンス電流値を、各値に相当するカウント値によって示している）、図６Ｂは、本実施形態の半導体記憶装置において、カウント値の分布から２値の情報を判定する方法を示す図であり、図６Ｃは、本実施形態の半導体記憶装置において、カウント値の分布から４値の情報を判定する方法を示す図である。

メモリセルのセル電流は、メモリセルに接続されたビット線の放電期間（カウント値に相当する）と略反比例の関係を有することから、図６Ａ乃至６Ｃでは、横軸のカウント値が大きい程セル電流が小さくなる。図６Ａ乃至６Ｃにおいて、メモリセルに記憶された情報は、セル電流が大きい場合がデータ０であり、セル電流が小さい場合がデータ１である。なお、カウント値が小さい場合をデータ１とし、カウント値が大きい場合をデータ０としてもよい。

いわゆるＮＡＮＤ型不揮発性メモリでは、個々のメモリセルの特性ばらつきの他、隣接セルへの書き込み等から受けるディスターブ量の差や、リテンション（保持特性）やエンデュランス（書き換え特性）の差等に起因して、例えば異なるワード線に接続されたメモリセルの間で、セル電流分布が異なる場合がある。図６Ａ及び６Ｂにおいて、２つのメモリセルについて、セル電流分布（カウント値の分布）が異なる様子を実線と破線とで示している。

従来のリファレンスセルを用いた情報の判定方法では、図６Ａに示すように、各々のセル電流を、１個又は複数のリファレンスセルを用いて求められたリファレンス電流値Ｒと比較することで、情報が０か１かを判定していた。なお、図６Ａでは、セル電流をカウント値により、また、リファレンス電流値Ｒを、カウント値で示したリファレンス相当値によって示している。なお、リファレンスセルを用いずに、電源電圧から発生させた基準電圧を用いる方式もあるが、より細かい複数の基準値を設定できる点で、リファレンスセルを用いる方式の方が、通常は優れている。しかしながら、従来の情報判定方法では、破線で示したセル電流分布のメモリセルについて、正確な情報判定を行うことができなかった。すなわち、破線の電流分布は、セル電流の最大値が、リファレンス電流値Ｒよりも大きいので、このリファレンスセル電流値Ｒを越える部分（図６Ａにおいて斜線を付した部分）について、情報が０であるにも拘わらず、誤って１と判定されてしまう。ここで、全てのメモリセルのセル電流が、リテンションやエンデュランスによって同じ量だけシフトするのであれば、同様のリテンションやエンデュランスを示す複数のリファレンスセルの電流値の平均をリファレンス電流値とすることで、ある程度は補正できる。しかしながら、セル電流のシフト量が、例えばワード線毎に異なる場合は、リファレンスセルをワード線毎に設けなければならず、チップサイズが大きくなってしまう。また、同一のワード線に接続されたメモリセルの間においても、セル電流のばらつきが生じ得るので、リファレンス電流値の補正は困難である。

これに対して、本実施形態では、ビット線の放電期間を示すカウント値を、カウンタ１０６によって計数している。このカウント値はメモリセルの電流値に相当する。したがって、各メモリセルから読み出されたカウント値を集計することにより、図６Ｂのセル電流値の分布を把握することができる。このセル電流値の分布に基づいて、情報の判定を正確に行うことができる。具体的には、カウント値をロジック回路に入力し、図６Ｂの実線のカウント値分布について、Ｃ１又はＣ２の値を特定する。上記ロジック回路が、本発明の閾値生成回路に相当する。このＣ１又はＣ２の値を用いて、実線のカウント値分布のメモリセルについて、Ｃ１又はＣ２よりも小さいカウント値のセルはデータ０と判定し、Ｃ１又はＣ２よりも大きいカウント値のセルはデータ１と判定する。また、図６Ｂの破線のカウント値分布について、Ｃ３又はＣ４の値を特定し、このＣ３又はＣ４よりも小さいカウント値のセルはデータ０と判定し、Ｃ３又はＣ４よりも大きいカウント値のセルはデータ１と判定する。このように、メモリセルのセル電流分布を示すカウント値分布の端の値であるＣ１又はＣ２、及び、Ｃ３又はＣ４を閾値として、各メモリセルの情報を判定する。

このような判定を、例えば同一のワード線に接続された複数のメモリセル毎に行うことにより、セル電流分布（カウント値分布）がワード線毎に異なっていても、あるいは、時間変化してシフトしても、リファレンスセルを用いることなく正確に情報の判定を行うことができる。また、リファレンスセルが不要であるから、チップ面積を縮小することができる。なお、同一のワード線に接続されたメモリセル毎に閾値を設定する以外に、所定のブロックに含まれるメモリセル毎に閾値を設定してもよい。

図６Ｃは、多値情報を記憶する複数のメモリセルについて、そのメモリセルのセル電流値（カウント値）の分布を示す図である。図６Ｃを用いて、４値情報を記憶する複数のメモリセルについて、セル電流値（カウント値）から情報の判定を行う方法を説明する。このメモリセルは、データ００、データ０１、データ１０及びデータ１１の４つの値を記憶するものである。図６Ｃに示すように、例えば同一のワード線に接続された複数のメモリセルについて、カウント値の分布を求める。このカウント値は、互いに隣り合う４つの連続した分布が、互いに所定の隙間をおいて存在する。この４つの連続した分布の間の３つの隙間について、この隙間を形成する一方の端の値Ｃ１、Ｃ３及びＣ５を特定する。なお、３つの隙間を形成する他方の端の値Ｃ２、Ｃ４及びＣ６を特定してもよい。続いて、カウント値がＣ１（又はＣ２）よりも小さければデータ００と判定する。また、Ｃ１（又はＣ２）よりも大きく、かつ、Ｃ３（又はＣ４）よりも小さければ、データ０１と判定する。また、Ｃ３（又はＣ４）よりも大きく、かつ、Ｃ５（又はＣ６）よりも小さければ、データ１０と判定する。さらに、Ｃ５（又はＣ６）よりも大きければデータ１１と判定する。図６Ｂに示した２値情報の場合と同様に、４値情報のメモリセルについても、セル電流の分布が、ワード線毎に異なっていても、あるいは、時間変化してシフトしても、リファレンスセルを用いることなく、正確に情報を判定することができる。また、リファレンスセルを削除できるので、チップ面積を削減できる。

図７は、図６Ｂで示した２値情報の判定を行うロジック回路用のアルゴリズムの一例を示す図である。ここで、カウンタの数はｋ個とし、ｉ番目のカウンタに保持されたカウント値をＣｉとする。また、レジスタは、カウンタの値の個数に相当する２ｎ個設けられ、Ｃｉ番目のレジスタの値をＲＥＧ（Ｃi）と表す。さらに、データ０とデータ１に相当する２つの分布を隔てるカウント数は、少なくとも４であるものとする。また、データ０とデータ１に相当する２つの分布には、４以上の隙間は含まれていない（つまり、該当するメモリセルが存在しないカウント値が連続して４以上存在しない）ものと仮定した。なお、ＣＢＵＳに読み出されたカウント値を２値として出力できるアルゴリズムであれば、特にこのアルゴリズムに限定されるものではない。また、このようなアルゴリズムを実現するロジック回路についても、本発明は、その回路を特に制限するものではない。

図７のアルゴリズムによれば、まず、ステップＳ１において、全てのレジスタの値を０にし、続いて、０番目のカウンタからｋ番目のカウンタについて、順次、カウント値に対応するレジスタに１を入力する（ステップＳ２〜Ｓ５）。これにより、カウント値が存在するレジスタの値は１となり、カウント値が存在しないレジスタの値は０のままとなる。続いて、０番目のレジスタから、順次、値が１であるか否かを判断し（ステップＳ６〜Ｓ８）、値が１であるレジスタを検出した場合、それに続く４つのレジスタが０であるか否かを判断する（ステップＳ９〜Ｓ１１）。レジスタの値０が４つ連続する場合、この連続する４つのレジスタに対応するカウント値を、Ｃｌとする（Ｓ１２）。そして、カウンタ番号ｉのカウンタについて、カウント値をＣｌと比較する（Ｓ１３、Ｓ１４）。このカウント値ＣｉがＣｌよりも大きい場合はデータ１を出力し（Ｓ１５）、カウント値ＣｉがＣｌよりも小さい場合はデータ０を出力する（Ｓ１６）。このカウント値に基づいたデータの出力を、ｉ＝ｋまで繰り返す（Ｓ１７，Ｓ１８）。以上のアルゴリズムにより、ｋ個のカウント値から、データ１又は０を判断して出力することができる。

［カウント値の精度］
本実施形態では、ビット線の放電の開始から、このビット線の電位を基準値と比較する比較器１０５が反転するまでの時間を、ｎビットカウンタ１０６で計数する。このカウンタ１０６の計数結果であるカウント値の精度を向上するには、以下の４つの方法がある。

まず、第１の方法として、カウンタ１０６のビット数ｎを大きくする方法がある。カウンタ１０６のビット数ｎを大きくすると、ビット数ｎが１増える毎に精度は２倍ずつ上がる。但し、ビット線の放電時間は、通常、メモリセルの特性で決まるため、その放電時間内に、カウンタが０〜２ｎまで計数を完了することが望ましい。その場合、カウンタのクロックφｃｏｕｎｔのパルスの周波数を上げることになり、カウンタの消費電力は増大するので、半導体記憶装置の電源の許容範囲内に留めなければならない。

第２の方法としては、ビット線の容量を増大させて放電時間を長くする方法がある。本実施形態では、図２に示すように、容量素子１０８をビット線と比較器１０５との間に接続する。例えば、メモリセルのセル電流が１０μＡであり、ビット線寄生容量ＣＢ＝０．５ｐＦ、充電電圧ＶＢＬ＝１．２Ｖである場合、ビット線電圧がＶＢＬ／ｅ≒０．４４Ｖまで下がるのに、約６０ｎｓの時間がかかる。ここで、０．５ｐＦの容量素子１０８を設けることにより、放電時間が２倍の約１２０ｎｓとなり、カウンタの周波数を増大することなく、つまり、カウンタの消費電力を増加させることなく、カウンタのビット数ｎを１増やして、精度を２倍にできる。

第３の方法としては、ビット線等の抵抗を増大させて放電時間を長くする方法がある。ビット線の放電時間は、セル電流に略反比例するので、セル電流が大きい程放電時間が短くなり、精度が悪化する。そこで、図３に示すように、ビット線ＢＬｉ，ＢＬｉ＋１・・・にトランジスタＴＲａを接続し、そのサイズや、ゲート電圧ＶＤＢを制御することにより、ＴＲａに流れる電流を、測定したいセル電流の最大値と最小値の間に設定する。これにより、ビット線の放電時間を長くできることに加えて、セル電流の大小による精度の悪化を防止できる。また、トランジスタＴＲａを設ける代わりに、ビット線充放電回路１０１に設けられてビット線放電を制御するトランジスタＴＲｂのサイズを小さくすることにより、ビット線の放電時間の長期化と、セル電流の大小による精度の悪化を防止できる。なお、通常は、ビット線充放電回路のトランジスタは、セル電流よりも十分大きな電流が流せるように設定されている。ここで、回路の簡素化やチップ面積の小型化ができる点で、ビット線充放電回路１０１のトランジスタＴＲｂのサイズを小さくする方が、トランジスタＴＲａを別途設けるよりも好ましい。

第４の方法は、セル電流の計測範囲を限定する方法である。図８に示すように、セル電流にばらつきを有する複数のメモリセルについて、セル電流の分布の上限Ｉｍａｘから下限Ｉｍiｎまでをｎビットでカウントすると、分解能Iｒeｓ＝（Ｉｍａｘ−Ｉｍiｎ）／２^ｎとなる。この分解能は、判別したいデータ（２値ならデータ０とデータ１）の各々に対応するセル電流値であって、最も近く隣り合うセル電流値の差（カウント値ではＣ２−Ｃ１）よりも小さい必要がある。ここで、セル電流の最大ばらつきを考慮し、図８におけるＩｓ＋よりも大きい電流値は必ず最上位データ（２値なら“１”、４値なら“１１”、８値なら“１１１”、・・・）を示し、Ｉｓ−よりも小さい電流値は必ず最下位データ（２値なら“０”、４値なら“００”、８値なら“０００”、・・・）を示すことから、検出範囲をＩｓ_＋からＩｓ₋の間に限定することにより、分解能を、Iｒeｓ＝（Ｉｓ_＋−Ｉｓ₋）／２^ｎに向上することができる。なお、上記セル電流の計測範囲と分解能との関係は、値の大小が逆になるが、カウント値の計測範囲と分解能についても同様である。

［Ａ／Ｄ変換器を用いた変形例］
上述の実施形態では、本発明のセル電流関連値読み出し回路として、比較器１０５及びカウンタ１０６を設けたが、セル電流関連値読み出し回路は、Ａ／Ｄ変換器であってもよい。すなわち、図１の半導体記憶装置に、比較器１０５及びカウンタ１０６に替えて、図１２に示すようなＡ／Ｄ変換器を、ビット線選択回路１０４の出力ラインに接続する。このＡ／Ｄ変換器は、ビット線選択回路１０４によって選択されたビット線の電位を、所定のタイミングでデジタル信号に変換して、バスラインＣＢＵＳに出力するフラッシュ型Ａ／Ｄ変換器である。このＡ／Ｄ変換器が出力するビット線電位の値を、本発明のメモリセルを流れる電流に関する値として用いて、メモリセルに記憶された情報を判定する。

既に述べたように、所定電位に充電されたビット線が放電の開始から基準電位になるまでにかかる時間は、セル電流が大きいメモリセルに接続されたビット線の方が、セル電流が小さいメモリセルに接続されたビット線よりも短い。ここで、ビット線の放電途中における電位は、セル電流が大きいビット線の電位が、セル電流が小さいビット線の電位よりも小さくなる。したがって、セル電流と、放電途中のビット線電位とは、互いに略反比例の関係を有する。すなわち、セル電流と、カウンタ１０６で検出されたカウント値との関係と同様の関係を有する。このことから、カウンタ１０６で検出されたカウント値に替えて、Ａ／Ｄ変換器で検出されたビット線電位を用いて、メモリセルの記憶情報の判定を行うことができる。

上記Ａ／Ｄ変換器は、図１２に示すように、基準電位発生回路１２００と、比較回路１２０３と、バイアス回路１２０１と、データ変換回路１２０４を有する。上記基準電位発生回路１２００は、２^ｎ＋１個の抵抗１２０７が直列に接続されて、各抵抗１２０７の間に第１乃至第２^ｎ基準電位を生成する。上記比較回路１２０３は、２^ｎ個の比較器１２０８を有し、各比較器１２０８の−入力端子に、上記基準電位発生回路１２００の第１乃至第２^ｎ基準電位が各々接続されている。上記２^ｎ個の比較器１２０８の＋入力端子は、入力線１２０２を介して、ビット線選択回路１０４の出力ラインに接続されている。上記入力線１２０２は、バイアス回路１２０１に接続されている。上記データ変換回路１０４は、上記２^ｎ個の比較器１２０８からの出力に基づいて、ビット線電位データを示すｎビットの信号を、出力ライン１２０５からバスラインＣＢＵＳに出力するようになっている。

上記Ａ／Ｄ変換器を備える半導体記憶装置は、以下のようにしてメモリセルの情報の判定を行う。すなわち、上述の実施形態と同様に、ビット線充放電回路１０１によって全てのビット線ＢＬ０、ＢＬ１・・・を充電し、ビット線選択回路１０４によって、選択されたビット線ＢＬ０、ＢＬ４・・・のみをＡ／Ｄ変換器に接続する。そして、選択されたビット線ＢＬ０、ＢＬ４・・・の放電を開始する。この放電の開始から所定期間経過後に、Ａ／Ｄ変換器のデータ変換回路１２０４から、対応するビット線ＢＬ０、ＢＬ４・・・の電位の値を示す信号をバスラインＣＢＳに出力する。上記バスラインＣＢＵＳに接続された論理回路によって、ビット線ＢＬ０、ＢＬ４、・・・の電位の分布から、このビット線ＢＬ０、ＢＬ４、・・・に接続されたメモリセルの情報を判定するための閾値を求める。詳しくは、図６Ｃのカウンタ値の分布と同様に、上記ビット線ＢＬ０、ＢＬ４、・・・の電位を横軸とすると共に、ビット線ＢＬ０、ＢＬ４、・・・に接続されたメモリセルＭＣ００、ＭＣ０４・・・の個数を縦軸として、ビット線ＢＬ０、ＢＬ４、・・・の電位に対するメモリセルＭＣ００、ＭＣ０４・・・の個数の分布を把握する。この分布には、メモリセルＭＣ００、ＭＣ０４・・・の記憶情報に応じて、この情報の値の数（２値であれば２つ、４値であれば４つ）と同じ数の山が生じる。この山の裾に相当する電位（図６ＣにおけるＣ１乃至Ｃ６に相当する電位）から、情報の判定のための閾値を決定する。この閾値に基づいて、各ビット線ＢＬ０、ＢＬ４、・・・の電位から、そのビット線ＢＬ０、ＢＬ４、・・・に接続されたメモリセルＭＣ００、ＭＣ０４・・・の情報を判定する。

このように、上記Ａ／Ｄ変換器で検出するビット線電位は、メモリセルＭＣ００、ＭＣ０４のセル電流に対して、上述のカウンタ値と同様の関係を有する。したがって、Ａ／Ｄ変換器を用いることにより、カウンタ値を検出する場合と同様にして、メモリセルＭＣ００、ＭＣ０４の情報の判定を行うことができるのである。なお、上記Ａ／Ｄ変換器は、フラッシュ型以外の例えばパイプライン型や逐次比較型等でもよい。

（第２実施形態）
図９は、本発明の第２実施形態の半導体記憶装置を示す断面図である。この半導体記憶装置は、サイドウォールメモリを含んでいる。サイドウォールメモリは、１つのメモリセル９００に、電荷保持領域として働く第１及び第２のシリコン窒化膜９０３ａ，９０３ｂを備え、２ビットの情報を記憶するものである。この半導体記憶装置は、基板９０１上に、ゲート電極として機能するワード線９０５がゲート絶縁膜９０２を介して形成されており、このワード線９０５の両側に、シリコン酸化膜９０６を介して、上記第１及び第２のシリコン窒化膜９０３ａ、９０３ｂが形成されている。この第１及び第２のシリコン窒化膜９０３ａ，９０３ｂは、上記ワード線９０５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板９０１表面と略平行かつワード線９０５から遠ざかる側に延びる横部とを有して、概略Ｌ字形状を有する。上記第１及び第２のシリコン窒化膜９０３ａ，９０３ｂのワード線９０５から遠い側には、シリコン酸化膜９０７，９０７が設けられている。このように、第１及び第２のシリコン窒化膜９０３ａ，９０３ｂを、シリコン酸化膜９０６，９０７で挟むことにより、書換え動作時の電荷注入効率を高くして高速な動作が可能となっている。上記基板９０１には、上記第１及び第２のシリコン窒化膜９０３ａ，９０３ｂに近接して、２つの拡散領域が形成されている。詳しくは、第１のシリコン窒化膜９０３ａの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように形成された拡散層９０９を有する。さらに、第２のシリコン窒化膜９０３ｂの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように形成された第２のビット線９１２を有する。上記拡散層９０９及び第２のビット線９１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層９０９と第２のビット線９１２との間に、チャネル領域が定められる。上記拡散層９０９は、メモリセルの上部に形成された第１のビット線９１１に接続されている。

上記構成の半導体記憶装置において、上記第１のシリコン窒化膜９０３ａに記憶された情報を読み出す場合、第１のビット線９１１をＧＮＤレベルにすると共に、第２のビット線９１２に所定電圧を印加する。このとき、チャンネル領域を流れるセル電流は、主に、ＧＮＤレベルに近い第１のシリコン窒化膜９０３ａの記憶情報、すなわち、第１のシリコン窒化膜９０３ａに蓄積された電荷によって決まる。しかしながら、上記セル電流は、第２のシリコン窒化膜９０３ｂに蓄積された電荷の影響をも受ける。図１０は、第１のシリコン窒化膜９０３ａの記憶情報を読み出す際のセル電流が、第２のシリコン窒化膜９０３ｂの記憶情報の影響を受ける様子を説明する図である。図１０において、横軸はセル電流であり、縦軸は、メモリセルの個数であり、セル電流の多い状態を情報１、少ない状態を情報０としている。

図１０に示すように、第１のシリコン窒化膜９０３ａの記憶情報が１の場合と０の場合とで、セル電流に２つの分布の山が生じるが、各分布の山は、第２のシリコン窒化膜９０３ｂの記憶情報が１である場合と０である場合との２つの山に分離される。第２のシリコン窒化膜９０３ｂの記憶情報に応じて分離された山は、破線及び一点鎖線で描いている。破線で描かれた山は、第２のシリコン窒化膜９０３ｂの記憶情報が０の場合であり、一点鎖線で描かれた山は、第２のシリコン窒化膜９０３ｂの記憶情報が１の場合である。以下、第１のシリコン窒化膜９０３ａの記憶情報が１、かつ、第２のシリコン窒化膜９０３ｂの記憶情報が１の場合の分布の山を１（１）の分布といい、第１のシリコン窒化膜９０３ａの記憶情報が１、かつ、第２のシリコン窒化膜９０３ｂの記憶情報が０の場合の分布の山を１（０）の分布という。また、第１のシリコン窒化膜９０３ａの記憶情報が０、かつ、第２のシリコン窒化膜９０３ｂの記憶情報が１の場合の分布の山を０（１）の分布といい、第１のシリコン窒化膜９０３ａの記憶情報が０、かつ、第２のシリコン窒化膜９０３ｂの記憶情報が０の場合の分布の山を０（０）の分布という。

図１０に示すように、第２のシリコン窒化膜９０３ｂの記憶情報が０であれば、第１のシリコン窒化膜９０３ａの情報０と情報１との間のセル電流の最少差は、１（０）分布の最大値Ｉ１（０）ｍａｘと、０（０）分布の最小値Ｉ０（０）ｍｉｎとの差であるＩ０（０）ｍｉｎ−Ｉ１（０）ｍａｘとなる。ここで、第１のシリコン窒化膜９０３ａの記憶情報が０のときに、第２のシリコン窒化膜９０３ｂの記憶情報が１であると、第１のシリコン窒化膜９０３ａの情報０と情報１との間のセル電流の最少差は、Ｉ０（１）ｍｉｎ−Ｉ１（０）ｍａｘとなる。第１のシリコン窒化膜９０３ａの記憶情報が０の場合、上記第２のシリコン窒化膜９０３ｂの記憶情報が１であるときのセル電流値は、０であるときのセル電流値よりも小さいので、最小差Ｉ０（１）ｍｉｎ−Ｉ１（０）ｍａｘの値は、最小差Ｉ０（０）ｍｉｎ−Ｉ１（０）ｍａｘの値よりも小さくなる。すなわち、情報１と情報０との間で、閾値が設定されるべきセル電流値の範囲が小さくなる。これに加えて、リファレンスセル電流値を用いる従来の判別方法では、ワード線毎に電流値のばらつきが存在するので、情報１と情報０との間のセル電流値の範囲から逸脱した値に閾値が設定される確率が大幅に増大して、情報０と情報１の判別精度が低下してしまう。

これに対して、本実施形態では、図１０に示されたセル電流の分布を、カウンタでカウント値として検出して、Ｉ１（０）ｍａｘ及びＩ０（１）ｍｉｎの値を検出する。そして、上記Ｉ１（０）ｍａｘ以上の電流値は情報１と判定し、また、Ｉ０（１）ｍｉｎ以下の電流値は情報０と判定する。したがって、情報１と情報０との間のセル電流値の範囲が小さくなっても、また、ワード線毎に電流値のばらつきが生じても、第１のシリコン窒化膜９０３ａの記憶情報を、正確に判定することができる。

上記第１及び第２実施形態において、本発明に用いるメモリセルは、セル電流の値に基づいて記憶情報を判定するメモリセルであれば、マスクＲＯＭ用のメモリセルであってもよい。また、メモリの種類は、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型等のいずれのものでもよく、また、情報を記憶するための電荷は、半導体窒化膜や、半導体を用いたフローティングゲート等、どのようなもので蓄積してもよい。さらに、ビット線の方式は、固定グランド方式及び仮想グランド方式のいずれでもよい。また、メモリセルの記憶情報は２値に限られず、２値以上のあらゆる多値情報について、本発明を適用できる。さらに、カウンタ１０６は、ビット線の放電時間を計数したが、選択ビット線を充電することによりメモリセルの記憶情報を読み出すようにして、ビット線を所定電圧に充電するためにかかる充電時間を計数してもよい。また、カウンタが検出するカウント値に替えて、Ａ／Ｄ変換器が検出するビット線電位の値を用いて、メモリセルの記憶情報を読み出してもよい。

（第３実施形態）
図１１は、本発明の第３実施形態の電子機器としてのデジタルカメラを示すブロック図である。このデジタルカメラは、本発明の半導体記憶装置としてのフラッシュメモリを備え、このフラッシュメモリに撮影画像の記憶を行う。

図１１に示すように、このデジタルカメラは、操作者によりパワースイッチ２０１がオンされると、電池２０２から供給される電力がＤＣ／ＤＣコンバータ２０３で所定電圧に変圧されて、各部品に供給される。レンズ２１６から入った光は、ＣＣＤ２１８で電流に変換され、Ａ／Ｄコンバータ２２０でデジタル信号となり、映像処理部２１０のデータバッファ２１１に入力される。データバッファ２１１に入力された信号は、ＭＰＥＧ処理部２１３で動画処理され、ビデオエンコーダ２１４を経てビデオ信号となり、液晶パネル２２２に表示される。操作者によりシャッター２０４が押下されると、データバッファ２１１の情報が、ＪＰＥＧ処理部２１２を経て静止画として処理され、フラッシュメモリ２０８に記録される。このフラッシュメモリ２０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ２０７は、ＣＰＵ２０６や映像処理部２１０の様々な処理過程で発生するデータの一時記憶用に利用される。

上記フラッシュメモリ２０８には、情報量が大きな映像情報や音声情報等が記録されるので、大量のまとまったデータの書き込み、読み出し及び消去が行われる。ここで、本発明の半導体記憶装置で構成されたフラッシュメモリ２０８は、１本のワード線につながるメモリセルのデータを一連のアクセスで読み出す際、先頭のデータが出力されるまでのアクセス時間である第１アクセスにかかる時間が、通常のＤＲＡＭよりも、約１００ｎｓ〜数μｓ程度長い。なぜならば、カウント値に基づいて２値あるいは多値を識別するための閾値を設定する時間が必要だからである。しかしながら、一連のアクセスのうちの第２アクセス以降は、上記カウント値に基づいた閾値が既に決定しているので、各々のメモリセルから読み出されたカウント値を、順次２値あるいは多値に変換しながら出力することができる。したがって、第２アクセス以降は、ＤＲＡＭと同等のアクセスタイム（およそ１０ｎｓ〜数１０ｎｓ）で情報を出力できる。その結果、第１アクセスの長さは、第２アクセス以降のアクセス時間の合計と比べると比較的短いから、１つのメモリセルのアクセス時間の平均値を考慮すれば、ＤＲＡＭと略同じ時間でアクセスが可能になる。例えば、第１アクセスにかかる時間が１μｓであり、第２アクセス以降の１つのメモリセルのアクセスにかかる時間が３０ｎｓであって、１つのワード線から２５６個のメモリセルを一連のアクセスで読み出す場合、（１μｓ＋３０ｎｓ×２５５個）／２５６サイクル≒３４ｎｓが、１つのメモリセルの平均アクセス時間となる。このように、本発明は、特に、画像データ等のような比較的大規模のデータの読み出しを行う電子機器に適用することにより、フラッシュメモリにＤＲＡＭと同等の高速の読み出しを実現することができ、高速動作の電子機器が得られる。

さらに、上記デジタルカメラのフラッシュメモリ２０８は、ビット単価を下げるため、チップ面積を削減する必要があり、また、電池２０２の小型化と継続動作時間の延長のため、消費電力を下げる必要がある。さらに、フラッシュメモリ２０８に保存される画像は、１画素でも誤りがあると画像品質の低下を招くので、保存に伴うデータの信頼性を高くしなければならない。さらに、保存が長期に亘る際のデータの信頼性も高くする必要がある。また、他の電子機器では、例えば携帯電話で用いられるフラッシュメモリは、画像データの保存の際に通信プロトコルを併せて記録するので、高度の信頼性が必要となる。

ここで、本実施形態のフラッシュメモリ２０８は、従来のようなリファレンスセルや、リファレンスセルのセル電流値を調整する回路が不要になるので、チップ面積と消費電力を削減することができる。また、セル電流値がワード線毎にばらついたり、時間経過に伴って変動したりしても、正確にメモリセルの情報を読み出すことができる。したがって、本発明の半導体記憶装置を備える電子機器は、コストダウン、小型化及び高信頼性を達成することができる。なお、上記電子機器は、デジタルカメラや携帯電話に限られず、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。なお、上記電子機器が備える半導体装置は、カウンタが検出するカウント値に替えて、Ａ／Ｄ変換器が検出するビット線電位の値を用いて、メモリセルの記憶情報を読み出すものであってもよい。

本発明の第１実施形態の半導体記憶装置を示す図である。半導体記憶装置の読み出し動作を説明するタイミング図である。ビット線充放電回路の一例を示す回路図である。ビット線選択回路ドライバの一例を示す回路図である。カウンタの初段の一例を示す回路図である。カウンタの２段〜ｎ段の一例を示す回路図である。セル電流値の分布から従来のリファレンスセル電流値を用いて情報を判定する方法を示す図である。本実施形態の半導体記憶装置でセル電流値の分布から２値の情報を判定する方法を示す図である。本実施形態の半導体記憶装置でセル電流値の分布から４値の情報を判定する方法を示す図である。図６Ｂで示した２値情報の判定を行うロジック回路用のアルゴリズムの一例を示す図である。複数のメモリセルについて、セル電流のばらつきを説明する図である。第２実施形態の半導体記憶装置を示す断面図である。第１のシリコン窒化膜の記憶情報を読み出す際のセル電流が、第２のシリコン窒化膜の記憶情報の影響を受ける様子を説明する図である。第３実施形態の電子機器としてのデジタルカメラを示すブロック図である。セル電流関連値読み出し回路としてのＡ／Ｄ変換器を示す図である。

符号の説明

１００メモリセルアレイ
１０１ビット線充放電回路
１０２行デコーダ
１０３ビット線選択回路ドライバ
１０４ビット線選択回路
１０５比較器
１０６カウンタ
１０７行デコーダ

Claims

複数の不揮発性のメモリセルが整列され、それらのメモリセルに論理０データと論理１データとが混在して記憶されたメモリセルアレイと、
上記メモリセルの制御端子に接続されたワード線と、
上記メモリセルの入出力端子に接続されたビット線と、
上記複数のメモリセルのうちの所定数のメモリセルについて、このメモリセルを流れる電流に関する値を読み出すセル電流関連値読み出し回路と、
上記セル電流関連値読み出し回路による読み出しで上記所定数のメモリセルについてそれぞれ読み出された値の分布に基づいて、上記メモリセルに記憶された情報を特定するための基準となるべき閾値を生成する閾値生成回路と、
上記メモリセルに記憶された情報を特定するための基準として上記閾値生成回路で生成された上記閾値を用いて、上記セル電流関連値読み出し回路による上記読み出しで上記所定数のメモリセルについてそれぞれ読み出された上記値に基づいて上記所定数のメモリセルに各々記憶された情報を判定する情報判定回路と
を備えることを特徴とする半導体記憶装置。
請求項１に記載の半導体装置において、
上記ワード線を選択するワード線選択回路と、
上記ビット線に対して充電又は放電を行うビット線充放電回路と
を備え、
上記セル電流関連値読み出し回路は、上記ビット線に接続されて、このビット線の電位を出力するＡ／Ｄ変換器であることを特徴とする半導体記憶装置。
請求項１に記載の半導体装置において、
上記ワード線を選択するワード線選択回路と、
上記ビット線に対して充電又は放電を行うビット線充放電回路と
を備え、
上記セル電流関連値読み出し回路は、
上記ビット線が接続されると共に、上記ビット線の電位と基準値とを比較する比較器と、
上記比較器からの出力に基づいて、上記ビット線の電位が所定の電位になる放電期間又は充電期間を示すカウント値を計数するカウンタとを有する
ことを特徴とする半導体記憶装置。
請求項２に記載の半導体記憶装置において、
上記Ａ／Ｄ変換器のビット数は、上記メモリセルに記憶される情報のビット数よりも大きいことを特徴とする半導体記憶装置。
請求項３に記載の半導体記憶装置において、
上記カウンタのビット数は、上記メモリセルに記憶される情報のビット数よりも大きいことを特徴とする半導体記憶装置。
請求項２に記載の半導体記憶装置において、
上記閾値生成回路は、上記Ａ／Ｄ変換器によって計測された上記複数のメモリセルに連なるビット線電圧値の分布について、連続した値の分布の端の値に基づいて、上記閾値を生成することを特徴とする半導体記憶装置。
請求項３に記載の半導体記憶装置において、
上記閾値生成回路は、上記カウンタによって計数された上記複数のメモリセルの連続したカウント値の分布の端の値に基づいて、上記閾値を生成することを特徴とする半導体記憶装置。
請求項３に記載の半導体記憶装置において、
上記比較器がビット線の電位と基準値との比較を開始する動作と、上記カウンタが計数を開始する動作とが同期していることを特徴とする半導体記憶装置。
請求項３に記載の半導体記憶装置において、
上記比較器の出力の反転動作と、上記カウンタの計数の停止とが同期していることを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置において、
上記ビット線に、容量素子が接続されていることを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置において、
上記ビット線に、上記メモリセルのオン時の最大抵抗値以下、かつ、最小抵抗値以上の抵抗値を有するトランジスタが接続されていることを特徴とする半導体記憶装置。
請求項２又は３に記載の半導体記憶装置において、
上記ビット線充放電回路は、上記メモリセルのオン時の最大抵抗値以下、かつ、最小抵抗値以上の抵抗値を有するトランジスタを有することを特徴とする半導体記憶装置。
請求項１乃至１２のいずれか１つに記載の半導体記憶装置において、
上記メモリセルは、サイドウォールメモリを含むことを特徴とする半導体記憶装置。
請求項１乃至１３のいずれか１つに記載の半導体記憶装置を備えた電子機器。