JP4322238B2 - 半導体記憶装置および電子機器 - Google Patents
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Description
本発明は、半導体記憶装置に関し、特に、１つのチャネル領域の両端近傍に独立して記憶できる機能を備えたフラッシュメモリセルやマスクＲＯＭ（リード・オンリー・メモリ）セル等の不揮発性メモリセルを備えた半導体記憶装置に関する。また、本発明は、半導体記憶装置を有する電子機器に関する。
近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード（プログラム）記憶用の半導体記憶装置として、フラッシュメモリ、強誘電体メモリあるいはマスクＲＯＭ等のような不揮発性の半導体記憶装置が多く利用されている。しかも、単位面積当たりの記憶容量を増やしてビット単価を下げるため、記憶方式が２値から多値へと急激に変化して来ている。
このような不揮発性メモリセルは、記憶状態に応じたセル電流（メモリセルを流れる電流）の変化を利用して情報を判定するものであるが、構造上、同じ情報を記憶した複数のメモリセルの間でセル電流を完全に一致させることが難しい。したがって、複数のメモリセルについて、同じ情報を記憶しても、セル電流の値がある程度の幅で分布するのが普通である。しかしながら、異なる情報を記憶したメモリセルの間でセル電流の値の分布が重なると、正しい情報の判定が困難になる。したがって、異なる情報を記憶したメモリセルの間では、互いのセル電流の分布が重ならないように、つまり、互いの分布の間に隙間が生じるように、プログラムベリファイ動作で調整している。しかしながら、最近、微細化、低電圧化及び多値化等が進むに伴って、互いのセル電流の分布を隔てる隙間が狭くなりつつあるという問題がある。特に、１つのメモリセルに複数の蓄積ノード（記憶領域）を設けて集積度を上げるサイドウォールメモリなどにおいては、１つのチャネル領域の両端近傍に独立して記憶できる２つの蓄積ノードがあるため、セル電流は、互いの蓄積ノードの状態に影響され、一方の蓄積ノードを読み出す際に、他方の蓄積ノードの影響を受けてしまう。さらに、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）や、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響が、複数のメモリセルに互いに異なる度合いで及ぶ。以上のことから、個々のメモリセルのセル電流値の分布の広がりが大きくなり、データ０とデータ１のセル電流値の分布を隔てる隙間が極端に狭くなったり、あるいは、互いに重なってしまい、データ０とデータ１を区別できなくなるという問題が生じる。
従来の読み出し動作における代表的な手法としては、リファレンスセルを設け、その電流値又は平均電流値をリファレンス電流値として、読み出したいメモリセルのセル電流値と比較して情報を判定する半導体記憶装置がある（特許文献１：特開２００４−２７３０９３号公報参照）。具体的には、２つのリファレンスセルにデータ０とデータ１とを記憶させておき、それらの平均電流値をリファレンス電流値として用いている。
しかしながら、上記従来の半導体記憶装置は、データ０とデータ１の分布の隙間が極端に狭かったり、さらには重なってしまう(隙間がなくなる)ような場合には、メモリセルの情報を正しく読み取ることはできなかった。
特開２００４−２７３０９３号公報
そこで、本発明の課題は、セル電流値のデータ０とデータ１の分布の隙間が極端に狭かったり、あるいは、重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供することにある。
上記課題を解決するため、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記読み出し部は、
上記第１記憶領域にデータ１が記憶されると共に、上記第２記憶領域にデータ１が記憶されている状態と、上記第１記憶領域にデータ０が記憶されると共に、上記第２記憶領域にデータ１が記憶されている状態とを判別できる第１基準値と、上記第１出力とを比較する第１センスアンプと、
上記第１記憶領域にデータ１が記憶されると共に、上記第２記憶領域にデータ０が記憶されている状態と、上記第１記憶領域にデータ０が記憶されると共に、上記第２記憶領域にデータ０が記憶されている状態とを判別できる第２基準値と、上記第１出力とを比較する第２センスアンプと、
上記第１出力と上記第２出力とを比較する第３センスアンプと、
上記第１センスアンプの出力端子、上記第２センスアンプの出力端子および上記第３センスアンプの出力端子に接続されている多数決論理回路と
を有することを特徴としている。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記読み出し部は、
上記第１記憶領域にデータ１が記憶されると共に、上記第２記憶領域にデータ１が記憶されている状態と、上記第１記憶領域にデータ０が記憶されると共に、上記第２記憶領域にデータ１が記憶されている状態とを判別できる第１基準値と、上記第１出力とを比較する第１センスアンプと、
上記第１記憶領域にデータ１が記憶されると共に、上記第２記憶領域にデータ０が記憶されている状態と、上記第１記憶領域にデータ０が記憶されると共に、上記第２記憶領域にデータ０が記憶されている状態とを判別できる第２基準値と、上記第１出力とを比較する第２センスアンプと、
上記第１出力と上記第２出力とを比較する第３センスアンプと、
上記第１センスアンプの出力端子、上記第２センスアンプの出力端子および上記第３センスアンプの出力端子に接続されている多数決論理回路と
を有することを特徴としている。
本発明によれば、１つのチャネル領域の両端近傍に独立して記憶できる２つの記憶領域（蓄積ノード）があるメモリセルにおいて、上記第１出力と上記第２出力に基づいて、上記第１記憶状態に記憶されている情報を読み出すようになっているので、各メモリセルにおいて、上記第１記憶領域にデータ１が記憶されていると共に、上記第２記憶領域にデータ０が記憶されている状態および上記第１記憶状態にデータ０が記憶されていると共に、上記第２記憶状態に１が記憶されている状態を検知できる。したがって、第１記憶領域にデータ１が記憶されているかデータ０が記憶されているかを、正確に判断できる。
詳細に説明すると、セル電流値が互いの蓄積ノードの状態に影響する現象、すなわち、第１記憶領域に記憶されている情報を読み出す際に、この読み出しが第２記憶領域に記憶されている情報の影響を受ける現象や、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）や、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響によって、複数のメモリセルにおけるセル電流の分布において、第１記憶領域にデータ１が記憶されると共に、第２記憶領域にデータ０が記憶されている状態の分布と、第１記憶領域にデータ０が記憶されると共に、第２記憶領域にデータ１が記憶されている状態の分布の隙間が狭くなったり、あるいは、重なってしまうようなことがある。しかしながら、第１出力と第２出力とを比較等することによって、第１記憶領域にデータ１が記憶されると共に、第２記憶領域にデータ０が記憶されている状態と、第１記憶領域にデータ０が記憶されると共に、第２記憶領域にデータ１が記憶されている状態を区別できる。したがって、第１記憶領域にデータ１が記憶されているかデータ０が記憶されているかを、正確に判断できて、メモリセルの情報を高精度に判別することができる。
また、本発明によれば、上記第１センスアンプの出力端子、上記第２センスアンプの出力端子および上記第３センスアンプの出力端子に、上記第１乃至第３センスアンプの２値出力の多数決を求める多数決論理回路を接続しているので、第１記憶領域に記憶されている情報を正確に読み出すことができる。すなわち、この実施形態では、第１記憶領域にデータ１が記憶されると共に、第２記憶領域にデータ１が記憶されている状態または第１記憶領域にデータ１が記憶されると共に、第２記憶領域にデータ０が記憶されている状態のとき、上記多数決論理回路の出力が１になる一方、第１記憶領域にデータ０が記憶されると共に、第２記憶領域にデータ１が記憶されている状態または第１記憶領域にデータ０が記憶されると共に、第２記憶領域にデータ０が記憶されている状態のとき、上記多数決論理回路の出力が０になるようにすることができる。したがって、上記多数決論理回路の出力を検出するだけで上記第１記憶領域に記憶されている情報を正確に読み出すことができる。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と上記第２出力との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２出力側の電極とを接離するスイッチング部と、
上記第１キャパシタの両電極の電位差、または、上記第２キャパシタの両電極の電位差が入力されるセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と上記第２出力との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２出力側の電極とを接離するスイッチング部と、
上記第１キャパシタの両電極の電位差、または、上記第２キャパシタの両電極の電位差が入力されるセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と第２基準電位との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１出力と上記第２出力との電位差に相当する電荷を蓄積する第３キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２基準電位側の電極と、上記第３キャパシタの上記第２出力側の電極とを接離するスイッチング部と、
上記第１キャパシタの両電極の電位差、または、上記第２キャパシタの両電極の電位差、または、上記第３キャパシタの両電極の電位差が入力されるセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の上記電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と第２基準電位との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１出力と上記第２出力との電位差に相当する電荷を蓄積する第３キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２基準電位側の電極と、上記第３キャパシタの上記第２出力側の電極とを接離するスイッチング部と、
上記第１キャパシタの両電極の電位差、または、上記第２キャパシタの両電極の電位差、または、上記第３キャパシタの両電極の電位差が入力されるセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の上記電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力とグランドとの電位差に相当する電荷を蓄積する第２キャパシタと、
上記第２出力とグランドとの電位差に相当する電荷を蓄積する第３キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第３キャパシタのグランドと反対側の電極とを接離するスイッチング部と、
上記第２キャパシタのグランド側と反対側の電極の電位と、上記第３キャパシタのグランド側と反対側の電極の電位とを比較するセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力とグランドとの電位差に相当する電荷を蓄積する第２キャパシタと、
上記第２出力とグランドとの電位差に相当する電荷を蓄積する第３キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第３キャパシタのグランドと反対側の電極とを接離するスイッチング部と、
上記第２キャパシタのグランド側と反対側の電極の電位と、上記第３キャパシタのグランド側と反対側の電極の電位とを比較するセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と第２基準電位との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１出力とグランドとの電位差に相当する電荷を蓄積する第３キャパシタと、
上記第２出力とグランドとの電位差に相当する電荷を蓄積する第４キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２基準電位側の電極と、上記第４キャパシタのグランドと反対側の電極とを接離するスイッチング部と、
上記第３キャパシタのグランド側と反対側の電極の電位と、上記第４キャパシタのグランド側と反対側の電極の電位とを比較するセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の上記電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と第２基準電位との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１出力とグランドとの電位差に相当する電荷を蓄積する第３キャパシタと、
上記第２出力とグランドとの電位差に相当する電荷を蓄積する第４キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２基準電位側の電極と、上記第４キャパシタのグランドと反対側の電極とを接離するスイッチング部と、
上記第３キャパシタのグランド側と反対側の電極の電位と、上記第４キャパシタのグランド側と反対側の電極の電位とを比較するセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の上記電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタおよび第２キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と上記第２出力との電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタおよび上記第２キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２出力との電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタおよび上記第２キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続する。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタおよび第２キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と上記第２出力との電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタおよび上記第２キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２出力との電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタおよび上記第２キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続する。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタおよび第３キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と第２基準電位との電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第１出力と上記第２出力との電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２基準電位との電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第１出力と上記第２出力との電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続する。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタおよび第３キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と第２基準電位との電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第１出力と上記第２出力との電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２基準電位との電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第１出力と上記第２出力との電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続する。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタおよび第３キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力とグランドとの電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第２出力とグランドとの電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、第２キャパシタおよび上記第３キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力とグランドとの電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第２出力とグランドとの電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタおよび第３キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力とグランドとの電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第２出力とグランドとの電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、第２キャパシタおよび上記第３キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力とグランドとの電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第２出力とグランドとの電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続する。
また、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタ、第３キャパシタおよび第４キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と第２基準電位との電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第１出力とグランドとの電位差に相当する電荷を蓄積し、上記第４キャパシタに上記第２出力とグランドとの電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、上記第２キャパシタ、上記第３キャパシタおよび上記第４キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２基準電位との電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第１出力とグランドとの電位差に相当する電荷と、上記第４キャパシタに蓄積された上記第２出力とグランドとの電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタ、上記第３キャパシタおよび上記第４キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続する。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタ、第３キャパシタおよび第４キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と第２基準電位との電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第１出力とグランドとの電位差に相当する電荷を蓄積し、上記第４キャパシタに上記第２出力とグランドとの電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、上記第２キャパシタ、上記第３キャパシタおよび上記第４キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２基準電位との電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第１出力とグランドとの電位差に相当する電荷と、上記第４キャパシタに蓄積された上記第２出力とグランドとの電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタ、上記第３キャパシタおよび上記第４キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続する。
尚、この発明で、キャパシタとは、電荷を蓄積できる容量相当素子のことを言う。例えば、キャパシタは、コンデンサや、ダイオードや、素子（端子も含む）に寄生する容量相当素子（容量は寄生容量）等のことを言う。
上記２つ目から９つ目までの発明の夫々において、各キャパシタの容量および各基準電位を適切に設定することにより、第１記憶領域の情報を正確に読み出すことができる。
上記２つ目から９つ目までの発明によれば、上記第１出力が、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力が、上記第２入出力端子に接続されている上記ビット線の電位であるので、上記第１入出力端子から上記第２入出力端子に電流を流した場合と、上記第２入出力端子から上記第１入出力端子に電流を流した場合との比較を容易に行うことができる。
また、上記２つ目から９つ目までの発明によれば、上記メモリセルからの出力電流を電位信号に変換し、更に、キャパシタを用いて電荷信号に変換しているので、保存することができない出力電流（電流信号）を電荷信号としてキャパシタに溜めることができる。したがって、時間的に異なる２つの電流信号を比較することができる。
また、上記２つ目から９つ目までの発明によれば、多数決論理回路を有する実施形態と比較して、多数決論理回路を省略できると共に、センスアンプの個数を３個から１個に削減できるので、小さな回路構成で同じ動作を実現できる。また、センスアンプの個数を３個から１個に削減できることに起因して、増幅を３回から１回に低減できるので、増幅に起因して発生する誤差を小さくできて、第１記憶領域の情報を更に正確に読み取ることができる。
また、上記２つ目から９つ目までの発明によれば、多数決論理回路を用いる実施形態と比較して、各基準電位が満たさなければならない制限を緩和することができる。
また、一実施形態の半導体記憶装置は、上記メモリセルが、サイドウォールメモリである。
上記サイドウォールメモリを、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側に形成された電荷保持領域とを有し、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、２値以上の情報を記憶できるメモリとして定義する。
上記サイドウォールメモリは、１つのメモリセルに２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。２つの記憶領域を有するサイドウォールメモリでは、一方の記憶領域（記憶部）の情報を読み出す際の電流が、他方の記憶領域の記憶状態の影響を受ける。したがって、１つの記憶部を有するメモリセルと比較してセル電流の値のバラツキが大きいという特性を有する。しかしながら、この半導体記憶装置は、第１出力と、第２出力を比較するようになっているので、１本のワード線で選択されるメモリセル全体のセル電流値のデータ０とデータ１の分布の隙間の位置がデバイス毎にばらついたり、時間の経過でずれが生じたり、或いは重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる。
また、本発明の電子機器は、本発明の半導体記憶装置を備える。
本発明によれば、簡単な構成を有すると共に、高精度に情報の判定を行うことができる半導体記憶装置を備えるので、小型化できると共に、信頼性を格段に向上させることができる。
また、一実施形態の半導体記憶装置は、
複数の不揮発性のメモリセルが整列されたメモリセルアレイと、
上記メモリセルの制御端子に接続されたワード線と、
上記メモリセルの入出力端子に接続されたビット線と、
情報を読み出すべきメモリセルに接続された上記ワード線を選択する行選択回路と、
上記ビット線に対して充電又は放電を行うビット線充放電回路と、
上記ビット線が接続されると共に、上記ビット線の電位と基準値とを比較するセンスアンプとを有し、
上記各メモリセルの一方の側の第１ビット線を他方の側の第２ビット線より高電位にした場合の充電又は放電による上記第１または第２ビット線の第１電位と、上記第２ビット線を上記第１ビット線より高電位にした場合の充電又は放電による上記第２または第１ビット線の第２電位の両方を用いることで、上記メモリセルに蓄積された情報を読み出すことを特徴としている。
複数の不揮発性のメモリセルが整列されたメモリセルアレイと、
上記メモリセルの制御端子に接続されたワード線と、
上記メモリセルの入出力端子に接続されたビット線と、
情報を読み出すべきメモリセルに接続された上記ワード線を選択する行選択回路と、
上記ビット線に対して充電又は放電を行うビット線充放電回路と、
上記ビット線が接続されると共に、上記ビット線の電位と基準値とを比較するセンスアンプとを有し、
上記各メモリセルの一方の側の第１ビット線を他方の側の第２ビット線より高電位にした場合の充電又は放電による上記第１または第２ビット線の第１電位と、上記第２ビット線を上記第１ビット線より高電位にした場合の充電又は放電による上記第２または第１ビット線の第２電位の両方を用いることで、上記メモリセルに蓄積された情報を読み出すことを特徴としている。
この実施形態のように、第１出力は、各メモリセルの一方の側の第１ビット線を他方の側の第２ビット線より高電位にした場合の充電又は放電による上記第１または第２ビット線の電位とすることができ、第２出力は、記第２ビット線を上記第１ビット線より高電位にした場合の充電又は放電による上記第２または第１ビット線の電位とすることができる。ここで、第１出力が第１ビット線の電位のとき、第２出力は、第２ビット線の電位である。また、第１出力が充電による出力である場合、第２出力は充電による出力であり、第１出力が放電による出力である場合、第２出力は放電による出力である。
本発明の半導体記憶装置によれば、チャネル領域の両端近傍に互いに独立して情報を記憶できる第１および第２記憶領域を有するメモリセルに、互いに逆方向に電流を流す２つの状態で、メモリセルに流れる電流に相当する出力に基づいて、メモリセルに記憶された情報を判別して読み出すので、複数のメモリセルのセル電流値が異なって、第１記憶領域のデータ０とデータ１の分布の隙間の位置が、メモリセルアレイや半導体記憶装置毎にばらついたり、時間の経過でずれが生じたり、或いは重なってしまうようなことがあっても、第１記憶領域の情報を高精度に判別して読み出すことができる。
以下、本発明を図示の形態により詳細に説明する。
（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ０、ＭＣ１、・・・がマトリクス状に配置されたメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ０〜ＷＬｎが延在している。さらに、上記メモリセルアレイ１００の列方向には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線・・・、ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・が延在している。ここで、各メモリセルにおいて、紙面の左側のビット線（第１ビット線とする）に接続している入出力端子を第１入出力端子とし、紙面の左側のビット線（第２ビット線とする）に接続している入出力端子を第２入出力端子とする。また、上記ワード線ＷＬ０〜ＷＬｎは、任意のワード線を選択する行デコーダ１０２に接続されている。上記ビット線・・・、ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・は、ビット線選択回路１０３からの出力信号ＳＥＬ０〜４で選択されるトランジスタ群と、信号ＣＵＴ０、信号ＣＵＴ１、信号ＣＵＴＲでスイッチングされるトランジスタ群によって、第１センスアンプ１０４、第２センスアンプ１０５、第３センスアンプ１０６に接続される。また、図１には図示しないが、第１乃至第３センスアンプ１０４〜１０６の出力は、図５に示す３つの入力端子を有する多数決論理回路の入力端子に、複数の出力が同じ入力端子に接続されないように接続されている。ここでは、メモリセルを４個毎に、１組のセンスアンプ１０４〜１０６に接続するようにしているが、１組のセンスアンプに接続されるメモリセルの数は、特に４個に限定されるものではない。なお、各センスアンプ１０４,１０５,１０６の２つの入力端にある容量Ｃｓは、ＣＵＴ０、ＣＵＴ１でビット線と切り離されたセンスアンプ１０４,１０５,１０６の入力端に寄生している容量相当素子の寄生容量を表す。
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ０、ＭＣ１、・・・がマトリクス状に配置されたメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ０〜ＷＬｎが延在している。さらに、上記メモリセルアレイ１００の列方向には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線・・・、ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・が延在している。ここで、各メモリセルにおいて、紙面の左側のビット線（第１ビット線とする）に接続している入出力端子を第１入出力端子とし、紙面の左側のビット線（第２ビット線とする）に接続している入出力端子を第２入出力端子とする。また、上記ワード線ＷＬ０〜ＷＬｎは、任意のワード線を選択する行デコーダ１０２に接続されている。上記ビット線・・・、ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・は、ビット線選択回路１０３からの出力信号ＳＥＬ０〜４で選択されるトランジスタ群と、信号ＣＵＴ０、信号ＣＵＴ１、信号ＣＵＴＲでスイッチングされるトランジスタ群によって、第１センスアンプ１０４、第２センスアンプ１０５、第３センスアンプ１０６に接続される。また、図１には図示しないが、第１乃至第３センスアンプ１０４〜１０６の出力は、図５に示す３つの入力端子を有する多数決論理回路の入力端子に、複数の出力が同じ入力端子に接続されないように接続されている。ここでは、メモリセルを４個毎に、１組のセンスアンプ１０４〜１０６に接続するようにしているが、１組のセンスアンプに接続されるメモリセルの数は、特に４個に限定されるものではない。なお、各センスアンプ１０４,１０５,１０６の２つの入力端にある容量Ｃｓは、ＣＵＴ０、ＣＵＴ１でビット線と切り離されたセンスアンプ１０４,１０５,１０６の入力端に寄生している容量相当素子の寄生容量を表す。
この半導体記憶装置のメモリセルアレイは、ビット線・・・、ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・の接続方式が仮想グランド方式であり、ビット線選択回路１０３の動作の下、メモリセル４個のうち１個の割合で同時に読み出すものである。しかしながら、ビット線は固定グランド方式でもよく、ビット線選択回路の種類はどのようなものでもよく、また、ビット線選択回路は無くてもよい。
図２は、本実施形態および後述の第２、第３実施形態で使用されているサイドウォールメモリ２００の断面図である。尚、この実施形態および以下の全ての実施形態では、２つの記憶領域を有するメモリ（サイドウオールメモリに限らない）の各記憶領域（各蓄積ノード）がプログラム状態であるとき、すなわち、各記憶領域に電子が注入されている状態であるとき、その記憶領域にデータ１が記憶されているものとし、各記憶領域がイレース状態であるとき、すなわち、各記憶領域から電子が引き抜かれた状態であるとき、その記憶領域にデータ０が記憶されているものとする。しかしながら、各記憶領域（各蓄積ノード）がプログラム状態であるとき（各記憶領域に電子が注入されている状態であるとき）、その記憶領域にデータ０が記憶されているものとし、各記憶領域がイレース状態であるとき（各記憶領域から電子が引き抜かれた状態であるとき）、その記憶領域にデータ１が記憶されているとしても良いことは、勿論である。
このサイドウォールメモリ２００は、電荷保持領域として働く第１記憶領域としての第１シリコン窒化膜２０３および第２記憶領域としての第２シリコン窒化膜２０４を備えている。このサイドウォールメモリ２００は、データ０,０、データ０,１、データ１,０およびデータ１,１の４つの値を記憶するようになっており、２ビットの情報を記憶するようになっている。基板２０１上に、ゲート電極として機能するワード線２０５がゲート絶縁膜２０２を介して形成されており、このワード線２０５の両側に、シリコン酸化膜２０６を介して、第１及び第２シリコン窒化膜２０３,２０４が形成されている。この第１及び第２シリコン窒化膜２０３,２０４は、概略Ｌ字形状であり、ワード線２０５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板２０１表面と略平行かつワード線２０５から遠ざかる側に延びる横部とを有している。上記第１及び第２シリコン窒化膜２０３，２０４のワード線２０５から遠い側には、シリコン酸化膜２０７，２０７が設けられている。このように、第１及び第２シリコン窒化膜２０３，２０４を、シリコン酸化膜２０６とシリコン酸化膜２０７で挟むことにより、書き換え動作時の電荷注入効率を高くして、高速な動作を実現している。上記第１及び第２シリコン窒化膜２０３，２０４に近接する基板２０１上には、２つの拡散領域が形成されている。詳しくは、第１シリコン窒化膜２０３の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２０９が形成されている。さらに、第２シリコン窒化膜２０４の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、第１ビット線２１２が形成されている。上記拡散層２０９及び第１ビット線２１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層２０９と第１ビット線２１２との間に、チャネル領域が定められる。上記第１ビット線２１２は、メモリセルの上部に形成された図示しない配線層に接続され、拡散層２０９は、メモリセル２００の上部に形成された第２ビット線２１１に接続されている。
図３は、メモリセルの２つの蓄積ノード（記憶領域）の状態毎のセル電流分布を示す図であり、メモリセルの左側の蓄積ノードを読み出すために、右から左へ電流を流した際、左側の蓄積ノード（記憶領域）が右側の蓄積ノード（記憶領域）の干渉を受ける様子を示す模式図である。
サイドウォールメモリ等、２つの蓄積ノードを有するメモリにおいては、２つの蓄積ノードが干渉し、一方の蓄積ノードの読み出しが、他方の蓄積ノードの状態に影響を受ける。このため図３に示すように、１本のワード線に接続された全てのメモリセルのセル電流値の分布を見ると、図３において中央より左側に位置する蓄積ノードのデータ１（データ１,１，データ１,０）の分布と、図３において中央より左側に位置する蓄積ノードのデータ０（データ０,１，データ０,０）の分布が重なりを持ってしまうことがある。
しかしながら、１個のメモリセルに注目した場合では、互いの蓄積ノードが干渉し合っても、図３に示すように、２つの蓄積ノードにデータ１と０が書き込まれている場合において、データ１の蓄積ノードが電流の流れの下流側に位置している図３に○で示す場合と、データ１の蓄積ノードが電流の流れの上流側に位置している図３に●で示す場合とは、セル電流値には差がある。そこで、セル電流を、選択されたメモリセルの一方のビット線から他方のビット線に流した場合と、その逆に流した場合とを比較することにより、データ１,０とデータ０,１を判定することができる。このセル電流の差に着目して、データ０とデータ１を判定することが本発明の主旨である。
図４は、第１実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。図４の信号名は、図１の信号線に付した信号名に対応している。ここでは、例として、図１にＷＬ０で示すワード線に接続されたメモリセルＭＣ０を読み出す場合を説明する。
まず、時刻ｔ１に、信号ＷＬ０を立ち上げてワード線ＷＬ０の電位をＧＮＤからＶＷＬに滑らかに変化させる。続いて、時刻ｔ２に、信号ＳＥＬ０と、信号ＣＵＴ０と、信号ＣＵＴＲとを立ち上げる。この結果、ビット線ＢＬ０が、各センスアンプ１０４,１０５,１０６の左側の入力端ＳＡ０Ｌ、ＳＡ１Ｌ、ＳＡ２Ｌと接続され、入力端ＳＡ０Ｒには、第１基準値の一例としての基準電圧（基準電位）Ｈｒｅｆが、入力端ＳＡ１Ｒには、第２基準値の一例としての基準電圧（基準電位）Ｌｒｅｆが充電される。次に、時刻ｔ３に、ビット線充放電回路１０１で、ビット線ＢＬ１をＧＮＤに固定すると共に、ビット線ＢＬ０にＶＢＬ（例えば１．２Ｖ）を充電する。次に、時刻ｔ４で、信号ＳＥＬ０と、信号ＣＵＴ０と、信号ＣＵＴＲを立ち下げる。ビット線ＢＬ０は切り離され、各センスアンプ１０４,１０５,１０６の左側の入力端ＳＡ０Ｌ、ＳＡ１Ｌ、ＳＡ２Ｌには、第１出力の一例としてのその時点でのビット線ＢＬ０の電位が寄生容量Ｃｓに保持され、入力端ＳＡ０Ｒには、基準電圧Ｈｒｅｆが寄生容量Ｃｓに保持され、入力端ＳＡ１Ｒには、基準電圧Ｌｒｅｆが寄生容量Ｃｓに保持される。時刻ｔ５で、ビット線ＢＬ０をＧＮＤに放電し、時刻ｔ６で、今度は、信号ＳＥＬ１と信号ＣＵＴ１を立ち上げる。この結果、ビット線ＢＬ１が、第３センスアンプ１０６の右側の入力端ＳＡ２Ｒと接続される。時刻ｔ７で、ビット線充放電回路１０１で、ビット線ＢＬ０をＧＮＤに固定すると共に、ビット線ＢＬ１にＶＢＬ（例えば１．２Ｖ）を充電する。時刻ｔ８で、信号ＳＥＬ１と信号ＣＵＴ１を立ち下げる。ビット線ＢＬ１は切り離され、第３センスアンプ１０６の右側の入力端ＳＡ２Ｒには、第２出力の一例としてのその時点でのビット線ＢＬ１の電位が寄生容量Ｃｓに保持される。時刻ｔ９で、ビット線ＢＬ１をＧＮＤに放電しておく。これで、各センスアンプ１０４,１０５,１０６の各入力端の電圧が決まったので、時刻ｔ１０に信号ＳＡＰを立ち上げ、時刻ｔ１１に信号ＳＡＮを立ち下げて、各センスアンプ１０４,１０５,１０６を動作させる。
その結果、図４に示すように、ビット線ＢＬ０を切り離した時点における入力端ＳＡ０Ｌ、ＳＡ１Ｌ、ＳＡ２Ｌの電位は、入力端ＳＡ０Ｒの電位（基準電圧Ｈｒｅｆ）より低く、入力端ＳＡ１Ｒの電位（基準電圧Ｌｒｅｆ）より高く、入力端ＳＡ２Ｒのビット線ＢＬ１を切り離したときの電位より高くなる。このことから、第１センスアンプ１０４の出力信号ＳＡ０Ｒは１になり、第２センスアンプ１０５の出力信号ＳＡ１Ｒは０になり、第３センスアンプ１０６の出力信号ＳＡ２Ｒは０になる。この結果は、図５に示した多数決論理回路に入力され、その結果、センスアンプ１０４,１０５,１０６から出力される信号は０の方が多いので、多数決論理回路からデータ０が出力される。
ここで、図６に示すように、基準電圧Ｌｒｅｆを、データ１,１の充電電圧の上限より高く（図６ではデータ１,１の分布の右側に）設定すると共に、データ０,１の充電電圧の下限より低く設定する。また、基準電圧Ｈｒｅｆを、データ０,０の充電電圧の下限より低く(図６ではデータ０,０の左側に)設定すると共に、データ１,０の充電電圧の上限より高く設定する（基準電圧Ｈｒｅｆおよび基準電圧Ｌｒｅｆの詳細な設定方法については後に詳述する）。尚、基準電圧Ｈｒｅｆ、Ｌｒｅｆが、斜線で示した幅を持っているのは、センスアンプに不感帯が存在するからである。
図６に示すように、データ１,１（読み出し側蓄積ノード（第１記憶領域）も、非読み出し側の干渉側蓄積ノード（第２記憶領域）もデータ１）の場合は、入力端ＳＡ０Ｌと入力端ＳＡ１Ｌに印加される電位が、基準電圧Ｈｒｅｆおよび基準電圧Ｌｒｅｆよりも低く、第１センスアンプ１０４の出力信号ＳＡ０Ｒと第２センスアンプ１０５の出力信号ＳＡ１Ｒが共に１になる一方、出力信号ＳＡ２Ｒと出力信号ＳＡ２Ｌはほぼ同じ電圧となるため、第３センスアンプ１０６の出力信号ＳＡ２Ｒは、１になるか０になるか分からず不定（以下、１になるか０になるかわからない不定状態を×で示す）になる。したがって、第１乃至第３センスアンプ１０４,１０５,１０６の２値出力のうちの２つが１を出力するので、第１乃至第３センスアンプ１０４,１０５,１０６の２値出力の多数決を求める多数決論理回路の出力は１になる。
データ１,０（読み出し側蓄積ノードがデータ１で干渉側蓄積ノードがデータ０）の場合は、入力端ＳＡ０Ｌの電位が基準電圧Ｈｒｅｆよりも低いことから、第１センスアンプ１０４の出力信号ＳＡ０Ｒは１となる一方、入力端ＳＡ１Ｌの電位は、基準電圧Ｌｒｅｆより高いか低いか分からないため（図６参照）、第２センスアンプ１０５の出力信号ＳＡ０Ｒは不定×になる。また、入力端ＳＡ２Ｒと入力端ＳＡ２Ｌでは、入力端ＳＡ２Ｒの方が電圧が高いので、第３センスアンプ１０６の出力信号ＳＡ２Ｒは１になる。従って、第１乃至第３センスアンプ１０４,１０５,１０６の２値出力のうちの２つが１を出力するので、多数決論理回路の出力は必ず１になる。
データ０,１（読み出し側蓄積ノードはデータ０、干渉側蓄積ノードはデータ１）の場合は、入力端ＳＡ０Ｌの電位は、基準電圧Ｈｒｅｆより高いか低いか分からないため（図６参照）、第１センスアンプ１０４の出力信号ＳＡ０Ｒは不定×となる一方、入力端ＳＡ１Ｌの電位は、基準電圧Ｌｒｅｆよりも高く、第２センスアンプ１０５の出力信号ＳＡ１Ｒは０となる。また、入力端ＳＡ２Ｒの電位と入力端ＳＡ２Ｌの電位では、入力端ＳＡ２Ｒの電位の方が低いので、第３センスアンプ１０６の出力信号ＳＡ２Ｒは０になる。従って、第１乃至第３センスアンプ１０４,１０５,１０６の２値出力のうちの２つが０を出力するので、多数決論理回路の出力は必ず０となる。
データ０,０（読み出し側蓄積ノードも干渉側蓄積ノードもデータ０）の場合は、入力端ＳＡ０Ｌおよび入力端ＳＡ１Ｌの電位が基準電圧Ｈｒｅｆ、Ｌｒｅｆよりも高く、第１センスアンプ１０４の出力信号ＳＡ０Ｒと第２センスアンプ１０５の出力信号ＳＡ１Ｒは共に０になる。また、入力端ＳＡ２Ｒと入力端ＳＡ２Ｌの電位は略同じ電位となるため、第３センスアンプ１０６の出力信号ＳＡ２Ｒは、１になるか０になるか分からず不定×になる。従って、第１乃至第３センスアンプ１０４〜１０６の２値出力のうちの２つが０を出力するので、多数決論理回路の出力は必ず０となる。
表１は、以上の結果をまとめたものである。
［表１］
表１に示すように、読み出し側の蓄積ノード（第１記憶領域）のデータが１であるときには、干渉側蓄積ノード（第２記憶領域）のデータが１であるか０であるかに拘わらず、多数決論理回路の出力データが１になっている。また、読み出し側の蓄積ノード（第１記憶領域）のデータが０であるときには、干渉側蓄積ノード（第２記憶領域）のデータが１であるか０であるかに拘わらず、多数決論理回路の出力データが０になっている。このことから、第１記憶領域に記憶されている情報を正確に読み出すことができる。
（第２実施形態）
図７は、本発明の第２実施形態の半導体記憶装置を示す図である。第１実施形態と異なる点は、第１キャパシタ（第１容量相当素子）７０１と、第２キャパシタ（第２容量相当素子）７０２とを設け、これらのキャパシタ７０１,７０２と、センスアンプ７００の一方の入力端に寄生している第３キャパシタ７０３と、センスアンプ７００の他方の入力端に寄生している第４キャパシタ７０４とでチャージシェアするようにしたことである。このようにすると、以下に述べるように、多数決論理回路を省略できると共に、センスアンプを３個から１個まで減らすことができる。
図７は、本発明の第２実施形態の半導体記憶装置を示す図である。第１実施形態と異なる点は、第１キャパシタ（第１容量相当素子）７０１と、第２キャパシタ（第２容量相当素子）７０２とを設け、これらのキャパシタ７０１,７０２と、センスアンプ７００の一方の入力端に寄生している第３キャパシタ７０３と、センスアンプ７００の他方の入力端に寄生している第４キャパシタ７０４とでチャージシェアするようにしたことである。このようにすると、以下に述べるように、多数決論理回路を省略できると共に、センスアンプを３個から１個まで減らすことができる。
図８は、第２実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。図８の信号名は、図７の信号線に付した信号名に対応している。ここでは、ワード線ＷＬ０に接続されたメモリセルＭＣ０を読み出す場合を説明する。
まず、時刻ｔ１に、信号ＷＬ０を立ち上げてワード線ＷＬ０の電位をＧＮＤからＶＷＬに滑らかに変化させる。続いて時刻ｔ２に、信号ＳＥＬ０と信号ＣＵＴ０と信号ＣＵＴＲを立ち上げる。この結果、ビット線ＢＬ０が、センスアンプ７００の左側の入力端ＳＡＬと接続され、ノードＣＲＨの電位が、第１基準電位としての基準電圧（基準電位）Ｈｒｅｆになり、ノードＣＲＬの電位が、第２基準電位としての基準電圧（基準電位）Ｌｒｅｆになる。時刻ｔ３で、ビット線充放電回路１０１が、ビット線ＢＬ１をＧＮＤに固定すると共に、ビット線ＢＬ０にＶＢＬ（例えば１．２Ｖ）を充電する。時刻ｔ４で、信号ＳＥＬ０と信号ＣＵＴ０と信号ＣＵＴＲを立ち下げる。ビット線ＢＬ０は切り離され、センスアンプ７００の左側の入力端ＳＡＬの電位、すなわち、第１、第２キャパシタ７０１,７０２の夫々の入力端ＳＡＬ側の電極の電位および第３キャパシタ７０３の入力端ＳＡＬ側（グランド側と反対側）の電極の電位が、第１出力の一例としてのその時点でのビット線ＢＬ０の電位になり、ノードＣＲＨの電位、すなわち、第１キャパシタ７０１の入力端ＳＡＲ側の電極の電位が、基準電圧Ｈｒｅｆになり、ノードＣＲＬの電位、すなわち、第２キャパシタ７０２の入力端ＳＡＲ側の電極の電位が、基準電圧Ｌｒｅｆになる。
次に、時刻ｔ５で、ビット線ＢＬ０をＧＮＤに放電し、時刻ｔ６で、今度は、信号ＳＥＬ１と信号ＣＵＴ１を立ち上げる。この結果、ビット線ＢＬ１が、センスアンプ７００の右側の入力端ＳＡＲと接続される。時刻ｔ７で、ビット線充放電回路１０１が、ビット線ＢＬ０をＧＮＤに固定すると共に、ビット線ＢＬ１にＶＢＬ（例えば１．２Ｖ）を充電する。時刻ｔ８で、信号ＳＥＬ１と信号ＣＵＴ１を立ち下げる。ビット線ＢＬ１は切り離され、センスアンプ７００の右側の入力端ＳＡＲには、第２出力の一例としてのその時点でのビット線ＢＬ１の電位が第４キャパシタ７０４に保持される。時刻ｔ９で、ビット線ＢＬ１をＧＮＤに放電する。また、ＳＨＡＲＥを立ち上げて、第１〜第４キャパシタ７０１,７０２,７０３,７０４で、チャージシェアを行う。このチャージシェアは、第１キャパシタ７０１の基準電圧Ｈｒｅｆ側の電極と、第２キャパシタ７０２の基準電圧Ｌｒｅｆ側の電極と、第４キャパシタ７０４のグランドと反対側の電極とを、トランジスタ７０８とトランジスタ７０９で構成されるスイッチング部で接続することにより、行われる。これで、センスアンプ７００の２つの入力端の電圧が決まったので、時刻ｔ１０に信号ＳＡＰを立ち上げ、時刻ｔ１１に信号ＳＡＮを立ち下げて、センスアンプ７００を動作させる。第２実施形態では、センスアンプ７００は、第１〜第４キャパシタ７０１,７０２,７０３,７０４の電荷の総和を入力するようになっている。
以下に、第２実施形態における第１記憶領域の情報の判断方法の一例を、第１キャパシタ７０１の容量を第２キャパシタ７０２の容量と同一にすると共に、第３キャパシタ７０３の寄生容量を第４キャパシタ７０４の寄生容量と同一にし、かつ、第１キャパシタ７０１の容量を、第３キャパシタ７０３の寄生容量の１／２にした場合を例にとって説明する。尚、第１〜第４キャパシタ７０１〜７０４の容量は自由に決定でき、一度、第１〜第４キャパシタ７０１〜７０４の容量を設定したら、その決定後の各々の場合において、以下に示す論理の類推によって、判断基準ΔＶの式および基準電圧Ｈｒｅｆ,Ｌｒｅｆを適宜決定すれば良い。
この例では、第１、第２キャパシタ７０１,７０２の容量は、第３、第４キャパシタ７０３、７０４の容量の半分である。したがって、シェアする前に各キャパシタに蓄えられる電荷の量を表す４つの式と、シェアする前後で成り立つ電荷保存を表す２つの式と、シェアした後のセンスアンプ７００の一方の入力端子に接続されている寄生容量のグランドからセンスアンプ７００の他方の入力端子に接続されている寄生容量のグランドにいくパスで成り立つ電位に関する１つの関係式が成立する。したがって、この未知数が７つの連立一次方程式を解くことにより、チャージシェア後にセンスアンプ７００の両入力端に現われる電位差ΔＶが、以下の式（１）で表される（尚、第１、第２キャパシタ７０１,７０２の容量が、第３、第４キャパシタ７０３、７０４の寄生容量の半分でない一般の場合は、未知数が８つの連立一次方程式を解くことにより、以下の式（１）に対応する式であるチャージシェア後にセンスアンプ７００の両入力端に現われる電位差ΔＶの式を導出することができる）。
ΔＶ＝〔（ＶＬ−Ｈｒｅｆ）＋（ＶＬ−Ｌｒｅｆ）＋（ＶＬ−ＶＲ）〕／３・・（１）
ここで、シェアする前の入力端ＳＡＬの電圧（電位）をＶＬ［ｍＶ］、ノードＣＲＨの電圧をＨｒｅｆ［ｍＶ］、ノードＣＲＬの電圧をＬｒｅｆ［ｍＶ］、シェアする前の入力端ＳＡＲの電圧（電位）をＶＲ［ｍＶ］とした。この実施形態の場合には、上記ΔＶが正の値であるか負の値であるかで、第１記憶領域のデータが１であるか０であるかを判断するようになっており、詳しくは、センスアンプの感度（不感帯幅）をＶ０とすると、上記ΔＶが、ΔＶ≦−Ｖ０であるかΔＶ≧Ｖ０であるかで、第１記憶領域のデータが１であるか０であるかを決定するようになっている。
ここで、シェアする前の入力端ＳＡＬの電圧（電位）をＶＬ［ｍＶ］、ノードＣＲＨの電圧をＨｒｅｆ［ｍＶ］、ノードＣＲＬの電圧をＬｒｅｆ［ｍＶ］、シェアする前の入力端ＳＡＲの電圧（電位）をＶＲ［ｍＶ］とした。この実施形態の場合には、上記ΔＶが正の値であるか負の値であるかで、第１記憶領域のデータが１であるか０であるかを判断するようになっており、詳しくは、センスアンプの感度（不感帯幅）をＶ０とすると、上記ΔＶが、ΔＶ≦−Ｖ０であるかΔＶ≧Ｖ０であるかで、第１記憶領域のデータが１であるか０であるかを決定するようになっている。
（１）式中のＨｒｅｆとＬｒｅｆが満たさなければならない範囲については、後述するが、ここでは、とりあえず、試験結果に基づいて、（１）式で、第１記憶領域の情報を正確に読み出すことが可能であることを示すことにする。
表２および表３は、ＶＢＬ＝１．２Ｖ、Ｌｒｅｆ＝０Ｖ、Ｈｒｅｆ＝０．３３〜０．３８Ｖ、ビット線容量が１ｐＦ、充電時間が１０ｎｓ、センスアンプの感度Ｖ０が５０ｍＶであるときの試験結果を示したものである。尚、表２および表３において、充電電圧は、１０ｎｓの時間での充電電圧を示している。
［表２］
上記表２に示す結果では、判断に最も重要なデータ１,０とデータ０,１との間においてセル電流の大小関係の逆転は見られないが、データ０,１とデータ０,０との間においてセル電流の大小関係の逆転（分布の重なり）が発生している。しかしながら、−６８≦−５０で、また、−７０.３≦−５０であるので、データ１,１およびデータ１,０において、第１記憶領域の情報が１であることを判断できる。また、１３０.３≧５０で、また、５０≧５０であるので、データ０,１およびデータ０,０において、第１記憶領域の情報が０であることを判断できる。このように、第１記憶領域の情報を正確に読み取りできる。
［表３］
上記表３に示す結果では、判断に最も重要なデータ１,０とデータ０,１との間においてセル電流の大小関係の逆転は見られないが、データ１,１とデータ１,０との間においてセル電流の大小関係の逆転（分布の重なり）が発生している。しかしながら、−６８≦−５０で、また、−１３６.３≦−５０であるので、データ１,１およびデータ１,０において、第１記憶領域の情報が１であることを判断できる。また、８３≧５０で、また、５０≧５０であるので、データ０,１およびデータ０,０において、第１記憶領域の情報が０であることを判断できる。このように、第１記憶領域の情報を正確に読み取りできる。
表２および表３に示すように、データ１とデータ０の隙間の位置は、２つの試験結果で大きくずれている。しかしながら、第２実施形態の方式を使用すると、正しいデータを読み出すことができる。
以下に、基準電圧（基準電位）設定における第１実施形態に対する第２実施形態の優位性について説明する。
基準電圧を設定できる範囲は、図９に示すように、個々のセル電流に対応した充電時の電圧の分布において、データ１,１の上限をＶ１［ｍＶ］、データ０,１の下限をＶ２［ｍＶ］、データ１,０の上限をＶ３［ｍＶ］、データ０,０の下限をＶ４［ｍＶ］とし、センスアンプの不感帯幅がＶ０［ｍＶ］であるとすると、データ０,０とデータ１,１に対して、第１実施形態においては、図９、表１から明らかなように、基準電圧Ｌｒｅｆ［ｍＶ］、Ｈｒｅｆ［ｍＶ］に対して、
Ｖ１＋Ｖ０≦Ｌｒｅｆ≦Ｖ２−Ｖ０・・・（２）
Ｖ３＋Ｖ０≦Ｈｒｅｆ≦Ｖ４−Ｖ０・・・（３）
が成立する。
Ｖ１＋Ｖ０≦Ｌｒｅｆ≦Ｖ２−Ｖ０・・・（２）
Ｖ３＋Ｖ０≦Ｈｒｅｆ≦Ｖ４−Ｖ０・・・（３）
が成立する。
一方、第２実施形態においては、式（１）で、ＶＬ―ＶＲ＝０とおき（近似的に成立すると考えられる）、データ１,１では、ΔＶ≦−Ｖ０、ＶＬ＝Ｖ１、また、データ０,０では、ΔＶ≧Ｖ０、ＶＬ＝Ｖ４とすることで、
２Ｖ１＋３Ｖ０≦Ｌｒｅｆ＋Ｈｒｅｆ≦２Ｖ４−３Ｖ０・・・（４）
が得られる。また、第１および第２実施例において共に、データ１,０では、ＶＬ−ＶＲ＝−Ｖ０、ΔＶ≦−Ｖ０、ＶＬ＝Ｖ２−Ｖ０、また、データ０,１では、ＶＬ−ＶＲ＝Ｖ０、ΔＶ≧Ｖ０、ＶＬ＝Ｖ３＋Ｖ０とすることで、
２Ｖ２≦Ｌｒｅｆ＋Ｈｒｅｆ≦２Ｖ３・・・（５）
が得られる。これらをグラフに示すと図１０のようになる。ここで、Ｖ１＝０．２Ｖ、Ｖ２＝０．３Ｖ、Ｖ３＝０．４Ｖ、Ｖ４＝０．５Ｖ、Ｖ０＝５０ｍＶとし、グラフ１乃至４は、式（２）乃至式（５）に対応している。図から明らかなように、第１実施形態においては、基準電圧の設定し得る値は、グラフ１、グラフ２、グラフ４の全てを満足する必要があるため、正確にＬｒｅｆ＝０．２５Ｖ、Ｈｒｅｆ＝０．４５Ｖ（図中、○印で示した交点）でなければならない。一方、第２実施形態においては、基準電圧の設定し得る範囲は、グラフ３とグラフ４を満足する必要があるため、２本のグラフ４に挟まれる値（図中の斜線部）であれば、自由に設定できる。先程述べたように、Ｌｒｅｆ＝０Ｖとするのであれば、Ｈｒｅｆ＝０．６〜０．８Ｖの範囲であれば構わない。このように、第２実施形態においては、基準電圧の設定し得る範囲が大変広く、大きな設計マージンを確保することができる。また、第２実施形態では、第１実施形態のように基準電圧Ｈｒｅｆ、Ｌｒｅｆに対する厳しい制限がないので、Ｌｒｅｆを例えば安定した０Ｖにすることで、基準電圧を発生させる際に生じるばらつきを無くすことができる。
２Ｖ１＋３Ｖ０≦Ｌｒｅｆ＋Ｈｒｅｆ≦２Ｖ４−３Ｖ０・・・（４）
が得られる。また、第１および第２実施例において共に、データ１,０では、ＶＬ−ＶＲ＝−Ｖ０、ΔＶ≦−Ｖ０、ＶＬ＝Ｖ２−Ｖ０、また、データ０,１では、ＶＬ−ＶＲ＝Ｖ０、ΔＶ≧Ｖ０、ＶＬ＝Ｖ３＋Ｖ０とすることで、
２Ｖ２≦Ｌｒｅｆ＋Ｈｒｅｆ≦２Ｖ３・・・（５）
が得られる。これらをグラフに示すと図１０のようになる。ここで、Ｖ１＝０．２Ｖ、Ｖ２＝０．３Ｖ、Ｖ３＝０．４Ｖ、Ｖ４＝０．５Ｖ、Ｖ０＝５０ｍＶとし、グラフ１乃至４は、式（２）乃至式（５）に対応している。図から明らかなように、第１実施形態においては、基準電圧の設定し得る値は、グラフ１、グラフ２、グラフ４の全てを満足する必要があるため、正確にＬｒｅｆ＝０．２５Ｖ、Ｈｒｅｆ＝０．４５Ｖ（図中、○印で示した交点）でなければならない。一方、第２実施形態においては、基準電圧の設定し得る範囲は、グラフ３とグラフ４を満足する必要があるため、２本のグラフ４に挟まれる値（図中の斜線部）であれば、自由に設定できる。先程述べたように、Ｌｒｅｆ＝０Ｖとするのであれば、Ｈｒｅｆ＝０．６〜０．８Ｖの範囲であれば構わない。このように、第２実施形態においては、基準電圧の設定し得る範囲が大変広く、大きな設計マージンを確保することができる。また、第２実施形態では、第１実施形態のように基準電圧Ｈｒｅｆ、Ｌｒｅｆに対する厳しい制限がないので、Ｌｒｅｆを例えば安定した０Ｖにすることで、基準電圧を発生させる際に生じるばらつきを無くすことができる。
尚、上記第２実施形態では、第１出力を一端がグランドに接続された第３キャパシタ７０３に印加すると共に、第２出力を一端がグランドに接続された第４キャパシタ７０４に印加した。しかしながら、第３キャパシタ７０３および第４キャパシタ７０４の代わりに、第１出力と第２出力の電位差に相当する電荷を蓄える一つのキャパシタを使用しても良く、この場合、キャパシタを一つ削減することができる。そして、この場合、スイッチング回路によって、第１キャパシタに第１出力と第１基準電位との電位差に相当する電荷を蓄積し、第２キャパシタに第１出力と第２基準電位との電位差に相当する電荷を蓄積し、第３キャパシタに第１出力と第２出力との電位差に相当する電荷を蓄積し、さらに、第１キャパシタ、第２キャパシタおよび第３キャパシタを並列に接続すると共に、第１キャパシタに蓄積された第１出力と第１基準電位との電位差に相当する電荷と、第２キャパシタに蓄積された第１出力と第２基準電位との電位差に相当する電荷と、第３キャパシタに蓄積された第１出力と第２出力との電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、第１キャパシタ、第２キャパシタおよび第３キャパシタを切換接続する。このようにすることによって、各メモリセルの第１記憶領域の情報を正確に判断して読み出すことができる。
また、上記第２実施形態では、センスアンプ７００に、第３キャパシタ７０３のグランドと反対側の電位と、第４キャパシタ７０４のグランドと反対側の電位との電位差を入力したが、この発明では、センスアンプにシェア後の第１キャパシタの極板間の電位差を入力しても良いし、センスアンプにシェア後の第２キャパシタの極板間の電位差を入力しても良い。また、上記変形例のようにキャパシタを一つ削減した場合においては、センスアンプに、シェア前に第１出力と第２出力の電位差に相当する電荷を蓄えるキャパシタのシェア後の電位差を入力しても良い。
また、上記第２実施形態では、第３キャパシタ７０３および第４キャパシタ７０４が、センスアンプ７００の入力端に寄生する入力端内部キャパシタであったが、この発明では、第３キャパシタおよび第４キャパシタのうちの少なくとも一方が、センスアンプ外に設けられたコンデンサやダイオード等の容量相当素子であっても良い。なお、上記説明では、第１および第２キャパシタ７０１,７０２の紙面で左側の電極を、直接入力端ＳＡＬに接続しているが、７０８,７０９に相当するトランジスタを、第１および第２キャパシタ７０１,７０２の紙面における左側に、第１および第２キャパシタ７０１,７０２に対してトランジスタ７０８,７０９に対称になるように接続しても構わない。この場合、回路素子数は増えるが、センスアンプ７００の入力端ＳＡＬ、ＳＡＲの寄生容量が等しくなるため、センスアンプ７００の特性を向上させることができる。
（第３実施形態）
図１１は、本発明の第３実施形態の半導体記憶装置を示す図である。第２実施形態と異なる点は、容量相当素子を、第１キャパシタ８０１、センスアンプ８００の一方の入力端子に寄生する第２キャパシタ８０２、および、センスアンプ８００の他方の入力端子に寄生する第３キャパシタ８０３（第３キャパシタ８０３の寄生容量は第２キャパシタ８０２の寄生容量と同じ）とし、基準電圧（基準電位）を、第１基準電位であるＭｒｅｆだけにしたことである。第３実施形態では、トランジスタ８０７が、スイッチング部を構成している。また、センスアンプ８００は、第１〜第３キャパシタ８０１,８０２,８０３の電荷の総和を入力するようになっている。動作は、第２実施形態と同じでよく、従って、タイミング図は図８と同じである。また、Ｍｒｅｆ＝（Ｈｒｅｆ＋Ｌｒｅｆ）／２とし、第１キャパシタ８０１の容量値を第２キャパシタ８０２の寄生容量と同じにすれば、ΔＶの表式も第２実施形態と同じとなるため、回路の動作結果も全く同じである。第３実施形態では、第２実施形態よりも、回路を構成する素子数や、基準電圧の数を減らせられるというメリットがある。
図１１は、本発明の第３実施形態の半導体記憶装置を示す図である。第２実施形態と異なる点は、容量相当素子を、第１キャパシタ８０１、センスアンプ８００の一方の入力端子に寄生する第２キャパシタ８０２、および、センスアンプ８００の他方の入力端子に寄生する第３キャパシタ８０３（第３キャパシタ８０３の寄生容量は第２キャパシタ８０２の寄生容量と同じ）とし、基準電圧（基準電位）を、第１基準電位であるＭｒｅｆだけにしたことである。第３実施形態では、トランジスタ８０７が、スイッチング部を構成している。また、センスアンプ８００は、第１〜第３キャパシタ８０１,８０２,８０３の電荷の総和を入力するようになっている。動作は、第２実施形態と同じでよく、従って、タイミング図は図８と同じである。また、Ｍｒｅｆ＝（Ｈｒｅｆ＋Ｌｒｅｆ）／２とし、第１キャパシタ８０１の容量値を第２キャパシタ８０２の寄生容量と同じにすれば、ΔＶの表式も第２実施形態と同じとなるため、回路の動作結果も全く同じである。第３実施形態では、第２実施形態よりも、回路を構成する素子数や、基準電圧の数を減らせられるというメリットがある。
尚、上記第３実施形態では、第１出力を一端がグランドに接続された第２キャパシタ８０２に印加すると共に、第２出力を一端がグランドに接続された第３キャパシタ８０３に印加した。しかしながら、第２キャパシタおよび第３キャパシタの代わりに、第１出力と第２出力の電位差に相当する電荷を蓄える一つのキャパシタを使用しても良く、この場合、キャパシタを一つ削減することができる。そして、この場合、スイッチング回路によって、第１キャパシタに第１出力と第１基準電位との電位差に相当する電荷を蓄積し、第２キャパシタに第１出力と第２出力との電位差に相当する電荷を蓄積し、さらに、第１キャパシタおよび第２キャパシタを並列に接続すると共に、第１キャパシタに蓄積された第１出力と第１基準電位との電位差に相当する電荷と、第２キャパシタに蓄積された第１出力と第２出力との電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、第１キャパシタおよび第２キャパシタを切換接続する。このようにすることによって、各メモリセルの第１記憶領域の情報を正確に判断して読み出すことができる。
また、上記第３実施形態では、センスアンプ８００に、第２キャパシタ８０２のグランドと反対側の電位と、第３キャパシタ８０３のグランドと反対側の電位との電位差を入力したが、この発明では、センスアンプにシェア後の第１キャパシタの極板間の電位差を入力しても良い。また、上記変形例のようにキャパシタを一つ削減した場合においては、センスアンプに、シェア前に第１出力と第２出力の電位差に相当する電荷を蓄えるキャパシタのシェア後の電位差を入力しても良い。
また、上記第３実施形態では、第２キャパシタ８０２および第３キャパシタ８０３が、センスアンプ８００の入力端に寄生する入力端内部キャパシタであったが、この発明では、第２キャパシタおよび第２キャパシタのうちの少なくとも一方が、センスアンプ外に設けられたコンデンサやダイオード等の容量相当素子であっても良い。また、上記第３実施形態では、第１キャパシタ８０１の紙面で左側の電極を、直接入力端ＳＡＬに接続しているが、８０７に相当するトランジスタを、第１キャパシタ８０１の紙面における左側に、第１キャパシタ８０１に対してトランジスタ８０７に対称になるように接続しても構わない。この場合、回路素子数は増えるが、センスアンプ８００の入力端ＳＡＬ、ＳＡＲの寄生容量が等しくなるため、センスアンプ８００の特性を向上させることができる。
尚、第１乃至第３実施形態で説明に用いたセンスアンプは、差動増幅型の電圧増幅器であるが、図１２に示したカレントミラー型の電流増幅器であっても構わない。また、各キャパシタの容量値は、自由に設定することができる（各キャパシタの容量値の設定後に適切な基準電圧（基準電位）を設定すれば良い）。
上記第１乃至第３実施形態では、上記第１出力は、紙面においてメモリセルの左側の端子から右側の端子に電流を流したときの、メモリセルの紙面における左側の端子に接続されているビット線ＢＬ０の電位であり、第２出力は、紙面においてメモリセルの右側の端子から左側の端子に電流を流したときの、メモリセルの紙面における右側の端子に接続されているビット線ＢＬ１の電位であった。すなわち、第１出力は、第１入出力端子から第２入出力端子に電流を流したときの、第１入出力端子に接続されているビット線の電位であり、かつ、第２出力は、第２入出力端子から第１入出力端子に電流を流したときの、第２入出力端子に接続されているビット線の電位であった。しかしながら、この発明では、第１出力を、第１入出力端子から第２入出力端子に電流を流したときの、第２入出力端子に接続されているビット線の電位にし、かつ、第２出力を、第２入出力端子から第１入出力端子に電流を流したときの、第１入出力端子に接続されているビット線の電位にしても良い。
また、第１出力は、各メモリセルの一方の側の第１ビット線を他方の側の第２ビット線より高電位にした場合の充電又は放電による第１または第２ビット線の電位とすることができ、第２出力は、第２ビット線を第１ビット線より高電位にした場合の充電又は放電による第２または第１ビット線の電位とすることができる。ここで、第１出力が第１ビット線の電位のとき、第２出力は、第２ビット線の電位である。また、第１出力が充電による出力である場合、第２出力は充電による出力であり、第１出力が放電による出力である場合、第２出力は放電による出力である。
また、上記第１乃至第３実施形態では、メモリセルアレイが有する全てのメモリとして図２に示すサイドウォールメモリを採用したが、この発明では、メモリセルアレイが有するメモリセルの一部が、図２に示すサイドウォールメモリであっても良い。また、メモリセルアレイは、以下の図１３〜図１７に断面を示すメモリセルを含んでいても良い。
すなわち、図１３に示すように、基板１４０６上に、酸化膜１４０５、ゲート１４００を順次積層し、酸化膜１４０５上かつゲート１４００の両側に略左右対称に第１記憶領域である第１の蓄積層１４０１および第２記憶領域である第２の蓄積層１４０２を積層し、更に、基板１４０６と酸化膜１４０５との間に、積層方向に第１の蓄積層１４０１と重なるように第１拡散層１４０３を形成すると共に、積層方向に第２の蓄積層１４０２と重なるように、かつ、第１拡散層１４０３と交わらないように、第２拡散層１４０４が形成されている構造であっても良い。
また、図１４に示すように、基板１５０６上に、酸化膜１５０５、ゲート１５００を順次積層し、ゲート１５００の酸化膜１５０５側の二つのすみに左右対称に断面４分円形状の第１記憶領域としての第１の蓄積層１５０１および断面４分円形状の第２記憶領域としての第２の蓄積層１５０２を形成し、更に、基板１５０６と酸化膜１５０５との間に、積層方向に第１の蓄積層１５０１と重なるように第１拡散層１５０３を形成すると共に、積層方向に第２の蓄積層１５０２と重なるように、かつ、第１拡散層１５０３と交わらないように、第２拡散層１５０４が形成されている構造であっても良い。
また、図１５に示すように、基板１６０６上に、断面略凹字状の酸化膜１６０５を形成すると共に、酸化膜１６０５の凹部にゲート１６００を形成し、かつ、基板１６０６上かつ酸化膜１６０５の一方の側に酸化膜１６０７、第１記憶領域である第１の蓄積層１６０８、酸化膜１６０９、ゲート１６１０を積層すると共に、基板１６０６上かつ酸化膜１６０５の他方の側に酸化膜１６１１、第２記憶領域である第２の蓄積層１６１２、酸化膜１６１３、ゲート１６１４を積層し、更に、基板１６０６と酸化膜１６０７との間に、積層方向に第１の蓄積層１６０８と重なるように第１拡散層１６１７を形成すると共に、基板１６０６と酸化膜１６１１との間に、積層方向に第２の蓄積層１６１２と重なるように、かつ、第１拡散層１６１７と交わらないように、第２拡散層１６１８が形成されている構造であっても良い。
また、図１６に示すように、基板１７０６上に酸化膜１７０５を形成すると共に、断面凸形状の凸側が酸化膜１７０５の上面全面に接触するように、酸化膜１７０５上にゲート１７００を形成し、かつ、酸化膜１７０５の一方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７０８、第１記憶領域である第１の蓄積装置１７０９、酸化膜１７１０を順次形成すると共に、酸化膜１７０５の他方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７１１、第２記憶領域である第２の蓄積装置１７１２、酸化膜１７１３を順次形成し、更に、基板１７０６と酸化膜１７０８との間に、積層方向に第１の蓄積層１７０９と重なるように第１拡散層１７１５を形成すると共に、基板１７０６と酸化膜１７１１との間に、積層方向に第２の蓄積層１７１２と重なるように、かつ、第１拡散層１７１５と交わらないように、第２拡散層１７１６が形成されている構造であっても良い。
また、図１７に示すように、基板１８０５上に、酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８、ゲート１８００を順次形成し、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なるように、第１拡散層１８０３が形成されると共に、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なり、かつ、第１拡散層１８０３と交わらないように第２拡散層１８０４が形成されている構造であっても良い。尚、図７に示す構造では、断面における酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８からなるサンドイッチ構造の一方の側を、第１記憶領域としての第１の蓄積部１８０１として使用し、断面における上記サンドイッチ構造の他方の側を、第２記憶領域としての第２の蓄積部１８０２として使用するようになっている。
図１８は、本発明の電子機器の一例としてのデジタルカメラの制御系のブロック図である。このデジタルカメラは、本発明の半導体記憶装置としてのフラッシュメモリを備え、このフラッシュメモリに撮影画像の記憶を行う。
図１８に示すように、このデジタルカメラは、操作者によりパワースイッチ３０１がオンされると、電池３０２から供給される電力がＤＣ／ＤＣコンバータ３０３で所定電圧に変圧されて、各部品に供給される。レンズ３１６から入った光は、ＣＣＤ３１８で電流に変換され、Ａ／Ｄコンバータ３２０でデジタル信号となり、映像処理部３１０のデータバッファ３１１に入力される。データバッファ３１１に入力された信号は、ＭＰＥＧ処理部３１３で動画処理され、ビデオエンコーダ３１４を経てビデオ信号となり、液晶パネル３２２に表示される。操作者によりシャッター３０４が押下されると、データバッファ３１１の情報が、ＪＰＥＧ処理部３１２を経て静止画として処理され、本発明の半導体記憶装置の一例としてのフラッシュメモリ３０８に記録される。このフラッシュメモリ３０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ３０７は、ＣＰＵ３０６や映像処理部３１０の様々な処理過程で発生するデータの一時記憶用に利用される。
上記デジタルカメラのフラッシュメモリ３０８は、ビット単価を下げるため、チップ面積を削減する必要があり、また、電池３０２の小型化と継続動作時間の延長のため、消費電力を下げる必要がある。さらに、フラッシュメモリ３０８に保存される画像は、１画素でも誤りがあると画像品質の低下を招くので、保存に伴うデータの信頼性を高くしなければならない。さらに、保存が長期に亘る際のデータの信頼性も高くする必要がある。
ここで、本発明のフラッシュメモリ３０８は、データ０とデータ１のセル電流値の分布の隙間が極端に狭くなったり、あるいは、重なってしまうようなことがあっても、正確にメモリセルの情報を読み出すことができる。したがって、本発明のフラッシュメモリ３０８を備えるデジタルカメラは、コストダウン、小型化及び高信頼性を達成することができる。
尚、上記実施形態では、本発明の半導体記憶装置をデジタルカメラに搭載したが、本発明の半導体記憶装置を、携帯電話に搭載すると好ましい。携帯電話で用いられるフラッシュメモリは、画像データの保存の際に通信プロトコルを併せて記録するので、高度の信頼性が必要となる。したがって、本発明の半導体記憶装置を、携帯電話に搭載すると、携帯電話の品質を格段に向上させることができる。尚、本発明の半導体記憶装置を、デジタル音声レコーダや、ＤＶＤ、液晶表示装置の色調調整回路、音楽録音再生機器等、デジタルカメラと携帯電話以外の電子機器に搭載しても良いことは、言うまでもない。
１００ メモリセルアレイ
１０１ ビット線充放電回路
１０２ 行デコーダ
１０３ ビット線選択回路
１０４ 第１センスアンプ
１０５ 第２センスアンプ
１０６ 第３センスアンプ
２００ サイドウォールメモリ
２０１ 基板
２０２ ゲート絶縁膜
２０３ 第１シリコン窒化膜
２０４ 第２シリコン窒化膜
２０５ ワード線
２０６,２０７ シリコン酸化膜
２０９ 拡散層
２１１ 第２ビット線
２１２ 第１ビット線
３００ デジタルカメラ
３０１ パワースイッチ
３０２ 電池
３０３ ＤＣ／ＤＣコンバータ
３０４ シャッター
３０６ ＣＰＵ
３０７ ＤＲＡＭ
３０８ フラッシュメモリ
３１０ 映像処理部
３１１ データバッファ
３１２ ＪＰＥＧ処理部
３１３ ＭＰＥＧ処理部
３１４ ビデオエンコーダ
３１６ レンズ
３１７ 光学系駆動部
３１８ ＣＣＤ
３２０ Ａ／Ｄコンバータ
３２２ 液晶パネル
７００,８００ センスアンプ
１０１ ビット線充放電回路
１０２ 行デコーダ
１０３ ビット線選択回路
１０４ 第１センスアンプ
１０５ 第２センスアンプ
１０６ 第３センスアンプ
２００ サイドウォールメモリ
２０１ 基板
２０２ ゲート絶縁膜
２０３ 第１シリコン窒化膜
２０４ 第２シリコン窒化膜
２０５ ワード線
２０６,２０７ シリコン酸化膜
２０９ 拡散層
２１１ 第２ビット線
２１２ 第１ビット線
３００ デジタルカメラ
３０１ パワースイッチ
３０２ 電池
３０３ ＤＣ／ＤＣコンバータ
３０４ シャッター
３０６ ＣＰＵ
３０７ ＤＲＡＭ
３０８ フラッシュメモリ
３１０ 映像処理部
３１１ データバッファ
３１２ ＪＰＥＧ処理部
３１３ ＭＰＥＧ処理部
３１４ ビデオエンコーダ
３１６ レンズ
３１７ 光学系駆動部
３１８ ＣＣＤ
３２０ Ａ／Ｄコンバータ
３２２ 液晶パネル
７００,８００ センスアンプ
Claims (11)
- チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記読み出し部は、
上記第１記憶領域にデータ１が記憶されると共に、上記第２記憶領域にデータ１が記憶されている状態と、上記第１記憶領域にデータ０が記憶されると共に、上記第２記憶領域にデータ１が記憶されている状態とを判別できる第１基準値と、上記第１出力とを比較する第１センスアンプと、
上記第１記憶領域にデータ１が記憶されると共に、上記第２記憶領域にデータ０が記憶されている状態と、上記第１記憶領域にデータ０が記憶されると共に、上記第２記憶領域にデータ０が記憶されている状態とを判別できる第２基準値と、上記第１出力とを比較する第２センスアンプと、
上記第１出力と上記第２出力とを比較する第３センスアンプと、
上記第１センスアンプの出力端子、上記第２センスアンプの出力端子および上記第３センスアンプの出力端子に接続されている多数決論理回路と
を有することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と上記第２出力との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２出力側の電極とを接離するスイッチング部と、
上記第１キャパシタの両電極の電位差、または、上記第２キャパシタの両電極の電位差が入力されるセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と第２基準電位との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１出力と上記第２出力との電位差に相当する電荷を蓄積する第３キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２基準電位側の電極と、上記第３キャパシタの上記第２出力側の電極とを接離するスイッチング部と、
上記第１キャパシタの両電極の電位差、または、上記第２キャパシタの両電極の電位差、または、上記第３キャパシタの両電極の電位差が入力されるセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の上記電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力とグランドとの電位差に相当する電荷を蓄積する第２キャパシタと、
上記第２出力とグランドとの電位差に相当する電荷を蓄積する第３キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第３キャパシタのグランドと反対側の電極とを接離するスイッチング部と、
上記第２キャパシタのグランド側と反対側の電極の電位と、上記第３キャパシタのグランド側と反対側の電極の電位とを比較するセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記第１出力と第１基準電位との電位差に相当する電荷を蓄積する第１キャパシタと、
上記第１出力と第２基準電位との電位差に相当する電荷を蓄積する第２キャパシタと、
上記第１出力とグランドとの電位差に相当する電荷を蓄積する第３キャパシタと、
上記第２出力とグランドとの電位差に相当する電荷を蓄積する第４キャパシタと、
上記第１キャパシタの上記第１基準電位側の電極と、上記第２キャパシタの上記第２基準電位側の電極と、上記第４キャパシタのグランドと反対側の電極とを接離するスイッチング部と、
上記第３キャパシタのグランド側と反対側の電極の電位と、上記第４キャパシタのグランド側と反対側の電極の電位とを比較するセンスアンプと
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の上記電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタおよび第２キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と上記第２出力との電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタおよび上記第２キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２出力との電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタおよび上記第２キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタおよび第３キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と第２基準電位との電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第１出力と上記第２出力との電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２基準電位との電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第１出力と上記第２出力との電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタおよび第３キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力とグランドとの電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第２出力とグランドとの電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、第２キャパシタおよび上記第３キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力とグランドとの電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第２出力とグランドとの電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタおよび上記第３キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の上記電極に上記第１基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング部を接続することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と、
上記各メモリセルについて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とに基づいて、上記第１記憶領域に記憶されている情報を読み出す読み出し部と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
第１キャパシタ、第２キャパシタ、第３キャパシタおよび第４キャパシタと、
上記第１キャパシタに上記第１出力と第１基準電位との電位差に相当する電荷を蓄積し、上記第２キャパシタに上記第１出力と第２基準電位との電位差に相当する電荷を蓄積し、上記第３キャパシタに上記第１出力とグランドとの電位差に相当する電荷を蓄積し、上記第４キャパシタに上記第２出力とグランドとの電位差に相当する電荷を蓄積し、さらに、上記第１キャパシタ、上記第２キャパシタ、上記第３キャパシタおよび上記第４キャパシタを並列に接続すると共に、上記第１キャパシタに蓄積された上記第１出力と上記第１基準電位との電位差に相当する電荷と、上記第２キャパシタに蓄積された上記第１出力と上記第２基準電位との電位差に相当する電荷と、上記第３キャパシタに蓄積された上記第１出力とグランドとの電位差に相当する電荷と、上記第４キャパシタに蓄積された上記第２出力とグランドとの電位差に相当する電荷との和に相当する電位差をセンスアンプに出力するように、上記第１キャパシタ、上記第２キャパシタ、上記第３キャパシタおよび上記第４キャパシタを切換接続するスイッチング回路と
を備え、
上記第１出力を上記ビット線に生成する時に、上記第１キャパシタの上記第１基準電位側の電極に上記第１基準電位を生成すると共に、上記第２キャパシタの上記第２基準電位側の電極に上記第２基準電位を生成し、
上記第１出力および上記第２出力を上記ビット線に生成した後に、上記スイッチング回路を接続することを特徴とする半導体記憶装置。 - 請求項１乃至９のいずれか１つに記載の半導体記憶装置において、
上記メモリセルは、サイドウォールメモリであることを特徴とする半導体記憶装置。 - 請求項１乃至１０のいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。
Priority Applications (2)
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| JP2005261959A JP4322238B2 (ja) | 2005-09-09 | 2005-09-09 | 半導体記憶装置および電子機器 |
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| Application Number | Priority Date | Filing Date | Title |
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