KR100462385B1 - 플래시 메모리 쌍 및 그 배열방법 - Google Patents

플래시 메모리 쌍 및 그 배열방법 Download PDF

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Abstract

본 발명은 플래시 메모리 쌍, 플래시 메모리 쌍의 배열방법 및 플래시 메모리 어레이 제어회로에 관한 것이다. 이를 위해 반도체 기판(10); 상기 반도체 기판(10)의 상단에 제 1 채널(9)을 형성하기 위해 소정 영역에 상기 제 1 채널(9)을 중심으로 서로 이격되게 형성된 제 1 드레인(5) 및 소스(6); 제 2 채널(11)을 형성하기 위해 상기 소정 영역외의 영역에 상기 제 2 채널(11)을 중심으로 상기 소스(6)와 서로 이격되게 형성된 제 2 드레인(13); 상기 제 1 드레인(5) 및 제 2 드레인(13)을 외부와 전기적으로 분리시키기 위하여 상기 제 1 드레인(5), 소스(6) 및 제 2 드레인(13)을 포함하는 영역의 양측에 형성된 아이솔레이션층(15); 상기 반도체 기판(10)의 활성영역 상에 형성된 터널 산화막(4);상기 터널 산화막(4)상의 상기 제 1 채널(9) 및 제 2 채널(11)의 상부에 해당하는 영역에 형성된 플로팅 게이트(3); 상기 플로팅 게이트(3)의 상측 영역에 형성된 절연막(2); 및 상기 절연막(2) 상에 형성된 컨트롤 게이트(1)를 포함한다.

Description

플래시 메모리 쌍 및 그 배열방법{Flash Memory Pair And Method of Arraying Thereof}
본 발명은 플래시 메모리 쌍, 플래시 메모리 쌍의 배열방법 및 플래시 메모리 어레이 제어회로에 관한 것으로서, 보다 상세하게는 인접한 플래시 메모리 셀을 하나의 쌍으로 하고, 각각의 플래시 메모리 쌍 사이를 물리적으로 분리시켜 인접한 쌍들간의 상호간섭을 제거할 수 있도록 하는 플래시 메모리 쌍, 플래시 메모리 쌍의 배열방법 및 플래시 메모리 어레이 제어회로에 관한 것이다.
플래시 메모리는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제등의 처리 속도가 비교적 높다는 장점을 가지고 있어 현재, PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
도 1은 종래 AND 셀 구조의 플래시 메모리 셀의 구조를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 상기 AND 셀 구조의 플래시 메모리 셀은 반도체 기판(110)상에 형성된 터널 산화막(104)과 상기 터널 산화막(104)상에 순차 적층된 플로팅 게이트(floating gate)(103), 절연막(102), 컨트롤 게이트(101)로 이루어진 게이트 전극이 있다.
그리고, 상기 AND 셀 구조의 플래시 메모리의 셀은 상기 터널 산화막(104) 하부측의 상기 반도체 기판(110) 영역에 형성되는 채널(111)을 중심으로 드레인(105)과 소스(106)가 이격되도록 형성되어 있고, 각 메모리 셀은STI(shallow trenching isolation)(113)에 의해 서로 전기적으로 분리되어 있다.
상기 구조를 갖는 플래시 메모리 장치는 일반적인 플래시 메모리와 달리, 컨트롤 게이트(101)에 소정 전압을 인가하여 드레인(105)으로부터 플로팅 게이트(103)로 전자를 방출시켜 문턱전압을 낮춤으로써 프로그래밍 동작을 수행하고, 상기 플로팅 게이트(103)에 주입된 전자를 기판 하부로 주입시켜 문턱 전압을 높임으로써 소거동작을 수행한다.
상기 AND 셀 구조의 플래시 메모리의 셀 구조는 각 메모리 셀마다 전기적으로 분리되어 우수한 특성을 가지게 되는 장점이 있으나, STI가 각 메모리 셀마다 형성되므로 소요 면적이 증가하게 되며, 이는 소형화, 집적화가 요구되는 반도체 분야에서는 치명적인 것이다.
도 2는 종래 AMG(Alternative Metal Ground) 셀 구조의 플래시 메모리의 어레이 구조를 나타낸 회로도이다. 도 3에 도시된 바와 같이, 각 메모리 셀(MC500, MC501, ...)의 드레인과 소스는 전기적으로 서로 연결되어 비트라인 제어부(501)에 연결되고, 각 컨트롤 게이트는 전기적으로 서로 연결되어 워드라인 제어부(502)에 연결된다.
일반적인 AMG 구조에 있어서 메모리 셀의 드레인 및 소스는 구분이 정확히 되어 있지 않고 어드레스에 의하여 선택된 메모리에 대하여 상대적인 위치에 따라 드레인과 소스로 구분이 된다.
상기 어레이 구조는 서로 인접한 비트라인이 서로 연결되어 있기 때문에 이로 인하여 한 셀이 온(ON) 될 때 워드라인을 공유하는 서로 인접한 셀도 온 되어,데이터를 읽기할 때 상호 간섭이 일어나는 문제점이 있다.
즉, 도 5의 MC501 셀의 데이터를 읽기하기 위하여 BL2에 접지전원을 인가하고, BL1에 일정전원을 인가한 경우 BL1에 나타나는 전류는 MC501에 의해서도 제어가 되지만 인접한 MC500의 상태에 의해서도 제어를 받게 된다.
이러한 현상은 읽기 뿐만 아니라 프로그램에서도 동일한 현상이 발생하며, 이로 인하여 읽기, 프로그램 속도가 저하될 뿐만 아니라 메모리 셀의 특성의 왜곡 및 스트레스등 많은 문제점이 야기된다.
따라서, 상기와 같은 종래 기술을 불합리를 극복하고, 소요면적이 작으면서도 상호 간섭을 제거할 수 있는 플래시 메모리 셀 구조 및 플래시 메모리 어레이에 대한 요구가 높아지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 제 1 목적은 두 개의 플래시 메모리 셀을 하나의 쌍으로 함으로써, 소요 면적을 감소 시킬 수 있는 플래시 메모리 쌍, 플래시 메모리 쌍의 배열방법 및 플래시 메모리 어레이 제어회로를 제공하는 것이다.
본 발명의 제 2 목적은 각 플래시 메모리 쌍 사이를 물리적으로 분리시켜 인접한 플래시 메모리 쌍들의 상호간섭을 제거할 수 있는 플래시 메모리 쌍, 플래시 메모리 쌍의 배열방법 및 플래시 메모리 어레이 제어회로를 제공하는 것이다.
상기와 같은 본 발명의 목적은 반도체 기판(10); 상기 반도체 기판(10)의 상단에 제 1 채널(9)을 형성하기 위해 소정 영역에 상기 제 1 채널(9)을 중심으로 서로 이격되게 형성된 제 1 드레인(5) 및 소스(6); 제 2 채널(11)을 형성하기 위해 상기 소정 영역외의 영역에 상기 제 2 채널(11)을 중심으로 상기 소스(6)와 서로 이격되게 형성된 제 2 드레인(13); 상기 제 1 드레인(5) 및 제 2 드레인(13)을 외부와 전기적으로 분리시키기 위하여 상기 제 1 드레인(5), 소스(6) 및 제 2 드레인(13)을 포함하는 영역의 양측에 형성된 아이솔레이션층(15); 상기 반도체 기판(10)의 활성영역 상에 형성된 터널 산화막(4); 상기 터널 산화막(4)상의 상기 제 1 채널(9) 및 제 2 채널(11)의 상부에 해당하는 영역에 형성된 플로팅 게이트(3);
상기 플로팅 게이트(3)의 상측 영역에 형성된 절연막(2); 및 상기 절연막(2) 상에 형성된 컨트롤 게이트(1)를 포함하는 것을 특징으로 하는 플래시 메모리 쌍에 의해 달성될 수 있다.
또한, 상기와 같은 본 발명의 목적은 복수개의 제 1 항의 플래시 메모리 쌍을 비트라인(610) 방향으로 배열시키는 단계(S10); 상기 복수개의 제 1 항의 플래시 메모리 쌍의 각 제 1, 2 드레인(5, 13)을 비트라인 제어부(601)의 비트라인에 전기적으로 연결하는 단계(S20); 및 상기 복수개의 제 1 항의 플래시 메모리 쌍의 각 소스(6)를 소스 제어부(604)에 전기적으로 연결하는 단계(S30)를 포함하는 것을 특징으로 하는 플래시 메모리 쌍의 배열방법에 의해서도 달성될 수 있다.
그리고, 상기 S30 단계는 비트라인(610) 방향으로 형성된 상기 복수개의 플래시 메모리 쌍을 워드라인(612) 방향으로 배열하는 단계(S40); 상기 워드라인(612) 방향으로 배열된 상기 복수개의 플래시 메모리 쌍의 인접하는 각 제 1 드레인(5)과 제 2 드레인(13)을 비트라인 방향으로 물리적으로 분리시켜 상기 각플래시 메모리 쌍 간의 상호간섭을 제거하는 단계(S50); 및 상기 각 플래시 메모리 쌍의 컨트롤 게이트(1)를 워드라인 제어부(602)에 전기적으로 연결하는 단계(S60)를 후행하는 것이 바람직하다.
또한, 상기와 같은 본 발명의 목적은 복수개의 제 1 항의 플래시 메모리 쌍;
상기 복수개의 각 플래시 메모리 쌍의 각 드레인(5, 13)을 제어하여 비트라인의 어드레스를 지정하기 위한 비트라인 제어부(601); 상기 복수개의 각 플래시 메모리 쌍의 각 컨트롤 게이트(1)를 제어하여 워드라인의 어드레스를 지정하기 위한 워드라인 제어부(602); 상기 복수개의 각 플래시 메모리 쌍의 각 소스(6)를 제어하기 위한 소스 제어부(604); 및 반도체 기판 본체(웰)를 제어하기 위한 웰 제어부(605)를 포함하는 것을 특징으로 하는 플래시 메모리 어레이 제어회로에 의해서도 달성될 수 있다.
본 발명의 그 밖의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 분명해질 것이다.
도 1은 종래 AND 셀 구조의 플래시 메모리 셀의 구조를 나타낸 단면도,
도 2은 도 2의 종래 AMG 구조의 플래시 메모리 셀의 어레이 구조를 나타낸 회로도,
도 3는 본 발명에 따른 플래시 메모리 쌍의 구조를 나타낸 단면도,
도 4는 본 발명에 따른 플래시 메모리 쌍의 어레이 구조를 나타낸 회로도,
도 5은 본 발명에 따른 플래시 메모리 쌍의 어레이를 구성하는 단계를 도시한 흐름도이다.
<주요 도면부호에 관한 간단한 설명>
1 : 컨트롤 게이트, 2 : 절연막,
3 : 플로팅 게이트, 4 : 터널 산화막,
5 : 제 1 드레인, 6 : 소스,
9 : 제 1 채널, 11 : 제 2 채널,
13 : 제 2 드레인.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다.
도 3은 본 발명에 따른 플래시 메모리 쌍의 구조를 나타낸 단면도이다. 도 3에 도시된 바와 같이 본 발명에 따른 플래시 메모리 쌍은 반도체 기판(1), 제 1 드레인(5), 소스(6), 제 2 드레인(13), 터널 산화막(4), 플로팅 게이트(3) 및 컨트롤게이트(1)의 순서로 순차대로 적층된 구조를 가지고 있다.
상기 반도체 기판(10)은 n형 웰(미도시) 상에 p형 웰(미도시)이 형성되어 있고 상기 p형 웰상에 반도체 소자가 형성된다.
상기 제 1 드레인(5) 및 소스(6)는 상기 반도체 기판(10)의 상단에 제 1 채널(9)을 형성하기 위해 소정 영역에 상기 제 1 채널(9)을 중심으로 서로 이격되게 형성되어 있다. 상기 제 1 드레인(5) 및 소스(6)는 n+형의 불순물로 고농도로 도핑되어 있다.
상기 제 2 드레인(13)은 제 2 채널(11)을 형성하기 위해 상기 소정 영역외의 영역에 상기 제 2 채널(11)을 중심으로 상기 소스(6)와 서로 이격되게 형성되어 있고, n+형의 불순물로 고농도로 도핑되어 있다.
즉, 상기 소스(6)를 공통소스로 하여 상기 소스(6)의 양측에 제 1 드레인(5)과 제 2 드레인(13)이 형성되어 있다.
상기 터널 산화막(4)은 상기 반도체 기판(10)의 활성영역 상에 형성되어 있는 SiO2의 절연층이다. 즉, 상기 제1, 2 드레인(5, 13) 및 소스(6)를 상기 터널 산화막(4)상에 형성된 부분과 전기적으로 격리시켜 고전계를 가하지 않는 한 이들 사이에는 전류(전자)의 흐름이 없도록 하기 위한 것이다.
상기 플로팅 게이트(3)는 상기 터널 산화막(4)상의 상기 제 1 채널(9) 및 제 2 채널(11)의 상부에 해당하는 영역에 형성되고, p형으로 도핑되어 있다.
상기 절연막(2)은 상기 플로팅 게이트(3)의 상측 영역에 형성되고, 질화물로이루어진 절연층이다.
상기 컨트롤 게이트(1)는 상기 절연막(2) 상에 형성된 p형 도핑영역으로서, 상기 컨트롤 게이터(1)에 인가되는 전계의 세기에 따라서 상기 플로팅 게이트(3)로 전자를 주입(프로그램 상태)하거나 전자를 배출(소거 상태)하여 플래시 메모리 셀이 "0" 또는 "1"의 값을 가지게 하여 논리 회로 소자로서 작동을 하게 한다.
또한, 도 3에는 각 플래시 메모리 쌍을 전기적으로 분리시키기 위한 아이솔레이션층(5)이 도시되어 있다.
상기 아이솔레이션층(15)은 상기 제 1 드레인(5) 및 제 2 드레인(13)을 외부와 전기적으로 분리시키기 위하여 상기 제 1 드레인(5), 소스(6) 및 제 2 드레인(13)을 포함하는 영역의 양측에 형성되어 있다.
상기 아이솔레이션층(15)은 트렌치가 얕게 형성되는 STI(Shallow Trench Isolation)로 되어 있다.
도 4는 본 발명에 따른 플래시 메모리 쌍의 어레이 구조를 나타낸 회로도이다. 도 4에 도시된 바와 같이, 본 발명에 따른 플레시 메모리 쌍의 어레이 구조는 각 메모리 셀 쌍마다 물리적으로 서로 분리되어 있다.
예를 들면, 메모리 쌍 MC600과 MC601은 소스를 서로 공유하고 있으며, MC600의 드레인은 VBL0에 전기적으로 연결하고, MC601의 드레인은 VBL1에 전기적으로 연결되어, MC600과 MC601은 공유된 소스를 중심으로 하여 서로 거울 형태로 놓여지며 VBL0와VBL1은 물리적 전기적으로 서로 분리된다.
따라서, 예를 들면, M601의 데이터를 판독하기 위하여 VBL1에 일정 전위를 인가할 경우 BL1에 나타나는 전류는 상기 M601에 의해서만 제어가 되게 되므로, 인접한 MC602으로부터는 전혀 영향을 받지 않는다. 따라서, 정확한 데이터 판독이 가능하게 되고, 그에 따라서 판독 속도가 향상되게 된다.
데이터의 프로그램에서도 마찬가지이며 따라서 프로그램 속도도 향상되고 전체적인 메모리 셀의 성능이 향상된다.
도 5는 본 발명에 따른 플래시 메모리 쌍의 어레이를 구성하는 단계를 도시한 흐름도이다.
우선, 복수개의 제 1 항의 플래시 메모리 쌍을 비트라인(610) 방향으로 배열시킨다(S10).
그 다음, 상기 복수개의 제 1 항의 플래시 메모리 쌍의 각 제 1, 2 드레인(5, 13)을 비트라인 제어부(601)의 비트라인에 전기적으로 연결한다(S20).
그 다음, 상기 복수개의 제 1 항의 플래시 메모리 쌍의 각 소스(6)를 소스 제어부(604)에 전기적으로 연결한다(S30).
그 다음, 비트라인(610) 방향으로 형성된 상기 복수개의 플래시 메모리 쌍을 워드라인(612) 방향으로 배열한다(S40).
그 다음, 상기 워드라인(612) 방향으로 배열된 상기 복수개의 플래시 메모리 쌍의 인접하는 각 제 1 드레인(5)과 제 2 드레인(13)을 비트라인 방향으로 물리적으로 분리시켜 상기 각 플래시 메모리 쌍 간의 상호간섭을 제거한다(S50).
그 다음, 마지막으로 상기 각 플래시 메모리 쌍의 컨트롤 게이트(1)를 워드라인 제어부(602)에 전기적으로 연결한다(S60).
비록 본 발명이 플래시 메모리 셀 및 어레이 구조에 한정하여 예시하고 설명하였으나, 본 발명은 이에 국한되지 않고 각종 프로그램가능한 비휘발성 메모리 셀 및 어레이 구조에 대해서도 적용이 가능함은 물론이다.
상기와 같은 플래시 메모리 쌍, 플래시 메모리 쌍의 배열방법 및 플래시 메모리 어레이 제어회로에 의하면 두 개의 플래시 메모리 셀을 하나의 쌍으로 함으로써, 소요 면적을 감소시켜 플래시 메모리의 소형화, 집적화가 가능한 효과가 있다.
또한, 플래시 메모리 쌍 사이를 물리적으로 분리시켜 인접한 플래시 메모리 쌍들의 상호간섭을 제거할 수 있는 효과가 있다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.

Claims (4)

  1. 반도체 기판(10);
    상기 반도체 기판(10)의 상단에 제 1 채널(9)을 형성하기 위해 소정 영역에 상기 제 1 채널(9)을 중심으로 서로 이격되게 형성된 제 1 드레인(5) 및 소스(6);
    제 2 채널(11)을 형성하기 위해 상기 소정 영역외의 영역에 상기 제 2 채널(11)을 중심으로 상기 소스(6)와 서로 이격되게 형성된 제 2 드레인(13);
    상기 제 1 드레인(5) 및 제 2 드레인(13)을 외부와 전기적으로 분리시키기 위하여 상기 제 1 드레인(5), 소스(6) 및 제 2 드레인(13)을 포함하는 영역의 양측에 형성된 아이솔레이션층(15);
    상기 반도체 기판(10)의 활성영역 상에 형성된 터널 산화막(4);
    상기 터널 산화막(4)상의 상기 제 1 채널(9) 및 제 2 채널(11)의 각 상부에 해당하는 영역에 상호 이격되도록 형성된 한 쌍의 플로팅 게이트(3);
    상기 플로팅 게이트(3)와 상기 터널 산화막(4)의 상측 영역에 형성된 절연막(2); 및
    상기 절연막(2) 상면에 형성된 컨트롤 게이트(1)를 포함하는 것을 특징으로 하는 플래시 메모리 쌍.
  2. 복수개의 제 1 항의 플래시 메모리 쌍을 비트라인(610) 방향으로 배열시키는 단계(S10);
    상기 복수개의 플래시 메모리 쌍의 각 제 1, 2 드레인(5, 13)을 비트라인 제어부(601)의 비트라인에 전기적으로 연결하는 단계(S20);
    상기 복수개의 플래시 메모리 쌍의 각 소스(6)를 소스 제어부(604)에 전기적으로 연결하는 단계(S30);
    비트라인(610) 방향으로 형성된 상기 복수개의 플래시 메모리 쌍을 워드라인(612) 방향으로 배열하는 단계(S40);
    상기 워드라인(612) 방향으로 배열된 상기 복수개의 플래시 메모리 쌍의 인접하는 각 제 1 드레인(5)과 제 2 드레인(13)을 비트라인 방향으로 물리적으로 분리시켜 상기 각 플래시 메모리 쌍 간의 상호간섭을 제거하는 단계(S50); 및
    상기 각 플래시 메모리 쌍의 컨트롤 게이트(1)를 워드라인 제어부(602)에 전기적으로 연결하는 단계(S60)를 포함하는 것을 특징으로 하는 플래시 메모리 쌍의 배열방법.
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