KR19990007378A - 불휘발성 반도체 메모리 - Google Patents

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Abstract

불휘발성 반도체 메모리가 적어도 제1 및 제2 플로팅 게이트들, 제1 및 제2 제어 게이트들, 및 소스 및 드레인을 포함한다. 제1 플로팅 게이트는 반도체 기판 상에 게이트 절연막을 경유하여 형성된다. 제2 플로팅 게이트는 제1 플로팅 게이트가 없는 영역 상에 게이트 절연막을 경유하여 형성된다. 제1 제어 게이트는 제1 플로팅 게이트 상에 절연막을 경유하여 형성된다. 제2 제어 게이트는 제2 플로팅 게이트 상에 절연막을 경유하여 형성된다. 소스 및 드레인은 제1 및 제2 플로팅 게이트들을 사이에 두도록 반도체 기판 내에 형성된다.

Description

불휘발성 반도체 메모리
본 발명은 전기적인 데이터 기입 및 소거가 가능한 불휘발성 반도체 메모리에 관한 것이다.
종래에, 불휘발성 반도체 메모리들 중 하나로 분류되는 전기적으로 소거 가능한 프로그래머블 판독 전용 메모리(EEPROM)의 하나로서 일괄적으로 소거 가능한 플래시 메모리가 상당한 주목을 받아 왔다. 이 플래시 메모리는, 제어 게이트와 채널을 갖는 기판 간에 주변 영역과 절연된 플로팅 게이트가 형성된 MOS 트랜지스터 구조를 갖는다. 레벨 1의 데이터와 레벨 0의 레벨 간의 구별은 플로팅 게이트 내의 전하의 유/무에 좌우된다.
종래에 하나의 셀에 다치 데이터(multivalued data)를 저장하는 기술이 개발되어 있다. 제1 종래 기술로서, 회로 동작에 의해 다치 데이터가 실현된다. 이 종래 기술에서는, 플로팅 게이트에 저장되는 전하의 양이 변화되어, 예를 들면, 4치 데이터(quarternary data)가 실현된다.
그러나, 이 경우에는, 다치 데이터를 실현하는 데 필요한 전원의 수가 증가하여 결과적으로 차지 펌프 회로 등에 지워지는 부담이 커지게 된다.
게다가, 회로 동작에 의해 다치 데이터를 실현하기 위해서는, 1치에 대한 임계치 범위가 상당히 좁아야 한다. 이 때문에, 플로팅 게이트에 주입되는 전하의 양을 엄격히 제어해야 하고 결과적으로 제어기 또는 기입 시간에 지워지는 부담이 증가하게 된다. 이 좁은 임계치 범위는 데이터 보유 특성의 시간에 따른 변화에 대한 마진(margin)도 제한하여 신뢰성이 저하된다. 보다 구체적으로는, 보유된 전하량이 시간의 경과에 따라서 변화하면, 그에 따라서 판독 전류가 변화하고, 저장된 데이터 값과 상이한 데이터 값이 판독된다.
제2 종래 기술로서, 하나의 채널(메모리 셀)에 대응하여 2개의 플로팅 게이트와 하나의 제어 게이트가 배치되고, 채널에 연속되는 드레인 측의 불순물 농도가 채널에 연속되는 소스 측의 불순물 농도보다 낮게 되어, 하나의 메모리 셀에 4치 데이터가 저장되는 불휘발성 반도체 메모리가 있다(문헌 1 : 일본 특허 공개 평1-212472호).
도 6은 이 불휘발성 반도체 메모리의 개략적인 구성을 도시하고 있다. 도 6에 도시된 바와 같이, 이 불휘발성 반도체 메모리에서는, 반도체 기판(701) 상의 드레인은 n+형 드레인 영역(702)과 채널 영역(704)에 인접한 n-형 드레인 영역(709)을 갖고 있다. 채널 영역(704)은 3 부분, 즉 n-형 드레인 영역(709) 근방의 채널 영역(704d), 소스 영역(703) 근방의 채널 영역(704s), 및 채널 영역(704d)과 채널 영역(704s) 사이의 채널 영역(704c)으로 구분된다.
이 불휘발성 반도체 메모리에서는, 2개의 플로팅 게이트들(706d, 706s)이 서로 절연되어 있다. 플로팅 게이트(706d)는 n-형 드레인 영역(709)의 일부와 채널 영역(704d) 상에 게이트 산화막(705)을 경유하여 형성되어 있다. 플로팅 게이트(706s)는 n+형 소스 영역(703)의 일부와 채널 영역(704s) 상에 게이트 산화막(705)을 경유하여 형성되어 있다. n-형 드레인 영역(709)의 채널 저항은, n+형 드레인 영역(702) 또는 n+형 소스 영역(703)에 비하여 불순물 농도를 낮춤으로써 변화된다.
제어 게이트(708)는 절연막(707)을 경유하여 플로팅 게이트들(706d, 706s) 상에, 그리고 게이트 산화막(705)을 경유하여 채널 영역(704c) 상에 형성되어 있다. 채널 영역(704c) 위쪽의 제어 게이트(708)와 반도체 기판(701) 간의 거리는 플로팅 게이트들(706d, 706s)과 반도체 기판(701) 간의 거리와 거의 같다.
이하, 이상의 구성을 갖는 불휘발성 반도체 메모리의 동작에 대하여 설명한다.
기입은 플로팅 게이트들(706d, 706s)에 선택적으로 전자를 주입함으로써 행해진다. 드레인 측 플로팅 게이트(706d)로의 전자 주입을 기입 D라고 하겠다. 소스 측 플로팅 게이트(706s)로의 전자 주입을 기입 S라고 하겠다.
기입 D에서는, 12.5 V의 제어 게이트 전압 VG 및 8 V의 드레인 전압 VD가 인가되고, n+형 소스 영역(703)과 반도체 기판(701)은 접지된다. 이때, 채널 영역들(704d, 704c, 704s)은 반전 상태가 되어 n+형 소스 영역(703)에서 n-형 드레인 영역(709)으로 전자가 유출된다. 이들 전자들은 드레인과 소스 간의 전압에 의해 가속되어 n-형 드레인 영역(709) 근방에서 열전자(hot electrons)가 된다. 이 열전자들은 제어 게이트(708)의 전계에 의해 유인되어 게이트 산화막(705)의 에너지 갭을 가로질러 플로팅 게이트(706d)로 주입된다. 전자들이 플로팅 게이트(706d)로 선택적으로 주입되면, 기입 D가 완료된다.
한편, 기입 S에서는, 12.5 V의 제어 게이트 전압 VG 및 8 V의 소스 전압 VS가 인가되고, n+형 드레인 영역(702)과 반도체 기판(701)은 접지된다. 그 결과, 상술한 경우에서와 같이, 전자들이 플로팅 게이트(706s)로 선택적으로 주입되고, 기입 S가 완료된다.
기입 D를 겪은 메모리 트랜지스터에 제어 게이트 전압 VG로서 12.5 V의 전압이 인가되고, n+형 드레인 영역(702)과 반도체 기판(701)이 접지되는 경우에도, 채널 영역들(704d, 704c, 704s)은 반전 상태가 된다. 소스 전압 VS로서 8 V의 전압이 인가되면, 상술한 경우에서와 같이, 기입 D를 손상시키지 않고서 기입 S가 행해질 수 있다. 이 동작을 기입 D S라고 하겠다.
상술한 바와 같이, 이 불휘발성 반도체 메모리의 기입 상태로서, 기입 D, 기입 S, 또는 기입 D S가 선택될 수 있다. 비기입 상태가 부가되면, 4치 데이터가 실현된다.
이 불휘발성 반도체 메모리에서는, 기입 상태들 간의 임계치의 차이 및 채널 저항의 차이를 이용하여 4치 데이터가 판정된다. 임계치 VT는 제어 게이트에 서서히 전압이 인가된 후에 드레인 전류가 흐르기 시작하는 시점에서의 제어 게이트 전압 VG에 해당한다. 소거 상태, 기입 D 상태, 및 기입 S 상태는 각각 1 V, 2 V, 및 3 V의 서로 다른 임계치들을 갖지만, 컨덕턴스 특성은 같다. 기입 S 상태 및 기입 D S 상태는 3 V의 동일한 임계치를 갖지만, 임계치 이상에서의 컨덕턴스 특성은 서로 다르다. 그러므로, 제어 게이트 전압 VG가 3 V이면, 기입 S와 기입 D S를 식별할 수 없다. 기입 S와 기입 D S를 식별하기 위해서는, 컨덕턴스 특성의 차이를 이용하여, 제어 게이트 전압이 3 V보다 높게 설정되어야 하고, 제2 종래 기술에서는 5 V로 하고 있다. 즉, 4치 데이터를 판독하기 위해서는, 높은 제어 게이트 전압이 요구된다.
게다가, 이 불휘발성 반도체 메모리는, 제어 전극 아래에, 2개의 플로팅 게이트들을 위한 면적뿐만 아니라 플로팅 게이트를 갖는 않는 채널 영역(704c)을 위한 얼마간의 면적을 필요로 하기 때문에, 하나의 셀의 면적이 증가한다.
제3 종래 기술로서, 상술한 불휘발성 반도체 메모리와 달리, 하나의 셀에 대하여 서로 비교적 가까이 배치된 2개의 플로팅 게이트들을 갖는 또 다른 불휘발성 반도체 메모리가 있다(문헌 2 : 일본 특허 출원 평6-77498호).
이 불휘발성 반도체 메모리에서는, 도 7에 도시된 바와 같이, p형 실리콘으로 이루어진 반도체 기판(800)의 표면층에 선정된 거리만큼 서로 떨어져 있는 소스 영역 및 드레인 영역(801, 802)이 형성되어 있다. 이 소스 영역과 드레인 영역(801, 802) 사이의 채널 영역 상에 제1 게이트 절연막(803)을 경유하여 폴리실리콘으로 이루어진 플로팅 게이트(804)가 형성되어 있다.
플로팅 게이트(804)는 채널 길이를 따라서 2개 부분으로 분할되어 있다. 분할된 플로팅 게이트들(804a, 804b) 상에 제2 게이트 절연막(805)을 경유하여 폴리실리콘으로 이루어진 제어 게이트(806)가 형성되어 있다.
상기 구성에서 데이터를 소거하기 위해서는, 플로팅 게이트(804)로부터 전자를 인출하거나 플로팅 게이트(804)에 전자를 일괄 주입한다.
한편, 데이터를 기입하기 위해서는, F-N 터널링 또는 열전자들을 이용하여 소스 측과 드레인 측 플로팅 게이트들(804a, 804b)에 선택적으로 전자를 주입한다.
기입에 의하여, 다음 4개의 상태들이 얻어질 수 있다. 제1 상태로서, 플로팅 게이트(804a)와 플로팅 게이트(804b)의 어디에도 전자가 주입되지 않는다. 제2 상태로서, 플로팅 게이트(804a)에 전자가 주입된다. 제3 상태로서, 플로팅 게이트(804b)에 전자가 주입된다. 제4 상태로서, 플로팅 게이트(804a)와 플로팅 게이트(804b) 모두에 전자가 주입된다.
만일 플로팅 게이트들(804a, 804b)이 상이한 면적을 가질 경우, 즉 메모리 셀 트랜지스터의 임계 전압이 변할 경우, 이 메모리 셀에 4치 데이터가 저장될 수 있다.
그러나, 이 불휘발성 반도체 메모리에서는, 소스/드레인 방향으로 배치된 2개의 플로팅 게이트들 사이에 간격이 형성되기 때문에, 채널 저항이 바람직하지 않게 증가한다.
상술한 바와 같이, 회로 동작에 의해 다치 데이터를 실현하는 종래의 기술은 다음의 문제점들을 갖고 있다.
제1 종래 기술에서는, 다치 데이터를 실현하는 데 필요한 전원의 수가 증가하여, 결과적으로 차지 펌프 회로 등에 지워지는 부담이 커지게 된다.
회로 동작에 의해 다치 데이터를 실현하기 위해서는, 1치에 대한 임계치 범위가 상당히 좁아야 한다. 이 때문에, 플로팅 게이트에 주입되는 전하의 양을 엄격히 제어해야 하고 결과적으로 제어기 또는 기입 시간에 지워지는 부담이 증가하게 된다. 이 좁은 임계치 분포는 데이터 보유 특성의 시간에 따른 변화에 대한 마진도 제한하여 신뢰성이 저하된다.
제2 종래 기술에서는, 상술한 바와 같이, 데이터를 판독하기 위해 높은 제어 게이트 전압이 요구된다. 게다가, 이 불휘발성 반도체 메모리는, 제어 전극 아래에, 2개의 플로팅 게이트들을 위한 면적뿐만 아니라 플로팅 게이트를 갖지 않는 채널 영역(704c)을 위한 얼마간의 면적을 필요로 하기 때문에, 하나의 셀의 면적이 증가한다.
제3 종래 기술에서는, 하나의 메모리 셀의 면적이 감소될 수 있다. 그러나, 소스/드레인 방향으로 배치된 2개의 플로팅 게이트들 사이에 간격이 존재하기 때문에, 채널 저항이 바람직하지 않게 증가한다. 이 때문에, 제3 종래 기술에서는, 판독 전류의 절대치가 작아지고, 그에 따라 다치 데이터에 대한 판정 전류 간의 마진이 좁아져서, 센스 증폭기에 의한 4치 데이터 판정이 곤란하게 된다.
제2 및 제3 종래 기술에서는, 소스와 드레인을 제어하여 2개의 플로팅 게이트들에 데이터를 기입한다. 이 때문에, 기록 제어에 큰 전류가 필요하게 된다. 게다가, 인접한 메모리 셀들 간에 소스-드레인 또는 소스-소스 간섭이 방지되어야 한다. 이 때문에, 인접한 메모리 셀들을 예를 들면 소자 분리 영역에 의해 서로 절연시켜야 한다. 그 결과, 절연 영역의 필요성 때문에 고집적화가 저해된다.
본 발명의 목적은, 구성이 간단하고 신뢰성이 향상된 다치 저장을 실현하는 불휘발성 반도체 메모리를 제공하는 것이다.
본 발명의 다른 목적은, 복수의 전원 및 큰 기록 전류가 필요하지 않은 다치 저장을 실현하는 불휘발성 반도체 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은, 판독시 다치 판정이 용이한 다치 저장을 실현하는 불휘발성 반도체 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은, 고집적화가 가능한 다치 저장을 실현하는 불휘발성 반도체 메모리를 제공하는 것이다.
본 발명에 따르면, 상기 목적들을 달성하기 위하여, 적어도 반도체 기판 상에 게이트 절연막을 경유하여 형성된 제1 플로팅 게이트, 상기 제1 플로팅 게이트가 없는 영역 상에 상기 게이트 절연막을 경유하여 형성된 제2 플로팅 게이트, 상기 제1 플로팅 게이트 상에 절연막을 경유하여 형성된 제1 게이트, 상기 제2 플로팅 게이트 상에 상기 절연막을 경유하여 형성된 제2 제어 게이트, 및 상기 제1 및 제2 플로팅 게이트들을 사이에 두도록 상기 반도체 기판 내에 형성된 소스 및 드레인으로 구성된 메모리 셀을 구비하는 불휘발성 반도체 메모리가 제공된다.
도 1a는 본 발명의 제1 실시예에 따른 메모리 셀의 개략적인 구성을 도시하는 평면도.
도 1b 및 도 1c는 각각 도 1a의 A-A' 라인 및 B-B' 라인을 따라서 취한 단면도.
도 2는 도 1a 내지 도 1c에 도시된 메모리 셀로부터 정보를 판독하고 그 메모리 셀에 정보를 기입함에 있어서의 특성을 도시하는 그래프.
도 3은 본 발명의 제2 실시예에 따른 메모리 셀의 개략적인 구성을 도시하는 단면도.
도 4a 내지 도 4g는 도 3에 도시된 메모리 셀을 제조함에 있어서의 단계들을 도시하는 도면.
도 5는 도 3에 도시된 메모리 셀의 소거, 판독, 및 기입 동작들을 설명하기 위한 도면.
도 6은 종래의 메모리 셀을 도시하는 세로 단면도.
도 7은 다른 종래의 메모리 셀을 도시하는 세로 단면도.
도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판
102 : 게이트 절연막
103a, 103b : 플로팅 게이트
104 : 절연막
105a, 105b : 제어 게이트
106 : 소스
107 : 드레인
108 : 층간 절연막
201 : 반도체 기판
201a : 필러(pillar)
202a : 소스
202b : 드레인
203 : 게이트 절연막
204a, 204b : 플로팅 게이트
205 : 절연막
206a, 206b : 제어 게이트
207 : 층간 절연막
208 : 플러그
209 : 배선층
이하, 첨부 도면들을 참조하여 본 발명의 실시예들에 대해 설명한다.
제1 실시예
도 1a 내지 도 1c는 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리의 메모리 셀을 도시하고 있다. 도 1a는 불휘발성 반도체 메모리의 구성을 개략적으로 도시하고 있다. 도 1b는 도 1a의 A-A' 라인을 따라서 취한 단면을 도시하고 있다. 도 1c는 도 1a의 B-B' 라인을 따라서 취한 단면을 도시하고 있다.
제1 실시예에서는, 도 1a 내지 도 1c에 도시된 바와 같이, 반도체 기판(101)의 선정된 영역에 게이트 절연막(102)을 경유하여 폴리실리콘으로 이루어진 플로팅 게이트들(103a, 103b)이 형성되어 있다. 이 플로팅 게이트들(103a, 103b) 상에 각각 절연막(104)을 경유하여 예를 들면 폴리실리콘으로 이루어진 제어 게이트들(105a, 105b)이 형성되어 있다. 절연막(104)은 예를 들면 SiO2, SiN, SiO2의 3층 구조를 갖는다.
도 1a 및 도 1c에 도시된 바와 같이, 플로팅 게이트(103a) 또는 제어 게이트(105a)의 면적은 플로팅 게이트(103b) 또는 제어 게이트(105b)의 면적과 다르다.
플로팅 게이트들(103a, 103b) 하부의 반도체 기판(101)에 플로팅 게이트들(103a, 103b)이 사이에 끼도록 소스(106) 및 드레인(107)이 예를 들면 이온 주입에 의해 형성되어 있다. 도 1a 및 도 1b에 도시된 바와 같이, 플로팅 게이트들(103a, 103b) 및 제어 게이트들(105a, 105b)은 드레인(107)과 어느 정도 겹쳐져 있다. 제어 게이트들(105a, 105b)의 상면들을 포함하는 반도체 기판(101) 상에 층간 절연막(108)이 형성되어 있다.
하나의 메모리 셀에 서로 다른 면적을 갖는 2개의 플로팅 게이트들이 형성되어 있기 때문에, 후술되는 다치 동작이 수행될 수 있다.
먼저, 소거 동작을 설명하겠다. 도 1a 내지 도 1c에 도시된 제어 게이트들(105a, 105b)에 -16V의 전압을 인가하여 반도체 기판(101), 소스(106), 및 드레인(107)을 0V로 설정함으로써, 데이터를 소거한다. 약 -16V의 전압이 제어 게이트들(105a, 105b)에 인가되면, 플로팅 게이트들(103a, 103b) 내의 전자들이 반도체 기판(101) 측으로 이동한다. 플로팅 게이트들(103a, 103b) 내의 전자들이 제거되고, 도 2에 도시된 바와 같이, 소거 상태 0이 얻어진다.
(후술되는) 터널 전류를 이용한 기입이 채용되는 경우, 플로팅 게이트들(103a, 103b) 안으로 전자들이 주입되는 상태 11이 소거 상태로서 설정될 수도 있다. 이 경우, 도 1a 내지 도 1c에 도시된 제어 게이트들(105a, 105b)에 16V의 전압을 인가하여 반도체 기판(101), 소스(106), 및 드레인(107)을 0V로 설정한다. 반도체 기판(101) 측으로부터 플로팅 게이트들(103a, 103b) 안으로 전자들이 주입되어, 도 2에 도시된 바와 같이, 상태 11이 얻어진다.
다음은, 소거 상태가 0인 경우의 터널 전류를 이용한 기입에 대하여 설명하겠다. 플로팅 게이트(103b)에만 레벨 1의 데이터를 기입하기 위해서는, -4V의 전압을 제어 게이트(105a)에 인가하고, 9V의 전압을 제어 게이트(105b)에 인가하고, -4V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 즉, 드레인(107)과 제어 게이트(105b)에 전위를 인가함으로써, 이 메모리 셀이 선택된다. 제어 게이트(105b)와 드레인(107) 사이에 전위차가 형성되고, 제어 게이트(105a)와 드레인(107) 사이의 전위차는 0이 된다. 그 결과, 플로팅 게이트(103b) 안에만 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 1이 얻어진다.
플로팅 게이트(103a)에만 레벨 1의 데이터를 기입하기 위해서는, 9V의 전압을 제어 게이트(105a)에 인가하고, -4V의 전압을 제어 게이트(105b)에 인가하고, -4V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 그 결과, 플로팅 게이트(103a) 안에만 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 10이 얻어진다.
플로팅 게이트들(103a, 103b) 모두에 레벨 1의 데이터를 기입하기 위해서는, 9V의 전압을 제어 게이트(105a)에 인가하고, 9V의 전압을 제어 게이트(105b)에 인가하고, -4V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 그 결과, 플로팅 게이트들(103a, 103b) 안에 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 11이 얻어진다.
다음은, 소거 상태가 11인 경우의 터널 전류를 이용한 기입에 대하여 설명하겠다. 플로팅 게이트(103a)에만 레벨 0의 데이터를 기입하기 위해서는, -9V의 전압을 제어 게이트(105a)에 인가하고, 4V의 전압을 제어 게이트(105b)에 인가하고, 4V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 즉, 드레인(107)과 제어 게이트(105a)에 전위를 인가함으로써, 이 메모리 셀이 선택된다. 제어 게이트(105a)와 드레인(107) 사이에 전위차가 형성되고, 제어 게이트(105b)와 드레인(107) 사이의 전위차는 0이 된다. 그 결과, 플로팅 게이트(103a) 내의 전자들만 드레인(107)으로 제거되어, 도 2에 도시된 바와 같이, 기입 상태 1이 얻어진다.
플로팅 게이트(103b)에만 레벨 0의 데이터를 기입하기 위해서는, 0V의 전압을 제어 게이트(105a)에 인가하고, -9V의 전압을 제어 게이트(105b)에 인가하고, 4V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 그 결과, 플로팅 게이트(103b)로부터 전자들이 제거되어, 도 2에 도시된 바와 같이, 기입 상태 10이 얻어진다.
플로팅 게이트들(103a, 103b) 모두에 레벨 0의 데이터를 기입하기 위해서는, -9V의 전압을 제어 게이트(105a)에 인가하고, -9V의 전압을 제어 게이트(105b)에 인가하고, 4V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 그 결과, 플로팅 게이트들(103a, 103b)로부터 전자들이 제거되어, 도 2에 도시된 바와 같이, 기입 상태 0이 얻어진다.
다음은, 소거 상태가 0인 경우의 열전자들을 이용한 기입에 대하여 설명하겠다. 플로팅 게이트(103b)에만 레벨 1의 데이터를 기입하기 위해서는, 0V의 전압을 제어 게이트(105a)에 인가하고, 12V의 전압을 제어 게이트(105b)에 인가하고, 6V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 즉, 드레인(107)과 제어 게이트(105b)에 전위를 인가함으로써, 이 메모리 셀이 선택된다. 제어 게이트(105b)와 반도체 기판(101) 사이에 전위차가 형성되고, 제어 게이트(105a)와 반도체 기판(101) 사이의 전위차는 0이 된다. 그 결과, 플로팅 게이트(103b) 안에만 고에너지 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 1이 얻어진다.
플로팅 게이트(103a)에만 레벨 1의 데이터를 기입하기 위해서는, 12V의 전압을 제어 게이트(105a)에 인가하고, 0V의 전압을 제어 게이트(105b)에 인가하고, 6V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 그 결과, 플로팅 게이트(103a) 안에만 고에너지 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 10이 얻어진다.
플로팅 게이트들(103a, 103b) 모두에 레벨 1의 데이터를 기입하기 위해서는, 12V의 전압을 제어 게이트(105a)에 인가하고, 12V의 전압을 제어 게이트(105b)에 인가하고, 6V의 전압을 드레인(107)에 인가하여 반도체 기판(101) 및 소스(106)를 0V로 설정한다. 그 결과, 플로팅 게이트들(103a, 103b) 안에 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 11이 얻어진다.
판독시에는, 드레인 전압을 1V로 설정하고, 소스 전압을 0V로 설정하고, 제어 게이트들(105a, 105b)에 3.3V의 전압을 인가한다. 도 2에 도시된 바와 같이, 메모리 셀에 0이 기입되어 있을 경우, 드레인 전류 Id0이 얻어진다. 메모리 셀에 11이 기입되어 있을 경우, 드레인 전류가 거의 흐르지 않는다.
플로팅 게이트(103a)는 플로팅 게이트(103b)에 비하여 큰 면적을 갖기 때문에, 상태 1과 상태 10 사이에 드레인 전류가 변한다. 동일한 전하 밀도로 전자들이 주입되므로, 면적이 증가함에 따라서, 드레인 전류가 감소한다. 이 때문에, 메모리 셀에 1이 기입되어 있을 경우, 드레인 전류 Id1이 얻어진다. 메모리 셀에 10이 기입되어 있을 경우, 드레인 전류 Id2가 얻어진다. 전류 Id1은 전류 Id2보다 크다.
상술한 바와 같이, 제1 실시예에 따르면, 하나의 메모리 셀에 4치 데이터를 저장할 수 있다. 메모리 셀 자체의 구조에 의해 다치 데이터가 실현되기 때문에, 회로 동작에 의해 다치 데이터를 실현할 필요가 없고, 주변 회로들에 지워지는 부담이 감소한다. 제1 실시예의 불휘발성 반도체 메모리에서는, 2벌의 플로팅 게이트들 및 제어 게이트들이 동일한 소스 및 드레인과 접촉하고 있다. 제2 또는 제3 종래 기술과 달리, 소스와 드레인 사이의 채널 방향으로 2개의 플로팅 게이트들 사이에 간격이 발생하지 않는다. 그러므로, 채널 저항이 증가하는 것을 방지할 수 있다.
게다가, 제2 종래 기술과 달리, 플로팅 게이트들을 배치하기 위하여 필요 이상의 면적이 요구되지 않고, 메모리 셀 크기가 과도하게 증가하는 것을 방지할 수 있다.
제1 실시예에 따르면, 드레인 측에 하나의 기입 제어 회로가 배치되고, 제어 게이트 측에 2개의 기입 제어 회로가 배치된다. 제어 게이트 측의 기입 제어 회로들은 드레인 또는 소스 측의 제어 회로들에 비하여 작은 전류로 제어될 수 있고 작은 트랜지스터로 형성될 수 있다. 기입 제어 회로들의 수는 제2 또는 제3 종래 기술에서와 같다. 그러나, 트랜지스터를 작게 할 수 있기 때문에, 칩 사이즈를 축소할 수 있다.
소스 전위는 소거, 기입, 및 판독시 0V로 유지되므로, 제어 회로가 요구되지 않는다. 상이한 드레인들에 접속된 인접한 메모리 셀들마저 소스를 공유할 수 있고 서로 분리될 필요가 없다. 이 때문에, 고집적화가 가능하고, 종래 기술에 비하여 집적도를 증가시킬 수 있다.
제1 실시예에 따르면, 하나의 메모리 셀에 마련된 2개의 플로팅 게이트들의 내용을 공통 드레인을 통하여 동시에 판독할 수 있기 때문에, 판독 속도를 증가시킬 수 있다.
제2 실시예
도 3은 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리의 구성을 개략적으로 도시하는 도면으로서, 상부로부터 바라본 것이다. 도 3은 불휘발성 반도체 메모리의 하나의 메모리 셀을 도시하고 있다.
제2 실시예에서는, 도 3에 도시된 바와 같이, 기둥형 부분(필러(piller) : 채널부)(201a) 주위에 게이트 절연막(203)이 형성되고, 기둥형 부분(201a)의 측면들 상에 플로팅 게이트들(204a, 204b)이 형성되어 있다.
제2 실시예에서는, 플로팅 게이트(204a)가 플로팅 게이트(204b)에 비하여 큰 면적을 갖는다.
플로팅 게이트들(204a, 204b) 상에 각각 절연막(205)을 경유하여 워드 라인들로서의 제어 게이트들(206a, 206b)이 형성되어 있다. 이 제어 게이트들(206a, 206b)은 층간 절연막(207)으로 피복되어 있다.
이하, 이 메모리 셀을 제조하는 방법에 대하여 설명하겠다.
도 4a에 도시된 바와 같이, p형 반도체 기판(201)을 예를 들면 드라이 에칭하여 기판 상에 필러(201a)를 형성한다. 그런 다음, 예를 들면 As를 70 KeV 및 5×1015cm-2로 이온 주입하여 소스(202a)와 드레인(202b)을 형성한다. 이온 주입 후, 그 구조물을 수증기 분위기에서 950℃로 가열하여 약 40 nm의 두께를 갖는 희생 산화막(sacrificial oxide film)을 형성한다. 이런 공정에 의해, 약 1020cm-3의 불순물 농도를 갖는 소스(202a)와 드레인(202b)이 형성된다.
희생 산화막을 제거한 후, 그 구조물을 수증기 분위기에서 850℃로 가열하여 약 10 nm의 두께를 갖는 게이트 절연막(203)을 형성한다.
도 4b에 도시된 바와 같이, CVD 법에 의해 게이트 절연막(203) 상에 폴리실리콘을 약 150 nm의 두께로 퇴적한다. 그 구조물을 POCl3분위기에서 약 850℃로 가열하여 P를 확산시켜서, 불순물로서 P가 도핑된 폴리실리콘 막(204)을 형성한다.
공지된 포토리소그래피 기술에 의해 레지스트 마스크를 형성한다. RIE와 같은 이방성 드라이 에칭에 의해 폴리실리콘 막(204)을 선택적으로 제거하여, 도 4c에 도시된 바와 같이, 필러(201a)의 측면들 상에 게이트 절연막(203)을 경유하여 플로팅 게이트들(204a, 204b)을 형성한다. 도 4ca에 도시된 바와 같이, 상부로부터 바라봤을 때, 플로팅 게이트(204a)의 면적이 플로팅 게이트(204b)의 면적보다 크다.
도 4d에 도시된 바와 같이, 절연막(205)을 형성한 후, CVD 법에 의해 폴리실리콘을 약 150 nm의 두께로 퇴적한다. 그 구조물을 POCl3분위기에서 약 850℃로 가열하여 P를 확산시킨다. 다음으로, 스퍼터링 법에 의해 WSi 막을 약 150 nm로 퇴적하여 폴리사이드(polycide) 막(206)을 형성한다.
절연막(205)은 예를 들면 SiO2, SiN, 및 SiO2의 3층 구조를 갖는다. 폴리사이드 막(206)은 상술한 바와 같이 폴리실리콘 및 WSi의 2층 구조를 갖는다.
공지된 포토리소그래피 기술에 의해 레지스트 마스크를 형성한다. RIE와 같은 이방성 드라이 에칭에 의해 폴리사이드 막(206)을 선택적으로 제거하여, 도 4e에 도시된 바와 같이, 제어 게이트들(206a, 206b)을 형성한다.
상부로부터 바라봤을 때, 제어 게이트들(206a, 206b)은 도 4ea에 도시된 것과 같은 형상을 갖는다. 플로팅 게이트(204a)는 필러(201a)와 제어 게이트(206a)의 사이에 끼고, 플로팅 게이트(204b)는 필러(201a)와 제어 게이트(206b)의 사이에 낀다. 플로팅 게이트(204b)는 제어 게이트(206a)와 필러(201a) 사이에 결코 존재하지 않는다.
도 4f에 도시된 바와 같이, 층간 절연막(207)을 형성하고, 필러(201a) 상에 콘택트 홀을 형성한다. 콘택트 홀의 저면에 노출된 필러(201a) 상에 질화 티탄으로 이루어진 장벽 금속(barrier metal)을 형성한다. 도 4g에 도시된 바와 같이, 콘택트 홀을 플러그(208)로 채우고, 알루미늄으로 이루어진 배선층(209)을 형성한다. 배선층(209)은 비트 라인으로서 기능한다.
상술한 방식으로, 하나의 메모리 셀에 약 2 : 1의 면적비를 갖는 플로팅 게이트들(204a, 204b)이 형성되고, 이 플로팅 게이트들(204a, 204b)은 각각 제어 게이트들(206a, 206b)을 갖는 플래시 메모리가 얻어진다.
제2 실시예에서도, 하나의 메모리 셀에 서로 다른 면적을 갖는 2개의 플로팅 게이트들이 형성되기 때문에, 후술되는 다치 동작을 수행할 수 있다.
먼저 소거 동작에 대하여 설명하겠다. 도 5에 도시된 제어 게이트(206a)에 접속된 단자 CG1과 제어 게이트(206b)에 접속된 단자 CG2에 -16V의 전압을 인가하여, 데이터를 소거한다. 제어 게이트들에 약 -16V의 전압을 인가하면, 플로팅 게이트들 내의 전자들이 기판 측으로 이동한다. 플로팅 게이트들 내의 전자들이 제거되고, 도 2에 도시된 바와 같이, 소거 상태 0이 얻어진다. 제2 실시예에서도, 제1 실시예에서와 같이, 플로팅 게이트들 모두에 전자들이 주입되는 상태 11을 소거 상태로 설정할 수 있다.
다음은, 소거 상태가 0인 경우의 터널 전류를 이용한 기입에 대하여 설명하겠다. 플로팅 게이트(204b)에만 레벨 1의 데이터를 기입하기 위해서는, -4V의 전위를 제어 게이트(206a)에 접속된 단자 CG1에 인가하고, 9V의 전위를 제어 게이트(206b)에 접속된 단자 CG2에 인가하고, -4V의 전위를 드레인(202b)에 인가하고, 0V의 전위를 반도체 기판(201) 및 소스(202a)에 인가한다(도 5). 즉, 드레인(202b)과 제어 게이트(206b)에 전위를 인가함으로써, 이 메모리 셀이 선택된다. 제어 게이트(206b)와 드레인(202b) 사이에 전위차가 형성되고, 제어 게이트(206a)와 드레인(202a) 사이의 전위차는 0이 된다. 그 결과, 플로팅 게이트(204b) 안에만 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 1이 얻어진다.
플로팅 게이트(204a)에만 레벨 1의 데이터를 기입하기 위해서는, 9V의 전위를 단자 CG1에 인가하고, -4V의 전위를 단자 CG2에 인가하고, -4V의 전위를 드레인(202b)에 인가하고, 반도체 기판(201) 및 소스(202a)에 0V의 전위를 인가한다. 그 결과, 플로팅 게이트(204a) 안에만 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 10이 얻어진다.
플로팅 게이트들(204a, 204b) 모두에 레벨 1의 데이터를 기입하기 위해서는, 9V의 전위를 단자 CG1에 인가하고, 9V의 전위를 단자 CG2에 인가하고, -4V의 전위를 드레인(202b)에 인가하고, 반도체 기판(101) 및 소스(106)에 0V의 전위를 인가한다. 그 결과, 플로팅 게이트들(204a, 204b) 안에 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 11이 얻어진다.
소거 상태가 11인 경우의 터널 전류를 이용한 기입 역시 제1 실시예에서와 같이 수행될 수 있다.
판독시에는, 드레인 전압을 1V로 설정하고, 제어 게이트들(206a, 206b)에 3.3V의 전압을 인가한다. 도 2에 도시된 바와 같이, 메모리 셀에 0이 기입되어 있을 경우, 드레인 전류 Id0이 얻어진다. 메모리 셀에 11이 기입되어 있을 경우, 드레인 전류가 전혀 흐르지 않는다.
플로팅 게이트(204a)는 플로팅 게이트(204b)에 비하여 큰 면적을 갖기 때문에, 상태 1과 상태 10 사이에 드레인 전류가 변한다. 이 때문에, 메모리 셀에 1이 기입되어 있을 경우, 드레인 전류 Id1이 얻어진다. 메모리 셀에 10이 기입되어 있을 경우, 드레인 전류 Id2가 얻어진다.
다음은, 소거 상태가 0인 경우의 열전자들을 이용한 기입에 대하여 설명하겠다. 플로팅 게이트(204b)에만 레벨 1의 데이터를 기입하기 위해서는, 0V의 전위를 제어 게이트(206a)에 접속된 단자 CG1에 인가하고, 12V의 전위를 제어 게이트(206b)에 접속된 단자 CG2에 인가하고, 6V의 전위를 드레인(202b)에 인가하고, 0V의 전위를 반도체 기판(201) 및 소스(202a)에 인가한다(도 5). 즉, 드레인(202b)과 제어 게이트(206b)에 전위를 인가함으로써, 이 메모리 셀이 선택된다. 제어 게이트(206b)와 필러(201a)(기판) 사이에 전위차가 형성되고, 제어 게이트(206a)와 드레인(202b) 사이의 전위차는 0이 된다. 그 결과, 플로팅 게이트(204b) 안에만 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 1이 얻어진다.
플로팅 게이트(204a)에만 레벨 1의 데이터를 기입하기 위해서는, 12V의 전위를 단자 CG1에 인가하고, 0V의 전위를 단자 CG2에 인가하고, 6V의 전위를 드레인(202b)에 인가하고, 반도체 기판(201) 및 소스(202a)에 0V의 전위를 인가한다. 그 결과, 플로팅 게이트(204a) 안에만 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 10이 얻어진다.
플로팅 게이트들(204a, 204b) 모두에 레벨 1의 데이터를 기입하기 위해서는, 12V의 전위를 단자 CG1에 인가하고, 12V의 전위를 단자 CG2에 인가하고, 6V의 전위를 드레인(202b)에 인가하고, 반도체 기판(101) 및 소스(106)에 0V의 전위를 인가한다. 그 결과, 플로팅 게이트들(204a, 204b) 안에 전자들이 주입되어, 도 2에 도시된 바와 같이, 기입 상태 11이 얻어진다.
상술한 바와 같이, 제2 실시예에 따르면, 상술한 제1 실시예에서와 같이, 하나의 메모리 셀에 4치 데이터를 저장할 수 있다. 그러므로, 메모리 셀들의 수를 증가시키지 않고서 저장되는 정보의 양을 증가시킬 수 있다.
메모리 셀 자체의 구조에 의해 다치 데이터가 실현되기 때문에, 회로 동작에 의해 다치 데이터를 실현할 필요가 없고, 주변 회로들에 지워지는 부담이 감소한다.
제2 실시예의 불휘발성 반도체 메모리에서도, 2벌의 플로팅 게이트들 및 제어 게이트들이 소스 및 드레인의 방향으로 배치되어 있지 않다. 소스와 드레인 사이의 방향으로 2개의 플로팅 게이트들 사이에 간격이 발생하지 않으므로, 채널 저항이 증가하는 것을 방지할 수 있다.
제2 실시예의 메모리 셀은 종형(vertical type)이기 때문에, 제1 실시예 이상으로 집적도를 향상시킬 수 있다.
제2 실시예에서도, 드레인 및 제어 게이트들에서 기입 제어를 수행할 수 있다. 이 때문에, 작은 전류를 기입 제어를 수행할 수 있다. 게다가, 인접한 메모리 셀들이 소스를 공유할 수 있고 서로 분리시킬 필요가 없다.
제2 실시예에서도, 하나의 메모리 셀에 마련된 2개의 플로팅 게이트들의 내용을 동시에 판독할 수 있기 때문에, 판독 속도를 증가시킬 수 있다.
제1 및 제2 실시예들에서는, 하나의 메모리 셀 내의 2개의 플로팅 게이트들이 서로 다른 면적을 갖는다. 그러나, 본 발명은 여기에 한정되지 않는다. 하나의 메모리 셀 내에 동일한 면적을 갖는 2개의 플로팅 게이트들을 형성할 수도 있다. 이 경우, 판독시에 데이터 1 및 10에 대응하여 동일한 드레인 전류가 흐르므로, 하나의 메모리 셀에 3치 데이터를 저장할 수 있다.
제1 및 제2 실시예들에서, 2개의 플로팅 게이트들의 면적비가 1 : 2로 설정될 경우, 보다 안정된 판독을 수행할 수 있다. 그 이유는, 2개의 플로팅 게이트들의 면적이 1 : 2의 비율을 가질 경우, 0, 1, 10, 11에 대한 제어 게이트에서의 판독 전위차들이 동일한 간격으로 설정되기 때문이다.
이상 설명한 바와 같이, 본 발명의 불휘발성 반도체 메모리는, 적어도 반도체 기판 상에 게이트 절연막을 경유하여 형성된 제1 플로팅 게이트, 상기 제1 플로팅 게이트가 없는 영역 상에 상기 게이트 절연막을 경유하여 형성된 제2 플로팅 게이트, 상기 제1 플로팅 게이트 상에 절연막을 경유하여 형성된 제1 게이트, 상기 제2 플로팅 게이트 상에 상기 절연막을 경유하여 형성된 제2 제어 게이트, 및 상기 제1 및 제2 플로팅 게이트들을 사이에 두도록 상기 반도체 기판 내에 형성된 소스 및 드레인으로 구성된 메모리 셀을 포함한다.
본 발명의 불휘발성 반도체 메모리는, 적어도 반도체 기판 상에 수직으로 형성된 채널부, 상기 채널부 내에 채널을 형성하도록 상기 채널부의 상하 위치에 형성된 드레인 및 소스, 상기 채널부의 측면부의 일부에 게이트 절연막을 경유하여 형성된 제1 플로팅 게이트, 상기 채널부의 측면부에서 상기 제1 플로팅 게이트가 없는 영역에 형성된 제2 플로팅 게이트, 상기 제1 플로팅 게이트의 외측에 절연막을 경유하여 형성된 제1 제어 게이트, 및 상기 제2 플로팅 게이트의 외측에 상기 절연막을 경유하여 형성된 제2 제어 게이트로 구성된 종형 메모리 셀(vertical type memory cell)을 포함한다.
상기 구성에 의해, 제1 및 제2 플로팅 게이트들에서의 전자들의 유무에 따라서 채널부에 형성되는 채널에 2개 이상의 상태들이 형성될 수 있다.
그러므로, 본 발명에 따르면, 하나의 메모리 셀에 적어도 3치 데이터가 저장될 수 있다. 메모리 셀들의 수를 증가시키지 않고서 저장되는 정보의 양을 증가시킬 수 있다. 회로 동작에 의해 다치 데이터를 실현하고 있지 않기 때문에, 하나의 플로팅 게이트에 저장되는 전하의 양을 변화시킬 필요가 없고, 메모리 셀의 주변 회로들에 지워지는 부담이 최소화된다.
본 발명에 따르면, 2벌의 플로팅 게이트들 및 제어 게이트들이 소스와 드레인의 방향으로 배치되지 않는다. 소스와 드레인의 방향으로 2개의 플로팅 게이트들 사이에 간격이 발생하지 않기 때문에, 채널 저항이 증가되는 것을 방지할 수 있다. 플로팅 게이트들을 배치하기 위해 필요 이상의 면적이 요구되지 않고, 메모리 셀 사이즈가 과도하게 증가되는 것을 방지할 수 있다.
본 발명에 따르면, 드레인과 제어 게이트들에서 기입 제어를 수행할 수 있다. 이 때문에, 작은 전류로 기입 제어를 수행할 수 있다. 게다가, 인접한 메모리 셀들이 소스를 공유할 수 있고 서로 분리시킬 필요가 없다. 하나의 메모리 셀에 마련된 2개의 플로팅 게이트들의 내용을 동시에 판독할 수 있기 때문에, 판독 속도를 증가시킬 수 있다.
메모리 셀이 종형이기 때문에, 집적도를 더 향상시킬 수 있다.
본 발명의 불휘발성 반도체 메모리는, 적어도 반도체 기판 상에 게이트 절연막을 경유하여 형성된 제1 플로팅 게이트, 상기 제1 플로팅 게이트가 없는 영역 상에 상기 게이트 절연막을 경유하여 형성된 제2 플로팅 게이트, 상기 제1 및 제2 플로팅 게이트들을 병렬로 사이에 두도록 상기 반도체 기판 내에 형성된 제1 소스 및 제1 드레인, 상기 제1 소스를 경유하여 상기 제1 플로팅 게이트에 대향하도록 상기 게이트 절연막을 경유하여 형성된 제3 플로팅 게이트, 상기 제1 소스를 경유하여 상기 제2 플로팅 게이트에 대향하도록 상기 게이트 절연막을 경유하여 형성된 제4 플로팅 게이트, 상기 제3 및 제4 플로팅 게이트들이 병렬로 사이에 끼도록 상기 제1 소스에 대향하여 상기 반도체 기판 내에 형성된 제2 드레인, 상기 제1 및 제3 플로팅 게이트들 상에 절연막을 경유하여 형성된 제1 제어 게이트, 및 상기 제2 및 제4 플로팅 게이트들 상에 상기 절연막을 경유하여 형성된 제2 제어 게이트로 구성된 2개의 메모리 셀들을 포함한다.
상기 구성에 의하면, 제1 및 제2 플로팅 게이트들에서의 전자들의 유무에 따라서 채널부에 형성되는 채널에 2개 이상의 상태들이 형성될 수 있다.
그러므로, 본 발명에 따르면, 하나의 메모리 셀에 적어도 3치 데이터가 저장될 수 있다. 메모리 셀들의 수를 증가시키지 않고서 저장되는 정보의 양을 증가시킬 수 있다. 회로 동작에 의해 다치 데이터를 실현하고 있지 않기 때문에, 하나의 플로팅 게이트에 저장되는 전하의 양을 변화시킬 필요가 없고, 메모리 셀의 주변 회로들에 지워지는 부담이 최소화된다.
게다가, 인접한 셀들이 소스를 공유할 수 있기 때문에, 집적도를 더 향상시킬 수 있다.

Claims (15)

  1. 적어도, 반도체 기판(101) 상에 게이트 절연막(102)을 경유하여 형성된 제1 플로팅 게이트(103a),
    상기 제1 플로팅 게이트가 없는 영역 상에 상기 게이트 절연막을 경유하여 형성된 제2 플로팅 게이트(103b),
    상기 제1 플로팅 게이트 상에 절연막(104)을 경유하여 형성된 제1 제어 게이트(105a),
    상기 제2 플로팅 게이트 상에 상기 절연막을 경유하여 형성된 제2 제어 게이트(105b), 및
    상기 제1 및 제2 플로팅 게이트들을 사이에 두도록 상기 반도체 기판 내에 형성된 소스(106) 및 드레인(105)
    에 의해 구성된 메모리 셀을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 적어도, 반도체 기판(201) 상에 수직으로 형성된 채널부(201a),
    상기 채널부 내에 채널을 형성하도록 상기 채널부의 상하 위치에 형성된 드레인(202b) 및 소스(202a),
    상기 채널부의 측면부의 일부에 게이트 절연막(203)을 경유하여 형성된 제1 플로팅 게이트(204a),
    상기 채널부의 측면부에서 상기 제1 플로팅 게이트가 없는 영역에 형성된 제2 플로팅 게이트(204b),
    상기 제1 플로팅 게이트의 외측에 절연막(205)을 경유하여 형성된 제1 제어 게이트(206a), 및
    상기 제2 플로팅 게이트의 외측에 상기 절연막을 경유하여 형성된 제2 제어 게이트(206b)
    로 구성된 종형 메모리 셀(vertical type memory cell)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 제1 플로팅 게이트 및 상기 제2 플로팅 게이트는 상기 드레인과 부분적으로 겹쳐 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제2항에 있어서, 상기 제1 플로팅 게이트 및 상기 제2 플로팅 게이트는 상기 드레인과 부분적으로 겹쳐 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제1항에 있어서, 상기 제1 플로팅 게이트는 상기 제2 플로팅 게이트의 면적보다 큰 면적을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제2항에 있어서, 상기 제1 플로팅 게이트는 상기 제2 플로팅 게이트의 면적보다 큰 면적을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제1항에 있어서, 상기 소스는 기입, 판독, 및 소거시에 동일한 전압을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제2항에 있어서, 상기 소스는 기입, 판독, 및 소거시에 동일한 전압을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 제1항에 있어서, 상기 제1 플로팅 게이트는 상기 제2 플로팅 게이트의 면적보다 2배 큰 면적을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제2항에 있어서, 상기 제1 플로팅 게이트는 상기 제2 플로팅 게이트의 면적보다 2배 큰 면적을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  11. 적어도, 반도체 기판(101) 상에 게이트 절연막(102)을 경유하여 형성된 제1 플로팅 게이트(103a),
    상기 제1 플로팅 게이트가 없는 영역 상에 상기 게이트 절연막을 경유하여 형성된 제2 플로팅 게이트(103b),
    상기 제1 및 제2 플로팅 게이트들을 병렬로 사이에 두도록 상기 반도체 기판 내에 형성된 제1 소스(106) 및 제1 드레인(107),
    상기 제1 소스를 경유하여 상기 제1 플로팅 게이트에 대향하도록 상기 게이트 절연막을 경유하여 형성된 제3 플로팅 게이트(103a),
    상기 제1 소스를 경유하여 상기 제2 플로팅 게이트에 대향하도록 상기 게이트 절연막을 경유하여 형성된 제4 플로팅 게이트(103b),
    상기 제3 및 제4 플로팅 게이트들이 병렬로 사이에 끼도록 상기 제1 소스에 대향하여 상기 반도체 기판 내에 형성된 제2 드레인(107),
    상기 제1 및 제3 플로팅 게이트들 상에 절연막(104)을 경유하여 형성된 제1 제어 게이트(105a), 및
    상기 제2 및 제4 플로팅 게이트들 상에 상기 절연막을 경유하여 형성된 제2 제어 게이트(105b)
    로 구성된 2개의 메모리 셀들을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  12. 제11항에 있어서, 상기 제1 및 제3 플로팅 게이트들 각각과 상기 제2 및 제4 플로팅 게이트들 각각은 상기 제1 및 제2 드레인들 중 상응하는 드레인과 부분적으로 겹쳐 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  13. 제11항에 있어서, 상기 제1 및 제3 플로팅 게이트들 각각은 상기 제2 및 제4 플로팅 게이트들 중 상응하는 플로팅 게이트의 면적보다 큰 면적을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  14. 제11항에 있어서, 상기 소스는 기입, 판독, 및 소거시에 동일한 전압을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리.
  15. 제11항에 있어서, 상기 제1 및 제3 플로팅 게이트들 각각은 상기 제2 및 제4 플로팅 게이트들 중 상응하는 플로팅 게이트의 면적보다 2배 큰 면적을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462385B1 (ko) * 2002-07-23 2004-12-17 주식회사 엑셀반도체 플래시 메모리 쌍 및 그 배열방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3420133B2 (ja) 1999-10-13 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
KR100358070B1 (ko) * 1999-12-27 2002-10-25 주식회사 하이닉스반도체 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법
WO2002015277A2 (en) 2000-08-14 2002-02-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6580124B1 (en) 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
US6538925B2 (en) * 2000-11-09 2003-03-25 Innotech Corporation Semiconductor memory device, method of manufacturing the same and method of driving the same
DE10153384B4 (de) * 2001-10-30 2007-08-02 Infineon Technologies Ag Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
DE10153561C2 (de) * 2001-10-30 2003-09-04 Infineon Technologies Ag Chargetrappingspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
JP2005268418A (ja) * 2004-03-17 2005-09-29 Fujio Masuoka 半導体記憶装置及びその製造方法
US20070215931A1 (en) * 2004-10-12 2007-09-20 Sohrab Kianian Non-volatile memory cell in a trench having a first portion deeper than a second portion, an array of such memory cells, and method of manufacturing
KR100598049B1 (ko) * 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
KR101160634B1 (ko) 2005-01-28 2012-07-03 르네사스 일렉트로닉스 가부시키가이샤 불휘발성 반도체기억장치
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6225459A (ja) * 1985-07-25 1987-02-03 Nippon Denso Co Ltd 不揮発性半導体記憶装置
JPH0779138B2 (ja) * 1987-08-31 1995-08-23 工業技術院長 不揮発性半導体メモリ素子
JPH07120720B2 (ja) * 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
JPH07120721B2 (ja) * 1988-02-19 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
JPH05251711A (ja) * 1991-10-04 1993-09-28 Oki Electric Ind Co Ltd 半導体集積回路及びその製造方法
JP3233998B2 (ja) * 1992-08-28 2001-12-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
JPH07273227A (ja) * 1994-03-28 1995-10-20 Fujitsu Ltd 不揮発性多値記憶素子及びこれを用いた装置
JPH0883855A (ja) * 1994-09-13 1996-03-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP2846822B2 (ja) * 1994-11-28 1999-01-13 モトローラ株式会社 ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法
JPH08204032A (ja) * 1995-01-20 1996-08-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH08288411A (ja) * 1995-04-12 1996-11-01 Sony Corp 縦型フラッシュメモリセル
JP3123921B2 (ja) * 1995-05-18 2001-01-15 三洋電機株式会社 半導体装置および不揮発性半導体メモリ
JP2937805B2 (ja) * 1995-05-19 1999-08-23 モトローラ株式会社 ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462385B1 (ko) * 2002-07-23 2004-12-17 주식회사 엑셀반도체 플래시 메모리 쌍 및 그 배열방법

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Publication number Publication date
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JP3070531B2 (ja) 2000-07-31
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JPH1117037A (ja) 1999-01-22

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