KR100799040B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 소오스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되는 다수개의 메모리 셀들이 형성된 반도체 기판과, 반도체 기판상에 형성되는 층간절연막과, 상기 층간절연막 상에 형성되며 하부전극, 유전막 및 상부전극이 적층되어 구성된 채널 부스팅 캐패시터와, 층간절연막을 관통하여 상기 상부전극 및 상기 하부전극 중 나머지 전극을 소오스 선택 트랜지스터와 인접한 메모리 셀들 사이의 반도체 기판과 연결하는 플러그를 포함한다.
채널 부스팅 캐패시터, 디스터브, 간섭 효과

Description

플래쉬 메모리 장치{flash memory device}
도 1은 통상적인 낸드 플래쉬 메모리 셀 어레이의 수직 구조물을 도시한 단면도
도 2는 도 1에 도시한 낸드 플래쉬 셀 어레이의 등가 회로도
도 3은 선택된 워드라인1(W/L1) 및 비선택된 비트라인에 연결된 스트링의 상태를 나타낸 도면
도 4는 소오스 선택 트랜지스터(SST)와 인접한 메모리 셀 트랜지스터(MC0)의 디스터브 특성을 나타낸 그래프
도 5는 MC0을 제외한 나머지 메모리 셀 트랜지스터들의 디스터브 특성을 나타낸 그래프
도 6은 본 발명의 제 1 실시예에 따른 플래쉬 메모리 장치의 평면도
도 7은 도 6을 A-A선에 따라 절단한 단면도
도 8은 본 발명의 제 2 실시예에 따른 플래쉬 메모리 장치의 평면도
도 9는 도 8을 B-B선에 따라 절단한 단면도
도 10은 본 발명의 제 3 실시예에 따른 플래쉬 메모리 장치의 평면도
도 11은 도 10을 C-C선에 따라 절단한 단면도
도 12는 본 발명에 따른 플래쉬 메모리 장치의 등가 회로도
<도면의 주요 부분에 대한 부호의 설명>
60 : 반도체 기판 62 : 플로팅 게이트
64 : 컨트롤 게이트 66 : 층간절연막
67 : 채널 부스팅 캐패시터 68 : 플러그
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 디스터브(disturb) 특성을 향상시키기 위한 플래쉬 메모리 장치에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라서 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM(Random Access Memory) 제품과 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 입, 출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다.
이러한 ROM 제품 중에서 전기적으로 데이터의 입, 출력이 가능한 플래쉬 메모리(flash memory)에 대한 수요가 늘고 있다. 플래쉬 메모리는 회로를 보드(board)로부터 제거하지 않으면서도 고속으로 전기적 소가가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리 당 제조 원가가 싸고 데이터를 보전하기 위한 리프레쉬(reflash) 기능이 불필요하다는 장점이 있다.
플래쉬 메모리는 크게 노아(NOR)형과 낸드(NAND)형으로 분류되는데, 노아형은 2셀(cell)당 1개의 콘택(contact)이 필요하며 고집적화에 불리하지만 셀 전류가 커서 고속화에 유리하다는 장점을 가지며, 낸드형은 셀 전류가 적어 고속화에는 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, 낸드형 플래쉬 메모리 장치는 MP3, 디지털 카메라(digital camera), 모바일(mobile) 및 보조 기억 장치 등 디지털 기기의 사용 급증에 따라서 차세대 메모리 소자로 각광받고 있다.
통상적인 낸드형 플래쉬 메모리 셀 어레이의 단면도 및 등가 회로도를 도 1 및 도 2에 도시하였다.
도 1 및 도 2를 참조하면, 낸드형 플래쉬 메모리 셀 어레이는 단위 스트링(string)을 선택하기 위한 드레인 선택 트랜지스터(Drain Selective Transistor : DST)와 그라운드를 선택하기 위한 소오스 선택 트랜지스터(Source Selective Transistor : SST) 사이에 플로팅 게이트(floating gate)(18)와 컨트롤 게이트(control gate)(22)가 적층된 구조의 게이트를 갖는 메모리 셀들(MC0, …, MC15)이 직렬로 연결되어 하나의 스트링(string)을 구성한다.
스트링(string)은 비트라인(B/L1, B/L2, …)에 다수개 병렬로 연결되어 하나의 블록(block)을 구성하고, 블록(block)은 비트라인 콘택을 중심으로 대칭적으로 배치된다. 선택 트랜지스터(DST)(SST)와 메모리 셀들(MC0, …, MC15)이 행과 열의 매트릭스(matrix) 형태로 배열되고, 동일 열에 배열된 드레인 선택 트랜지스 터(DST) 및 소오스 선택 트랜지스터(SST)의 게이트는 각각 드레인 선택 라인(Drain Selective Line : DSL) 및 소오스 선택 라인(Source Selective Line : SSL)과 접속된다. 또한, 동일 열에 배열된 메모리 셀들(MC0, …, MC15)의 게이트는 대응되는 다수의 워드라인(WL0, …, WL15)에 접속된다. 그리고, 드레인 선택 트랜지스터(DST)의 드레인에는 비트라인(B/L)이 연결되고, 소오스 선택 트랜지스터(SST)의 소오스에는 공통 소오스 라인(Common Source Line : CSL)이 연결된다.
메모리 셀들(MC0, …, MC15)의 게이트는 반도체 기판(10) 상부에 터널 산화막(16)을 개재하여 형성된 플로팅 게이트(18)와, 플로팅 게이트(18) 상부에 유전체막(20)을 개재하여 형성된 컨트롤 게이트(22)가 적층된 구조를 갖는다. 플로팅 게이트(18)는 액티브 영역과 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 메모리 셀의 플로팅 게이트(18)와 격리된다. 컨트롤 게이트(22)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(18)를 포함하여 이웃하는 메모리 셀의 컨트롤 게이트(22)와 연결됨으로서 워드라인을 형성한다.
선택 트랜지스터들(DST, SST)은 데이터를 저장하는 플로팅 게이트가 필요 없는 트랜지스터이므로, 셀 어레이 내의 필드 영역 상부에서 버팅 콘택(butting contact)을 통해 플로팅 게이트(18)와 컨트롤 게이트(22)를 금속선으로 연결한다. 따라서, 선택 트랜지스터들(DST, SST)은 전기적으로는 1층의 게이트를 갖는 모스트랜지스터로서 동작하게 된다.
상술한 구조를 갖는 낸드 플래쉬 메모리 소자의 프로그램 동작을 살펴보면 다음과 같다.
선택된 비트라인에 0V의 전압을 인가하고 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 채널 영역과 컨트롤 게이트 사이의 높은 전압 차이에 의한 파울러 노드하임(Fowler-Nordheim : 이하, "F-N"이라 한다) 터널링(tunneling)에 의해 채널 영역의 전자를 플로팅 게이트내로 주입하여 프로그램이 이루어진다. 이때, 비선택된 워드라인에는 선택된 비트라인에 인가되는 데이터(0V)를 선택된 메모리 셀에 전달하기 위한 패스 전압(Vpass)을 인가한다.
그런데, 프로그램 전압(Vpgm)은 선택된 메모리 셀뿐만 아니라 동일한 워드라인을 따라 배열된 비선택된 메모리 셀들에도 인가되어 동일 워드라인에 연결된 비선택 메모리 셀이 프로그램되게 된다. 이러한 현상을 프로그램 디스터브(program disturb)라 하는데, 프로그램 디스터브를 방지하기 위하여 선택된 워드라인 및 비선택된 비트라인에 연결된 비선택 메모리 셀을 포함하는 스트링의 드레인 선택 트랜지스터(DST)의 소오스를 Vcc-Vth(Vcc는 전원전압, Vth는 드레인 선택 트랜지스터의 문턱전압) 레벨로 차징한 후, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드라인에 패스 전압(Vpass)을 인가하여 동일한 스트링에 종속된 메모리 셀들의 채널 전압(Vch)을 부스팅(boosting)시키어 비선택된 메모리 셀이 프로그램되는 현상을 방지한다.
그런데, 소오스 선택 트랜지스터(SST)의 게이트에 인가되는 0V의 전압과 하이 레벨로 부스팅된 채널간 전압 차이에 의하여 디스터브 현상이 발생하게 되며, 이러한 현상을 도 3을 참조하여 보다 구체적으로 살펴보면 다음과 같다.
도 3은 채널 부스팅으로 인해 발생되는 디스터브 현상을 설명하기 위한 도면으로, 프로그램을 금지시키기 위하여 채널 전압(Vch)은 하이 레벨로 부스팅(boosting)시키면 소오스 선택 트랜지스터(SST)의 게이트에 인가되는 0V의 전압과 하이 레벨로 부스팅된 채널간 전압 차이에 의하여 소오스 선택 트랜지스터(SST)의 정션 오버랩 영역(junction overlap region)에서 강한 전기장(E-field)이 형성되게 되며, 이 전기장으로 인해 핫 캐리어(hot carrier)가 발생되게 된다. 핫 캐리어들 중에 정공은 기판 바이어스의 영향을 받아 기판 쪽으로 이동되고, 전자는 전기장에 의하여 스트링(string) 내부로 이동된다. 한편, WL0를 통해 인가되는 16~18V의 프로그램 전압에 의하여 비선택된 메모리 셀, 즉 MC0의 플로팅 게이트(18) 방향으로 강한 수직 전계(vertical E-field)가 형성되고, 이 수직 전계의 영향으로 스트링 내부로 이동된 전자는 MC0의 플로팅 게이트(18)에 주입되게 되어 디스터브(disturb)가 발생되게 된다.
도 4는 MC0의 디스터브 특성을 나타낸 그래프이고, 도 5는 MC0을 제외한 나머지 메모리 셀들의 디스터브 특성을 나타낸 그래프이다.
도 4 및 도 5에 따르면, 다른 여타의 메모리 셀들에 비하여 MC0의 디스터브 특성이 더 악화되어 있는 것을 확인할 수 있다. 소오스 선택 트랜지스터(SST)와 인접한 메모리 셀(MC0)의 디스터브 특성 열화 현상은 디바이스의 미세화가 진행될수록 더욱 심각하게 되어 소자의 특성 및 신뢰성을 제약한다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 디스터브 특성을 개선할 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 제 1 실시예에 따른 플래쉬 메모리 장치는 소오스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되는 다수개의 메모리 셀들이 형성된 반도체 기판과, 상기 반도체 기판상에 형성되는 층간절연막과, 상기 층간절연막 상에 형성되며 하부전극, 유전막 및 상부전극이 적층되어 구성된 채널 부스팅 캐패시터와, 상기 층간절연막을 관통하여 상기 상부전극 및 상기 하부전극 중 나머지 전극을 상기 소오스 선택 트랜지스터와 인접한 상기 메모리 셀들 사이의 상기 반도체 기판과 연결하는 플러그를 포함한다.
본 발명의 제 2 실시예에 따른 플래쉬 메모리 장치는 소오스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되는 다수개의 메모리 셀들이 형성된 반도체 기판과, 상기 반도체 기판상에 형성되는 층간 절연막과, 상기 층간절연막 상에 형성되며 하부전극, 유전막 및 상부전극이 적층되어 구성된 채널 부스팅 캐패시터와, 상기 층간절연막을 관통하여 상기 상부전극 및 상기 하부전극 중 나머지 전극 상기 드레인 선택 트랜지스터와 인접한 상기 메모리 셀들 사이의 상기 반도체 기판과 연결하는 플러그를 포함한다.
여기서, 상기 플러그는 폴리실리콘으로 구성한다.
본 발명의 제 3 실시예에 따른 플래쉬 메모리 장치는 소오스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되는 다수개의 메모리 셀들이 형성된 반도체 기판과, 상기 반도체 기판상에 형성되는 층간 절연막과, 상기 층간 절연막상에 형성되며 하부 전극, 유전막 및 상부 전극이 적층된 구조를 갖는 채널 부스팅 캐패시터와, 상기 층간절연막을 관통하여 상기 채널 부스팅 캐패시터의 상기 하부 전극 또는 상기 상부전극중 어느 하나의 전극을 상기 드레인 선택 트랜지스터와 인접한 상기 메모리 셀들 사이의 상기 반도체 기판에 연결하는 제 1 플러그와, 상기 층간절연막을 관통하여 상기 어느 하나의 전극을 상기 소오스 선택 트랜지스터와 인접한 상기 메모리 셀들 사이의 상기 반도체 기판에 연결하는 제 2 플러그를 포함한다.
상기 어느 하나의 전극과 상기 유전막을 사이에 두고 있는 다른 하나의 전극을 접지단자에 연결한다.
상기 층간절연막은 산화막 또는 질화막으로 구성하고, 상기 하부 전극 및 상기 상부 전극은 폴리실리콘으로 구성하며, 상기 제 1 플러그 및 상기 제 2 플러그는 폴리실리콘으로 구성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 6은 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 레이아웃도이고, 도 7은 도 6을 A-A선에 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 소자분리막(60a)에 의해 정해진 액티브 영역을 갖는 반도체 기판(60)에 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)가 직렬 연결되어 단위 스트링을 구성하고 있고, 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)를 포함한 반도체 기판(60)의 상부에는 채널 부스팅 캐패시터(67)가 구성되어 있다.
채널 부스팅 캐패시터(67)는 액티브 영역과 액티브 영역 양측의 소자분리막(60a) 가장자리의 일부 영역에 걸쳐 라인 형태로 형성되며, 단위 스트링 마다 1개씩 구성된다. 채널 부스팅 캐패시터(67)는 하부전극(67a), 유전막(67b) 및 상부전극(67c)이 적층된 구조를 가지며, 하부의 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)와는 층간절연막(66)을 사이에 두고 절연되어 있다. 채널 부스팅 캐패시터(67)의 상부 전극(67c)은 층간절연막(66)에 형성된 플러그(68)를 통하여 소오스 선택 트랜지스터(SST)와 이에 인접한 메모리 셀 즉, MC0 사이의 반도체 기판(60)에 접속된다. 그리고, 도시하지는 않았지만 채널 부스팅 캐패시터(67)의 하부 전극(67a)은 접지단자에 연결된다. 여기서, 채널 부스팅 캐패시터(67)의 하부 전극(67a), 상부 전극(67c) 및 플러그(68)는 폴리실리콘막으로 구성하고, 층간절연막(66)은 질화막 또는 산화막으로 구성하는 것이 바람직하다.
메모리 셀들(MC0, …, MC15)의 게이트는 반도체 기판(60) 상부에 터널 산화막(61)을 개재하여 형성된 플로팅 게이트(62)와, 플로팅 게이트(62) 상부에 유전체막(63)을 개재하여 형성된 컨트롤 게이트(64)가 적층된 구조를 갖는다. 플로팅 게이트(62)는 액티브 영역과 액티브 영역 양측의 소자분리막(60a) 가장자리의 일부 영역에 걸쳐서 형성됨으로써, 이웃한 메모리 셀의 플로팅 게이트(62)와 격리된다. 컨트롤 게이트(64)는 소자 분리 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(62)를 포함하여 이웃하는 메모리 셀의 컨트롤 게이트(64)와 연결됨으로써 워드라인을 형성한다.
선택 트랜지스터들(DST, SST)은 데이터를 저장하는 플로팅 게이트가 필요 없는 트랜지스터이므로, 셀 어레이내의 소자 분리 영역 상부에서 버팅 콘택(butting contact)을 통해 플로팅 게이트(62)와 컨트롤 게이트(64)를 금속선으로 연결한다. 따라서, 선택 트랜지스터들(DST, SST)은 전기적으로는 1층의 게이트를 갖는 모스트랜지스터로서 동작한다. 미설명된 도면부호 65는 불순물 이온 주입에 의해 형성된 접합 영역을 나타낸다.
전술한 제 1 실시예에 따른 반도체 메모리 장치는 소오스 선택 트랜지스터(SST)와 MC0 사이의 반도체 기판(60)에 연결되는 채널 부스팅 캐패시터(67)를 구성하여 소오스 선택 트랜지스터(SST)와 MC0간의 전기적인 거리를 늘릴 수 있으므로 MC0의 플로팅 게이트에 주입되는 핫 캐리어의 수를 줄일 수 있다. 따라서, MC0의 디스터브 특성이 개선된다.
또한, 차후에 보다 구체적으로 설명하겠지만 채널 부스팅 캐패시터(67)에 의하여 채널 부스팅 전압 레벨이 향상되게 되므로 해당 스트링 내에 종속된 모든 메모리 셀들의 디스터브 특성을 개선할 수 있다.
도 8은 본 발명의 제 2 실시예에 따른 플래쉬 메모리 장치의 평면도이고, 도 9는 도 8을 B-B선에 따라 절단한 단면도로, 제 2 실시예는 채널 부스팅 캐패시터(67)의 상부전극(67c)을 드레인 선택 트랜지스터(DST)와 인접 메모리 셀(MC15)사이의 반도체 기판(60)에 연결하는 점만 다르고, 나머지 구성은 제 1 실시예와 동일하다.
도 8 및 도 9를 참조하면, 소자분리막(60a)에 의해 정해진 액티브 영역을 갖는 반도체 기판(60)에 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)가 직렬 연결되어 단위 스트링을 구성하고 있고, 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)를 포함한 반도체 기판(60)의 상부에는 채널 부스팅 캐패시터(67)가 구성되어 있다.
채널 부스팅 캐패시터(67)는 액티브 영역과 액티브 영역 양측의 소자분리막(60a) 가장자리의 일부 영역에 걸쳐 라인 형태로 형성되며, 단위 스트링 마다 1개씩 구성된다.
채널 부스팅 캐패시터(67)는 하부전극(67a), 유전막(67b) 및 상부전극(67c)이 적층된 구조를 가지며, 하부의 드레인 선택 트랜지스터(DST)와 메모리 셀 들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)와는 층간절연막(66)을 사이에 두고 절연되어 있다. 그리고, 채널 부스팅 캐패시터(67)의 상부 전극(67c)은 층간절연막(66)에 형성된 플러그(68)를 통하여 드레인 선택 트랜지스터(DST)와 MC15 사이의 반도체 기판(60)에 접속된다. 그리고, 도시하지는 않았지만 채널 부스팅 캐패시터(67)의 하부 전극(67a)은 접지단자에 연결된다. 채널 부스팅 캐패시터(67)의 하부 전극(67a), 상부 전극(67c) 및 플러그(68)는 폴리실리콘막으로 구성하고, 층간절연막(66)은 질화막 또는 산화막으로 구성하는 것이 바람직하다.
메모리 셀들(MC0, …, MC15)의 게이트는 반도체 기판(60) 상부에 터널 산화막(61)을 개재하여 형성된 플로팅 게이트(62)와, 플로팅 게이트(62) 상부에 유전체막(63)을 개재하여 형성된 컨트롤 게이트(64)가 적층된 구조를 갖는다. 플로팅 게이트(62)는 액티브 영역과 액티브 영역 양측의 소자분리막(60a) 가장자리의 일부 영역에 걸쳐서 형성됨으로써, 이웃한 메모리 셀의 플로팅 게이트(62)와 격리된다. 컨트롤 게이트(64)는 소자 분리 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(62)를 포함하여 이웃하는 메모리 셀의 컨트롤 게이트(64)와 연결됨으로써 워드라인을 형성한다.
선택 트랜지스터들(DST, SST)은 데이터를 저장하는 플로팅 게이트가 필요 없는 트랜지스터이므로, 셀 어레이내의 소자 분리 영역 상부에서 버팅 콘택(butting contact)을 통해 플로팅 게이트(62)와 컨트롤 게이트(64)를 금속선으로 연결한다. 따라서, 선택 트랜지스터들(DST, SST)은 전기적으로는 1층의 게이트를 갖는 모스트랜지스터로서 동작한다. 미설명된 도면부호 65는 불순물 이온 주입에 의해 형성된 접합 영역을 나타낸다.
전술한 제 2 실시예에 따른 반도체 메모리 장치는 드레인 선택 트랜지스터(DST)와 MC15 사이의 반도체 기판(60)에 연결되는 채널 부스팅 캐패시터(67)를 구성하여 드레인 선택 트랜지스터(DST)와 MC15간의 전기적인 거리를 늘릴 수 있으므로 MC15의 플로팅 게이트에 주입되는 핫 캐리어의 수를 줄일 수 있다. 따라서, MC15의 디스터브 특성이 개선된다.
또한, 차후에 보다 구체적으로 설명하겠지만 채널 부스팅 캐패시터(67)에 의하여 채널 부스팅 전압 레벨이 향상되게 되므로 해당 스트링내에 종속된 모든 메모리 셀들의 디스터브 특성을 개선할 수 있다.
도 10은 본 발명의 제 3 실시예에 따른 플래쉬 메모리 장치의 평면도이고, 도 11은 도 10을 C-C선에 따라 절단한 단면도이로, 제 3 실시예는 채널 부스팅 캐패시터(67)의 상부전극(67c)을 소오스 선택 트랜지스터(SST)와 인접 메모리 셀(MC0) 사이의 반도체 기판(60) 및 드레인 선택 트랜지스터(DST)와 인접 메모리 셀(MC15)사이의 반도체 기판(60)에 연결하는 점만 다르고, 나머지 구성은 제 1 실시예와 동일하다.
도 10 및 도 11을 참조하면, 소자분리막(60a)에 의해 정해진 액티브 영역을 갖는 반도체 기판(60)에 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)가 직렬 연결되어 단위 스트링을 구성하고 있고, 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)를 포함한 반도체 기판(60)의 상부에는 채널 부스팅 캐패시터(67) 가 구성되어 있다.
채널 부스팅 캐패시터(67)는 액티브 영역과 액티브 영역 양측의 소자분리막(60a) 가장자리의 일부 영역에 걸쳐 라인 형태로 형성되며, 단위 스트링 마다 1개씩 구성된다.
채널 부스팅 캐패시터(67)는 하부전극(67a), 유전막(67b) 및 상부전극(67c)이 적층된 구조를 가지며, 하부의 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0, …, MC15) 및 소오스 선택 트랜지스터(SST)와는 층간절연막(66)을 사이에 두고 절연되어 있다. 그리고, 채널 부스팅 캐패시터(67)의 상부 전극(67c)은 층간절연막(66)에 형성된 플러그(68a) 및 플러그(68b)를 통하여 드레인 선택 트랜지스터(DST)와 MC15 사이의 반도체 기판(60) 그리고, 소오스 선택 트랜지스터(SST)와 MC0 사이의 반도체 기판(60)에 접속된다. 그리고, 도시하지는 않았지만 채널 부스팅 캐패시터(67)의 하부 전극(67a)은 접지단자에 연결된다. 채널 부스팅 캐패시터(67)의 하부 전극(67a), 상부 전극(67c) 및 플러그(68a, 68b)는 폴리실리콘막으로 구성하고, 층간절연막(66)은 질화막 또는 산화막으로 구성하는 것이 바람직하다.
메모리 셀들(MC0, …, MC15)의 게이트는 반도체 기판(60) 상부에 터널 산화막(61)을 개재하여 형성된 플로팅 게이트(62)와, 플로팅 게이트(62) 상부에 유전체막(63)을 개재하여 형성된 컨트롤 게이트(64)가 적층된 구조를 갖는다. 플로팅 게이트(62)는 액티브 영역과 액티브 영역 양측의 소자분리막(60a) 가장자리의 일부 영역에 걸쳐서 형성됨으로써, 이웃한 메모리 셀의 플로팅 게이트(62)와 격리된다. 컨트롤 게이트(64)는 소자 분리 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(62)를 포함하여 이웃하는 메모리 셀의 컨트롤 게이트(64)와 연결됨으로써 워드라인을 형성한다.
선택 트랜지스터들(DST, SST)은 데이터를 저장하는 플로팅 게이트가 필요 없는 트랜지스터이므로, 셀 어레이내의 필드 영역 상부에서 버팅 콘택(butting contact)을 통해 플로팅 게이트(62)와 컨트롤 게이트(64)를 금속선으로 연결한다. 따라서, 선택 트랜지스터들(DST, SST)은 전기적으로는 1층의 게이트를 갖는 모스트랜지스터로서 동작한다. 미설명된 도면부호 65는 불순물 이온 주입에 의해 형성된 접합 영역을 나타낸다.
전술한 제 3 실시예에 따른 반도체 메모리 장치는 드레인 선택 트랜지스터(DST)와 MC15 사이의 반도체 기판(60) 그리고, 소오스 선택 트랜지스터(SST)와 MC0 사이의 반도체 기판(60)에 연결되는 채널 부스팅 캐패시터(67)를 구성하여 드레인 선택 트랜지스터(DST)와 MC15, 소오스 선택 트랜지스터(SST)와 MC0간의 전기적인 거리를 늘릴 수 있으므로 MC15 및 MC0의 플로팅 게이트에 주입되는 핫 캐리어의 수를 줄일 수 있다. 즉, MC15 및 MC0의 디스터브 특성이 개선된다.
또한, 차후에 보다 구체적으로 설명하겠지만 채널 부스팅 캐패시터(67)에 의하여 채널 부스팅 전압 레벨이 향상되게 되므로 해당 스트링내에 종속된 모든 메모리 셀들의 디스터브 특성을 개선할 수 있다.
이와 같은 플래쉬 메모리 장치의 등가 회로는 도 12와 같다.
도 12는 본 발명에 따른 플래쉬 메모리 장치의 등가 회로도로, Cch는 채널 아래에 형성되는 공핍 영역에 의해 발생되는 공핍 커패시턴스, Cins는 메모리 셀의 컨트롤 게이트와 채널 사이의 커패시턴스, Ccb는 채널 부스팅 캐패시터(67)의 커패시턴스를 나타낸다. 도면으로 나타낸 바와 같이, Ccb 및 16개의 Cins는 병렬적으로 연결된다.
프로그램 디스터브를 방지하기 위하여 비트라인을 통해 드레인 선택 트랜지스터(DST)의 드레인에 Vcc의 전압이 인가되고, 드레인 선택 트랜지스터(DST)의 게이트에 Vcc의 전압이 인가된다. 그리고, 선택된 워드라인에 프로그램 전압(Vpgm)이 인가되며 비선택된 워드라인들에 패스 전압(Vpass)이 인가된다.
따라서, 드레인 선택 트랜지스터(DST)의 소오스는 Vcc-Vth(Vcc는 전원전압, Vth는 드레인 선택 트랜지스터의 문턱전압)(이하, 'Vchini'라 한다) 레벨로 차징된다.
채널 부스팅 비((channel boosting ratio)를 Cr이라고 하면, 채널 전압(Vch)은 다음과 같이 표현된다.
Figure 112007061999779-pat00015
Figure 112007061999779-pat00016
여기서, Vth는 비선택된 워드라인에 연결된 메모리 셀의 문턱전압, Vth'은 선택된 워드라인에 연결된 메모리 셀의 문턱전압을 나타낸다.
위 식에 따르면, 채널 부스팅 캐패시터(67)가 갖는 Ccb에 의하여 Cr값이 증가되고, 결국 채널 전압(Vch)이 증가되게 됨을 확인할 수 있다.
전술한 실시예들에서는 채널 부스팅 캐패시터(67)의 상부전극(67c)을 반도체 기판(60)에 연결하고 하부전극(67a)을 접지단자에 연결하는 경우를 예를 들어 설명하였으나, 반대로 하부 전극(67a)을 반도체 기판(60)에 연결하고 상부전극(67c)을 접지단자에 연결하여도 무방하다.
또한, 전술한 실시예에서는 단위 스트링을 16개의 메모리 셀들로 구성하는 경우에 대해서만 언급하였으나, 이에 한정되지 않고 단위 스트링을 16개 이상 또는 이하의 메모리 셀들로 구성하는 경우에도 적용 가능함을 밝혀둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 소오스 선택 트랜지스터와 메모리 셀(또는/및 드레인 선택 트랜지스터와 메모리 셀) 사이의 반도체 기판에 연결되는 채널 부스팅 캐패시터를 구성하여 소오스 선택 트랜지스터와 메모리 셀 사이의 전기적인 거리를 늘릴 수 있으므로 디스터브 특성을 개선할 수 있다.
둘째, 채널 부스팅 캐패시터를 구성하여 채널 부스팅 비를 증가시킬 수 있고 채널 부스팅 전압을 높일 수 있으므로, 메모리 셀들의 디스터브 특성을 향상시킬 수 있다.

Claims (8)

  1. 소오스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되는 다수개의 메모리 셀들이 형성된 반도체 기판;
    상기 반도체 기판상에 형성되는 층간절연막;
    상기 층간절연막 상에 형성되며 하부전극, 유전막 및 상부전극이 적층되어 구성된 채널 부스팅 캐패시터; 및
    상기 층간절연막을 관통하여 상기 상부전극 및 상기 하부전극 중 나머지 전극을 상기 소오스 선택 트랜지스터와 인접한 상기 메모리 셀들 사이의 상기 반도체 기판과 연결하는 플러그를 포함하는 플래쉬 메모리 장치.
  2. 소오스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되는 다수개의 메모리 셀들이 형성된 반도체 기판;
    상기 반도체 기판상에 형성되는 층간 절연막;
    상기 층간절연막 상에 형성되며 하부전극, 유전막 및 상부전극이 적층되어 구성된 채널 부스팅 캐패시터; 및
    상기 층간절연막을 관통하여 상기 상부전극 및 상기 하부전극 중 나머지 전극을 상기 드레인 선택 트랜지스터와 인접한 상기 메모리 셀들 사이의 상기 반도체 기판과 연결하는 플러그를 포함하는 플래쉬 메모리 장치.
  3. 소오스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되는 다수개의 메모리 셀들이 형성된 반도체 기판;
    상기 반도체 기판상에 형성되는 층간 절연막;
    상기 층간 절연막 상에 형성되며 하부 전극, 유전막 및 상부 전극이 적층된 구조를 갖는 채널 부스팅 캐패시터; 및
    상기 층간절연막을 관통하여 상기 채널 부스팅 캐패시터의 상기 하부 전극 또는 상기 상부전극 중 어느 하나의 전극을 상기 드레인 선택 트랜지스터와 인접한 상기 메모리 셀들 사이의 상기 반도체 기판에 연결하는 제 1 플러그; 및
    상기 층간절연막을 관통하여 상기 어느 하나의 전극을 상기 소오스 선택 트랜지스터와 인접한 상기 메모리 셀들 사이의 상기 반도체 기판에 연결하는 제 2 플러그를 포함하는 플래쉬 메모리 장치.
  4. 제 1항 내지 제 3항에 중 어느 한 항에 있어서, 상기 어느 하나의 전극과 상기 유전막을 사이에 두고 분리되어 있는 다른 하나의 전극을 접지단자에 연결하는 플래쉬 메모리 장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 층간절연막을 산화막 또는 질화막으로 구성하는 플래쉬 메모리 장치.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 하부 전극 및 상기 상부 전극을 폴리실리콘으로 구성하는 플래쉬 메모리 장치.
  7. 제 1항 또는 제 2항에 있어서, 상기 플러그을 폴리실리콘으로 구성하는 플래쉬 메모리 장치.
  8. 제 3항에 있어서, 상기 제 1 플러그 및 상기 제 2 플러그를 폴리실리콘으로 구성하는 플래쉬 메모리 장치.
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