KR20060118596A - 비대칭성 전하 트래핑을 갖는 다중-상태 ｎａｎｄ 메모리셀 - Google Patents

비대칭성 전하 트래핑을 갖는 다중-상태 ｎａｎｄ 메모리셀 Download PDF

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Abstract

본 발명의 다중-상태 NAND 메모리 셀은 기판 내에 두 개의 드레인/소스 영역을 포함한다. 드레인/소스 영역 사이의 가판 상에 산화물-질화물-산화물 구조가 형성된다. 질화물층은 비대칭성 전하 트래핑층으로서 작용한다. 산화물-질화물-산화물 구조 상에 제어 게이트가 위치된다. 드레인/소스 영역에서의 비대칭성 바이어스에 의해, 보다 높은 전압을 갖는 드레인/소스 영역이 게이트 유도된 드레인 누설 주입에 의해 그 드레인/소스 영역에 거의 인접한 트래핑층 내로 비대칭성으로 분포된 정공을 주입시킨다.
다중-상태 NAND 메모리 셀, 비대칭성 전하 트래핑, 비대칭성 바이어스, 게이트 유도된 드레인 누설 주입

Description

비대칭성 전하 트래핑을 갖는 다중-상태 ＮＡＮＤ 메모리 셀{MULTI-STATE MEMORY CELL WITH ASYMMETRIC CHARGE TRAPPING}
본 발명은 일반적으로 메모리 셀에 관한 것으로, 특히 다중-상태의 비휘발성 메모리 셀에 관한 것이다.
메모리 장치들은 여러 유형과 크기로 이용가능하다. 일부 메모리 장치들은 본질적으로 휘발성이므로, 활성 전력 공급이 없이는 데이터를 유지할 수 없다. 전형적인 휘발성 메모리로서는 캐패시터로 형성되는 메모리 셀들을 포함하는 DRAM이 있다. 캐패시터 상에서의 전하의 유무가 메모리 셀에 저장된 데이터의 2진 상태를 나타낸다. 다이내믹 메모리 장치들은 비휘발성 메모리에서보다 데이터의 유지에 더 많은 노력을 필요로 하지만, 통상적으로 읽고 쓰는 동작이 고속이다.
비휘발성 메모리 장치들은 또한 여러 구성으로 이용가능하다. 예를 들어, 부유 게이트 메모리 장치들은 데이터를 저장하는 데 부유 게이트 트랜지스터를 사용하는 비휘발성 메모리이다. 데이터는 트랜지스터의 임계 전압을 변화시킴으로써 메모리 셀에 기록되고 전력 공급이 중단되어도 유지된다. 트랜지스터를 소거시켜 트랜지스터의 임계 전압을 복원시킬 수 있다. 비휘발성 메모리는 소거 블럭 내의 모든 메모리 셀들이 동시에 소거되는 소거 블럭 단위로 배열될 수 있다. 이들 비 휘발성 메모리는 흔히 플래시 메모리로도 참조된다.
플래시 메모리 장치는 부유 게이트 기술 또는 트래핑(trapping) 기술을 사용할 수 있다. 부유 게이트 셀들은 중간 채널 영역을 형성하기 위해 측방향으로 이격되어 있는 소스 영역과 드레인 영역을 포함한다. 소스 영역 및 드레인 영역은 실리콘 기판의 공통 수평면에 형성된다. 부유 게이트는 통상적으로 도핑된 폴리실리콘으로 형성되며, 채널 영역 상에 배치되며 다른 셀 소자들과는 산화물에 의해 전기적으로 절연되어 있다. 부유 게이트 기술의 비휘발성 메모리 기능은 절연된 부유 게이트 상에 저장된 전하의 존재 여부에 따라 생성된다. 트래핑 기술은 전자 또는 정공들을 포획하여 저장하는 절연된 트랩에 저장된 전하의 존재 여부에 따라 비휘발성 메모리로서 기능한다.
메모리 제조 회사들은 서로 경쟁하기 위해, 메모리 설계자들은 끊임없이 플래시 메모리 장치의 밀도를 증가시키려 하고 있다. 플래시 메모리 장치의 밀도를 증가시키려면 일반적으로 메모리 셀 간의 간격을 감소시키고/거나 메모리 셀을 보다 작게 만들어야 한다. 많은 장치 소자의 크기를 작게 만듦으로써, 셀은 동작 상의 문제를 겪을 수 있다. 예를 들어, 소스/드레인 영역 간의 채널이 보다 짧아지게 되어 극심한 단채널 현상이 발생할 수 있다. 또한, 크기가 소형인 셀의 경우 셀의 한 코너에서 다른 코너까지의 전하 이동 가능성에 대한 관심이 점점 높아지고 있다.
상기에서 언급한 이유 및 본 명세서를 읽고 이해함으로써 당업자에게는 명백한 이하 기술될 이유들로 인해, 본 기술 분야에서는 보다 높은 밀도의 메모리 장치 가 필요로 된다.
메모리 밀도 문제 및 기타 문제에 관련된 상기에서 언급된 문제점들은 본 발명에 의해 해결가능하며, 이하의 설명을 읽고 연구함으로써 이해될 것이다.
본 발명은 다중-상태 NAND 메모리 구조를 포함한다. 이 구조는 제1 도전 물질을 포함하는 기판을 구비한다. 이 기판에는 제1 및 제2 활성 영역이 형성된다. 제1 및 제2 활성 영역은 제2 도전 물질로 형성된다. 일 실시예에서, 제1 도전 물질은 p-형 물질이고, 제2 도전 물질은 n-형 물질이다.
제1 및 제2 영역 위 및 이들 영역 사이에는 제어 게이트가 위치된다. 제어 게이트와 기판 사이에는 트래핑층이 위치된다. 트래핑층은 제1 유전체층에 의해 제어 게이트와 분리되고, 제2 유전체층에 의해 기판과 분리된다. 트래핑층은 제1 및 제2 활성 영역의 비대칭성 바이어싱에 응답하여 전하를 비대칭성으로 트래핑시킬 수 있다. 이에 의해, 제1 데이터 비트를 제1 활성 영역에 인접해서 저장시킬 수 있고, 제2 데이터 비트를 제2 활성 영역에 인접해서 저장시킬 수 있다.
본 발명의 다른 실시예들은 여러 방법 및 장치를 포함한다.
도 1은 본 발명의 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀을 프로그래밍하는 일 실시예의 절단면도.
도 2는 본 발명의 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀을 프로그래밍하는 다른 실시예의 절단면도.
도 3은 본 발명의 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀을 소거하는 일 실시예의 절단면도.
도 4는 본 발명의 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀의 또 다른 실시예의 절단면도.
도 5는 본 발명의 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀을 판독하는 일 실시예의 절단면도.
도 6은 본 발명의 다중-상태 NAND 메모리 셀 어레이의 일부를 도시한 도면.
도 7은 도 6의 실시예의 동작을 위한 전압 테이블을 도시한 도면.
도 8은 본 발명의 전자 시스템의 일 실시예의 블럭도.
본 발명의 이하의 상세한 설명에서, 본 발명의 일부를 형성하며, 예시로서, 본 발명을 실시할 수 있는 특정 실시예를 도시한 첨부된 도면을 참조하기로 한다. 도면에서, 동일한 참조 부호는 여러 도면 전체를 통해 사실상 동일한 성분을 기술한다. 이들 실시예는 당업자들이 본 발명을 실시할 수 있을 정도로 충분히 상세히 기술되었다. 다른 실시예도 가능하며, 본 발명의 사상을 일탈하지 않는 한 구조적, 논리적, 및 전기적 변화가 행해질 수 있다. 이하의 기술에서 사용되는 웨이퍼 또는 기판이란 용어는 임의 기본 반도체 구조를 포함한다. 웨이퍼 및 기판 모두 실리콘-온-사파이어(SOS) 기술, 실리콘-온-절연체(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 비도핑 반도체, 기본 반도체 구조에 의해 지지되는 실리콘 에피택셜층 뿐 아니라, 본 기술 분야에 공지된 다른 반도체 구조를 포함하는 것으 로 이해해야 한다. 또한, 이하의 기술에서 웨이퍼 또는 기판을 참조할 때, 이전의 프로세스 단계를 활용하여 기본 반도체 구조에 영역/접합부를 형성할 수 있으며, 웨이퍼 또는 기판이란 용어는 이런 영역/접합부를 포함하는 하지층을 포함한다. 그러므로, 이하의 상세한 설명은 본 발명을 제한시키는 것이 아니며, 본 발명의 사상은 첨부된 청구범위 및 그 등가물에 의해서만 한정된다.
부유 게이트 메모리 상의 전하는 부유 게이트 전역에 걸치는 가우스 표면을 형성한다. 본 발명의 트래핑 기반 메모리 내의 전하는 한 곳에 집중되고 확산되지 않는다. 이런 특성에 의해 비대칭성 전하 및 기능이 가능해져 다중-상태 셀을 형성할 수 있다.
도 1은 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀을 프로그래밍하는 일 실시예의 절단면을 도시한 것이다. 이 실시예는 두 개의 활성 영역(105 및 107)을 갖는 기판(101)을 포함한다. 각 영역(105 및 107)은 인가되는 전압 및 수행되는 동작에 따라 드레인 또는 소스 영역으로서 교대로 기능한다.
일 실시예에서, 드레인 및 소스 영역(105 및 107)은 n-형 도전 물질인 반면, 기판(101)은 p-형 도전 물질이다. 다른 실시예에서, 이들 도전 물질 유형은 바뀐다.
드레인/소스 영역(105 및 107) 간의 채널 상에는 산화물-질화물-산화물(ONO) 구조(103, 109, 및 111)가 형성된다. 질화물층(103)은 제1 산화물층(111)에 의해 기판과 분리되고 제2 산화물층(109)에 의해 제어 게이트(100)와 분리된다. 질화물층(103)은 본 발명의 비대칭성 전하를 저장하는 트래핑층이다. 본 발명은 소정량 의 유전체층 및/또는 트래핑층에만 한정되는 것은 아니다.
본 발명은 또한 유전체층 및/또는 트래핑층의 조성에만 제한되는 것은 아니다. 일 실시예의 경우, 산화물 물질은 알루미늄 산화물일 수 있다, 트래핑층은 실리콘 나노결정 물질일 수 있다. 다른 실시예서는 다른 유형의 유전체 물질 및/또는 다른 트래핑층 물질을 사용한다.
도 1의 실시예는 트래핑층(103)의 좌측에서의 1 데이터 비트의 프로그래밍을 예시한 것이다. 이는 제어 게이트(100)에 상대적으로 높은 네거티브 전압을 인가함으로써 달성된다. 이 전압은 채널을 턴-오프시켜 드레인 영역(105)에서 소스 영역(107)으로의 누설을 방지시킨다. 일 실시예에서는, 게이트 전압은 -10V 내지 -15V 사이의 범위 내에 있다. 다른 실시예에서는 다른 게이트 전압 범위를 사용할 수 있다.
드레인 영역(105) 및 소스 영역(107)에 비대칭성 바이어스가 인가된다. 일 실시예에서는, 드레인 영역(105)에 +5V가 인가되고, 소스 영역(107)은 접지(즉, 0V)된다. 제어 게이트(100) 및 접합 필드로부터의 좌측 접합부 상의 큰 전위로 인해 좌측 접합 근방의 트래핑층(103) 내로 정공이 주입되는 게이트 유도된 드레인 누설(GIDL) 상태가 초래된다. 주입된 정공은 이전에 소거된 상태의 전자를 중성화시킴으로써 임계 전압이 감소된다.
우측 접합부에서는 접합부 바이어스가 0이므로 필드가 감소된다. 이로써, 정공이 주입되지 않는 바이어스 상태가 된다. 채널 우측 상의 전자는 정공에 의해 보상되지 않으므로, 초기 프로그래밍 또는 소거 상태를 유지하게 된다.
도 2는 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀을 프로그래밍하는 다른 실시예의 절단면을 도시한다. 도 2의 실시예는 트래핑층(103)의 우측에서의 1 데이터 비트의 프로그래밍을 예시한 것이다. 이는 제어 게이트(100)에 상대적으로 높은 네거티브 전압을 인가함으로써 달성된다. 이 전압은 채널을 턴-오프시켜 드레인 영역(107)에서 소스 영역(105)으로의 누설을 방지시킨다. 일 실시예에서는, 게이트 전압은 -10V 내지 -15V 사이의 범위 내에 있다. 다른 실시예에서는 다른 게이트 전압 범위를 사용할 수 있다.
드레인 영역(107) 및 소스 영역(105)에 비대칭성 바이어스가 인가된다. 일 실시예에서는, 드레인 영역(107)에 +5V가 인가되고, 소스 영역(105)은 접지(즉, 0V)된다. 제어 게이트(100) 및 접합 필드로부터의 우측 접합부 상의 큰 전위로 인해 우측 접합부 근방의 트래핑층(103) 내로 정공이 주입되는 GIDL 상태가 초래된다. 주입된 정공은 이전에 소거된 상태의 전자를 중성화시킴으로써 임계 전압이 감소된다.
좌측 접합부에서는 접합부 바이어스가 0이므로 필드가 감소된다. 이로써, 정공이 주입되지 않는 바이어스 상태가 된다. 채널 좌측 상의 전자는 정공에 의해 보상되지 않으므로, 상술된 프로그래밍 상태를 유지하게 된다.
도 3은 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀을 소거하는 실시예의 절단면을 도시한다. 소거 동작은 반전 영역(301) 내의 균일한 시트의 전하로부터의 전자들을 트래핑층(303) 내로 터널링시킴으로써 수행된다. 이에 의해, 트래핑층(303) 내에 트랩된 연속한 균일 시트의 전하에 의해 높은 임계 레벨이 형 성된다. 일 실시예에서는, 소거 동작은 10 내지 20V 범위의 포지티브 게이트 전압의 인가에 의해 달성된다. 드레인 영역 및 소스 영역 모두 접지(즉, 0V)된다. 다른 실시예에서는 다른 전압 및 전압 범위를 사용할 수 있다.
도 4는 비대칭성 전하 트래핑을 갖는 다중-상태 NAND 메모리 셀의 또 다른 실시예의 절단면을 도시한다. 이 실시예에서는 제어 게이트를 트래핑층(403) 내로 연장시킴으로써 불연속성 트래핑층(403)이 형성된다. 이에 의해, 감지(sensing)가 보다 양호해지고, 데이터 유지가 보다 양호해지며, 2차 방출에 대한 저항이 생긴다.
도 5는 소스/드레인 영역의 비대칭성 바이어스를 이용하여 본 발명의 다중-상태 NAND 메모리 셀의 좌측을 판독하기 위한 방법을 도시한다. 좌측 데이터 비트(500)는 메모리 셀의 우측 소스/드레인 영역(501)에 상대적으로 높은 바이어스를 인가함으로써 판독될 수 있다. 일 실시예에서, 이 드레인 전압은 1 내지 3V의 범위에 있다. 소스로서 작용하는 좌측 드레인/소스 영역(503)은 접지되고, VG는 3 내지 6V 범위의 포지티브 전압이다. 다른 실시예에서는 다른 전압 및 전압 범위를 사용할 수 있다.
우측 데이터 비트(502)는 역(inverse) 프로세스를 이용하여 판독된다. 이 실시예에서, 좌측 드레인/소스(503)는 접지되어 있는 한편, 우측 소스/드레인 영역(501)은 상대적으로 높은 전압이 인가된다(예를 들어, 1 내지 3V). 이 실시예에서도 VG는 3 내지 6V이다. 다른 실시예에서는 다른 전압 및 전압 범위를 사용할 수 있다.
도 6은 본 발명의 다중-상태 NAND 메모리 셀의 두 개의 스트링 어레이를 도시한다. 이 메모리 어레이의 선택된 열에 대한 상이한 동작 모드의 전압 테이블이 도 7에 도시된다.
도 6의 다중-상태 NAND 메모리 셀 어레이 부분은 두 열(601 및 602)의 상술된 다중-상태 NAND 메모리 셀로 이루어진다. 제1 열(601)은 선택되어 있는 반면, 제2 열(602)은 선택되어 있지 않다. 선택된 열(601)은 드레인 전압 Vd용 선택 게이트(605), 및 소스 전압 Vs용 선택 게이트(606)로 이루어진다. 선택된 열(601)은 또한 제어 게이트 전압 VWL1 내지 VWL3 각각에 접속된 3 개의 다중-상태 NAND 메모리 셀(610 내지 612)로 이루어진다. 실제 메모리 열은 사실상 보다 큰 크기의 셀로 이루어지므로, 도 6의 열들은 단지 예시 목적에 지나지 않는다.
도 7의 전압 테이블을 참조해 보면, 소거 동작에 대한 두 변형이 도시된다. 소거 동작의 제1 옵션에서는 상술된 바와 같이, 드레인 및 소스 전압 Vd 및 Vs은 0V이고, 제어 게이트 전압 VH는 10 내지 20V의 범위에 있다. 이 실시예에서, 선택 게이트(605 및 606)의 제어 게이트는 VH/2에 접속된다. 다른 소거 동작 실시예에서는 어레이 양측으로부터 동시에 GILD 정공 주입을 이용할 수 있다.
소거 동작의 제2 옵션에서는 드레인 및 소스 접속을 개방 접속(O/C)으로서 부유 상태로 방치해 둔다. 이 실시예에서는, 선택 게이트(605 및 606)도 부유 상 태이다.
중간 셀(611)에서의 좌측 비트의 프로그램 동작 동안, VWL2는 -VH(예를 들어, -10V 내지 -20V)이고, Vd은 VDP이고, Vs는 접지에 접속된다. 선택 게이트(605 및 606)의 제어 게이트는 VX1에 접속되고, 열(601) 내의 다른 셀(610 및 612)의 제어 게이트는 VX2에 접속된다. 일 실시예에서, VX1은 VDP + VT와 거의 동일한 VX2와 거의 동일하다. VP는 본 기술 분야에 공지되어 있는 셀의 임계 전압이다. 메모리 셀(611)에서의 우측 비트의 프로그램 동작은 좌측 비트와 거의 동일한 전압을 사용하지만, 이 경우에 Vs는 VDP에 접속되고, Vd는 접지에 접속된다. 다른 실시예에서는 다른 예를 사용하여 사실상 동일한 결과를 달성한다.
중간 셀(611)에서의 좌측 비트의 판독 동작 동안, VWL2는 VR(예를 들어, 3 내지 6V)이고, Vd은 VDR이고, Vs는 접지에 접속된다. 선택 게이트(605 및 606)의 제어 게이트는 VY1에 접속되고, 열(601) 내의 다른 셀(610 및 612)의 제어 게이트는 VY2에 접속된다. 일 실시예에서, VY1은 VDR + VT와 거의 동일한 VY2와 거의 동일하며, 여기서, VDR은 4 내지 6V의 범위 내에 있다. 중간 셀(611)의 우측 비트의 판독 동작은 좌측 비트와 거의 동일한 전압을 사용하지만, 이 경우에 Vs는 접지에 접속되고, Vd는 VDR에 접속된다. 다른 실시예에서는 다른 예를 사용하여 사실상 동일한 결과를 달성한다.
도 8은 본 발명의 다중-상태 NAND 메모리 셀을 포함할 수 있는 메모리 장치(800)의 기능 블록을 도시한다. 메모리 장치(800)는 프로세서(810)에 접속된다. 프로세서(810)는 마이크로프로세서 또는 임의 다른 유형의 제어 회로일 수 있다. 메모리 장치(800) 및 프로세서(810)는 전자 시스템(820)의 일부를 형성한다. 메모리 장치(800)는 본 발명을 이해함에 있어 도움이 되는 메모리의 특징들에 초점을 맞추고자 간략화되었다.
메모리 장치(800)는 메모리 셀 어레이(830)를 포함한다. 일 실시예에서, 메모리 셀은 비휘발성 부유 게이트 메모리 셀이고, 메모리 어레이(830)는 행과 열의 뱅크로 배열된다.
어드레스 입력 커넥션 A0-Ax(842) 상에 제공된 어드레스 신호를 래치하도록 어드레스 버퍼 회로(840)가 제공된다. 어드레스 신호는 행 디코더(844) 및 열 디코더(846)에 의해 수신 및 디코드되어 메모리 어레이(830)를 액세스한다. 당업자라면, 본 발명의 이점에 의해 어드레스 입력 커넥션의 수가 메모리 어레이(830)의 밀도 및 아키텍처에 따라 결정된다는 것을 인식할 것이다. 즉, 어드레스의 수는 메모리 셀 카운트 및 뱅크 및 블록 카운트 모두가 증가함에 따라 증가된다.
메모리 장치(800)는 감지/버퍼 회로(850)를 사용하여 메모리 어레이 열에서의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(830) 내의 데이터를 판독한다. 일 실시예에서, 감지/버퍼 회로는 메모리 어레이(830)로부터 한 행의 데이터를 판독하고 래치하도록 접속된다. 데이터 입력 및 출력 버퍼 회로(860)는 복수의 데이터 커넥션(862)을 통해 프로세서(810)와 양방향 데이터 통신을 행하도록 제공된다. 기록 회로(855)는 메모리 어레이(830)에 데이터를 기록하도록 제공된다.
제어 회로(870)는 프로세서(810)로부터 제어 커넥션(872) 상에 제공된 신호를 디코드한다. 이들 신호는 데이터 판독, 데이터 기록, 및 소거 동작을 비롯하여 메모리 어레이(830)에 대한 동작을 제어하는 데 이용된다. 제어 회로(870)는 상태 머신, 시퀀서, 또는 임의 유형의 제어기일 수 있다.
도 8에 도시된 플래시 메모리 장치는 메모리의 기본적인 특징을 이해하는 것을 돕기 위해 간략화되었다. 플래시 메모리의 내부 회로 및 기능에 대한 보다 상세한 이해는 당업자에게는 주지된 사실이다.
본 발명을 요약하자면, 본 발명의 다중-상태 NAND 메모리 셀은 비대칭성 전하들을 저장시켜, 두 개의 데이터 비트를 저장할 수 있는 트래핑 기반 메모리이다. 본 발명의 메모리 셀은 트래핑 기능에 의해 높은 메모리 밀도, 저 전력의 동작, 및 개선된 신뢰성을 제공한다.
비록 상기 실시예들에서는 특정 실시예에 대해서만 기술 및 도시하였지만, 당업자라면 동일한 목적을 달성하도록 계산된 장치를 예시된 특정 실시예 대신 채용할 수 있다는 것을 인식할 수 있을 것이다. 또한, 본 발명에 대한 다양한 변형 실시예도 당업자에게는 명백하다. 따라서, 본 발명은 이런 다양한 변형 및 수정 실시예를 총 망라하도록 의도되었으며, 단지 첨부된 청구범위 및 그 등가물에 의해서만 제한된다는 것에 주목할 필요가 있다.

Claims (32)

  1. 다중 상태 NAND 메모리 셀에 있어서,
    제1 도전 물질을 포함하는 기판,
    상기 기판 내에 제2 도전 물질을 포함하는 제1 및 제2 활성 영역,
    상기 제1 활성 영역과 상기 제2 활성 영역 위 및 이들 영역 사이에 형성된 제어 게이트, 및
    상기 제어 게이트와 상기 기판 사이에 형성된 트래핑 층으로서, 상기 트래핑 층은 제1 유전층에 의해 상기 제어 게이트와 분리되며, 제2 유전층에 의해 상기 기판과 분리되도록 형성되며, 상기 트래핑 층은 상기 제1 및 제2 활성 영역의 비대칭성 바이어스에 응답하여 상기 제1 활성 영역에 인접하게 제1 데이터 비트의 전하 트래핑을 비대칭성으로 행할 수 있으며, 상기 제2 활성 영역에 인접하게 제2 데이터 비트의 전하 트래핑을 비대칭성으로 행할 수 있는 트래핑층
    을 포함하는 다중-상태 NAND 메모리 셀.
  2. 제1항에 있어서,
    상기 제1 도전 물질은 p-형 도전 물질을 포함하는 다중-상태 NAND 메모리 셀.
  3. 제1항에 있어서,
    상기 제2 도전 물질은 n-형 도전 물질을 포함하는 다중-상태 NAND 메모리 셀.
  4. 제1항에 있어서,
    상기 제1 활성 영역은 드레인 영역이고, 제2 활성 영역은 소스 영역인 다중-상태 NAND 메모리 셀.
  5. 제1항에 있어서,
    상기 제1 유전체층은 알루미늄 산화물 물질을 포함하는 다중-상태 NAND 메모리 셀.
  6. 제1항에 있어서,
    제2 유전체층은 알루미늄 산화물 물질을 포함하는 다중-상태 NAND 메모리 셀.
  7. 제1항에 있어서,
    상기 트래핑층은 질화물 물질을 포함하는 다중-상태 NAND 메모리 셀.
  8. 제1항에 있어서,
    상기 트래핑층은 실리콘 나노결정 물질인 다중-상태 NAND 메모리 셀.
  9. 제1항에 있어서,
    상기 트래핑층은 게이트 유도된 드레인 누설 정공 주입에 의해 소거를 행할 수 있는 다중-상태 NAND 메모리 셀.
  10. 제1항에 있어서,
    상기 트래핑층은 게이트 유도된 드레인 누설 정공 주입에 의해 프로그래밍을 행할 수 있는 다중-상태 NAND 메모리 셀.
  11. 제1항에 있어서,
    상기 트래핑층은 전자 주입에 의해 소거를 행할 수 있는 다중-상태 NAND 메모리 셀.
  12. 제1항에 있어서,
    상기 트래핑층은 전자 주입에 의해 프로그래밍을 행할 수 있는 다중-상태 NAND 메모리 셀.
  13. 다중-상태 NAND 메모리 셀에 있어서,
    제1 도전 물질을 포함하는 기판,
    상기 기판 내에 제2 도전 물질을 포함하는 제1 및 제2 활성 영역,
    상기 제1 활성 영역과 상기 제2 활성 영역 위 및 이들 영역 사이에 형성된 제어 게이트, 및
    상기 제어 게이트와 상기 기판 사이에 형성된 트래핑 층으로서, 상기 트래핑 층은 상기 제1 및 제2 활성 영역의 비대칭성 바이어스에 응답하여 상기 제1 활성 영역에 인접하게 제1 데이터 비트의 전하 트래핑을 비대칭성으로 행할 수 있고, 상기 제2 활성 영역에 인접하게 제2 데이터 비트의 전하 트래핑을 비대칭성으로 행할 수 있는 트래핑층
    을 포함하는 다중-상태 NAND 메모리 셀.
  14. 제13항에 있어서,
    상기 기판과 상기 제어 게이트로부터 상기 트래핑층을 분리시키는 복수의 유전체층을 더 포함하는 다중-상태 NAND 메모리 셀.
  15. 다중-상태 NAND 메모리 셀에 있어서,
    제1 도전 물질을 포함하는 기판,
    상기 기판 내에 제2 도전 물질을 포함하는 제1 및 제2 활성 영역,
    상기 제1 활성 영역과 상기 제2 활성 영역 위 및 이들 영역 사이에 형성된 제어 게이트, 및
    상기 제어 게이트와 상기 기판 사이에 형성된 불연속성 트래핑층으로서, 상기 트래핑층은 제1 유전체층에 의해 상기 제어 게이트와 분리되며, 제2 유전체층에 의해 상기 기판과 분리되도록 형성되며, 상기 트래핑층은 상기 제어 게이트로부터의 적어도 하나의 연장부에 의해 복수의 섹션으로 분할되어, 각각의 섹션은 다른 섹션과 독립된 전하를 보유할 수 있는 불연속성 트래핑층
    을 포함하는 다중-상태 NAND 메모리 셀.
  16. 메모리 어레이에 있어서,
    열로 배열된 복수의 다중-상태 NAND 메모리 셀로서, 상기 각각의 셀은 드레인 영역, 소스 영역, 및 트래핑층을 포함하며, 상기 트래핑층은 상기 드레인 영역 및 소스 영역의 비대칭성 바이어스에 응답하여 상기 드레인 영역에 인접하게 제1 데이터 비트의 전하 트래핑을 비대칭성으로 행할 수 있고, 상기 소스 영역에 인접하게 제2 데이터 비트의 전하 트래핑을 비대칭성으로 행할 수 있는 복수의 다중-상태 NAND 메모리 셀, 및
    상기 열의 한 단에 있는 제1 선택 게이트 및 상기 열의 나머지 단에 있는 제2 선택 게이트를 포함하는 복수의 선택 게이트로서, 상기 복수의 다중-상태 NAND 메모리 셀 중 제1 다중-상태 NAND 메모리 셀의 프로그래밍 동작 중에, 상기 제1 선택 게이트 전체에 드레인 전압이 인가되고, 상기 제2 선택 게이트 전체에 소스 전압이 인가되고, 상기 드레인 전압 및 상기 소스 전압은 상기 제1 데이터 비트 또는 제2 데이터 비트가 프로그래밍되는 것에 응답하여 상이한 레벨을 갖는 복수의 선택 게이트
    를 포함하는 메모리 어레이.
  17. 제16항에 있어서,
    상기 소스 전압은 거의 0V와 동일하고, 상기 드레인 전압은 상기 제1 데이터 비트가 프로그램 중일 때는 3 내지 6V의 범위에 있고, 상기 드레인 전압은 거의 0V와 동일하고, 상기 소스 전압은 상기 제2 데이터 비트가 프로그램 중일 때는 3 내지 6V의 범위에 있는 메모리 어레이.
  18. 제16항에 있어서,
    거의 -10V 내지 -20V 범위에 있는 전압이 상기 제1 다중-상태 NAND 메모리 셀의 제어 게이트에 인가되는 메모리 어레이.
  19. 제어 게이트, 제1 및 제2 활성 영역, 및 상기 활성 영역 각각 근방에서 비대칭성으로 트래핑을 행할 수 있는 트래핑층을 갖는 다중-상태 NAND 메모리 셀을 프로그래밍하기 위한 방법으로서,
    상기 제어 게이트에 네거티브 게이트 전압을 인가하는 단계,
    상기 제2 활성 영역을 접지시키는 단계, 및
    상기 제1 활성 영역에 포지티브 전압을 인가하여 게이트 유도된 드레인 누설 주입에 의한 비대칭성으로 분포된 정공을 상기 제1 활성 영역에 거의 인접한 상기 트래핑층 내로 주입시키는 단계
    를 포함하는 다중-상태 NAND 메모리 셀을 프로그래밍하기 위한 방법.
  20. 제19항에 있어서,
    상기 제1 활성 영역을 접지시키는 단계, 및
    상기 제2 활성 영역에 포지티브 전압을 인가하여 게이트 유도된 드레인 누설 주입에 의한 비대칭성으로 분포된 정공을 상기 제2 활성 영역에 거의 인접한 상기 트래핑층 내로 주입시키는 단계
    를 더 포함하는 다중-상태 NAND 메모리 셀을 프로그래밍하기 위한 방법.
  21. 제19항에 있어서,
    상기 트래핑층은 상기 제어 게이트의 연장부에 의해 분할되어진 불연속성 트래핑층인 다중-상태 NAND 메모리 셀을 프로그래밍하기 위한 방법.
  22. 제어 게이트, 제1 및 제2 활성 영역, 및 상기 활성 영역 각각 근방에서 제1 및 제2 데이터 비트를 비대칭성으로 트래핑시킬 수 있는 트래핑층을 갖는 다중-상태 NAND 메모리 셀을 소거하기 위한 방법으로서,
    상기 제어 게이트에 포지티브 게이트 전압을 인가하는 단계, 및
    상기 제1 및 제2 활성 영역을 접지시켜 상기 트래핑층으로의 게이트 유도된 드레인 누설 정공 주입에 의한 상기 제1 및 제2 데이터 비트를 소거시키는 단계
    를 포함하는 다중-상태 NAND 메모리 셀을 소거하기 위한 방법.
  23. 제어 게이트, 제1 및 제2 활성 영역, 및 상기 활성 영역 각각 근방에서 제1 및 제2 데이터 비트를 비대칭성으로 트래핑시킬 수 있는 트래핑층을 갖는 다중-상태 NAND 메모리 셀을 소거하기 위한 방법으로서,
    상기 제어 게이트에 포지티브 게이트 전압을 인가하는 단계, 및
    상기 제1 및 제2 활성 영역을 접지시켜 상기 트래핑층으로의 전자 주입에 의한 상기 제1 및 제2 데이터 비트를 소거시키는 단계
    를 포함하는 다중-상태 NAND 메모리 셀을 소거하기 위한 방법.
  24. 제어 게이트, 제1 및 제2 활성 영역, 및 상기 활성 영역 각각 근방에서 제1 및 제2 데이터 비트를 비대칭성으로 트래핑시킬 수 있는 트래핑층을 갖는 다중-상태 NAND 메모리 셀을 판독하기 위한 방법으로서,
    상기 제어 게이트에 포지티브 판독 전압을 인가하는 단계,
    상기 제2 활성 영역에 포지티브 드레인 전압을 인가하는 단계, 및
    상기 제1 활성 영역을 접지시켜 상기 제1 데이터 비트를 판독하는 단계
    를 포함하는 다중-상태 NAND 메모리 셀을 판독하기 위한 방법.
  25. 제24항에 있어서,
    상기 포지티브 드레인 전압을 상기 제1 활성 영역에 인가하는 단계, 및
    상기 제2 활성 영역을 접지시켜 상기 제2 데이터 비트를 판독하는 단계
    를 더 포함하는 다중-상태 NAND 메모리 셀을 판독하기 위한 방법.
  26. 제24항에 있어서,
    상기 포지티브 판독 전압은 거의 3 내지 6V 범위에 있고, 상기 포지티브 드레인 전압은 거의 4 내지 6V 범위에 있는 다중-상태 NAND 메모리 셀을 판독하기 위한 방법.
  27. 전자 시스템으로서,
    상기 전자 시스템의 동작을 제어하는 프로세서, 및
    복수의 메모리 셀을 갖는 NAND 플래시 메모리 장치
    를 포함하고,
    상기 메모리 셀 각각은
    제1 도전 물질을 포함하는 기판,
    상기 기판 내에 제2 도전 물질을 포함하는 제1 및 제2 활성 영역,
    상기 제1 활성 영역과 상기 제2 활성 영역 위 및 이들 영역 사이에 형성된 제어 게이트, 및
    상기 제어 게이트와 상기 기판 사이에 형성된 트래핑층으로서, 상기 트래핑층은 상기 제1 및 제2 활성 영역의 비대칭성 바이어스에 응답하여 상기 제1 활성 영역에 인접하게 제1 데이터 비트의 전하 트래핑을 비대칭성으로 행할 수 있고, 상기 제2 활성 영역에 인접하게 제2 데이터 비트의 전하 트래핑을 비대칭성으로 행할 수 있는 트래핑층
    을 포함하는 전자 시스템.
  28. 제어 게이트, 제1 및 제2 소스/드레인 영역, 및 상기 소스/드레인 영역 각각 근방에서 제1 및 제2 데이터 비트를 비대칭성으로 트래핑시킬 수 있는 트래핑층을 갖는 다중-상태 NAND 메모리 셀을 소거하기 위한 방법으로서,
    상기 제어 게이트에 소정의 전압을 인가하는 단계,
    상기 제1 및 제2 소스/드레인 영역에 비대칭성 전압을 인가하여 상기 제1 및 제2 데이터 비트를 소거시키는 단계
    를 포함하는 다중-상태 NAND 메모리 셀을 소거하기 위한 방법.
  29. 제어 게이트, 제1 및 제2 소스/드레인 영역, 및 상기 소스/드레인 영역 각각 근방에서 비대칭성으로 트래핑시킬 수 있는 트래핑층을 갖는 다중-상태 NAND 메모리 셀을 프로그래밍하기 위한 방법으로서,
    상기 제어 게이트에 소정의 전압을 인가하는 단계, 및
    상기 제1 및 제2 소스/드레인 영역에 비대칭성 전압을 인가하여 상기 제1 및 제2 데이터 비트를 프로그래밍하는 단계
    를 포함하는 다중-상태 NAND 메모리 셀을 프로그래밍하기 위한 방법.
  30. 다중-상태 NAND 메모리 셀의 스트링 어레이를 판독하기 위한 방법으로서,
    상기 메모리 셀 각각은 제어 게이트, 제1 및 제2 소스/드레인 영역, 및 상기 소스/드레인 영역 각각 근방에서 제1 및 제2 데이터 비트를 비대칭성으로 트래핑시킬 수 있는 트래핑층을 포함하며,
    상기 제어 게이트에 판독 전압을 인가하는 단계,
    상기 제1 소스/드레인 영역을 접지시켜 상기 제1 데이터 비트를 판독하는 동안 상기 제2 소스/드레인 영역에 제1 드레인 전압을 인가하는 단계, 및
    상기 제2 소스/드레인 영역을 접지시켜 상기 제2 데이터 비트를 판독하는 동안 상기 제1 소스/드레인 영역에 제2 드레인 전압을 인가하는 단계
    를 포함하는 다중-상태 NAND 메모리 셀의 스트링 어레이를 판독하기 위한 방법.
  31. 제30항에 있어서,
    상기 제1 드레인 전압과 상기 제2 드레인 전압은 사실상 동일한 다중-상태 NAND 메모리 셀의 스트링 어레이를 판독하기 위한 방법.
  32. 제어 게이트, 제1 및 제2 활성 영역, 및 상기 소스/드레인 영역 각각 근방에서 제1 및 제2 데이터 비트를 비대칭성으로 트래핑시킬 수 있는 트래핑층을 갖는 다중-상태 NAND 메모리 셀을 소거하기 위한 방법으로서,
    상기 제어 게이트에 소정의 전압을 인가하는 단계, 및
    상기 제1 및 제2 소스/드레인 영역으로부터 게이트 유도된 드레인 누설 정공 주입을 행하여 상기 제1 및 제2 데이터 비트 모두를 사실상 동시에 소거시키는 단 계
    를 포함하는 다중-상태 NAND 메모리 셀을 소거하는 방법.
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