KR20070042585A - 집적 ｄｒａｍ-ｎｖｒａｍ 멀티-레벨 메모리 - Google Patents

집적 ｄｒａｍ-ｎｖｒａｍ 멀티-레벨 메모리 Download PDF

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Abstract

집적 DRAM-NVRAM(170, 171) 멀티-레벨 메모리 셀은 공유 제어 게이트(120), 플로팅 플레이트(115, 116) 디바이스를 구비한 수직 DRAM 디바이스로 구성된다. 플로팅 플레이트 디바이스(115, 116)는 2가지 기능에 있어 기둥의 공유 플로팅 보디를 통해 셀의 DRAM 부문(104, 130, 101, 105, 131)에 개선된 전하 저장 능력을 제공한다. 메모리 셀은 기둥을 형성하는 트렌치를 구비한 기판(100)에 형성된다. 기둥의 한쪽 측면 상의 수직 워드 라인/게이트(131, 130)는 셀의 DRAM 부문(104, 130, 101, 105, 131, 103)을 제어하는데 이용된다. 기둥의 다른 쪽 측면 상의 수직 트래핑층(115, 116)은 플로팅 플레이트의 일부로서 하나 이상의 전하들을 저장하고, DRAM과 플로팅 플레이트 디바이스 간의 플로팅 보디를 통해 DRAM 기능을 개선한다. 수직 NVRAM 워드 라인/제어 게이트(120)는 트래핑층 측면을 따라 형성되고, 인접한 플로팅 플레이트 디바이스(115, 116)와 공유된다.
메모리 셀, 트래핑층, 플로팅 플레이트, 트렌치, 수직 게이트

Description

집적 ＤＲＡＭ-ＮＶＲＡＭ 멀티-레벨 메모리{INTEGRATED DRAM-NVRAM MULTI-LEVEL MEMORY}
본 발명은 전반적으로 메모리 디바이스에 관한 것으로, 특히 DRAM 및 NVRAM아키텍처에 관한 것이다.
메모리 디바이스는 전형적으로 컴퓨터 또는 다른 전자 장치의 내부 회로, 반도체 회로, 집적 회로로서 제공된다. 또한, RAM, ROM, 플래시 메모리, DRAM 및 SDRAM을 포함하는 다양한 유형의 메모리들이 존재한다.
종래의 DRAM 셀은 스위칭 트랜지스터와, 이 트랜지스터의 저장 노드에 결합된 집적 저장 커패시터로 이루어진다. 전하 저장 능력은 플로팅 저장 노드의 공핍 커패시턴스와 병행하여 스택 커패시터 또는 트렌치 커패시터 형태로 적절한 저장 용량을 제공함으로써 개선된다. DRAM 셀은 휘발성으로, 전원이 차단되면 데이터를 잃을 수 있다.
DRAM은 행과 열로 정렬된 하나 이상의 메모리 셀 어레이를 이용한다. 메모리 셀의 각각의 행은 행 어드레스로부터 선택되는 대응 행 라인에 의해 활성화된다. 한 쌍의 상보형 디지트 라인이 메모리 셀 어레이의 각 열에 제공되며, 각 열의 디지트 라인에 결합된 감지 증폭기가 제각각의 열 어드레스에 응답하여 가동된 다. 감지 증폭기는 디지트 라인들 간의 미세 전압차를 감지하고, 이러한 전압차를 증폭한다.
공핍층에서의 전하 누설로 인해, 커패시터는 자주 재충전되어 데이터 보전성을 보장해야 한다. 이는 본 기술분야에서 리프레싱으로 지칭되며, 감지 증폭기를 가동한 후에 디지트 라인들 중 하나에 행에서의 메모리 셀들을 주기적으로 결합함으로써 달성될 수 있다. 이어서, 감지 증폭기는 메모리 셀 커패시터 상의 전압 레벨을 저장된 데이터 비트에 대응하는 전압 레벨로 복구한다. 데이터를 잃지 않는 리프레시 사이클 간의 허용 시간은 메모리 커패시터에서의 전하 소산 레이트 등의 여러 요인에 좌우된다.
컴퓨터가 소형화되고, 그 성능이 나아짐에 따라, 컴퓨터 소자들의 대응 사이즈는 작아지고, 그 성능은 개선되어야 한다. 이를 달성하기 위해, DRAM 셀의 커패시터 및 트랜지스터들의 사이즈는 작아져야 한다. 이는 파워에 대한 요구사항을 줄임과 더불어 속도 및 메모리 밀도를 증가시키는 효과를 갖는다.
그러나, 줄어든 커패시터 사이즈로 인해, 종래의 DRAM 셀의 감지가 셀마다 최소값의 커패시턴스를 필요로 한다는 문제점을 발생시킨다. 커패시터가 작아짐에 따라, 커패시턴스도 줄어든다. 이는 DRAM의 확장성에 문제를 야기한다.
이와 같은 이유와 더불어, 당업자들이라면 본 명세서의 이해를 통해 알 수 있는 다음의 이유들로 인해, 보다 확장가능한 DRAM 셀이 본 기술분야에서 필요하다.
발명의 개요
DRAM의 전술한 문제점들과 그 밖의 문제점들은, 다음의 명세서의 이해를 통해 알 수 있는 바와 같이, 본 발명에 의해 해결된다.
본 발명은 집적 DRAM-NVRAM 메모리 셀을 포함한다. 이 메모리 셀은 DRAM 기능과 함께 DRAM 기능에 결합되는 비휘발성 RAM 기능을 포함한다. DRAM 기능에 의한 데이터 저장은 DRAM에서 비휘발성 상태를 유지하는 비휘발성 RAM 디바이스에 의해 개선된다. 비휘발성 RAM은 복수 비트의 데이터를 저장할 수 있다.
본 발명의 추가 실시예들은 스코프를 변화시키는 방법 및 장치를 포함한다.
도 1은 본 발명의 일 실시예에 따른 DRAM-NVRAM 멀티-레벨 메모리 셀의 단면도.
도 2는 도 1의 실시예에 대한 등가 전기 회로를 나타내는 도면.
도 3은 본 발명의 다른 실시예에 따른 DRAM-NVRAM 멀티-레벨 메모리 셀의 단면도.
도 4는 본 발명의 비평면 NROM 어레이를 구체화하는 전자 시스템의 블록도.
본 발명의 이하의 상세한 설명에서는, 본 발명이 실시될 수 있는 특정한 실시예를 나타내고, 본 명세서의 일부를 형성하는 첨부 도면이 예시를 위해 참조되어 진다. 이러한 도면들에서, 유사한 참조 부호는 여러 면에서 실질적으로 유사한 구성요소를 나타내고 있다. 이러한 실시예들은 당업자들이 본 발명을 실시할 수 있기에 충분한 세부사항을 제시하고 있다. 또한, 본 발명의 범주를 벗어나지 않고서 다른 실시예들을 이용할 수 있으며, 구조적, 논리적 및 전기적 변경을 행할 수도 있다. 따라서, 다음의 상세한 설명은 국한하는 의미로 해석되어서는 안 되며, 본 발명의 범주는 첨부된 청구범위 및 그 균등물에 의해서만 규정되어 진다. 다음의 설명에서 사용되는 웨이퍼 또는 기판이란 용어는 임의의 베이스 반도체 구조를 포함한다. 이 둘 모두는 SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, 박막 트랜지스터(TFT) 기술, 도핑/비도핑 반도체, 베이스 반도체 구조에 의해 지지되는 실리콘 에피텍셜층, 및 당업자들에게 잘 알려져 있는 그 밖의 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 다음의 설명에서 웨이퍼 또는 기판에 대한 참조가 행해질 때에는, 이전 프로세스 단계를 이용하여 베이스 반도체 구조에서의 영역/접합들을 형성할 수 있으며, 웨이퍼 또는 기판이란 용어는 이러한 영역/접합들을 포함한 하부 층들을 역시 포함한다.
도 1은 본 발명의 일 실시예에 따른 DRAM-NVRAM 멀티-레벨 메모리 셀의 단면도를 나타내고 있다. 이러한 셀들은 벌크 실리콘 기판(100)의 트렌치에서 제조된다. 또한, 기둥들이 트렌치들 사이에 형성되어 있다. 일 실시예에서, 기판은 p-형 실리콘으로 구성된다. 이와 다른 실시예에서는, 기판이 n-형 물질로 구성되어 있다.
간결함으로 위해, 도 1은 메모리 셀 어레이를 포함하는 2개의 DRAM-NVRAM 메모리 셀(170 및 171) 만을 도시하고 있다. 전형적인 메모리 어레이가 수 백만개의 셀들을 구비할 수 있다는 점은 본 기술분야에서 잘 알려져 있다.
DRAM-NVRAM 셀(170 및 171) 각각은 DRAM 트랜지스터와 NVRAM 트랜지스터로 구성된다. 각각의 DRAM 트랜지스터는 드레인 영역(104 및 105)과 소스 영역(101 및 103)으로 이루어진다. 일 실시예에서, 이러한 영역들(101, 103 내지 105)은 기판(100)의 트렌치 및 기둥들에서 n+ 영역으로 도핑된다.
수직 게이트(130 및 131)는, 플로팅 보디(180 및 181)에 대해 각 트랜지스터의 활성 영역(101 및 104, 또는 103 및 105) 사이에 실질적으로 존재하도록, 트렌치의 측벽을 따라 형성된다. 수직 게이트(130 및 131)는 유전 물질에 의해 기둥으로부터 이격되어 있다. 이러한 게이트(130 및 131)는 메모리 어레이의 워드 라인에 결합된다.
각각의 NVRAM 트랜지스터는 기둥 상부에 형성되고, 그 제각각의 DRAM 트랜지스터와 공유되는 드레인 영역(104 및 105)으로 이루어진다. 소스 영역(102)은 트렌치의 하부에 형성되고, 2개의 NVRAM 트랜지스터 간에 공유된다.
수직 채널 영역은 게이트된 트랜지스터용의 소스/드레인 영역(101, 104 또는 103, 105), 또는 공유 제어 게이트(120)에 의해 게이트된 NV 트랜지스터용의 소스/드레인 영역(102, 104 또는 102, 105) 각각의 쌍 사이에 존재한다. 예컨대, 동작 동안에, 영역(104, 101 또는 105, 103) 사이의 플로팅 보디 채널 영역에 채널이 형성된다.
각각의 NVRAM 트랜지스터는 1 이상의 전하가 트랩되고 저장되는 플로팅 플레이트(115 및 116)로 구성된다. 플로팅 플레이트(115 및 116)는 터널링 유전체(110 및 111)에 의해 채널 영역으로부터 분리되고, 전하 차단층(즉, 게이트간 유전체)(117 및 118)에 의해 공유 제어 게이트(120)로부터 분리되며, 전하 차단층은 트랩된 전하가 제어 게이트로 누설되는 것을 방지한다. 각각의 터널링 유전체/플로팅 플레이트/전하 차단층은 각 NVRAM 트랜지스터에 대한 절연체 스택을 구성하며, 일 실시예에서 이 절연체 스택은 약 15nm 두께이다. 구성 물질들이 본 발명에 있어 결정적인 것은 아니지만, 게이트/플레이트 물질로는 도핑된 폴리실리콘, 및 유전체 물질로는 실리콘 산화물, 질화물 또는 산질화물을 통상 포함한다.
데이터/비트 라인(160)은 기둥 상부에서 드레인 영역(104 및 105) 각각을 결합한다. 또한, 소스 영역(101-103)은 메모리 어레이의 소스 라인에 결합된다. 도 2와 관련하여 알 수 있는 바와 같이, 셀(170 및 171)의 소스 라인(101-103)이 접지 전위에 결합되고, 기판(p-형 실리콘)이 네거티브 전위로 유지되어, 소스 라인들 및 연관 접합들은 역 바이어스로 일정하게 유지될 수도 있다.
본 발명의 트랜지스터들의 동작 동안에, 공핍 영역(140-142)은 제각기 소스 영역(101-103) 각각의 주위에 형성된다. 공핍 영역(140과 141, 또는 141과 142)의 접촉은 공핍 영역을 넘어 활성 p-형 기둥 보디를 분리시켜, 각 기둥에 p-형 플로팅 보디를 생성한다.
도 2는 도 1의 실시예에 대한 등가 전기 회로도이다. 도 2는 도 1의 2개의 DRAM-NVRAM 셀(170 및 171)을 보이고 있다.
셀(170 및 171) 각각은 메모리 어레이에서 셀 행을 결합하는 공통 제어 게이트/워드 라인(120)을 공유하는 NVRAM 트랜지스터(202 및 201)로 구성된다. 셀(170 및 171) 각각은 또한 전계 효과 트랜지스터(FET : 205 및 206)를 구비하고 있다. FET(205 및 206) 각각의 게이트(130 및 131)는 제각각의 DRAM 워드 라인(232 및 233)에 결합된다. DRAM 워드 라인(232 및 233)은 공통 행의 셀 어레이에서 FET들을 결합한다. 메모리 어레이 비트 라인(170)은 공통 열의 셀에서의 각 트랜지스터의 드레인들을 결합한다.
도 3은 본 발명의 다른 실시예에 따른 DRAM-NVRAM 멀티-레벨 셀의 단면도를 나타내고 있다. 이 실시예는 SOI 구조를 이용한다. SOI는 실리콘 산화물 또는 유리 등의 절연체 상에 박막의 실리콘층을 위치시키는 것을 지칭한다. 트랜지스터들은 이후 이러한 SOI의 박막층 상에 형성될 것이다. SOI층은 트랜지스터들의 커패시턴스를 줄여 이들이 더 빨리 동작하게 한다. 도 3의 실시예는 도 2의 개략적인 등가 전기 회로를 공유한다.
도 1의 실시예에서와 같이, 각각의 셀은 DRAM 트랜지스터 및 NVRAM 트랜지스터로 구성된다. DRAM 트랜지스터는 상부에 드레인(304 및 305) 영역을 구비하는 기둥들로 이루어져 있다. 소스 영역(302 및 303)은 기둥 하부에 형성된다. DRAM 수직 게이트(330 및 331)는 채널 영역 위에 형성되고, 그들 제각각의 워드 라인에 결합된다.
각각의 NVRAM 트랜지스터는 그들 제각각의 DRAM 트랜지스터와 동일한 드레인(304 및 305) 및 소스 영역(302 및 303)을 이용한다. 각각의 절연체 스택은 터널 유전체(310 및 311), 플로팅 플레이트(315 및 316) 및 전하 차단 산화물(317 및 318)로 구성된다. 공통 제어 게이트(320)는 트렌치의 중앙에 형성되고, 어레이 NVRAM 워드 라인에 결합된다.
상술한 구조는 기판(300) 위에 형성된 절연체층(301) 상에 형성된다. 일 실시예에서, 절연체층(301)은 산화물이고, 기판과 폴로팅 보디는 p-형 실리콘이다.
동작시, 본 발명의 DRAM-NVRAM 셀은 멀티-레벨 NVRAM 저장뿐만 아니라 멀티 기능을 제공한다. NVRAM 제어 게이트가 접지될 때, 셀은 DRAM과 같이 동작한다. 본 발명의 DRAM 트랜지스터는 커패시터가 없는 DRAM 셀이지만, 전형적인 종래 기술의 DRAM 셀에 비해 개선된 유지 상태를 갖는 것을 제외하면 DRAM 셀과 동일한 방식으로 동작한다.
DRAM 디바이스가 높은 컨덕턴스 상태(즉, 로직 0이 기록됨)일 때, 폴로팅 보디에서의 초과 홀 전하의 일부는 트래핑층을 통해 터닐링하고, 트랩된다. 그 결과, 디바이스 컨덕턴스는 더 증가되어, DRAM 디바이스가 전형적인 종래 기술의 DRAM 셀에 비해 증가된 홀 전하를 갖는 "패트(fat) 0"을 생성한다.
반대로, 전자가 플로팅 보디에서 생성되어 낮은 컨덕턴스 상태(즉, 로직 1이 기록됨)를 발생시킬 때에는, 초과 전자의 일부가 트래핑층으로 트랩되어 훨씬 더 낮은 컨덕턴스가 되게 한다. 따라서, "패트 1"이 생성된다. "패트 1"을 저장하는 트랜지스터는 상승된 임계 전압을 가지고, 그 결과 전형적인 종래 기술의 디바이스 보다 더 작은 누설 전류를 갖는다. 따라서, 본 발명의 DRAM 트랜지스터의 트래핑층의 효과는 DRAM 상태 및/또는 상태 유지의 연관 신호 마진 및 로직 분리를 개선하는 것이다.
NVRAM 동작에 있어서, NVRAM 제어 게이트는 비트 라인과 NVRAM 워드 라인 모두를 Vdd로 상승시킴과 동시에 네거티브 전위로 펄싱된다. 이는 액세스 디바이스가 포화되게 한다. 플로팅 보디와 제어 게이트 간에 생성된 강한 측면 필드는 보디에 형성된 초과 홀이 터널 산화물을 통해 터널링 및 트랩되게 한다. 이 홀 트래핑으로 인해, 인접한 보디 전위는 포지티브 전위로 상승되고, 트랩된 상태가 전자를 트래핑함으로서 방전될 때까지 영구 유지된다. 이것이 비휘발성 "제로" 상태이다. 이는 액세스 디바이스 워드 라인을 턴업하고, 비트 라인을 통해 그 전류를 감지함으로써 쉽게 감지(즉, 판독 0)될 수 있다.
비휘발성 "1" 상태를 기록하기 위해, 제어 게이트는 드레인-보디 다이오드 또는 소스-보디 다이오드 중 어느 하나를 순방향 바이어스함과 동시에 포지티브 전위로 펄싱된다. 이는 초과 전자를 플로팅 보디로 주입한다. 트래핑층은 영구 네거티브 전위를 유발하는 초과 전자를 트랩한다. 그 결과, 액세스 디바이스(Vt)는 상승되고, 이 디바이스는 로직 1 판독 동작 동안에는 도전하지 않는다. 이 디바이스는 트래핑층의 전자가 소거 동작 동안에 홀을 주입함으로써 중화될 때까지 비휘발성 로직 1 상태로 남아있는다.
멀티-레벨 NVRAM 동작에 있어서, 상술한 로직 0 및 1 상태는 액세스 디바이스의 워드 라인(제각기 로직 "0"의 Vt - WL와 로직 "1"의 Vt - WL에 대응함) 또는 제어 게이트 디바이스(제각기 로직 "0"의 Vt - CG와 로직 "1"의 Vt - CG에 대응함) 중 어느 하나에 의해 어드레스되거나 판독될 수 있다. 트래핑층에서의 동일한 정도의 전하 저장에 있어서, 제어 게이트의 Vt는 액세스 디바이스의 Vt와 상당히 달라, 양 레벨의 어드레싱이 달성될 수 있으며, 이 디바이스는 동일한 기록 상태에 대해 가상의 이중-비트 저장을 달성한다.
추가의 멀티-레벨 비휘발성 저장은 통상적으로 프로그래밍 전압 증가(포지티브 또는 네거티브)를 갖는 제어 게이트의 적합한 프로그래밍에 의해 전하(즉, 전자 또는 홀) 밀도 증가를 트래핑층으로 바로 저장함으로써 달성될 수 있다. 이는 복수의 하이 Vt 상태(즉, 복수의 Vt - CG 로직 1)를 발생시킨다. 어드레싱은 DRAM 워드 라인 및 NVRAM 제어 게이트 모두를 이용하고, 적합한 감지 방안을 설정해 모든 레벨의 저장 상태를 분리시킴으로써 수행된다.
본 발명의 DRAM-NVRAM 셀은 또한 FPGA(field programmable gate array), 가변 스위치 또는 BIOS-저장 애플리케이션에서 이용하기 위해 PROM으로 전환될 수 있다. 이 셀은 NVRAM 제어 게이트를 통한 프로그래밍에 의해 트래핑층으로 저장된 적합한 전자 전하 밀도 또는 홀 전하 밀도로 PROM으로 전환될 수 있다.
본 발명의 플로팅 플레이트 NVRAM 트랜지스터는 제어 게이트를 통한 프로그래밍을 위해 유전체 스택에서 꽤 낮은 필드를 필요로 한다. 이는 기하 구조 및 전압 모두에서 내구성(예컨대, > 10×1010 사이클) 및 확장성을 증가시킨다. 게이트 절연체 스택(즉, 터널 절연체, 트래핑층, 전하 차단층)의 적절한 선택과 스케일링을 통해, 평균 프로그래밍 필드는 플로팅 게이트 디바이스에서 12×106V/cm의 전형적인 평균 필드에 대해 3×106과 6×106V/cm 사이로 감소될 수 있다.
다음의 표는 9V 이하의 프로그래밍 전압을 필요로 하는 6.5nm SiO2 전하 차단층, 4.5nm 터널 절연체 및 6nm SSRN(Silicon-Silicon rich-Nitride) 트래핑 유전체를 포함하는 게이트 절연체 스택의 동작 전압의 일례를 보여주고 있다. 이 표는 단지 예시를 위한 것으로, 본 발명의 다른 실시예에서는 다른 동작 전압이 이용되어 판독 또는 기록 동작 모드를 가능하게 할 수 있다.
Figure 112007023742144-PCT00001
이 표에서, VBL은 비트 라인 전압이고, VWL은 DRAM 워드 라인 전압이고, VSL은 DRAM 소스 라인 또는 영역 전압이고, VCG는 NVRAM 제어 게이트/워드라인 전압이며, Vsub는 네거티브 기판 바이어스이다. 위 표의 "Ax" 및 "Bx"는 단일 비트(즉, 비트 A 또는 비트 B)의 2가지 상태를 나타낸다. "A1" 및 "B1"의 NVRAM 판독의 경우에는, 비트 라인 전위가 변동되지 않는다.
상술한 "Ax"와 "Bx"간의 로직 분리는 멀티-레벨 저장에 이용될 수 있다. 프로그래밍 전압, Vx - CG는 멀티-레벨 저장을 위해 Vy - CG로 변경되어 상이한 로직 레벨 분리 "Ax" 및 "Bx"를 발생시킬 수 있다. 실질적으로 유사한 방안이 "1" 및 "0"의 PROM 기록에 이용될 수 있다.
도 4는 본 발명의 DRAM-NVRAM 메모리 셀을 구체화할 수 있는 메모리 디바이스(400)의 기능 블록도를 나타내고 있다. 이 메모리 디바이스(400)는 프로세서(410)에 결합된다. 프로세서(410)는 마이크로프로세서 또는 다른 유형의 제어 회로일 수 있다. 메모리 디바이스(400) 및 프로세서(410)는 전자 시스템(420)의 일부를 형성한다. 메모리 디바이스(400)는 본 발명을 이해하는데 유용한 메모리의 특징들에 초점을 맞추기 위해 간결하게 나타나 있다.
메모리 디바이스는 전술한 멀티-레벨 DRAM-NVRAM 셀로 구성될 수 있는 메모리 셀 어레이(430)를 포함한다. 메모리 어레이(430)는 행과 열의 줄로 배열된다. 메모리 셀의 각 행의 게이트는 워드 라인과 결합되고, 메모리 셀들의 드레인 및 소스 접속은 비트 라인에 결합된다.
어드레스 버퍼 회로(440)가 제공되어 어드레스 입력 접속(A0-Ax)(442)을 통해 제공되는 어드레스 신호를 래치한다. 어드레스 신호는 행 디코더(444) 및 열 디코더(446)에 의해 수신 및 디코딩되어 메모리 어레이(430)에 입력된다. 당업자들이라면, 본 설명을 통해, 어드레스 입력 접속의 수가 메모리 어레이(430)의 밀도 및 아키텍처에 좌우된다는 것을 알 것이다. 즉, 메모리 셀 카운트가 증가하고, 뱅크 및 블록 카운트가 증가하면 어드레스 수가 증가한다.
메모리 디바이스(400)는 감지/버퍼 회로(450)를 이용하여 메모리 어레이 열에서의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(430)에서의 데이터를 판독한다. 일 실시예에서, 감지/버퍼 회로가 결합되어 메모리 어레이(430)로부터의 데이터 행을 판독 및 래치한다. 데이터 입력 및 출력 버퍼 회로(460)는 제어기(410)와의 복수의 데이터 접속(462)에서의 양방향 데이터 통신을 위해 포함된다. 기록 회로(455)가 제공되어 메모리 어레이에 데이터를 기록한다.
제어 회로(470)는 제어 접속(472)을 통해 프로세서(410)로부터 제공되는 신호를 디코딩한다. 이러한 신호들은 데이터 판독, 데이터 기록(프로그램) 및 소거 동작을 포함하는 메모리 어레이(430) 상의 동작들을 제어하는데 이용된다. 제어 회로(470)는 상태 기계, 시퀀서 또는 일정한 그 밖의 유형의 제어기일 수 있다.
도 4에 도시된 메모리 디바이스는 간결화되어 있어 메모리의 특징들의 기본적인 이해를 용이하게 한다. 메모리의 내부 회로 및 기능들의 보다 구체적인 사항들은 당업자들에게 잘 알려져 있다.
요약하면, 본 발명의 집적 DRAM-NVRAM 메모리의 실시예들은 메모리 셀에서의 비휘발성 메모리 저장뿐만 아니라 데이터 저장을 위해 스택 또는 트렌치 커패시터들을 필요로 하지 않는 DRAM 저장 기능을 제공한다. NVRAM 트랜지스터는 추가 트랜지스터 없이도 멀티-레벨 저장이 가능해 메모리 밀도를 증가시킬 수 있다.
DRAM-NVRAM 셀은 DRAM과 비휘발성 메모리를 기능적으로 통합하면서 이들 양자의 제약들을 극복한다. 예컨대, DRAM 기능은 NVRAM 트랜지스터의 트래핑층을 이용해 전하 저장을 개선할 수 있어 리프레시 사이클이 필요치 않다. 마찬가지로, NVRAM 기능은 전형적인 플로팅 게이트 디바이스보다 더 확장가능한 전하 저장을 위해 플로팅 플레이트를 이용한다.
본 명세서에서는 특정한 실시예를 도시하고 설명하였지만, 당업자들이라면 동일한 목적을 달성하도록 예측되는 임의의 구성이 도시된 특정 실시예를 대체할 수도 있다는 점을 알 것이다. 또한, 당업자들이라면 본 발명의 많은 적응예들을 알 것이다. 따라서, 본 출원은 본 발명의 임의의 적응예 또는 변경예들을 포함하는 것으로 의도된다. 또한, 본 발명은 다음의 청구범위 및 그 균등물에 의해서만 규정되는 것으로 명백히 의도되어 진다.

Claims (45)

  1. 데이터를 저장하는 DRAM 디바이스와,
    상기 DRAM 디바이스에 결합되어 상기 DRAM 디바이스에 의한 데이터 저장이 개선되게 하는 비휘발성 RAM 디바이스를 포함하는 메모리 셀.
  2. 제1항에 있어서,
    상기 비휘발성 RAM 디바이스는 플로팅 플레이트 전하 저장 영역으로 구성되는 메모리 셀.
  3. 제1항에 있어서,
    상기 DRAM 디바이스는 플로팅 보디 트랜지스터로 구성되는 메모리 셀.
  4. 제1항에 있어서,
    상기 비휘발성 RAM 디바이스는 복수의 데이터 비트를 저장할 수 있는 멀티-레벨 디바이스인 메모리 셀.
  5. 제4항에 있어서,
    상기 복수의 데이터 비트는 상기 메모리 셀에 인가된 판독 전압 레벨 세트의 제1 전압 레벨에 의해 어드레스되는 메모리 셀.
  6. 제1항에 있어서,
    상기 비휘발성 RAM 디바이스는 비휘발성 상태 유지를 제공함으로써 상기 DRAM 디바이스에 의한 데이터 저장을 개선하는 메모리 셀.
  7. 제1항에 있어서,
    상기 DRAM 디바이스는 커패시터가 없는 DRAM 셀(capacitor-less DRAM cell)이고, 상기 비휘발성 RAM 디바이스는 플로팅 플레이트 트랜지스터인 메모리 셀.
  8. 플로팅 보디 부분을 구비한 전계 효과 트랜지스터와,
    상기 플로팅 보디 부분을 통해 상기 전계 효과 트랜지스터에 결합된 플로팅 플레이트 트랜지스터를 포함하는 집적 DRAM-NVRAM 메모리 셀.
  9. 제8항에 있어서,
    상기 플로팅 보디의 반대쪽 상에 위치한 제1 소스 영역 및 드레인 영역을 구비하는 전계 효과 트랜지스터와,
    제2 소스 영역을 구비하고, 상기 전계 효과 트랜지스터와 상기 드레인 영역을 공유하는 플로팅 플레이트 트랜지스터를 더 포함하며,
    상기 제1 및 제2 소스 영역 각각은 상기 플로팅 보디 부분을 생성하기에 거의 충분한 공핍 영역을 발생시킬 수 있는 집적 DRAM-NVRAM 메모리 셀.
  10. 제8항에 있어서,
    상기 전계 효과 트랜지스터 및 상기 플로팅 플레이트 트랜지스터는 기판 물질로 형성되는 트렌치 및 기둥들에서 제조되는 수직 트랜지스터인 집적 DRAM-NVRAM 메모리 셀.
  11. 제8항에 있어서,
    상기 플로팅 보디 부분은 상기 셀의 DRAM 기능에 관한 데이터를 저장하는 집적 DRAM-NVRAM 메모리 셀.
  12. 제8항에 있어서,
    상기 플로팅 플레이트는 상기 플로팅 보디로부터 초과 홀 전하를 수용함으로써 전계 효과 트랜지스터의 컨덕턴스를 증가시키는 집적 DRAM-NVRAM 메모리 셀.
  13. 제8항에 있어서,
    상기 플로팅 플레이트는 상기 플로팅 보디로부터 초과 전자를 수용함으로써 전계 효과 트랜지스터의 컨덕턴스를 감소시키는 집적 DRAM-NVRAM 메모리 셀.
  14. 제11항에 있어서,
    상기 플로팅 플레이트 트랜지스터는 상기 전계 효과 트랜지스터가 리프레시 없이 데이터를 저장하게 하는 집적 DRAM-NVRAM 메모리 셀.
  15. 집적 DRAM-NVRAM 메모리 셀로서,
    복수의 트렌치를 포함하고, 트렌치들의 각각의 쌍 사이에 기둥을 형성하는 기판과,
    각각의 기둥 상부의 도핑된 드레인 영역과,
    상기 복수의 트렌치 각각의 하부의 도핑된 소스 영역과,
    제1 기둥의 측벽을 따라 형성된 수직 게이트와,
    상기 제1 기둥의 반대쪽 측벽을 따라 형성된 트래핑층과,
    상기 트래핑층 위에 형성된 수직 제어 게이트 - 상기 수직 제어 게이트는 인접 NVRAM 트랜지스터에 의해 공유됨 - 를 포함하는 집적 DRAM-NVRAM 메모리 셀.
  16. 제15항에 있어서,
    상기 도핑된 드레인 영역은 n+ 영역이고, 상기 기판은 p-형 도전체인 집적 DRAM-NVRAM 메모리 셀.
  17. 제15항에 있어서,
    상기 메모리 셀의 동작 동안에, 제1 및 제2 트렌치 하부의 소스 영역은 상기 제1 기둥 아래에서 실질적으로 접촉하여 상기 제1 기둥에 플로팅 보디를 형성하는 공핍 영역을 생성할 수 있는 집적 DRAM-NVRAM 메모리 셀.
  18. 제15항에 있어서,
    상기 트래핑층은 터널층에 의해 상기 제1 기둥으로부터 분리되고, 상기 트래핑층은 전하 차단층에 의해 상기 수직 제어 게이트로부터 분리되는 집적 DRAM-NVRAM 메모리 셀.
  19. 제18항에 있어서,
    상기 터널층 및 상기 전하 차단층은 실리콘 이산화물로 구성되는 집적 DRAM-NVRAM 메모리 셀.
  20. 제15항에 있어서,
    메모리 셀들의 열에서 상기 드레인 영역 각각을 결합하는 비트 라인을 더 포함하는 집적 DRAM-NVRAM 메모리 셀.
  21. 제15항에 있어서,
    상기 수직 게이트는 DRAM 워드 라인에 결합되고, 상기 수직 제어 게이트는 NVRAM 워드 라인에 결합되는 집적 DRAM-NVRAM 메모리 셀.
  22. 전자 시스템으로서,
    메모리 제어 신호를 생성하는 프로세서와,
    상기 프로세서에 결합된 DRAM-NVRAM 집적 메모리 어레이를 포함하며,
    상기 DRAM-NVRAM 집적 메모리 어레이는 상기 메모리 제어 신호에 응답하여 동작하고, 상기 메모리 어레이는 복수의 메모리 셀을 구비하며, 각각의 셀은 데이터를 저장하는 DRAM 디바이스, 및 상기 DRAM 디바이스에 의한 데이터 저장이 개선되도록 상기 DRAM 디바이스에 결합되는 비휘발성 RAM 디바이스를 포함하는 전자 시스템.
  23. 제22항에 있어서,
    상기 DRAM 디바이스 및 상기 비휘발성 RAM 디바이스는 상기 DRAM 디바이스용의 전하를 저장하는 플로팅 보디를 공유하는 전자 시스템.
  24. 집적 DRAM-NVRAM 셀을 동작시키는 방법으로서,
    상기 셀은 DRAM 게이트, NVRAM 제어 게이트, DRAM 소스 영역, NVRAM 소스 영역, 공유 드레인 영역, 및 상기 공유 드레인 영역에 결합된 비트 라인을 포함하고,
    상기 방법은,
    접지 전위를 상기 NVRAM 제어 게이트에 인가하는 단계와,
    포지티브 바이어스 전압을 상기 DRAM 게이트에 인가하는 단계와,
    상기 접지 전위를 상기 NVRAM 소스 영역에 인가하는 단계를 포함하며,
    상기 DRAM은 상기 포지티브 바이어스 전압에 응해 판독 또는 기록 동작 모드 중 하나인 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  25. 제24항에 있어서,
    상기 NVRAM 제어 게이트에 인가되는 접지 전위는 인접 NVRAM 셀에 의해 공유되는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  26. 제24항에 있어서,
    상기 NVRAM 제어 게이트에 인가되는 접지 전위는 상기 집적 DRAM-NVRAM 셀이 DRAM 기능으로 동작하게 하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  27. 제24항에 있어서,
    상기 비트 라인은 플로팅 허용되는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  28. 제24항에 있어서,
    상기 비트 라인은 2.5V로 바이어스되는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  29. 제24항에 있어서,
    네거티브 기판 바이어스를 인가하는 단계를 더 포함하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  30. 제29항에 있어서,
    상기 네거티브 기판 바이어스는 -2.5V인 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  31. 집적 DRAM-NVRAM 셀을 동작시키는 방법으로서,
    상기 셀은 DRAM 게이트, NVRAM 제어 게이트, DRAM 소스 영역, NVRAM 소스 영역, 공유 드레인 영역, 및 상기 공유 드레인 영역에 결합된 비트 라인을 포함하고,
    상기 방법은,
    접지 전위를 상기 NVRAM 제어 게이트에 인가하는 단계와,
    포지티브 바이어스 전압을 상기 DRAM 게이트에 인가하는 단계와,
    상기 접지 전위를 상기 비트 라인에 인가하는 단계와,
    네거티브 바이어스 전압을 상기 NVRAM 소스 영역에 인가해 로직 1을 상기 집적 DRAM-NVRAM 셀의 DRAM 부분에 기록하는 단계를 포함하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  32. 제31항에 있어서,
    상기 포지티브 바이어스 전압은 0.8V이고, 상기 네거티브 바이어스 전압은 -2.5V인 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  33. 제32항에 있어서,
    NVRAM 로직 "0"을 프로그램하기 위해 9.0V 바이어스를 상기 NVRAM 제어 게이트에 인가하는 단계를 더 포함하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  34. DRAM 기능 및 NVRAM 기능을 갖는 집적 DRAM-NVRAM 셀을 동작시키는 방법으로서,
    상기 셀은 DRAM 게이트, NVRAM 제어 게이트, DRAM 소스 영역, NVRAM 소스 영역, 공유 드레인 영역, 및 상기 공유 드레인 영역에 결합된 비트 라인을 포함하고,
    상기 방법은,
    접지 전위를 상기 NVRAM 소스 영역에 인가하는 단계와,
    네거티브 바이어스 전압을 상기 NVRAM 제어 게이트에 인가하는 단계와,
    제1 포지티브 바이어스 전압을 상기 비트 라인에 인가하는 단계와,
    제2 포지티브 바이어스 전압을 상기 DRAM 게이트에 인가해 로직 0을 상기 DRAM-NVRAM 셀의 NVRAM 기능에 기록하는 단계를 포함하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  35. 제34항에 있어서,
    상기 네거티브 바이어스 전압은 -2.5V이고, 상기 제1 및 제2 포지티브 바이어스 전압은 2.5V인 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  36. 제35항에 있어서,
    NVRAM 로직 "1"을 프로그램하기 위해 -9.0V 바이어스를 상기 NVRAM 제어 게이트에 인가하는 단계를 더 포함하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  37. DRAM 기능 및 NVRAM 기능을 갖는 집적 DRAM-NVRAM 셀을 동작시키는 방법으로서,
    상기 셀은 DRAM 게이트, NVRAM 제어 게이트, DRAM 소스 영역, NVRAM 소스 영역, 공유 드레인 영역, 및 상기 공유 드레인 영역에 결합된 비트 라인을 포함하고,
    상기 방법은,
    네거티브 바이어스 전압을 상기 DRAM 소스 영역에 인가하는 단계와,
    제1 포지티브 바이어스 전압을 상기 NVRAM 제어 게이트에 인가하는 단계와,
    접지 전위를 상기 비트 라인에 인가하는 단계와,
    제2 포지티브 바이어스 전압을 상기 DRAM 게이트에 인가해 로직 1을 상기 DRAM-NVRAM 셀의 NVRAM 기능에 기록하는 단계를 포함하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  38. 제37항에 있어서,
    상기 네거티브 바이어스 전압은 -2.5V이고, 상기 제1 포지티브 바이어스 전압은 2.5V이며, 상기 제2 포지티브 바이어스 전압은 0.8V인 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  39. DRAM 기능 및 NVRAM 기능을 갖는 집적 DRAM-NVRAM 셀을 동작시키는 방법으로서,
    상기 셀은 DRAM 게이트, NVRAM 제어 게이트, DRAM 소스 영역, NVRAM 소스 영역, 공유 드레인 영역, 및 상기 공유 드레인 영역에 결합된 비트 라인을 포함하고,
    상기 방법은,
    접지 전위를 상기 NVRAM 소스 영역에 인가하는 단계와,
    제1 전압을 상기 NVRAM 제어 게이트에 인가하는 단계와,
    상기 제2 전압을 상기 DRAM 게이트에 인가해 상기 제1 전압 및 제2 전압에 응해 상기 NVRAM 기능으로부터 복수의 데이터 비트들 중 하나를 판독하는 단계를 포함하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  40. 제39항에 있어서,
    상기 비트 라인은 플로팅인 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  41. 제39항에 있어서,
    상기 제1 전압은 0V이고, 상기 제2 전압은 0.8V이며, 상기 복수의 비트들 중 제1 비트가 판독되는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  42. 제39항에 있어서,
    상기 제1 전압은 1.2V이고, 상기 제2 전압은 0V이며, 상기 복수의 비트들 중 제2 비트가 판독되는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  43. 제39항에 있어서,
    상기 DRAM 기능은 상기 NVRAM 기능에 대한 액세스 디바이스로 동작하는 집적 DRAM-NVRAM 셀을 동작시키는 방법.
  44. 집적 DRAM-NVRAM 메모리 셀로서,
    절연 물질층을 포함한 SOI(silicon-on-insulator) 기판과,
    각각의 기둥 상부의 도핑된 드레인 영역과,
    각각의 기둥 하부의 도핑된 소스 영역과,
    제1 기둥의 측벽을 따라 형성된 수직 게이트와,
    상기 제1 기둥의 반대쪽 측벽을 따라 형성된 트래핑층과,
    상기 트래핑층 위에 형성된 수직 제어 게이트를 포함하며,
    상기 수직 제어 게이트는 인접 NVRAM 트랜지스터에 의해 공유되는 집적 DRAM-NVRAM 메모리 셀.
  45. 제44항에 있어서,
    상기 절연 물질은 산화물인 집적 DRAM-NVRAM 메모리 셀.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878347B1 (ko) * 2007-05-28 2009-01-15 한양대학교 산학협력단 소노스 메모리 소자 및 그 제조 방법
US8253201B2 (en) 2008-07-24 2012-08-28 Samsung Electronics Co., Ltd. Memory device

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7190616B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
KR100674952B1 (ko) 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
CN1897282A (zh) * 2005-06-30 2007-01-17 St微电子克鲁勒斯图股份公司 包括具有隔离体的一个mos晶体管的存储单元
KR100697291B1 (ko) * 2005-09-15 2007-03-20 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조방법
US7783956B2 (en) * 2006-07-12 2010-08-24 Cronera Systems Incorporated Data recorder
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
KR100810614B1 (ko) 2006-08-23 2008-03-06 삼성전자주식회사 디램 셀 모드 및 비휘발성 메모리 셀 모드를 갖는 반도체메모리 소자 및 그 동작방법
JP4364227B2 (ja) 2006-09-29 2009-11-11 株式会社東芝 半導体記憶装置
US8159868B2 (en) * 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US7919800B2 (en) 2007-02-26 2011-04-05 Micron Technology, Inc. Capacitor-less memory cells and cell arrays
US20090016118A1 (en) * 2007-07-12 2009-01-15 Silicon Storage Technology, Inc. Non-volatile dram with floating gate and method of operation
US7898850B2 (en) 2007-10-12 2011-03-01 Micron Technology, Inc. Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells
US7759715B2 (en) * 2007-10-15 2010-07-20 Micron Technology, Inc. Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle
US8059459B2 (en) 2007-10-24 2011-11-15 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality and method of operating
KR100908819B1 (ko) * 2007-11-02 2009-07-21 주식회사 하이닉스반도체 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법
US7719869B2 (en) * 2007-11-19 2010-05-18 Qimonda Ag Memory cell array comprising floating body memory cells
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
WO2009090892A1 (ja) * 2008-01-18 2009-07-23 Sharp Kabushiki Kaisha 不揮発性ランダムアクセスメモリ
JP5555408B2 (ja) * 2008-01-18 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法及び半導体装置
KR20090082784A (ko) * 2008-01-28 2009-07-31 삼성전자주식회사 Ｎｖｒａｍ 셀을 채용한 플래쉬 메모리 장치
US8258542B2 (en) * 2008-02-27 2012-09-04 Samsung Electronics Co., Ltd. Semiconductor devices and semiconductor apparatuses including the same
US7898857B2 (en) * 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
WO2009148695A2 (en) * 2008-06-02 2009-12-10 Maxpower Semiconductor Inc. Edge termination for semiconductor devices
US8050092B2 (en) * 2009-05-29 2011-11-01 Seagate Technology Llc NAND flash memory with integrated bit line capacitance
KR20110085179A (ko) * 2010-01-19 2011-07-27 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 제조방법
WO2011106054A1 (en) 2010-02-23 2011-09-01 Rambus Inc. Multilevel dram
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
KR20110106682A (ko) * 2010-03-23 2011-09-29 삼성전자주식회사 수직형 융합 반도체 장치
CN102456745B (zh) * 2010-10-22 2013-09-04 北京大学 一种快闪存储器及其制备方法和操作方法
FR2968132B1 (fr) 2010-11-26 2012-12-28 Commissariat Energie Atomique Dispositif mémoire multi-niveaux
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
WO2013098420A1 (en) 2011-12-28 2013-07-04 Immunoqure Ag Method of isolating human antibodies
US9195853B2 (en) 2012-01-15 2015-11-24 International Business Machines Corporation Automated document redaction
JP2013161803A (ja) 2012-02-01 2013-08-19 Toshiba Corp 半導体記憶装置
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
CN103247626A (zh) * 2013-05-02 2013-08-14 复旦大学 一种半浮栅器件及其制造方法
US9773888B2 (en) 2014-02-26 2017-09-26 Micron Technology, Inc. Vertical access devices, semiconductor device structures, and related methods
US10168922B1 (en) 2016-04-26 2019-01-01 International Business Machines Corporation Volatile and non-volatile memory in a TSV module
WO2018174514A1 (ko) * 2017-03-24 2018-09-27 광주과학기술원 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법
US10153039B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells programmed via multi-mechanism charge transports
US10276576B2 (en) 2017-07-05 2019-04-30 Micron Technology, Inc. Gated diode memory cells
US10176870B1 (en) 2017-07-05 2019-01-08 Micron Technology, Inc. Multifunctional memory cells
US10153348B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory configurations
US10411026B2 (en) 2017-07-05 2019-09-10 Micron Technology, Inc. Integrated computing structures formed on silicon
US10262736B2 (en) 2017-07-05 2019-04-16 Micron Technology, Inc. Multifunctional memory cells
US10297493B2 (en) 2017-07-05 2019-05-21 Micron Technology, Inc. Trench isolation interfaces
US20190013387A1 (en) 2017-07-05 2019-01-10 Micron Technology, Inc. Memory cell structures
US10153381B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells having an access gate and a control gate and dielectric stacks above and below the access gate
US10374101B2 (en) 2017-07-05 2019-08-06 Micron Technology, Inc. Memory arrays
US10553708B2 (en) * 2017-08-29 2020-02-04 International Business Machines Corporation Twin gate tunnel field-effect transistor (FET)
US10615225B2 (en) * 2018-08-22 2020-04-07 International Business Machines Corporation Multilayer back end of line (BEOL)-stackable cross-point memory array with complementary pass transistor selectors
US11614880B2 (en) 2020-12-31 2023-03-28 Pure Storage, Inc. Storage system with selectable write paths
US11847324B2 (en) 2020-12-31 2023-12-19 Pure Storage, Inc. Optimizing resiliency groups for data regions of a storage system
WO2023133305A1 (en) * 2022-01-10 2023-07-13 Zeno Semiconductor, Inc. A memory device comprising an electrically floating body transistor

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4448400A (en) * 1981-07-13 1984-05-15 Eliyahou Harari Highly scalable dynamic RAM cell with self-signal amplification
US4417325A (en) * 1981-07-13 1983-11-22 Eliyahou Harari Highly scaleable dynamic ram cell with self-signal amplification
US4449205A (en) * 1982-02-19 1984-05-15 International Business Machines Corp. Dynamic RAM with non-volatile back-up storage and method of operation thereof
JPS61256673A (ja) * 1985-05-08 1986-11-14 Fujitsu Ltd 半導体装置
JPS62266793A (ja) * 1986-05-13 1987-11-19 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US4870470A (en) 1987-10-16 1989-09-26 International Business Machines Corporation Non-volatile memory cell having Si rich silicon nitride charge trapping layer
US5140552A (en) 1988-02-09 1992-08-18 Sharp Kabushiki Kaisha Semiconductor memory device having a volatile memory device and a non-volatile memory device
US5057448A (en) 1988-02-26 1991-10-15 Hitachi, Ltd. Method of making a semiconductor device having DRAM cells and floating gate memory cells
JPH0748553B2 (ja) * 1989-03-14 1995-05-24 シャープ株式会社 半導体装置
US5181188A (en) * 1989-07-07 1993-01-19 Sharp Kabushiki Kaisha Semiconductor memory device
JP3046376B2 (ja) * 1991-03-29 2000-05-29 株式会社東芝 不揮発性半導体メモリ装置
US5196722A (en) * 1992-03-12 1993-03-23 International Business Machines Corporation Shadow ram cell having a shallow trench eeprom
US5399516A (en) * 1992-03-12 1995-03-21 International Business Machines Corporation Method of making shadow RAM cell having a shallow trench EEPROM
JPH0778484A (ja) * 1993-07-13 1995-03-20 Nkk Corp 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法
US5510630A (en) * 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5460988A (en) * 1994-04-25 1995-10-24 United Microelectronics Corporation Process for high density flash EPROM cell
US5446299A (en) * 1994-04-29 1995-08-29 International Business Machines Corporation Semiconductor random access memory cell on silicon-on-insulator with dual control gates
JPH07321332A (ja) * 1994-05-21 1995-12-08 Sony Corp Ｍｉｓ型半導体装置及びその製造方法
US5598367A (en) 1995-06-07 1997-01-28 International Business Machines Corporation Trench EPROM
US5723375A (en) 1996-04-26 1998-03-03 Micron Technology, Inc. Method of making EEPROM transistor for a DRAM
TW468273B (en) * 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
US5880991A (en) * 1997-04-14 1999-03-09 International Business Machines Corporation Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure
US6424011B1 (en) 1997-04-14 2002-07-23 International Business Machines Corporation Mixed memory integration with NVRAM, dram and sram cell structures on same substrate
JP3492168B2 (ja) * 1997-10-21 2004-02-03 シャープ株式会社 不揮発性半導体記憶装置
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
DE19817326A1 (de) * 1998-04-18 1999-10-21 Continental Teves Ag & Co Ohg Verfahren zum Verkürzen des Bremsgeweges
US6185712B1 (en) * 1998-07-02 2001-02-06 International Business Machines Corporation Chip performance optimization with self programmed built in self test
CN100359601C (zh) 1999-02-01 2008-01-02 株式会社日立制作所 半导体集成电路和非易失性存储器元件
US6452856B1 (en) 1999-02-26 2002-09-17 Micron Technology, Inc. DRAM technology compatible processor/memory chips
US6297989B1 (en) * 1999-02-26 2001-10-02 Micron Technology, Inc. Applications for non-volatile memory cells
US6141248A (en) 1999-07-29 2000-10-31 Micron Technology, Inc. DRAM and SRAM memory cells with repressed memory
US6266272B1 (en) 1999-07-30 2001-07-24 International Business Machines Corporation Partially non-volatile dynamic random access memory formed by a plurality of single transistor cells used as DRAM cells and EPROM cells
US6639835B2 (en) * 2000-02-29 2003-10-28 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
DE10041749A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung
JP4064607B2 (ja) * 2000-09-08 2008-03-19 株式会社東芝 半導体メモリ装置
US6282118B1 (en) 2000-10-06 2001-08-28 Macronix International Co. Ltd. Nonvolatile semiconductor memory device
US6801994B2 (en) * 2000-12-20 2004-10-05 Microsoft Corporation Software management systems and methods for automotive computing devices
JP4049297B2 (ja) 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
US6531731B2 (en) * 2001-06-15 2003-03-11 Motorola, Inc. Integration of two memory types on the same integrated circuit
JP2003031693A (ja) 2001-07-19 2003-01-31 Toshiba Corp 半導体メモリ装置
US6541815B1 (en) * 2001-10-11 2003-04-01 International Business Machines Corporation High-density dual-cell flash memory structure
US6743681B2 (en) 2001-11-09 2004-06-01 Micron Technology, Inc. Methods of Fabricating Gate and Storage Dielectric Stacks having Silicon-Rich-Nitride
US6784480B2 (en) 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
US6661042B2 (en) 2002-03-11 2003-12-09 Monolithic System Technology, Inc. One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US6798008B2 (en) * 2002-03-19 2004-09-28 02Ic, Inc. Non-volatile dynamic random access memory
US6785167B2 (en) 2002-06-18 2004-08-31 Micron Technology, Inc. ROM embedded DRAM with programming
US6970370B2 (en) * 2002-06-21 2005-11-29 Micron Technology, Inc. Ferroelectric write once read only memory for archival storage
US6788605B2 (en) 2002-07-15 2004-09-07 Hewlett-Packard Development Company, L.P. Shared volatile and non-volatile memory
US7224024B2 (en) 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6917078B2 (en) 2002-08-30 2005-07-12 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
US6845034B2 (en) * 2003-03-11 2005-01-18 Micron Technology, Inc. Electronic systems, constructions for detecting properties of objects, and assemblies for identifying persons
US7075141B2 (en) * 2003-03-28 2006-07-11 Nantero, Inc. Four terminal non-volatile transistor device
JP3933608B2 (ja) * 2003-06-30 2007-06-20 株式会社東芝 半導体記憶装置及び半導体集積回路
US6979857B2 (en) * 2003-07-01 2005-12-27 Micron Technology, Inc. Apparatus and method for split gate NROM memory
US7148538B2 (en) * 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
US7241654B2 (en) * 2003-12-17 2007-07-10 Micron Technology, Inc. Vertical NROM NAND flash memory array
US6878991B1 (en) * 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
US6952366B2 (en) * 2004-02-10 2005-10-04 Micron Technology, Inc. NROM flash memory cell with integrated DRAM
US7075146B2 (en) * 2004-02-24 2006-07-11 Micron Technology, Inc. 4F2 EEPROM NROM memory arrays with vertical devices
KR100626377B1 (ko) * 2004-06-07 2006-09-20 삼성전자주식회사 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치
US7190616B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
US20060131633A1 (en) * 2004-12-21 2006-06-22 Micron Technology, Inc. Integrated two device non-volatile memory
US7166888B2 (en) * 2005-01-27 2007-01-23 Micron Technology, Inc. Scalable high density non-volatile memory cells in a contactless memory array
US7280397B2 (en) * 2005-07-11 2007-10-09 Sandisk 3D Llc Three-dimensional non-volatile SRAM incorporating thin-film device layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878347B1 (ko) * 2007-05-28 2009-01-15 한양대학교 산학협력단 소노스 메모리 소자 및 그 제조 방법
US8253201B2 (en) 2008-07-24 2012-08-28 Samsung Electronics Co., Ltd. Memory device

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JP4947378B2 (ja) 2012-06-06
US20060176726A1 (en) 2006-08-10

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