KR20110085179A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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KR20110085179A
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Abstract

플로팅 바디 셀과 그 제작방법에 관한 것으로, 본 발명에 의한 플로팅 바디 셀의 제조방법은 상기 트렌치의 상부에 산화막이 형성될 수 있도록 일정한 기울기로 할로겐 불순물을 주입하는 단계, 상기 트렌치를 채우며 실리콘 기판의 상부로 연장된 게이트를 형성하는 단계를 포함하여 이루어지며, 할로겐 불순물이 주입된 부분에 형성된 산화막이 할로겐 불순물이 주입되지 않은 부분의 산화막에 비하여 두껍게 형성되는 것을 특징으로 한다.
이러한 특징으로부터 누설전류를 줄일 수 있다는 기술적 효과가 있다.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor Memory Device And Method Thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 플로팅 바디 셀 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 공정이 미세화됨에 따라 1개의 트랜지스터 및 1개의 커패시터를 단위 메모리 셀로 구성한 디램(D-Ram)을 제조함에 있어서 기술적으로 가장 어려운 부분은, 크게 단채널 효과(Short Channel Effect)를 개선하면서 충분한 데이터 보유 시간(Data Retention Time)을 유지하는 것과, 좁은 면적에서 유전 손실(Dielectric Leakeage)를 최소로 하면서 충분한 커패시턴스(Capacitance)를 가지는 커패시터를 제조하는 것이다.
특히 디램의 동작에 필요한 커패시턴스를 만족시키면서도 신뢰성을 확보할 수 있는 커패시터를 제조하는 것은 기술적으로 한계에 다다랐으며, 이는 또한 공정적으로 매우 어려운 기술이다. 이러한 문제를 해결하기 위한 방법으로 트랜지스터의 플로팅 바디 효과(Floating Body Effect)를 이용한 메모리에 대해 많은 연구가 이루어지고 있다.
이러한 플로팅 바디 효과를 이용한 메모리 셀은 커패시터 없이 플로팅 바디에 다수의 캐리어(carrier)를 축적(charge-up)시켜 트랜지스터의 임계전압에 변화를 주는 것을 통하여 데이터를 기록하거나 읽어내는 플로팅 바디 셀을 이용한 메모리에 대한 연구가 활발하게 진행되고 있다.
보다 구체적으로, 이러한 플로팅 바디 셀을 이용한 메모리는 드레인에 강한 포지티브 전압이 인가되어 핫 캐리어(hot carrier)가 발생되면 핫 캐리어에 의한 충돌 이온화(impact ionization)에 의하여 전자-홀 쌍(elctron hole pair)가 생성되고, 이렇게 생성된 전자-홀 쌍에서 전자는 드레인에 걸린 높은 전압에 의해 드레인으로 빠져 나가지만, 홀은 플로팅 바디인 실리콘층에 축적된다. 이러한 실리콘 기판에 축적된 홀에 의하여 트랜지스터의 임계전압(Vt)이 낮아지고, 전압 인가시, 많은 전류를 흘려주게 되므로 트랜지스터가 메모리의 역할을 하게 된다. 예를 들어, 이러한 플로팅 바디 메모리에 있어서, 예를 들어, "0"상태는 홀이 축적되지 않은 임계전압이 높은 상태이며, "1"상태는 홀이 축적되어 임계전압이 낮은 상태이다.
상기 플로팅 바디 메모리의 지우기(Erase)동작은 소스와 실리콘 사이의 PN 접합에 순방향 바이어스(forward bias)를 인가하여 축적된 홀을 외부로 방출시키면 된다.이와 같은 플로팅 바디 메모리는 커패시터가 없기 때문에 커패시터 형성 공정 및 커패시터 형성 면적이 필요하지 않으며, 따라서, 전형적인 디램과 비교하여 공정 감소 및 밀도 증가의 장점을 가진다.
본 발명은 플로팅 바디 셀을 이용한 메모리에 있어서 GIDL 전류를 감소시킬 수 있으며, 따라서 데이터 유지 시간을 증가시킬 수 있는 플로팅 바디 셀 및 그 제조방법을 개시한다.
본 발명에 의한 플로팅 바디 셀의 제조 방법은 제1 도전형으로 도핑된 반도체 기판상의 일부를 제거하여 트렌치를 형성하고 드레인, 소스 및 게이트를 형성하는 플로팅 바디 셀의 제조방법에 있어서 상기 트렌치의 상부에 산화막이 형성될 수 있도록 일정한 기울기로 불순물을 주입하는 단계, 상기 트렌치를 채우며 실리콘 기판의 상부로 연장된 게이트를 형성하는 단계를 포함하여 이루어지며, 할로겐 불순물이 주입된 부분의 산화막이 할로겐 불순물이 주입되지 않은 부분의 산화막에 비하여 두껍게 형성되는 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 제조 방법의 상기 불순물은 할로겐 불순물인 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 제조 방법의 상기 할로겐 불순물이 주입되는 트렌치의 상부는 상기 게이트와 상기 소스가 오버랩되는 부분인 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 제조 방법은 상기 트렌치의 기저부에 형성된 드레인에 제2 도전형의 불순물을 주입하여 드레인 픽업을 형성하는 하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 제조 방법은 상기 게이트 사이에 매립된 상기 폴리실리콘의 제2 도전형을 가지는 불순물을 확산시켜 소스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
본 발명에 의한 플로팅 바디 셀의 제조 방법의 상기 할로겐 불순물은 불소(F)인 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
본 발명에 의한 플로팅 바디 셀의 제조 방법의 상기 게이트는 폴리실리콘층 및 금속층이 적층된 구조로 형성된 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 제조 방법의 상기 금속층은 텅스텐(W), 코발트 실리사이드(Silicide) 및 니켈 실리사이드 중 어느 하나인 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 제조 방법의 상기 게이트는 코발트 실리사이드(Cobalt Silicide)로 형성된 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 제조 방법의 상기 일정한 기울기 θ는 tan-1(W/h)≤θ≤tan-1(W/m)이며, W는 트렌치의 폭, h는 트렌치의 높이, m은 확산되어 형성될 소스의 깊이인 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀은 제1 도전형으로 도핑된 반도체 기판상의 일부를 제거되어 트렌치가 형성되고 드레인, 소스 및 게이트가 형성된 플로팅 바디 셀에 있어서, 상기 트렌치 기저부와 연접하고 제2 도전형 물질로 도핑되어 확산된 제1 확산부, 상기 트렌치를 채우며 실리콘 기판의 상부로 연장되어 형성되는 게이트(gate), 상기 게이트 사이에 제2 도전형의 물질로 도핑되어 확산된 제2 확산부 를 포함하며, 상기 게이트와 상기 제2 확산부가 오버랩(overlap)되는 부분의 산화막 두께가 그러하지 않은 부분의 산화막에 비하여 두꺼운 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀은 상기 타측으로 연장된 제1 확산부와 연접하며 상기 액티브 영역의 표면으로 연장되고 제2 도전형으로 도핑된 드레인 픽업부를 더 포함하는 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀은 상기 확산된 제1 확산부가 드레인이고, 상기 확산된 제2 확산부가 소스이며, 상기 드레인과 상기 소스사이에 개재된 실리콘 기판이 플로팅 바디인 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 상기 게이트는 폴리실리콘층과 금속층이 적층되어 형성된 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 상기 금속층은 텅스텐(W), 코발트 실리사이드, 니켈 실리사이드 중 어느 하나인 것을 특징으로 한다.
본 발명에 의한 플로팅 바디 셀의 상기 게이트는 코발트 실리사이드로 형성된 것을 특징으로 한다.
본 발명은 커패시터가 존재하지 않는 메모리셀을 구현할 수 있다는 기술적 효과가 있으며, 나아가 고집적도의 메모리를 구현할 수 있다는 기술적 효과가 존재한다.
도 1은 제1 도전형으로 도핑된 벌크 실리콘 기판에 FOX를 형성한 상태를 나타낸 도면.
도 2는 실리콘 기판과 FOX에 트렌치를 형성한 상태를 나타낸 도면.
도 3은 트렌치의 기저에 불순물을 주입하는 상태를 나타낸 도면.
도 4a는 형성된 트렌치의 상부에 할로겐 불순물을 일정한 기울기를 가지도록 하여 주입하는 상태를 나타낸 도면.
도 4b 할로겐 불순물을 주입하는 기울기를 도시한 도면.
도 5는 게이트 산화막이 형성된 상태를 도시한 도면.
도 6은 게이트를 형성한 상태를 나타낸 도면.
도 7은 드레인 픽업을 형성하기 위하여 마스크를 형성하고 불순물을 주입하는 상태를 나타내는 도면
도 8은 게이트의 측벽에 하드마스크막을 형성하고 실리콘 기판 상부의 산화막을 제거한 상태를 나타낸 도면.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐를 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
실시예
도 1 내지 도 9를 참조하여 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명한다. 먼저, 도 1을 참조하면, 제1 도전형으로 도핑된 반도체 기판(100)에서 FOX(Field OXide)(101)로 격리된 액티브영역의 실리콘 기판의 상부와 FOX 상부에 절연막(102)과 하드 마스크막(103)을 형성한다.
이 때, 제1 도전형이 n 타입이라면 도너(donor)로 5족 원소인 Sb, As, P등이 사용될 수 있으며, p 타입이라면 억셉터(acceptor)로 3족 원소인 Ga, Al, B등이 사용될 수 있다.
또한, 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 하드 마스크막(103)은 실리콘 리치 질화물(SRN), TEOS , 실리콘 산화막, 실리콘 질화막, SiON 또는 비결정질 탄소막 등을 적층하여 사용하는 것이 가능하다.
플로팅 바디 셀을 이용한 메모리는 SOI(Silicon On Insulator)구조를 가지는 웨이퍼에 구현되는 것이 일반적이었다. 이러한 SOI 구조를 가지는 실리콘 기판은 사파이어층에 에피택시얼 래이어를 형성시키는 방법(SOS, Silicon On Sapphire), 산소를 실리콘에 이온주입하고 열처리 하여 벌크 실리콘 기판에 매립 산화막을 형성시키는 방법(SIMOX, Separation by IMplanted OXygen) 또는 두 장의 실리콘을 맞붙여 열산화시키면, 계면을 중심으로 산화막층이 형성되고 한 웨이퍼의 표면을 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 또는 다른 화학적 방법으로 식각하고 연마하여 SOI 구조를 가지는 웨이퍼를 만드는 웨이퍼 본딩(Wafer Bonding)기술을 이용하는 것이 일반적이나, SOI 구조를 가지는 가지는 웨이퍼를 형성하는데에는 제작이 곤란하고 제작비용이 높아진다는 단점이 있다.
그러나, 본 발명은 일반 벌크 실리콘 기판을 이용하여 플로팅 메모리 셀을 제조하는 방법을 개시하는 바, 보다 제조원가를 줄이며, 제조상의 난이도를 줄일 수 있다는 장점이 존재한다.
도 2를 참조하면, 이후에 마스크를 이용한 식각공정을 통하여 반도체 기판의 일부를 제거하여 트렌치(trench)(104)를 형성한다. 이러한 트렌치는 하드마스크막 상부에 패턴을 입히고 식각하는 과정을 통하여 형성되며 이러한 공정을 통하여 하드마스크막은 모두 제거되며, 트렌치의 상부에 형성된 절연막도 제거된다.
형성된 트렌치는 하나의 액티브 영역에 복수개가 형성될 수 있으며, 마스크 공정의 특징상 FOX 영역에서도 형성된다. 이렇게 형성된 트렌치에는 추후 기저부에서 실리콘 기판의 표면의 상부로 연장되는 게이트가 형성된다(도 6 참조).
이 때, 트렌치의 깊이는 게이트가 형성되기에 충분한 깊이로 형성하는 것이 바람직하며, 나아가 트렌치의 기저부에는 드레인이 형성되고 상부에는 소스가 형성되며 드레인과 소스에 개재되어 플로팅 바디가 형성되는 바(도 9 참조), 플로팅 바디에 충분한 양의 다수 캐리어를 축적할 수 있을 정도로 형성하는 것이 바람직하다.
이어서, 도 3을 참조하면, 식각공정에서 하드마스크와 산화막간의 식각비와 FOX와 실리콘기판과의 식각비에 따라 트렌치를 형성하지 않는 액티브 영역의 실리콘 기판의 상부에는 산화막(102)이 식각되지 않고 존재하게 된다. 이 산화막을 배리어(barrier)로 하여 제2 도전형을 가지는 불순물을 트렌치의 기저에 주입(implant)하며(105) 이 때, 주입되는 불순물은 상술한 억셉터나 도너를 이온형태로 주입되는 것이 일반적이다.
또한, 트렌치를 기준으로 주변에 노출된 실리콘에 불순물이 주입되는 것을 방지하기 위하여 산화막을 배리어로 활용한다. 이것은 추후의 공정을 통하여 드레인을 형성하는데(도 9 참조), 본 단계에서 불순물을 미리 주입시키면 확산공정을 통하여 확산되는 불순물과 더하여져 제2 확산영역이 과도하게 형성되기 때문이다. 즉, 플로팅 바디가 형성되는 부분이 없어지거나 다수 캐리어를 충분히 축적할 정도의 부피를 가지도록 플로팅 바디가 형성되지 못하는 것을 방지하기 위한 것이다.
추후의 공정을 통하여 주입된 불순물(106)이 일방과 타방으로 확산되어 제1 확산영역(108)을 형성한다. 이 때, 확산된 제1 확산영역은 플로팅 바디 셀의 드레인(drain)으로 작용하며, 타방으로 확산된 제1 확산영역은 트렌치의 기저에 형성된 드레인에 전류 및 전압을 인가하기 위한 드레인 픽업(pick-up)에 연결된다(도 7 및 도 8 참조).
또한, 제1 확산영역을 형성하는 확산 공정은 반드시 제2 도전형을 가지는 불순물을 트렌치의 기저에 주입한 이후에 연속하여 수행될 필요는 없다. 또한, 반드시 독립적인 열처리공정(annealing)을 통하여 형성될 필요는 없으며, 계속되는 공정 중의 열처리를 통하여 확산되어도 무방하다.
액티브 영역의 실리콘 기판 상부에 존재하는 산화막(102)은 게이트 산화막 형성을 위하여 트렌치 내부에 존재하는 불순물 등을 제거하는 클리닝 공정 중 제거된다.
이어서 도 4a를 참조하면, 실리콘 기판의 상부에 할로겐 불순물을 일정한 기울기를 가지도록 주입(tilt implantation)(107)하고 이어서 산화막을 형성한다. 본 단계에서 트렌치 내부에 형성된 산화막은 게이트 산화막으로 기능한다.
또한, 본 단계에서 주입되는 할로겐 불순물은 F, Cl, HCl, TCE등이 사용될 수 있으나, 소자 특성에 미치는 영향이 적은 F를 사용하는 것이 바람직하다. 또한 트렌치의 기저에 주입된 불순물이 확산되어 제1 확산영역(108)을 형성한 것을 볼 수 있다.
본 단계에서 일정한 기울기를 가지고 할로겐 불순물을 주입한 결과로, 게이트(120)와 제2 확산영역이 오버랩(overlap)된 부분에 형성된 게이트 산화막의 두께가 게이트(120)와 플로팅 바디(140) 또는 게이트(120)와 드레인(108)이 오버랩되는 부분에 형성된 게이트 산화막의 두께보다 두꺼운 특징을 가지는 것을 알 수 있다(도 9 참조). 따라서 본 단계에서 할로겐 불순물을 주입(107)하는 기울기를 조절하면 게이트와 소스가 오버랩되는 부분(도 9 참조)에 맞추어 산화막을 형성하는 것이 가능하다.
도 4b를 참조하여 할로겐 불순물이 주입되는 기울기를 판단한다. 트렌치의 폭을 W, 트렌치의 높이를 h, 확산되어 형성될 소스의 깊이(도 9 참조)를 m이라 하고, 연직선과 할로겐 불순물이 주입되는 경로와의 각도를 θ라 하자.
이 때, 최소 주입 각도는 tan-1(W/h)가 되며, 최대 주입 각도는 tan-1(W/m)이 되는 것을 알 수 있다. 즉, tan-1(W/h)≤θ≤tan-1(W/m) 가 된다.
이어서 도 5를 참조하면, 할로겐 불순물이 주입된 부분에는 산화막(109)이 할로겐 불순물이 주입되지 않은 부분에 비하여 산화막(109)이 두텁게 형성된다. 할로겐 불순물이 주입된 부분의 산화막의 최대두께가 대략 100Å 정도임에 비하여, 할로겐 불순물이 주입되지 않은 부분의 산화막의 두께는 대략 50Å 정도로 형성된다.
플로팅 바디 셀의 게이트와 소스간 오버랩 된 부분에 형성된 게이트 산화막의 두께가 게이트와 플로팅 바디 또는 게이트와 드레인 부분에 형성된 게이트 산화막의 두께보다 두꺼운 특징으로부터, GIDL(Gate Induced Drain Leakage) 전류를 현저히 감소시킬 수 있다는 효과가 인정된다.
GIDL 현상은, 예를 들면, n 채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 게이트에 역방향 바이어스가 인가되고 드레인에 높은 순방향 바이어스가 인가될 때 관찰될 수 있는데, 이러한 경우에는 드레인과 게이트가 오버랩되는 부분에 형성된 게이트 산화막에 큰 전계가 생성되고, 이에 따라 다양한 터널링(Tunneling)현상에 따른 실리콘 기판 및 게이트 전류를 형성하게 된다.
이러한 GIDL 현상은 플로팅 바디 셀에서도 마찬가지로 발생한다. 다만 플로팅 바디 셀에 따른 동작의 특성상 GIDL의 현상이 소스와 게이트가 오버랩되는 부분에서 발생한다는 특징이 있다.
이러한 GIDL현상에 의한 전류 중 문제가 되는 것은 n 채널 플로팅 바디 셀의 경우, 홀(hole)에 의한 전류인데 이러한 홀에 의한 전류는 바디로 유입되어 데이터의 유지가 문제 되기 때문이다. 즉, n 채널 플로팅 바디 셀이 데이터 1을 기록하고 있는 상태에 있다면 바디에 홀이 축적되어 있는 상태이므로 GIDL전류에 의하여 홀이 유입되더라도 특별한 문제는 발생하지 않는다.
그러나, 동일한 n 채널 플로팅 바디 셀이 데이터 0을 기록하고 있는 상태라면 바디에 아무런 전하도 존재하지 않는 상태에서 홀이 유입되는 현상이 발생한다. 이러한 현상에 의하여 유효하게 데이터를 유지하는 시간이 줄어드는 문제점이 있어왔다.
그러나, 이러한 GIDL에 의한 전류는 플로팅 바디 셀에서의 게이트와 오버랩되는 소스에서의 산화막에 인가되는 전계의 크기에 비례하는 바, 산화막의 두께를 증가시키면 양단에 인가되는 전계의 크기가 감소하게 되며, 따라서 GIDL 전류의 크기를 줄일 수 있으며 나아가 데이터 유지 시간도 증가시킬 수 있다.
따라서, 본원 발명에 따라 형성된 플로팅 바디 셀은 게이트와 소스가 오버랩되는 부분의 게이트 산화막의 두께(Tox)가 그러하지 않은 부분의 게이트 산화막에 비하여 2배 가량 두꺼운 특징이 있어 플로팅 바디 셀의 GIDL 전류의 크기를 줄일 수 있으며, 데이터 유지 시간을 증가 시킬 수 있다는 효과가 있음을 알 수 있다.
도 6을 참조하면, 트렌치를 매립하고 실리콘 기판의 상부로 연장되도록 게이트(120)를 형성한다. 이 때, 게이트는 폴리실리콘층(121), 금속층(123) 및 하드마스크층(124)을 적층하여 구성될 수 있으며, 이 때의 금속층은 Al, Cu, W을 사용할 수 있다.
또한, 폴리실리콘층과 금속층을 사용하여 게이트를 형성하는 경우에 서로 다른 두 물질간의 접촉저항을 감소시키며, 굳건하게 접착되도록 Ti, TiN 등의 글루메탈(Glue-metal)막(122)을 폴리실리콘층과 금속층간 개재하여 사용하는 것이 바람직하다.
또한 폴리실리콘과 금속층이 적층된 게이트를 사용하지 않고 코발트 실리사이드를 이용하여 단일물질로 게이트를 형성할 수 있다.
게이트를 형성한 후, 후속되는 식각공정에서 게이트를 보호하고자 선택적 산화공정(Selective Oxidation)을 통하여 게이트의 측벽에 산화막(미도시)를 형성할 수도 있다.
도 7을 참조하면, 트렌치의 기저부에 형성된 드레인에 전류 또는 전압의 인가를 위한 드레인 픽업(drain pick-up)(113)의 형성을 위하여 마스크 공정을 이용하여 제2 도전형의 불순물(112)을 주입한다. 이 때, 플로팅 바디가 형성될 부분(도 9 참조)에 불순물이 주입되는 것을 막아야하므로, 트렌치의 기저에 위치한 드레인에 전기적으로 접속하는 드레인 픽업을 형성될 부분에는 PR(photo resist)마스크(114)의 개구부를 형성하여야 한다.
이러한 제2 도전형을 가지는 불순물은 제1 확산영역에 전기적으로 접속되도록 충분한 에너지로 주입되어야 한다. 본 공정을 통하여 주입된 불순물은 드레인에 전류 또는 전압을 인가할 수 있는 드레인 픽업(113)을 형성한다.
이어서 도 8을 참조하면, 게이트의 측벽에 하드마스크막(115)을 형성하고, 액티브 영역의 실리콘 기판의 표면에 존재하던 산화막을 식각한다. 이 때, 하드마스크막은 후속되는 식각공정에서의 게이트를 보호하는 역할을 수행하며 또한 이웃하는 게이트간 절연을 수행하는 역할을 수행한다.
도 9를 참조하면, 게이트에 하드마스크막을 형성한 후, 이웃하는 게이트 사이를 제2 도전형으로 도핑된 폴리실리콘으로 매립한다. 추후 공정에 의하여 게이트 사이에 매립된 폴리실리콘에 도핑된 제2 도전형을 가지는 불순물을 확산시켜 제2 확산영역(118, 119)을 형성한다.
또한, 화학적 기계적 연마(CMP, Chemical Mechanical Polishing)를 거치고 나면 드레인 픽업 상부의 게이트 사이에 매립된 제2 도전형으로 도핑된 폴리실리콘(117)은 드레인 컨택(contact)(117)이 된다. 이 때, 게이트 상부에 적층된 하드마스크막(도 6 참조)이 CMP공정 중 게이트를 보호한다.
또한, 드레인 픽업 상부의 게이트 사이에 매립된 폴리실리콘(117)으로부터 제2 도전형의 불순물을 확산시켜 형성된 제2 확산영역(118)은 드레인 픽업(113)과 함께 드레인 픽업 유닛(130)을 형성한다. 따라서, 드레인 컨택(117)은 드레인 픽업유닛(130)을 통하여 드레인과 전기적으로 접속한다.
드레인 픽업이 형성되지 않은 쪽 게이트 사이에 매립된 폴리실리콘은 소스 컨택(116)이 되며, 그로부터 확산된 제2 확산영역(119)은 소스가 된다.
또한, 소스와 드레인에 개재되어 위치하는 제1 도전형을 가지는 실리콘 기판(140)은 도핑된 도전형에 따라 홀(hole) 또는 전자를 축적하는 플로팅 바디(floating body)(140)가 된다.
도 9를 통하여 본원 발명의 플로팅 바디 셀을 설명한다. 본 발명의 제2 실시예에 따른 플로팅 바디 셀은 제1 도전형으로 도핑된 실리콘 기판(100) 일부가 제거된 트렌치, 상기 트렌치 기저부와 연접하고 일측과 타측으로 연장되어 위치하며 제2 도전형으로 도핑된 제1 확산부(108), 상기 트렌치 상부와 연접하고 제2 도전형으로 도핑된 제2 확산부(118, 119), 상기 트렌치 기저에서 상부로 연장되어 형성되는 게이트(gate)(120), 상기 트렌치와 상기 게이트에 개재되어 위치하며 상기 게이트와 제2 확산부가 오버랩(overlap)되는 부분의 두께가 상기 게이트와 상기 드레인 및 상기 게이트와 상기 채널과 오버랩되는 부분의 두께보다 큰 산화막(115)을 포함한다.
여기서, 제1 확산부는 드레인으로 동작하며, 일측에 위치한 제2 확산부(119)는 소스로 동작한다. 또한 드레인과 소스사이에 개재되어 위치하는 실리콘 기판의 일부가 플로팅 바디(140)가 된다.
또한, 게이트는 트렌치에서 실리콘 기판의 표면으로 연장되어 위치한다. 게이트는 코발트 실리사이드로 형성하는 것도 가능하며, 폴리실리콘층과 Al, Cu 또는 W의 금속층으로 적층되어 형성할 수 있다. 이때, 폴리실리콘과 금속층의 게이트의 접촉저항을 감소시키고, 접속을 보다 굳게 하기 위하여 Ti, TiN등의 글루메탈을 개재하여 게이트를 형성할 수 있다.
게이트와 트렌치사이에 개재되어 형성되는 산화막은 게이트와 소스가 오버랩되는 부분의 두께가 그러하지 않은 부분의 두께보다 두껍게 형성되는 바, 상술한 바와 같이 본 발명이 제2 실시예에 따른 플로팅 바디 셀은 GIDL 전류를 감소시킬 수 있고, 그에 따라 데이터 유지 시간을 보다 길게 지연시킬 수 있다는 기술적 효과가 인정된다.
나아가, 드레인 픽업(113)은 드레인 픽업 상부의 게이트 사이에 매립된 제2 도전형으로 도핑된 폴리실리콘으로부터 제2 도전형의 불순물이 확산되어 형성된 제2 확산영역(118)을 통하여 드레인 컨택(117)과 전기적으로 접속한다. 따라서 드레인은 드레인 픽업(118) 및 제2 확산영역(118)으로 구성된 드레인 픽업 유닛(130)을 통하여 드레인 컨택(117)과 연결된다.
따라서 드레인 컨택과 소스 컨택(116)을 통하여 플로팅 바디 셀의 드레인과 소스에 각각 전기적으로 접속할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
100: 실리콘 기판 101: Field OXide(FOX)
102: 절연막 103: 하드마스크막
104: 트렌치 105: 제2 도전형의 불순물
106: 실리콘 기판에 주입된 불순물
107: 기울기를 가지도록 주입된 할로겐 불순물
108: 드레인(drain) 109: 산화막
112: 제2 도전형의 불순물 113: 드레인 픽업
114: PR(PhotoResist) 마스크 115: 게이트의 측벽에 형성된 하드마스크막
116, 117: 제2 도전형으로 도핑된 폴리 실리콘
118: 제2 확산영역 119: 소스(source)
120: 게이트 구조물 121: 폴리실리콘 층
122: 글루메탈막 123: 금속층
124: 하드마스크막 130: 드레인픽업 유닛
140: 플로팅 바디(floating body)

Claims (16)

  1. 제1 도전형으로 도핑된 반도체 기판상의 일부를 제거하여 트렌치를 형성하고 드레인, 소스 및 게이트를 형성하는 플로팅 바디 셀의 제조방법에 있어서,
    상기 트렌치의 상부에 산화막이 형성될 수 있도록 일정한 기울기로 불순물을 주입하는 단계;
    상기 트렌치를 채우며 실리콘 기판의 상부로 연장된 게이트를 형성하는 단계;
    를 포함하여 이루어지며, 할로겐 불순물이 주입된 부분의 산화막이 할로겐 불순물이 주입되지 않은 부분의 산화막에 비하여 두껍게 형성되는 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
  2. 제1항에 있어서,
    상기 불순물은 할로겐 불순물인 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
  3. 제2항에 있어서,
    상기 할로겐 불순물이 주입되는 트렌치의 상부는 상기 게이트와 상기 소스가 오버랩되는 부분인 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
  4. 제3항에 있어서,
    상기 트렌치의 기저부에 형성된 드레인에 제2 도전형의 불순물을 주입하여 드레인 픽업을 형성하는 하는 단계를 더 포함하는 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
  5. 제4항에 있어서,
    상기 게이트 사이에 매립된 상기 폴리실리콘의 제2 도전형을 가지는 불순물을 확산시켜 소스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 할로겐 불순물은 불소(F)인 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
  7. 제1항에 있어서,
    상기 게이트는 폴리실리콘층 및 금속층이 적층된 구조로 형성된 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
  8. 제7항에 있어서,
    상기 금속층은 텅스텐(W), 코발트 실리사이드(Silicide) 및 니켈 실리사이드 중 어느 하나인 것을 특징으로 하는 플로팅 바디 셀의 제조방법.
  9. 제1항에 있어서,
    상기 게이트는 코발트 실리사이드(Cobalt Silicide)로 형성된 것을 특징으로 하는 플로팅 바디 셀 제조방법.
  10. 제1항에 있어서,
    상기 일정한 기울기 θ는 tan-1(W/h)≤θ≤tan-1(W/m)이며, W는 트렌치의 폭, h는 트렌치의 높이, m은 확산되어 형성될 소스의 깊이인 것을 특징으로 하는 플로팅 바디 셀 제조방법.
  11. 제1 도전형으로 도핑된 반도체 기판상의 일부를 제거되어 트렌치가 형성되고 드레인, 소스 및 게이트가 형성된 플로팅 바디 셀에 있어서,
    상기 트렌치 기저부와 연접하고 제2 도전형 물질로 도핑되어 확산된 제1 확산부;
    상기 트렌치를 채우며 실리콘 기판의 상부로 연장되어 형성되는 게이트(gate);
    상기 게이트 사이에 제2 도전형의 물질로 도핑되어 확산된 제2 확산부;
    를 포함하며, 상기 게이트와 상기 제2 확산부가 오버랩(overlap)되는 부분의 산화막 두께가 그러하지 않은 부분의 산화막에 비하여 두꺼운 것을 특징으로 하는 플로팅 바디 셀.
  12. 제11항에 있어서,
    상기 타측으로 연장된 제1 확산부와 연접하며 상기 액티브 영역의 표면으로 연장되고 제2 도전형으로 도핑된 드레인 픽업부;
    를 더 포함하는 플로팅 바디 셀.
  13. 제11항 내지 제12항 중 어느 한 항에 있어서,
    상기 확산된 제1 확산부가 드레인이고, 상기 확산된 제2 확산부가 소스이며, 상기 드레인과 상기 소스사이에 개재된 실리콘 기판이 플로팅 바디인 것을 특징으로 하는 플로팅 바디 셀.
  14. 제11항에 있어서,
    상기 게이트는 폴리실리콘층과 금속층이 적층되어 형성된 것을 특징으로 하는 플로팅 바디 셀.
  15. 제14항에 있어서,
    상기 금속층은 텅스텐(W), 코발트 실리사이드, 니켈 실리사이드 중 어느 하나인 것을 특징으로 하는 플로팅 바디 셀.
  16. 제11항에 있어서,
    상기 게이트는 코발트 실리사이드로 형성된 것을 특징으로 하는 플로팅 바디 셀.
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