TWI538023B

TWI538023B - 具有凹入式閘極結構之記憶體單元及其製作方法

Info

Publication number: TWI538023B
Application number: TW102113655A
Authority: TW
Inventors: 李建錡; 楊家銘; 李偉平; 陳昕輝; 蕭智元; 高平; 江凱崙; 賴朝松; 王哲麒
Original assignee: 華亞科技股份有限公司
Priority date: 2013-04-17
Filing date: 2013-04-17
Publication date: 2016-06-11
Also published as: US9105505B2; TW201442078A; US20140312401A1

Description

具有凹入式閘極結構之記憶體單元及其製作方法

本發明係涉及一種具有凹入式閘極結構之記憶體領域，特別涉及一種具有含鹵素閘極介電層之記憶體單元及其製作方法。

隨著各種電子產品朝小型化發展之趨勢，動態隨機存取記憶體(dynamic random access memory,DRAM)單元的設計也必須符合高積集度及高密度之要求。對於一具備凹入式閘極結構之DRAM單元而言，由於其可以在相同的半導體基底內獲得更長的載子通道長度，以減少電容結構之漏電情形產生，因此在目前主流發展趨勢下，其已逐漸取代僅具備平面閘極結構之DRAM單元。

一般來說，具備凹入式閘極結構之DRAM單元會包含一電晶體元件與一電荷貯存裝置，其中，電晶體元件包含一對源/汲極區域、一凹入式閘極結構以及一位於半導體基底內之載子通道。電荷貯存裝置通常是一個用來儲存電荷的電容結構。在DRAM單元之操作狀態下，可藉由對閘極電極施加適當的偏壓，使得電荷在源/汲極間沿著閘極介電層下方之載子通道流動，並最終被儲存於相對應之電容結構內。然而，受限於製程技術之故，閘極結構內之閘極介電層一般會存在有許多缺陷，例如存在於氧化層表面及/或氧化層與半導體基底間之懸鍵(dangling bonds)缺陷，此缺陷之存在會導致漏電流路徑的產生，並使得儲存於電容結構內之電荷被不正常地釋放，因而縮短了DRAM元件之資料儲存時間(data retention time)。

因此，仍需提供一種具備凹入式閘極結構之記憶體單元及其製作方法，使得其內的閘極氧化層可以具有較少的懸鍵缺陷，以避免漏電流路徑的產生，並有效提昇相關記憶體元件之效能及可靠度。

有鑑於此，本發明係提供一種具有凹入式閘極結構之記憶體單元及其製作方法，以解決上述習知技術之缺失。

為達到上述目的，根據本發明之一較佳實施例，係提供一種具有凹入式閘極結構之記憶體單元，其包含一半導體基底、一溝渠絕緣區域、一主動區域、一閘極電極、一含鹵素介電層以及至少一電容結構。溝渠絕緣區域係設置於半導體基底內，以定義出一主動區域。源極區域及汲極區域分別設置於主動區域之兩側，其中源極區域至汲極區域之方向係為一第一方向。閘極溝渠係設置於半導體基底內且位於源極區域及汲極區域之間，其中閘極溝渠包含一側壁部分以及一弧狀底面，且弧狀底面從垂直於第一方向之一第二方向剖面來看，為一上凸的(convex)曲面輪廓。閘極電極係設置於閘極溝渠內。含鹵素介電層係設置於閘極電極與半導體基底之間且電容結構係電連接於汲極區域。

根據本發明之另一較佳實施例，一種具有凹入式閘極結構之記憶體單元製作方法。包含形成一溝渠絕緣區域於一半導體基底內，以定義出一主動區域。形成一源極區域及一汲極區域，分別設置於主動區域之兩側，其中源極區域至汲極區域之方向係為一第一方向。接著形成一閘極溝渠於半導體基底內，其中閘極溝渠包含一側壁部分以及一弧狀底面，且弧狀底面從垂直於第一方向之一第二方向剖面來看，為一上凸的曲面輪廓。繼以形成一含鹵素介電層於閘極溝渠之表面上，並填入一閘極電極至閘極溝渠內。其中，含鹵素介電層位於閘極電極和半導體基底之間。最後，形成至少一電容結構，其中電容結構電連接於汲極區域。

10‧‧‧半導體基底

12‧‧‧淺溝渠絕緣結構

14‧‧‧主動區域

15‧‧‧側壁部分

15a‧‧‧第一側壁

15b‧‧‧第二側壁

18‧‧‧圖案化蝕刻遮罩

19‧‧‧蝕刻製程

20‧‧‧電晶體元件

21‧‧‧鹵素離子摻雜製程

22‧‧‧閘極溝渠

24‧‧‧弧狀底面

26‧‧‧含鹵素介電層

28‧‧‧半導體層

30‧‧‧導電層

32‧‧‧閘極電極

34‧‧‧上蓋層

35‧‧‧字元線

36‧‧‧閘極結構

38d‧‧‧汲極區域

38s‧‧‧源極區域

40‧‧‧側壁子

42‧‧‧載子通道

50‧‧‧介電層

54‧‧‧位元線

56‧‧‧節點接觸插塞

58‧‧‧電容結構

60‧‧‧水平面

100‧‧‧動態隨機存取記憶體單元

D1‧‧‧第一預定深度

D2‧‧‧第二預定深度

X‧‧‧第一方向

Y‧‧‧第二方向

第1圖為根據本發明第一較佳實施例所繪示的具有凹入式閘極結構之記憶體單元的俯視示意圖。

第2圖是根據本發明第一較佳實施例所繪示之具有凹入式閘極結構之記憶體單元的透視圖。

第3圖是根據本發明第一較佳實施例所繪示對應於第2圖之透視圖。

第4圖至第6圖係根據本發明第一較佳實施例所繪製之具有凹入式閘極結構記憶體單元之製作方法示意圖。

第7圖是根據本發明第二較佳實施例所繪示之具有凹入式閘極結構之記憶體單元的透視圖。

第8圖是根據本發明第三較佳實施例所繪示之具有凹入式閘極結構之記憶體單元的透視圖。

第9圖是根據本發明第四較佳實施例所繪示之具有凹入式閘極結構之記憶體單元的透視圖。

第10圖是根據本發明第五較佳實施例所繪示之具有凹入式閘極結構之記憶體單元的透視圖。

下文中，將配合圖式詳細說明本發明之記憶體單元及其製作方法。雖然本發明以實施例揭露如下，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。且為了簡潔與清晰起見，部分習知製程的細節將不在此揭露。其中，相同或類似之元件或裝置係以相同之元件符號表示，且圖式係以說明為目的，並未完全依照原尺寸做圖。

此外，於通篇說明書及後續的申請專利範圍當中所提及的「包含」係為一開放式的用語，應解釋成「包含但不限定於」；所稱「緊鄰」係定義為「實質上有接觸」；術語「水平」，乃定義為平行於半導體基材原始表面(primary surface)、基板表面或主要平面之一平面，且不論該平面之擺向；「垂直」一詞乃定義為一垂直於上述「水平」之方向。而其餘之術語，例如「於...上」、「於...下」、「上」、「下」、「上端」、「下端」、「底部」、「頂端」、「側面」、「高」以及「低」，皆以水平面作為基準而加以定義。又，除非另加以定義，下文提及之術語(包含技術術語以及科技術語)，其涵義均應相同於本領域技術人員所認知之通常涵義。

以下配合圖式詳細說明本發明較佳實施例之記憶體單元之結構。第1圖為依據本發明一第一較佳實施例所繪示的凹入式閘極結構之記憶體單元的俯視示意圖。第2圖則分別顯示沿著第1圖中的1I-I’切線以及1II-II’切線之剖面，其中第2圖中I-I’剖面為沿著閘極通道寬度(channel width)方向，亦即源極-汲極方向之剖面，而第2圖中II-II’剖面顯示的是閘極通道長度(channel length)方向之剖面，其中閘極通道寬度方向與閘極通道長度方向正交。

如第1圖及第2圖所示，根據本發明之一第一較佳實施例，係提供一記憶體單元(memory cell)，例如具備凹入式閘極結構之動態隨機存取記憶體(dynamic random access memory,DRAM)單元100，其包含有至少一電晶體元件20以及至少一電容結構58，以作為DRAM陣列中之最小組成單元。DRAM單元100可以接收來自於位元線(圖未示)及字元線35之電壓訊號，以進行其操作。其中，一淺溝渠絕緣結構(shallow trench isolation,STI)12係被設置於半導體基底10內，以定義出一可容納電晶體元件20之主動區域14，例如一俯視外觀實質上呈現矩形之主動區域，但不限於此。在此需注意的是，本發明之DRAM單元100不限定僅包含一電晶體元件20與一設置在其鄰近之電容結構58，根據不同需求，DRAM單元也可以同時具備兩個電晶體元件及兩個電容結構，例如一具有共源極結構之DRAM單元，但不限於此。

根據本發明之第一較佳實施例，更具體來說，電晶體元件20包含有至少一源極區域38s、至少一汲極區域38d、至少一閘極結構36以及至少一含鹵素介電層26。其中，源極區域38s可以透過一源極接觸插塞52而與一位元線54電連接；而汲極區域38d則可以透過節點接觸插塞56與電容結構58電連接。如第2圖之I-I’及II-II’剖面所示，閘極結構36係被設置於半導體基底10上，其側壁被至少一側壁子40所覆蓋，而其底部係填入半導體基底10內之閘極溝渠22內。更進一步來說，閘極結構36由下至上係至少包含有一半導體層28、一導電層30以及一上蓋層34。其中，半導體層28以及導電層30可視為一閘極電極32，其係用以接受適當之電壓而控制閘極溝渠22下方載子通道42之開關狀態，此外，半導體基底10上更包含有一介電層50，且上述部份的閘極結構36、側壁子40、源極接觸插塞52與節點接觸插塞56位於介電層50內。

第3圖是顯示對應於第2圖之透視圖，其中3I-I’切線以及3II-II’切線分別對應至1I-I’切線以及1II-II’切線。如第2圖及第3圖所示，根據本發明之第一較佳實施例，閘極溝渠22具有一側壁部分15以及一弧狀底面24，其係被設置於源極區域38s及汲極區域38d之間之半導體基底10內。其中，側壁部分15包含鄰近汲極區域38d之一第一側壁15a及鄰近於源極區域38s之一第二側壁15b。亦即第一側壁15a及第二側壁15b係沿著第一方向X而相對設置。若沿著第一方向X對閘極溝渠22取一剖面(對應至第2圖II-II’剖面)，則閘極溝渠22之弧狀底面24實質上會呈現一U字型或一上凹之拋物線(positive parabolic)。相對應來說，若沿著一垂直於第一方向X之第二方向Y對閘極溝渠22取一剖面時(對應至第2圖I-I’剖面)，則閘極溝渠22之弧狀底面24實質上會呈現一上凸的(convex)曲面輪廓。參照第2圖，對於此上凸的曲面輪廓而言，其具有一第一預定深度D1以及一第二預定深度D2。第一預定深度D1及第二預定深度D2間具有一高度差H，此高度差H在對應於閘極溝渠22的中央區域會具有一最大值，並沿著閘極通道長度方向(亦即第一方向X)之各側遞減。更精確來說，此高度差H漸減之特徵係歸因於弧狀底面24實質上具有之三維之馬鞍狀(saddle-shaped)輪廓，此特徵係繪示於第3圖中。如第3圖所示，根據本實施例，由於閘極溝渠22之弧狀底面24係為一馬鞍狀輪廓結構，因此相較於一般之凹入式閘極溝渠，其可以提供更寬之載子通道寬度，進而提升電晶體元件20之驅動電流。另一方面來說，由於閘極電極32之底面係包覆住上凸的弧狀底面24，因此會產生類似如雙閘極電晶體(double gate transistor)之結構特徵。也就是說，於源/汲極間流通之電荷可以被更有效地控制，進而改善了電晶體元件20次臨界擺幅(subthreshold swing,SS)之電性表現。

仍如第2圖及第3圖所示，根據本發明之第一較佳實施例，閘極電極32和半導體基底10間會具有一含鹵素介電層26，例如一含氟、氯或溴等鹵素原子之介電層，以作為一閘極介電層。因此，藉由對閘極電極32施加適當之偏壓，可以開啟閘極溝渠22下方之載子通道42，使得電荷可以在源/汲極區域38s、38d間流通。根據本實施例，含鹵素介電層26較佳係順向性地完整覆蓋住閘極溝渠22之表面，亦即，含鹵素介電層26會覆蓋住第一側壁15a、第二側壁15b以及弧狀底面24。較佳而言，含鹵素介電層26係為一含氟介電層，且含氟介電層內之氟原子濃度實質上較佳會介於1E11原子數/立方公分(atoms/cm³)至1E16atoms/cm³之間。相較於一般之非鹵素介電層，由於本發明之含鹵素介電層26之鹵素原子，可以和鹵素介電層26內或鹵素介電層26與半導體基底10間之表面缺陷產生鍵結，例如懸鍵缺陷(dangling bond defects)，而減少了可能發生之漏電流路徑。因此，相對應之DRAM單元便不易產生閘極引發汲極漏電流(gate-induced drain leakage,GIDL)效應。換句話說，儲存於電容結構58內之電荷可以具有較長之資料儲存時間(data retention time)，進而增進了DRAM元件之效能以及可靠度。在此需注意的是，上述懸鍵之產生大致可歸因於半導體原子未與其他原子鍵結完全，而產生具有孤對電荷之半導體原子，例如具有孤對電子之矽原子，但不限於此。舉例來說，若閘極介電層之主體係選自高介電常數介電層，則懸鍵缺陷則可能是來自於未與其他原子鍵結完全之稀土原子。

為了清楚起見，下文將進一步描述上述記憶體單元之製作方法。且為簡化說明，相同之元件結構係以相同之標號進行標示，且其細節將不再贅述。

第4圖至第6圖係根據本發明第一較佳實施例所繪製之記憶體單元之製作方法示意圖，其中，各圖之I-I’剖面係對應至第1圖之1I-I’切線，而各圖之II-II’剖面係對應至第1圖之1II-II’切線。首先，如第4圖所示，提供一半導體基底10，其可以是單晶矽基底、絕緣層上覆矽基底或具有半導體磊晶結構(例如矽化鎵或矽化磷)之半導體基底。半導體基底10內具有一淺溝渠絕緣結構12，其係用以定義出一主動區域。其中，淺溝渠絕緣結構12之組成可以包含氧化矽、氮化矽、氮氧化矽或任何適合之絕緣材料。接著，在圖案化蝕刻遮罩18之覆蓋下進行至少一蝕刻製程19，例如一乾蝕刻製程，以於半導體基底10內形成至少一閘極溝渠22。如同前文所述，閘極溝渠22具有一側壁部分15以及一弧狀底面24，其中側壁部分15包含一沿著第一方向X相對設置之第一側壁15a及第二側壁15b；且弧狀底面24實質上具有一三維之馬鞍狀輪廓。歸因於此馬鞍狀輪廓之設計，第4圖I-I’剖面中弧狀底面24之頂點與第4圖II-II’剖面中弧狀底面24之底部端點係位於同一水平面60，此特徵可搭配參照第3圖而知。

於形成閘極溝渠22後，接著可去除圖案化蝕刻遮罩18，並利用一特定製程，例如熱氧化製程、擴散製程或沉積製程，於閘極溝渠22之表面形成一閘極介電層。其中，閘極介電層可以是氧化矽、氮氧化矽或高介電常數介電層，但不限於此。舉例來說，高介電常數介電層可包含氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)或鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)，但不限於此。

接著，如第5圖所示，於閘極溝渠22之表面形成閘極介電層(圖未式)後，接著進行一鹵素離子摻雜製程21，較佳係為氟離子摻雜製程，將鹵素原子摻雜至閘極介電層而形成一含鹵素介電層26。舉例來說，鹵素離子摻雜製程21係為一電漿摻雜製程(plasma doping process)，因此鹵素原子可以均勻地分布在含鹵素介電層26中，但不限於此。根據其他實施例，鹵素原子也可以透過例如氣相擴散製程(vapor-phase diffusion)、離子佈植製程 (ion-implantation process)或其他合適製程而被摻雜至閘極介電層中或閘極介電層與半導體基底10間之介面。由於鹵素原子具有很高的鍵結活性，因此可以和沒有鍵結完全之半導體原子或金屬原子產生鍵結，進而降低了缺陷之數量，例如懸鍵缺陷之數量。更具體來說，可以利用氟離子佈植製程，在佈植能量為15千伏特(kV)以及摻雜劑量為1E13~5E14原子數/平方公分(atoms/cm²)之條件下進行氟離子佈植，而產生-F-Si-鍵結，最佳而言，其係在佈植能量為15kV以及摻雜劑量為1E14(atoms/cm²)之條件下進行離子佈植。在此需注意的是，經過此鹵素離子摻雜製程21，鹵素原子可能會同時被摻雜入閘極溝渠22下方之半導體基底10內或是半導體基底10表面。經過上述鹵素離子摻雜製程21後，可選擇性地再進行一閘極氧化層緻密化製程，例如熱製程，以減少閘極介電層之缺陷。在此需注意的是，若施行鹵素離子摻雜製程21之時點係在施行緻密化製程之時點前，則可以發揮消除懸鍵缺陷之最佳效果。

最後，如第6圖所示，形成一電晶體元件20以及一電容結構58。其中，電晶體元件20包含一源極區域38s、一汲極區域38d以及一閘極結構36。閘極結構36由下至上包含一填滿閘極溝渠22之半導體層28、一導電層30以及一上蓋層34，且閘極結構36之側壁係被側壁子40所覆蓋。源極區域38s可以透過一源極接觸插塞52而與一位元線54電連接，而汲極區域38d可以透過節點接觸插塞56與電容結構58電連接。由上述可知，在將閘極電極32填入至閘極溝渠22內前，會先形成一含鹵素介電層26於閘極溝渠22表面。在此需注意的是，半導體層28可以是一多晶半導體層或單晶半導體層，且其可以選自矽、鍺或其他合適之半導體材料。導電層30及位元線54可以是具有低阻值之導電材質，較佳係為一金屬材質，例如鋁、銅、鎢等或其合金，但不限於此。側壁子40及上蓋層34較佳係選自非導電之介電材料，例如氮化矽、氧化矽或氮氧化矽，但不限於此。第6圖之元件大致對應於第 2圖所示之元件，為了簡潔起見，在此便不再贅述。

以上係為本發明第一較佳實施例之實施態樣。根據此較佳實施例，一含鹵素介電層26係被全面性地設置於閘極電極32以及半導體基底10之間，因此可以減少DRAM單元100產生漏電流之情形。此外，上述之含鹵素介電層26不限於只有單層，其也可能是一多層結構。舉例來說，於形成一單層含鹵素介電層之後，可以選擇性地再形成單層或多層非鹵素介電層或含鹵素介電層，但不限於此。

下文將針對本發明之記憶體單元的其他實施態樣進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作說明。此外，本發明之各實施例中相同或相類似之元件係採用相同之元件符號，以利於各實施例間互相對照。

第7圖是根據本發明一第二較佳實施例DRAM單元之透視圖，其中7I-I’切線以及7II-II’切線分別對應至第1圖之1I-I’切線以及1II-II’切線。搭配參照第2圖，第7圖所示之結構類似如第3圖所示，其閘極溝渠22同樣具有一側壁部分15以及一弧狀底面24，且含鹵素介電層26係同樣設置於閘極電極32以及半導體基底10之間。然而，主要差別在於，本實施例之含鹵素介電層26主要係位於第一側壁15a及第二側壁15b上，而位於弧狀底面24之閘極介電層則是一非鹵素介電層。舉例來說，其製程方式可以是在形成閘極介電層之後，分別對第一側壁15a及第二側壁15b之閘極介電層進行一斜向離子佈植製程，但不限於此。因此鹵素原子僅會摻雜至位於第一側壁15a及第二側壁15b之閘極介電層內。由於本實施例之其他元件和製程大致類似於上述之第一較佳實施例，為了簡潔起見在此便不再贅述。

第8圖是根據本發明第三較佳實施例DRAM單元之透視圖，其中8I-I’切線以及8II-II’切線分別對應至第1圖之1I-I’切線以及1II-II’切線。搭配參照第2圖，第8圖所示之結構類似如第3圖所示，其閘極溝渠22同樣具有一側壁部分15以及一弧狀底面24，且含鹵素介電層26係同樣設置於閘極電極32以及半導體基底10之間。然而，其主要差別在於，第三較佳實施例之含鹵素介電層26主要係僅位於第一側壁15a之表面上，而位於第二側壁15b及弧狀底面24之閘極介電層則是一非鹵素介電層。舉例來說，其製程方式可以是在形成閘極介電層之後，僅對第一側壁15a進行一單一方向之斜向離子佈植製程，但不限於此。因此鹵素原子僅會被摻雜至第一側壁15a上之閘極介電層內。由於第一側壁15a緊鄰汲極區域38d，透過此方式，可減少汲極區域38d周圍閘極介電層之懸鍵缺陷，即可以有效增加電容結構58之資料儲存時間。本實施例之其他元件和製程大致類似於上述之第一較佳實施例，為了簡潔起見在此便不再贅述。

第9圖是根據本發明第四較佳實施例DRAM單元之透視圖，其中9I-I’切線以及9II-II’切線分別對應至第1圖之1I-I’切線以及1II-II’切線。搭配參照第2圖，第9圖所示之結構類似如第3圖所示，其閘極溝渠22同樣具有一側壁部分15以及一弧狀底面24，且含鹵素介電層26係同樣設置於閘極電極32以及半導體基底10之間。然而，其主要差別在於，本第四較佳實施例之含鹵素介電層26主要僅位於第一側壁15a之上部表面之上，而位於第一側壁15a之下部表面、第二側壁15b及弧狀底面24之閘極介電層則是一非鹵素介電層。舉例來說，其製程方式可以是在形成閘極介電層之後，對第一側壁15a進行一單一方向之大角度斜向離子佈植製程，但不限於此。因此鹵素原子僅會摻雜至第一側壁15a之上部表面之閘極介電層內。類似如第三較佳實施例，由於第一側壁15a之上部表面緊鄰汲極區域38d，若減少汲極區域38d周圍閘極介電層之懸鍵缺陷，即可以有效增加電容結構58之資料儲存時間。由於本實施例之其他元件和製程大致類似於上述之第一較佳實施例，為了簡潔起見在此便不再贅述。

第10圖是根據本發明第五較佳實施例DRAM單元之透視圖，其中10I-I’切線以及10II-II’切線分別對應至第1圖之1I-I’切線以及1II-II’切線。搭配參照第2圖，第10圖所示之結構類似如第3圖所示，其閘極溝渠22同樣具有一側壁部分15以及一弧狀底面24，且含鹵素介電層26係同樣設置於閘極電極32以及半導體基底10之間。然而，其主要差別在於，第五較佳實施例之含鹵素介電層26係僅位於弧狀底面24沿著第二方向Y之兩側，而位於第一側壁15a、第二側壁15b及弧狀底面24中央區域之閘極介電層則是一非鹵素介電層。由於本實施例之其他元件和製程大致類似於上述之第一較佳實施例，為了簡潔起見在此便不再贅述。

在此需注意的是，含鹵素介電層之位置亦可能是上述第一到第五較佳實施例之搭配組合，例如含鹵素介電層可以同時位於第一側壁及第二側壁之上部表面之上，以達到DRAM元件最佳之資料儲存時間。為了簡潔起見在此便不再贅述。

綜上所述，本發明係提供一種具有凹入式閘極結構之記憶體單元及其製作方法，藉由進行一鹵素原子摻雜製程，形成具有較少懸鍵缺陷數量之含鹵素介電層。因此，記憶體單元不易產生閘極引發汲極漏電流(GIDL)之現象。進一步來說，儲存於電容結構內之電荷便可以具有較長之資料儲存時間，進而增進了DRAM元件之效能以及可靠度。