CN109801880B - 动态随机存取存储器的埋入式字符线及其制作方法 - Google Patents

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Abstract

本发明公开一种动态随机存取存储器的埋入式字符线及其制作方法。该制作动态随机存取存储器的埋入式字符线的方法为，首先形成一凹槽于一基底内，然后形成一有机层于凹槽内，去除部分该有机层，形成一第一栅极介电层于凹槽内以及有机层上，去除有机层，再形成一第二栅极介电层于第一栅极介电层上以及凹槽内。之后形成一导电层于第二栅极介电层上并填满凹槽。

Description

动态随机存取存储器的埋入式字符线及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(Dynamic Random Access Memory,DRAM)元件的埋入式字符线的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
本发明一实施例公开一种制作动态随机存取存储器的埋入式字符线的方法。首先形成一凹槽于一基底内，然后形成一有机层于凹槽内，去除部分该有机层，形成一第一栅极介电层于凹槽内以及有机层上，去除有机层，再形成一第二栅极介电层于第一栅极介电层上以及凹槽内。之后形成一导电层于第二栅极介电层上并填满凹槽。
本发明另一实施例公开一种动态随机存取存储器的埋入式字符线，其主要包含一凹槽设于基底内、一掺杂区设于该凹槽两侧以及一栅极结构埋设于凹槽内。其中栅极结构又包含：一导电层设于凹槽内；一第一栅极介电层设于导电层以及基底之间；以及一第二栅极介电层设于第一栅极介电层以及导电层之间，其中第一栅极介电层以及第二栅极介电层包含不同深度。
附图说明
图1为本发明一实施例的动态随机存取存储器元件的俯视图；
图2至图7为图1中沿着切线AA’方向制作动态随机存取存储器元件的埋入式字符线的方法示意图；
图8为本发明一实施例的动态随机存取存储器元件的结构示意图；
图9至图12为本发明一实施例制作动态随机存取存储器元件的埋入式字符线的方法示意图。
主要元件符号说明
10 动态随机存取存储器元件 12 位线
14 字符线 16 基底
18 主动区(有源区) 20 存储器区(记忆体区)
22 栅极 24 浅沟绝缘
26 掺杂区 28 凹槽
30 有机层 32 第一栅极介电层
34 第二栅极介电层 36 阻障层
38 导电层 40 栅极结构
42 阻挡结构 44 气孔
46 阶梯部 48 硬掩模
52 掺杂区 54 图案化掩模
56 凹槽 58 掺杂区
60 凹槽 62 栅极介电层
64 阻障层 66 导电层
68 栅极结构 70 气孔
72 硬掩模 74 阻挡结构
具体实施方式
请参照图1至图7，图1至图7为本发明一实施例制作一动态随机存取存储器元件的方法示意图，其中图1为俯视图，图2至图7则显示图1中沿着切线AA’方向制作动态随机存取存储器元件的埋入式字符线的方法示意图。本实施例是提供一存储器元件，例如是具备凹入式栅极的动态随机存取存储器元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为DRAM阵列中的最小组成单元并接收来自于位线12及字符线14的电压信号。
如图1所示，动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘24，以于基底16上定义出多个主动区(active area,AA)18。此外，基底16上还定义有一存储器区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线(word line,WL)14与多个位线(bit line,BL)12较佳形成于存储器区20的基底16上而其他的主动元件等(未绘示)则可形成在周边区。需注意的是，为简化说明，本发明的图1仅绘示出位于存储器区20的元件上视图并省略了位于周边区的元件。
在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，而字符线14或多条栅极22是形成在基底16内并穿越各主动区18及浅沟绝缘24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如Y方向延伸，且第二方向与第一方向相交并小于90度。
另一方面，位线12是相互平行地形成在基底16上沿着一第三方向，例如X方向延伸，并同样横跨各主动区18及浅沟绝缘24。其中，第三方向同样是不同于第一方向，并且较佳是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此都不同，且第一方向与第二方向及第三方向都不垂直。此外，字符线14两侧的主动区18内较佳设有接触插塞，例如包括位线接触插塞(bit line contact,BLC)(图未示)来电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storage node)接触插塞(图未示)来电连接一电容。
以下针对字符线14(或又称埋入式字符线)的制作进行说明。首先如图2所示，先对基底16进行一离子注入制作工艺，例如将N型掺质注入基底16表面，以于基底16中形成一掺杂区26或一轻掺杂漏极，然后形成至少一凹槽28于基底16内。在本实施例中，形成凹槽28的方式可先形成一图案化掩模(图未示)，例如一图案化光致抗蚀剂于基底16或掺杂区26表面，随后利用图案化掩模为掩模进行一蚀刻制作工艺，去除部分掺杂区26以及掺杂区26下方的部分基底16以形成凹槽28。
接着如图3所示，形成一有机层30于凹槽28内填满凹槽28并覆盖基底16或掺杂区26表面。在本实施例中，有机层30较佳包含一光致抗蚀剂材料，但不局限于此。然后利用蚀刻去除部分有机层30并使剩余的有机层30上表面约略切齐掺杂区26下表面。在本实施例中，用来去除部分有机层30的蚀刻制作工艺较佳包含一干蚀刻制作工艺，其中干蚀刻制作工艺可更细部包含两道干蚀刻步骤，依序用来去除基底16表面的有机层30并接着调整剩余有机层30的高度。在本实施例中，两道干蚀刻步骤可选用相同或不同的蚀刻气体，其中所使用的气体较佳包含氧气、氮气或其组合。此外依据本发明其他实施例两道干蚀刻步骤又可包含氨气(NH3)、一氧化碳(CO)、二氧化碳(CO2)、二氧化硫(SO2)、氧硫化碳(COS)或其组合。
随后如图4所示，进行一低温原子沉积制作工艺以形成一第一栅极介电层32于凹槽28内以及有机层30上，或更具体而言设于有机层30上方的凹槽28侧壁、掺杂区26上表面以及有机层30上表面。
在本实施例中，第一栅极介电层32较佳包含氧化硅，但不局限于此。依据本发明其他实施利第一栅极介电层32又可依据制作工艺需求包含高介电常数介电层，其中高介电常数介电层可包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium siliconoxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconiumoxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconiumsilicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其组合所组成的群组。
接着如图5所示，先进行一蚀刻制作工艺，去除设于基底16表面或掺杂区26上表面的第一栅极介电层32以及设于有机层30上表面的第一栅极介电层32，使剩余的第一栅极介电层32仅覆盖掺杂区26侧壁或有机层30正上方的凹槽26侧壁，再进行一蚀刻制作工艺完全去除剩余的有机层30。在本实施例中，用来去除有机层30的蚀刻制作工艺较佳包含一湿蚀刻制作工艺，其中湿蚀刻制作工艺较佳于摄氏98度至120度的环境下利用例如硫酸与过氧化氢混合物(sulfuric acid-hydrogen peroxide mixture,SPM)等蚀刻溶液在不损害任何第一栅极介电层32的情况下来去除有机层30并暴露出掺杂区26以下的凹槽28侧壁以及凹槽28底部。
如图6所示，然后形成一第二栅极介电层34于第一栅极介电层32上以及凹槽28内，其中第二栅极介电层34较佳共形的(conformally)覆盖于掺杂区26表面、第一栅极介电层32上下表面与侧壁以及掺杂区26以下的凹槽28侧壁。
在本实施例中，第一栅极介电层32以及第二栅极介电层34较佳包含相同材料，例如两者均由氧化硅所构成，但不局限于此，依据本发明其他实施利第二栅极介电层34又可依据制作工艺需求包含高介电常数介电层，其中高介电常数介电层的材料选择可例如前所述包含介电常数大于4的介电材料，在此不另加赘述，
此外本实施例第二栅极介电层34的厚度较佳约略大于或等于第一栅极介电层32的厚度，其中第二栅极介电层34的厚度较佳介于30埃至60埃而第一栅极介电层32的厚度则较佳介于20埃至60埃。
如图7所示，随后依序形成阻障层36以及导电层38于第二栅极介电层34上，其中阻障层36较佳覆盖第二栅极介电层34表面而导电层38则设于阻障层36上并填满凹槽28。接着进行一回蚀刻制作工艺去除部分导电层38、部分阻障层36、部分第二栅极介电层34以及部分第一栅极介电层32以形成一栅极结构40于凹槽28内、一由剩余第一栅极介电层32所构成的阻挡结构42(shielding structure)位于栅极结构40以及掺杂区26之间并同时形成一气孔44于导电层38内，其中所形成的栅极结构40即为图1的字符线14。
在本实施例中，阻障层36较佳包含氮化钛，但不局限于此。更具体而言，阻障层36较佳为一功函数金属层，其可依据制作工艺或产品需求选用N型功函数金属层或P型功函数金属层，其中N型功函数金属层可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)或其组合。P型功函数金属层则可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)或其组合，但均不以此为限。导电层38则较佳包含钨，但不局限于此。
从整体结构来看，阻挡结构42上表面较佳切齐第二栅极介电层34、阻障层36以及导电层38上表面且四者均略高于掺杂区26下表面，其中阻挡结构42下表面或最底部又同时切齐且不低于掺杂区26下表面，而第二栅极介电层34则直接接触阻挡结构42侧壁以及底部且同时形成一阶梯部46。导电层38内的气孔44较佳设于掺杂区26下方的导电层38内，其中气孔44上表面或最上顶点较佳低于掺杂区26下表面。
随后形成一硬掩模48于栅极结构40上并使硬掩模48上表面切齐掺杂区26上表面。在本实施例中，硬掩模48较佳包含氮化硅，但不局限于此。之后可依据制作工艺需求进行接触插塞制作工艺，例如可分别于栅极结构40两侧形成位线接触插塞电连接掺杂区26与后续所制作的位线，以及形成存储节点接触插塞同时电连接掺杂区26与后续所制作的电容。至此即完成本发明一实施例的埋入式字符线的制作。
请继续参照图8，图8为本发明一实施例的动态随机存取存储器元件的埋入式字符线的结构示意图。如图8所示，本发明可于图2至图3去除部分有机层30以及形成第一栅极介电层32时通过调整有机层30的高度来控制第一栅极介电层32的底部深度，例如可使第一栅极介电层32下表面略低于掺杂区26下表面。如此进行后续图7至图12的制作工艺形成阻挡结构42之后所形成的阻挡结构42上表面较佳高于26掺杂区下表面同时阻挡结构42最底部较佳低于掺杂区26下表面。
请继续参照图9至图12，图9至图12为本发明一实施例制作动态随机存取存储器元件的埋入式字符线的方法示意图。如图9所示，首先可比照图2的制作工艺先对基底16进行一离子注入制作工艺，例如将N型掺质注入基底16表面以形成一掺杂区52或一轻掺杂漏极，然后形成一图案化掩模54于基底16表面，再以图案化掩模54为掩模去除部分掺杂区52以形成至少一凹槽56于基底16内。
需注意的是，相较于前述实施例依序去除部分包含掺质以及无掺质的基底16以形成凹槽28，本实施例较佳仅去除部分掺杂区52或具有掺质的基底16但不去除任何无掺质的基底16以形成凹槽56。换句话说，本实施例所形成的凹槽56底部较佳切齐掺杂区52底部。
然后图10所示，进行一离子注入制作工艺，将掺质注入凹槽56两侧以及正下方的基底16内以形成另一掺杂区58。以结构来看在，利用离子注入制作工艺所形成的掺杂区58约略呈现U型，其中掺杂区58较佳设于凹槽56两侧以及正下方的基底16内并同时重叠部分掺杂区52以及无掺质的基底16。在本实施例中，掺杂区52较佳与掺杂区58包含相同导电型式，例如均为N型掺杂区且掺杂区58的浓度较佳低于掺杂区52的浓度。
随后图11所示，再利用图案化掩模进行另一蚀刻制作工艺，例如将凹槽56向下延伸继续去除部分掺杂区58以及部分基底16以形成凹槽60，其中图案化掩模54可能在蚀刻过程中耗损因此形成凹槽60后图案化掩模54的厚度较佳略低于图10中的图案化掩模54厚度。在此阶段，所形成的凹槽60底部较佳低于掺杂区52的下表面而原本由凹槽56左侧延伸至凹槽56右侧的掺杂区58也因凹槽56向下延伸被截断，使剩余的掺杂区58设于新形成凹槽60的左右两侧而形成阻挡结构74。
图12所示，之后再依序形成一栅极介电层62、一阻障层64以及一导电层66于凹槽60内并填满凹槽60，然后进行一回蚀刻制作工艺去除部分导电层66以及部分阻障层64以形成一栅极结构68于凹槽60内并同时形成一气孔70于导电层66内，其中所形成的栅极结构68即为图1的字符线14，而阻障层64顶部则较佳略低于阻挡结构74以及导电层66顶部但高于掺杂区52上表面，同时导电层66上表面又略高于阻挡结构74上表面。但不局限于此，依据本发明一实施例，阻障层64顶部又可约略切齐阻挡结构74顶部、导电层66上表面可切齐阻挡结构74上表面或是阻障层64、导电层66以及阻挡结构74三者上表面均切齐，这些实施例均属本发明所涵盖的范围。
随后形成一硬掩模72于栅极结构68上并使硬掩模72上表面切齐掺杂区52上表面。在本实施例中，硬掩模72较佳包含氮化硅，但不局限于此。之后可依据制作工艺需求进接触插塞制作工艺，例如可分别于栅极结构68两侧形成位线接触插塞电连接掺杂区52与后续所制作的位线，以及形成存储节点接触插塞同时电连接掺杂区52与后续所制作的电容。
一般而言，现今广泛所使用的随机动态处理存储器元件中由于栅极结构与两侧的掺杂区例如轻掺杂漏极或源极/漏极区域过于接近而引发所谓栅极引发漏极漏电流(gate-induced-drain-leakage,GIDL)等问题。为了改善此现象，本发明主要于栅极结构或埋入式字符线以及掺杂区之间额外设置一阻挡结构，其中阻挡结构可依据前述图2至图7的实施例形成于凹槽内侧且与第二栅极介电层由相同材料所构成，或可如图9至图12的实施例般形成于凹槽外侧且由离子注入方式所形成。通过这两种态样本发明可有效降低GIDL发生的机率并提升元件效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的保护范围。

Claims (20)

1.一种制作动态随机存取存储器的埋入式字符线的方法，包含：
形成一第一掺杂区于一基底内；
去除部分该第一掺杂区以形成一凹槽于该基底内；
形成一栅极结构于该凹槽内，其中该栅极结构包括：
导电层，设于该凹槽内；以及
第二栅极介电层，设于该导电层以及该基底之间；以及
形成一阻挡结构于该栅极结构以及该第一掺杂区之间，
其中该第二栅极介电层直接接触该基底且覆盖该阻挡结构。
2.如权利要求1所述的方法，另包含：
去除部分该第一掺杂区以及部分该基底以形成该凹槽；
形成一有机层于该凹槽内；
去除部分该有机层；
形成一第一栅极介电层于该凹槽内以及该有机层上；
去除该有机层；
形成该第二栅极介电层于该第一栅极介电层上以及该凹槽内；以及
形成一导电层于该第二栅极介电层上并填满该凹槽。
3.如权利要求2所述的方法，另包含形成该导电层于该第二栅极介电层上并同时形成一气孔于该导电层内。
4.如权利要求2所述的方法，另包含：
在形成该导电层之前形成一阻障层于该第二栅极介电层上；
去除部分该导电层、部分该阻障层、部分该第二栅极介电层以及部分该第一栅极介电层以形成该阻挡结构以及该栅极结构；以及
形成一硬掩模于该栅极结构上。
5.如权利要求1所述的方法，其中该阻挡结构上表面高于该第一掺杂区下表面以及该阻挡结构下表面切齐该第一掺杂区下表面。
6.如权利要求1所述的方法，其中该阻挡结构上表面高于该第一掺杂区下表面以及该阻挡结构下表面低于该第一掺杂区下表面。
7.如权利要求1所述的方法，另包含：
进行一离子注入制作工艺以形成一第二掺杂区于该凹槽两侧以及该凹槽下方的该基底内；
去除部分该第二掺杂区以及部分该基底以形成该阻挡结构于该凹槽两侧；以及
在形成该阻挡结构之后形成该栅极结构于该凹槽内。
8.如权利要求7所述的方法，其中该第二掺杂区浓度小于该第一掺杂区浓度。
9.如权利要求7所述的方法，其中该第一掺杂区以及该第二掺杂区包含相同导电型式。
10.一种动态随机存取存储器的埋入式字符线，包含：
凹槽，设于一基底内；
第一掺杂区，设于该凹槽两侧；
栅极结构，埋设于该凹槽内，其中该栅极结构包含：
导电层，设于该凹槽内；以及
栅极介电层，设于该导电层以及该基底之间；以及
阻挡结构，设于该栅极结构以及该第一掺杂区之间，其中该阻挡结构以及该栅极介电层包含不同深度，其中该栅极介电层直接接触该基底且覆盖该阻挡结构。
11.如权利要求10所述的动态随机存取存储器的埋入式字符线，其中该阻挡结构上表面高于该第一掺杂区下表面以及该阻挡结构下表面切齐该第一掺杂区下表面。
12.如权利要求10所述的动态随机存取存储器的埋入式字符线，其中该阻挡结构上表面高于该第一掺杂区下表面以及该阻挡结构下表面低于该第一掺杂区下表面。
13.如权利要求10所述的动态随机存取存储器的埋入式字符线，其中该阻挡结构以及该栅极介电层包含相同材料。
14.如权利要求10所述的动态随机存取存储器的埋入式字符线，另包含硬掩模，设于该栅极结构上。
15.如权利要求10所述的动态随机存取存储器的埋入式字符线，另包含气孔，设于该导电层内。
16.一种动态随机存取存储器的埋入式字符线，包含：
凹槽，设于一基底内；
第一掺杂区，设于该凹槽两侧；
栅极结构，埋设于该凹槽内，其中该栅极结构包含：
导电层，设于该凹槽内；以及
栅极介电层，设于该导电层以及该基底之间；以及
阻挡结构，设于该凹槽两侧的该基底内，其中该阻挡结构重叠该第一掺杂区以及该基底，其中该栅极介电层直接接触该基底且覆盖该阻挡结构。
17.如权利要求16所述的动态随机存取存储器的埋入式字符线，其中该阻挡结构包含第二掺杂区。
18.如权利要求17所述的动态随机存取存储器的埋入式字符线，其中第二掺杂区浓度小于该第一掺杂区浓度。
19.如权利要求17所述的动态随机存取存储器的埋入式字符线，其中该第一掺杂区以及该第二掺杂区包含相同导电型式。
20.如权利要求16所述的动态随机存取存储器的埋入式字符线，另包含气孔，设于该导电层内。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7205929B2 (ja) 2018-04-09 2023-01-17 東京エレクトロン株式会社 低容量相互接続用のエアギャップを備えた半導体デバイスを形成する方法
CN110265396B (zh) * 2019-06-28 2023-07-14 芯盟科技有限公司 存储器结构及其形成方法
CN113078113B (zh) * 2020-01-03 2023-01-31 长鑫存储技术有限公司 半导体结构及其制备方法
CN111971795A (zh) * 2020-07-06 2020-11-20 长江存储科技有限责任公司 三维存储器器件及其制造方法
US11631675B2 (en) 2021-01-28 2023-04-18 Winbond Electronics Corp. Semiconductor memory structure and method for forming the same
TWI808383B (zh) * 2021-02-22 2023-07-11 華邦電子股份有限公司 半導體結構及其製造方法
CN113078158B (zh) * 2021-03-10 2022-06-14 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
US11711914B2 (en) 2021-04-07 2023-07-25 Winbond Electronics Corp. Semiconductor structure having buried gate structure and method of manufacturing the same
TWI783534B (zh) * 2021-06-18 2022-11-11 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
US11690217B2 (en) 2021-07-06 2023-06-27 Winbond Electronics Corp. Dynamic random access memory with adhesion layer and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681804A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 半导体器件、其制造方法及具有该器件的组件与系统
CN104347379A (zh) * 2013-07-24 2015-02-11 爱思开海力士有限公司 包括多层栅极的半导体器件、电子器件及其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157328B2 (en) * 2005-01-31 2007-01-02 Infineon Technologies Ag Selective etching to increase trench surface area
US8183113B2 (en) * 2005-08-24 2012-05-22 Samsung Electronics Co., Ltd. Methods of forming recessed gate structures including blocking members, and methods of forming semiconductor devices having the recessed gate structures
US8154088B1 (en) 2006-09-29 2012-04-10 Cypress Semiconductor Corporation Semiconductor topography and method for reducing gate induced drain leakage (GIDL) in MOS transistors
KR20100096488A (ko) * 2009-02-24 2010-09-02 삼성전자주식회사 리세스 채널 구조를 갖는 반도체 소자
KR101570044B1 (ko) * 2009-03-17 2015-11-20 삼성전자주식회사 저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법
KR101060611B1 (ko) 2009-07-03 2011-08-31 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101110437B1 (ko) 2010-01-25 2012-02-24 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101095745B1 (ko) * 2010-04-07 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US20120261739A1 (en) * 2011-04-15 2012-10-18 Macronix International Co., Ltd. Semiconductor device and fabrication method thereof
TWI462275B (zh) * 2011-11-14 2014-11-21 Inotera Memories Inc 記憶體結構
KR101851199B1 (ko) * 2011-12-28 2018-04-25 삼성전자주식회사 질화된 게이트 절연층을 포함하는 반도체 소자 및 그 제조 방법
KR101983309B1 (ko) * 2012-10-26 2019-05-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR102017613B1 (ko) * 2013-02-19 2019-09-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2015012230A (ja) * 2013-07-01 2015-01-19 マイクロン テクノロジー， インク． 半導体装置の製造方法、及び半導体装置
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681804A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 半导体器件、其制造方法及具有该器件的组件与系统
CN104347379A (zh) * 2013-07-24 2015-02-11 爱思开海力士有限公司 包括多层栅极的半导体器件、电子器件及其形成方法

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