TW202412269A - 包括接墊圖案的半導體裝置 - Google Patents

Abstract

一種半導體裝置包括：基板；主動區，包括第一雜質區及與第一雜質區間隔開的第二雜質區；隔離區，界定主動區；閘極結構，與主動區相交，並在平行於基板的第一方向上延伸；第一接墊圖案，設置於第一雜質區上；第二接墊圖案，設置於第二雜質區上；位元線，設置於第一接墊圖案上並在第二方向上延伸，其中第二方向垂直於第一方向並平行於基板；以及接觸結構，位於第二接墊圖案上，其中第二接墊圖案具有在第一方向上彼此相對的第一側表面與第二側表面，其中第一側表面及第二側表面兩者沿著平行於基板的平面皆為彎曲的。

Description

包括接墊圖案的半導體裝置

[相關申請案的交叉參考]

本申請案主張於2022年6月3日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0068374號的權益及優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。

本揭露是有關於一種半導體裝置，且更具體而言，是有關於一種包括接墊圖案的半導體裝置及其製造方法。

現代計算裝置使用積體電路來實作其諸多組件，例如通用處理器、特殊應用積體電路（application specific integrated circuit，ASIC）及記憶體。記憶體及記憶體系統是該些裝置的核心組件，並且使得裝置的狀態資訊能夠隨著時間的推移而持續，以供後期使用或處理。例如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）等隨機存取記憶體使得多個資料項能夠在幾乎相同的時間量內被讀取或寫入，而無論資料在記憶體內的物理位置如何。該些記憶體系統允許其他組件快速地存取資訊。

較新的裝置正採用更大的記憶體量。已經進行了研究來減小例如DRAM等半導體電路的元件的大小，從而以較小的物理形狀因數提供較大的記憶體大小。研究包括開發新的電路製造製程、以及開發各種構成組件的新的佈置形式及形狀。

一種半導體裝置包括：基板；主動區，包括第一雜質區及與第一雜質區間隔開的第二雜質區；隔離區，界定主動區；閘極結構，與主動區相交，並在平行於基板的第一方向上延伸；第一接墊圖案，設置於第一雜質區上；第二接墊圖案，設置於第二雜質區上；位元線，設置於第一接墊圖案上並在第二方向上延伸，其中第二方向垂直於第一方向並平行於基板；以及接觸結構，位於第二接墊圖案上，其中第二接墊圖案具有在第一方向上彼此相對的第一側表面與第二側表面、以及在第二方向上彼此相對的第三側表面與第四側表面，並且其中第一側表面及第二側表面中的每一者在由第一方向及第二方向形成的水平面中是彎曲的，並且第三側表面及第四側表面中的每一者在水平面中具有實質上線性的形狀。一種半導體裝置包括：主動區，包括第一雜質區及與第一雜質區間隔開的第二雜質區；隔離區，界定主動區；閘極結構，設置於閘極溝槽中，在第一方向上延伸，與主動區相交，並延伸至隔離區中；第一接墊圖案，與第一雜質區接觸，並設置於第一雜質區上；第二接墊圖案，與第二雜質區接觸，與第一接墊圖案間隔開，並設置於第二雜質區上；位元線，與第一接墊圖案接觸，在垂直於第一方向的第二方向上延伸，並且其中位元線設置於第一接墊圖案上；接觸結構，與第二接墊圖案接觸，並設置於第二接墊圖案上；以及間隔件結構，與位元線的側表面接觸，其中第一接墊圖案的上表面與位元線的下表面接觸，並且其中第一接墊圖案的上表面在第一方向上的寬度不同於位元線的下表面在第一方向上的寬度。

一種半導體裝置包括：隔離區，在記憶體胞元區中界定胞元主動區，且在周邊區中界定周邊主動區；胞元閘極結構，在記憶體胞元區中設置於閘極溝槽中，其中胞元閘極結構在第一方向上延伸，與胞元主動區相交，並延伸至隔離區中；第一接墊圖案，與胞元主動區中的第一雜質區接觸，並設置於胞元主動區上；第二接墊圖案，與胞元主動區中的第二雜質區接觸，並設置於胞元主動區上；位元線，與第一接墊圖案接觸，並在垂直於第一方向的第二方向上延伸，其中位元線設置於第一接墊圖案上；胞元接觸結構，與第二接墊圖案接觸，並位於第二接墊圖案上；以及障壁間隔件，包括夾置於第一接墊圖案與第二接墊圖案之間的部分，其中第一接墊圖案的上表面的水平高度與第二接墊圖案的上表面的水平高度之間的水平高度差大於第一接墊圖案的下表面的水平高度與第二接墊圖案的下表面的水平高度之間的水平高度差。

一種用於製造半導體裝置的方法包括：形成界定主動區的隔離區；形成與主動區相交並延伸至隔離區中的閘極溝槽；在閘極溝槽中形成閘極結構；形成第一接墊圖案以使其與主動區的第一區接觸；形成第二接墊圖案，所述第二接墊圖案具有設置於較第一接墊圖案的上表面的水平高度低的水平高度上的上表面，其中在形成第一接墊圖案之後，第二接墊圖案的上表面與主動區的第二區接觸；形成下部導電線，以使其與第一接墊圖案的上表面接觸並在與閘極結構相交的方向上延伸；在形成下部導電線之後，形成上部導電線及垂直地堆疊於上部導電線上的位元線頂蓋圖案；形成覆蓋下部導電線的側表面、上部導電線的側表面及位元線頂蓋圖案的側表面的位元線間隔件；在包括下部導電線、上部導電線及位元線頂蓋圖案的結構的至少一側上形成絕緣柵欄；以及形成與絕緣柵欄之間的第二接墊圖案接觸的接觸結構。

在下文中，將參照附圖來闡述本揭露的實施例。

將參照圖1、圖2A、圖2B及圖2C來闡述根據實例性實施例的半導體裝置。圖1、圖2A、圖2B及圖2C是示出根據實例性實施例的半導體裝置的圖式。在圖1、圖2A、圖2B及圖2C中，圖1是示出根據實例性實施例的半導體裝置的圖式，圖2A是示出沿著圖1中的線I-I'及II-II'截取的區的剖視圖，圖2B是示出圖2A中的區「A」的放大圖，且圖2C是示出沿著圖1中的線III-III'及IV-IV'截取的區的剖視圖。

參照圖1、圖2A、圖2B及圖2C，根據實例性實施例的半導體裝置1可包括基板3及隔離區9，隔離區9在記憶體胞元區CA中界定胞元主動區6a1，並在周邊區PA中界定周邊主動區6a2。

基板3可為半導體基板。舉例而言，基板3可包含IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。IV族半導體可包含矽、鍺或矽鍺。在一些實施例中，基板3可包含矽材料，例如單晶矽材料。基板3可包括矽基板、絕緣體上矽（silicon on insulator，SOI）基板、鍺基板、絕緣體上鍺（germanium on insulator，GOI）基板、矽鍺基板、或包括磊晶層的基板。

隔離區9可被配置為溝槽隔離層。隔離區9可設置於基板3上，並且可界定胞元主動區6a1的側表面及周邊主動區6a2的側表面。隔離區9可包含絕緣材料，例如氧化矽及/或氮化矽。隔離區9的下表面可沿著平面（例如，X-Y平面）設置於不同水平高度上。舉例而言，隔離區9在窄區中的下表面可處於第一水平高度上，且在寬區中的下表面可處於較第一水平高度低的第二水平高度上。

胞元主動區6a1及周邊主動區6a2可各自具有在垂直方向Z上自基板3突出的一或多個形狀。方向Z可為例如基板的厚度方向。

在記憶體胞元區CA中，半導體裝置1可更包括與胞元主動區6a1相交並延伸至隔離區9中的閘極溝槽15、以及設置於閘極溝槽15中的胞元閘極結構17。

胞元閘極結構17可具有在第一方向X上延伸的線形狀。胞元主動區6a1中的每一者可具有在相對於第一方向X傾斜的方向上延伸的條形狀。舉例而言，條形狀可設置於X-Y平面上，並且可相對於第一方向X對角地延伸。在一些實施例中，胞元主動區6a1中的一者可與胞元閘極結構17之中彼此相鄰的一對胞元閘極結構相交。

胞元主動區6a1可包括第一雜質區12a及第二雜質區12b。舉例而言，胞元主動區6a1中的一者可包括一對第二雜質區12b及設置於所述一對雜質區12b之間的第一雜質區12a。在胞元主動區6a1中的一者中，第一雜質區12a與第二雜質區12b可藉由胞元閘極結構17而彼此間隔開。根據一些實施例，第一雜質區12a與第二雜質區12b沿著水平方向（例如，X方向）以交替的圖案進行設置。

在實例性實施例中，第一雜質區12a可被稱為第一胞元源極/汲極區，且第二雜質區12b可被稱為第二胞元源極/汲極區。

胞元閘極結構17可包括共形地覆蓋閘極溝槽15的內壁的胞元閘極介電層18a、在胞元閘極介電層18a上部分地填充閘極溝槽15的胞元閘極電極18b、以及在胞元閘極電極18b上對閘極溝槽15的其他部分進行填充的胞元閘極頂蓋層18c。

胞元閘極介電層18a、胞元閘極電極18b、第一雜質區12a及第二雜質區12b可形成胞元電晶體TRc。

胞元閘極介電層18a可包含氧化矽及高介電常數材料中的至少一者。高介電常數介電質可包括金屬氧化物或金屬氮氧化物。舉例而言，高介電常數介電材料可由HfO ₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO ₂、Al ₂O ₃或其組合形成，但實施例未必僅限於此。胞元閘極介電層18a可被配置為由前述材料形成的單層或多層。

胞元閘極電極18b可用作例如動態隨機存取記憶體（DRAM）等記憶體半導體裝置的字元線。胞元閘極電極18b可包含摻雜複晶矽、金屬、導電金屬氮化物、金屬-半導體化合物、導電金屬氧化物、石墨烯、碳奈米管或其組合。舉例而言，胞元閘極電極18b可由摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO _x、RuO _x、石墨烯、碳奈米管或其組合形成，但本揭露未必僅限於此。胞元閘極電極18b可包括由前述材料形成的單層或多層。舉例而言，胞元閘極電極18b可包括可由金屬材料形成的第一電極層、以及可由摻雜複晶矽形成並設置於第一電極層上的第二電極層。胞元閘極頂蓋層18c可包含絕緣材料，例如，舉例而言氮化矽。

特別參照圖2B，在記憶體胞元區CA中，半導體裝置1可更包括第一接墊圖案36、第二接墊圖案54、位元線BL及胞元接觸結構133。

第一接墊圖案36可設置於胞元主動區6a1的第一雜質區12a上。第一接墊圖案36可與第一雜質區12a接觸，並且可電性連接至第一雜質區12a。

第一接墊圖案36可包含摻雜磊晶矽、摻雜複晶矽、金屬、導電金屬氮化物、金屬-半導體化合物、導電金屬氧化物、石墨烯、碳奈米管或其組合。舉例而言，第一接墊圖案36可包含摻雜磊晶矽、摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO _x、RuO _x、石墨烯、碳奈米管或其組合，但本揭露未必僅限於此。

在實例中，第一接墊圖案36可包括已自第一雜質區12a磊晶生長的磊晶材料層。舉例而言，第一接墊圖案36可包括被摻雜為具有N型導電性的磊晶矽層。

在實例中，第一接墊圖案36可包括具有N型導電性的複晶矽層。

在實例中，第一接墊圖案36可包括金屬-半導體化合物層及包括金屬層的導電材料層。舉例而言，第一接墊圖案36可包括與第一雜質區12a接觸的金屬-半導體化合物層、以及設置於金屬-半導體化合物層上的金屬層。

第二接墊圖案54可設置於胞元主動區6a1的第二雜質區12b上。第二接墊圖案54可與第二雜質區12b接觸，並且可電性連接至第二雜質區12b。

第二接墊圖案54中的每一者的厚度可小於第一接墊圖案36中的每一者的厚度。此處，在第一接墊圖案36及第二接墊圖案54中，「厚度」可被定義為其下表面與上表面之間的距離。舉例而言，第一接墊圖案36中的每一者的下表面與上表面之間的距離可大於第二接墊圖案54中的每一者的下表面與上表面之間的距離。此距離可為Z方向（例如，基板3的厚度方向）上的距離。

第二接墊圖案54的上表面的水平高度與第一接墊圖案36的上表面的水平高度之間的差可大於第二接墊圖案54的下表面的水平高度與第一接墊圖案36的下表面的水平高度之間的差。

在一些實施例中，第二接墊圖案54的下表面可設置於與第一接墊圖案36的下表面的水平高度實質上相同的水平高度上。在一些實施例中，第二接墊圖案54的上表面可設置於較第一接墊圖案36的上表面的水平高度低的水平高度上。

第二接墊圖案54可包含摻雜磊晶矽、摻雜複晶矽、金屬、導電金屬氮化物、金屬-半導體化合物、導電金屬氧化物、石墨烯、碳奈米管或其組合。舉例而言，第二接墊圖案54可包含摻雜磊晶矽、摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO _x、RuO _x、石墨烯、碳奈米管或其組合，但本揭露未必僅限於此。

在實例中，第二接墊圖案54可包括已自第二雜質區12b磊晶生長的磊晶材料層。舉例而言，第二接墊圖案54可包括被摻雜為具有N型導電性的磊晶矽層。在實例中，第二接墊圖案54可包括具有N型導電性的複晶矽層。

在實例中，第二接墊圖案54可包括金屬-半導體化合物層及包括金屬層的導電材料層。舉例而言，第二接墊圖案54可包括與第二雜質區12b接觸的金屬-半導體化合物層、以及設置於金屬-半導體化合物層上的金屬層。

在實例中，第二接墊圖案54可包含與第一接墊圖案36的材料相同的材料。在實例中，第二接墊圖案54可包含與第一接墊圖案36的材料不同的材料。

位元線BL可具有線形狀，並且可在垂直於第一方向X的第二方向Y上延伸。位元線BL的下表面可與第一接墊圖案36的上表面接觸。

在一個實施例中，第一接墊圖案36中的一者的上表面在第一方向X上的寬度可大於位元線BL中的一者的下表面在第一方向X上的寬度。

位元線BL中的每一者可包括下部導電線66及設置於下部導電線66上的上部導電線71a。下部導電線66可與第一接墊圖案36接觸。上部導電線71a可與下部導電線66接觸。

下部導電線66可包含摻雜複晶矽、金屬、導電金屬氮化物、金屬-半導體化合物、導電金屬氧化物、石墨烯、碳奈米管或其組合。舉例而言，下部導電線66可包含摻雜磊晶矽、摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO _x、RuO _x、石墨烯、碳奈米管或其組合，但本揭露未必僅限於此。

上部導電線71a可包含摻雜複晶矽、金屬、導電金屬氮化物、金屬-半導體化合物、導電金屬氧化物、石墨烯、碳奈米管或其組合。舉例而言，上部導電線71a可包含摻雜磊晶矽、摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO _x、RuO _x、石墨烯、碳奈米管或其組合，但本揭露未必僅限於此。

在一些實施例中，上部導電線71a包含與下部導電線66的材料不同的材料。胞元接觸結構133可電性連接至第二接墊圖案54，並且可與第二接墊圖案54接觸。

在記憶體胞元區CA中，半導體裝置1可更包括多個障壁間隔件28及多個第一緩衝間隔件33。障壁間隔件28可各自具有分別圍繞第一接墊圖案36中的每一者的環形形狀。舉例而言，障壁間隔件28中的一者可具有圍繞第一接墊圖案36中的一者的側表面（例如，側向表面）的環形形狀。第一緩衝間隔件33可設置於第一接墊圖案36與障壁間隔件28之間。

在實例中，一個障壁間隔件28可具有圍繞第一接墊圖案36的所有側表面的環形形狀，且一個第一緩衝間隔件33可具有圍繞第一接墊圖案36的所有側表面的環形形狀。舉例而言，在平面圖中，障壁間隔件28可至少部分地或完全地圍繞第一接墊圖案36，並且在平面圖中，第一緩衝間隔件33可至少部分地或完全地圍繞第一接墊圖案36。

障壁間隔件28中的每一者的厚度可大於第一緩衝間隔件33中的每一者的厚度。障壁間隔件28可設置於隔離區9及胞元閘極結構17上。障壁間隔件28可包含第一絕緣材料，且第一緩衝間隔件33可包含不同於第一絕緣材料的第二絕緣材料。舉例而言，障壁間隔件28可包含氮化矽，且第一緩衝間隔件33可包含氧化矽。

在記憶體胞元區CA中，半導體裝置1可更包括設置於位元線BL上的位元線頂蓋圖案97。位元線頂蓋圖案97可與位元線BL對齊。舉例而言，位元線頂蓋圖案97可在垂直方向（例如，Z方向）上與位元線BL對齊。在實施例中，位元線頂蓋圖案97中的每一者可包括垂直地堆疊的下部頂蓋材料層76、中間頂蓋材料層87及上部頂蓋材料層93。位元線頂蓋圖案97可包含例如氮化矽等絕緣材料。

在記憶體胞元區CA中，半導體裝置1可更包括第二緩衝間隔件53。第二緩衝間隔件53可圍繞第二接墊圖案54中的每一者。舉例而言，第二緩衝間隔件53中的一者可覆蓋第二接墊圖案54中的一者的側表面。第二緩衝間隔件53中的一者可覆蓋第二接墊圖案54中的一者的整個側表面。第二緩衝間隔件53可與第二接墊圖案54的側表面接觸。第二緩衝間隔件53可包含絕緣材料，例如氧化矽。

在記憶體胞元區CA中，半導體裝置1可更包括第一絕緣圖案45及第二絕緣圖案51。在實例性實施例中，第一絕緣圖案45及第二絕緣圖案51可與第二接墊圖案54及第二緩衝間隔件53一起來填充障壁間隔件28的外部側表面之間的空間。在圖2A及圖2B所示的剖面結構中，第一絕緣圖案45可設置於第二接墊圖案54之間。在圖2C的剖面結構中，第二絕緣圖案51可設置於障壁間隔件28與第一絕緣圖案45之間。第一絕緣圖案45及第二絕緣圖案51可包含例如氮化矽等絕緣材料。

在記憶體胞元區CA中，半導體裝置1可更包括間隔件結構BS。在下文中，將對間隔件結構BS中的一者、位元線BL中的一者、及位元線頂蓋圖案97中的一者進行闡述。

間隔件結構BS可包括第一位元線間隔件64及第二位元線間隔件102。第二位元線間隔件102可設置於位元線BL的側表面及位元線頂蓋圖案97的側表面上。第一位元線間隔件64可設置於第二位元線間隔件102與下部導電線66之間。

第一位元線間隔件64可覆蓋下部導電線66的側表面。第一位元線間隔件64可與下部導電線66的側表面接觸。

第二位元線間隔件102可與上部導電線71a的側表面及位元線頂蓋圖案97的側表面接觸，同時覆蓋第一位元線間隔件64的外部側表面。第二位元線間隔件102的厚度可大於第一位元線間隔件64的厚度。第一位元線間隔件64可包含例如氮化矽等絕緣材料。

第二位元線間隔件102可包括至少二個絕緣層。舉例而言，第二位元線間隔件102可包括內部間隔件103、中間間隔件106及外部間隔件109。內部間隔件103可與上部導電線71a的側表面及位元線頂蓋圖案97的側表面接觸，並且可覆蓋或者至少部分地覆蓋第一位元線間隔件64的外側表面。中間間隔件106可設置於內部間隔件103與外部間隔件109之間。

內部間隔件103及外部間隔件109可包含例如氮化矽等絕緣材料。中間間隔件106可包含例如氧化矽等絕緣材料，或者在一些實施例中，可為空氣隙（air gap）。

第一接墊圖案36中的一者的上表面可部分地與位元線BL的下部導電線66的下表面接觸，並且可部分地與第一位元線間隔件64接觸。在第一方向X上，第一接墊圖案36的上表面的寬度可大於下部導電線66的下表面的寬度。因此，第一接墊圖案36的側表面可不與下部導電線66的側表面垂直地對齊。

在自上方觀察的圖式（例如，平面圖）中，第二接墊圖案54可具有在第一方向X上彼此相對的第一側表面S1與第二側表面S2、以及在第二方向Y上彼此相對的第三側表面S3與第四側表面S4。舉例而言，第一側表面S1可被設置成位於第一接墊圖案36的遠端，且第二側表面S2可被設置成位於第一接墊圖案36的近端。在自上方觀察的圖式中（例如，在平面圖中），第一側表面S1及第二側表面S2中的每一者可為彎曲的，且第三側表面S3及第四側表面S4中的每一者可為實質上線性的。在自上方觀察的圖式中（例如，在平面圖中），第一側表面S1及第二側表面S2中的每一者的中心部分可遠離第一接墊圖案36在第一方向X上彎曲。在自上方觀察的圖式中（例如，在平面圖中），第三側表面S3及第四側表面S4中的每一者可具有在第一方向X上延伸的線性形狀。在自上方觀察的圖式中（例如，在平面圖中），第一接墊圖案36可具有圓形形狀。

第一接墊圖案36的上表面的水平高度與第二接墊圖案54的上表面的水平高度之間的水平高度差可大於第一接墊圖案36的下表面的水平高度與第二接墊圖案54的下表面的水平高度之間的水平高度差。

在第一方向X上，第一接墊圖案36的上表面的寬度可不同於位元線BL的下表面的寬度。舉例而言，在第一方向上，第一接墊圖案36的上表面的寬度可大於位元線BL的下表面的寬度。

第一接墊圖案36的上表面可包括與下部導電線66垂直地交疊的部分、以及與第一位元線間隔件64垂直地交疊的部分。第一接墊圖案36的上表面可包括與下部導電線66接觸的部分、以及與第一位元線間隔件64接觸的部分。

胞元接觸結構133中的每一者可包括多個導電層。在下文中，將主要闡述胞元接觸結構133中的一者、以及與胞元接觸結構133接觸的第二接墊圖案54。

胞元接觸結構133可包括與第二接墊圖案54接觸的第一導電層125、設置於第一導電層125上的第二導電層127、以及設置於第二導電層127上的第三導電層130。第三導電層130可包括接觸插塞部分130P及著陸接墊部分（landing pad portion）130L，著陸接墊部分130L覆蓋接觸插塞部分130P上的相鄰位元線頂蓋圖案97的上表面的一部分。

第一導電層125可被配置為具有N型導電性的磊晶矽層或具有N型導電性的複晶矽層。第二導電層127可包含例如TiSi或CoSi等金屬-半導體化合物、或者例如TiSiN等導電金屬氮化物。第三導電層130可包含金屬、金屬氮化物、金屬-半導體化合物或其組合。

胞元接觸結構133可與第二接墊圖案54、第二緩衝間隔件53及障壁間隔件28接觸。

胞元接觸結構133的下部端部可設置於較第二接墊圖案54的上部端部的水平高度低的水平高度上。

在實施例中，第二接墊圖案54的垂直中心軸（例如，Z軸）與胞元接觸結構133的下部區的垂直中心軸（例如，Z軸）可不對齊。

在記憶體胞元區CA中，半導體裝置1可更包括絕緣隔離圖案140。絕緣隔離圖案140可包含例如氮化矽等絕緣材料。

在記憶體胞元區CA中，絕緣隔離圖案140可穿過位於胞元接觸結構133的著陸接墊部分130L之間的區，可向下延伸，並且可使胞元接觸結構133彼此隔離。

在記憶體胞元區CA中，半導體裝置1可更包括絕緣柵欄115。絕緣柵欄115可在包括位元線BL及位元線頂蓋圖案97的結構之間界定接觸孔116。胞元接觸結構133可在包括位元線BL及位元線頂蓋圖案97的結構之間設置於絕緣柵欄115之間。絕緣柵欄115可由例如氮化矽等絕緣材料形成。

在周邊區PA中，半導體裝置1可包括設置於周邊主動區6a2上的周邊閘極結構80、設置於周邊閘極結構80的側表面上的周邊閘極間隔件83、以及在周邊主動區6a2中設置於周邊閘極結構80的兩側上的周邊源極/汲極區85。

周邊閘極結構80可包括：周邊閘極介電層21；周邊閘極電極23、57、68及73，設置於周邊閘極介電層21上；以及周邊閘極頂蓋層78。

周邊源極/汲極區85、周邊閘極介電層21、以及周邊閘極電極23、57及68及73可形成周邊電晶體TRp。

周邊閘極電極23、57及68及73可包括垂直地堆疊的第一周邊閘極電極層23、第二周邊閘極電極層57、第三周邊閘極電極層68及第四周邊閘極電極層73。

第一周邊閘極電極層23可為功函數控制層。舉例而言，第一周邊閘極電極層23可被配置為由可對N通道金屬氧化物半導體（N-channel metal oxide semiconductor，NMOS）電晶體的臨限電壓進行調整或控制的導電材料形成的NMOS功函數控制層、或者由可依據周邊電晶體TRp的類型而對P通道金屬氧化物半導體（P-channel metal oxide semiconductor，PMOS）電晶體的臨限電壓進行調整或控制的導電材料形成的PMOS功函數控制層。在實施例中，第一周邊閘極電極層23可包含TiN、TiAl、TiAlC、TiAlN、TaN、TaAlC及TaAlN中的至少一者。藉由對第一周邊閘極電極層23中的TiN、TiAl、TiAlC、TiAlN、TaN、TaAlC及TaAlN中的至少一者的金屬元素的量進行調整，第一周邊閘極電極層23可充當NMOS功函數控制層或PMOS功函數控制層。

第二周邊閘極電極層57可由與第一周邊閘極電極層23的材料不同的材料形成。舉例而言，第二周邊閘極電極層57可由摻雜複晶矽形成。舉例而言，第二周邊閘極電極層57可由具有N型導電性的複晶矽形成。

第三周邊閘極電極層68可包含與第一周邊閘極電極層23及第二周邊閘極電極層57的材料不同的材料。第三周邊閘極電極層68可包括TiN或氮化鈦矽（TiSiN）層。

第四周邊閘極電極層73可包含與第一周邊閘極電極層23、第二周邊閘極電極層57及第三周邊閘極電極層68的材料不同的材料。第四周邊閘極電極層73可包括鎢（W）層。

在實例性實施例中，第三周邊閘極電極層68可由與位元線BL的下部導電線66的材料相同的材料形成。在實例性實施例中，第四周邊閘極電極層73可由與位元線BL的上部導電線71a的材料相同的材料形成。

周邊閘極頂蓋層78可包含絕緣材料，例如，舉例而言氮化矽。周邊閘極間隔件83可包含絕緣材料，例如氧化矽及/或氮化矽。

半導體裝置1可更包括絕緣襯墊89，絕緣襯墊89覆蓋或者至少部分地覆蓋周邊閘極間隔件83及周邊閘極結構80，並且覆蓋或者至少部分地覆蓋周邊源極/汲極區85及隔離區9。半導體裝置1可更包括設置於絕緣襯墊89上的周邊層間絕緣層91、以及設置於絕緣襯墊89及周邊層間絕緣層91上的周邊頂蓋層95。

絕緣襯墊89可包含與周邊層間絕緣層91的材料不同的材料。舉例而言，絕緣襯墊89可包含氮化矽，且周邊層間絕緣層91可包含氧化矽或介電常數較氧化矽的介電常數低的低介電常數介電質。周邊頂蓋層95可包含與周邊層間絕緣層91的材料不同的材料，例如，舉例而言氮化矽。

半導體裝置1可更包括周邊接觸結構138，所述周邊接觸結構138穿透過周邊頂蓋層95、周邊層間絕緣層91及絕緣襯墊89，並且電性連接至周邊源極/汲極區85。

周邊接觸結構138中的每一者可包括與周邊源極/汲極區85中的每一者接觸的金屬-半導體化合物層135、以及設置於金屬-半導體化合物層135上的周邊導電層137。周邊導電層137可包括周邊插塞部分137P及周邊佈線部分137L，周邊佈線部分137L部分地覆蓋周邊頂蓋層95的上表面的一部分並設置於周邊插塞部分137P上。周邊插塞部分137P可在厚度方向（例如，垂直方向）上穿透周邊頂蓋層95、周邊層間絕緣層91及絕緣襯墊89。周邊佈線部分137L可設置於周邊頂蓋層95上。

在周邊區PA中，絕緣隔離圖案140可延伸穿過位於周邊佈線部分137L之間的區，並且可使周邊佈線部分137L彼此隔離。

半導體裝置1可更包括蝕刻終止層145。蝕刻終止層145可覆蓋胞元接觸結構133、周邊接觸結構138及絕緣隔離圖案140。

半導體裝置1可更包括資料儲存結構170及上部絕緣層180。上部絕緣層180可覆蓋周邊區PA中的蝕刻終止層145。

在記憶體胞元區CA中，資料儲存結構170可包括：第一電極150，與著陸接墊部分130L接觸，穿透過蝕刻終止層145，並向上延伸；介電層155，共形地覆蓋第一電極150；以及第二電極160，設置於介電層155上。

在實例中，資料儲存結構170可為電容器，並且可用於在DRAM中儲存資料。舉例而言，資料儲存結構170的介電層155可為DRAM的電容器介電層，並且介電層155可包含高介電常數材料、氧化矽、氮化矽、氮氧化矽或其組合。

在實例中，資料儲存結構170可用於儲存不同於DRAM的記憶體的資料。舉例而言，資料儲存結構170可設置於第一電極150與第二電極160之間，並且可被配置為包括介電層155的鐵電記憶體（ferroelectric memory，FeRAM）的電容器，所述介電層155包括鐵電層。舉例而言，介電層155可被配置為用於使用極化狀態來寫入資料的鐵電層。

在實例中，介電層155可包括下部介電層及設置於下部介電層上的鐵電層。此處，下部介電層可包含氧化矽、氮氧化矽、氮化矽及高介電常數材料中的至少一者。高介電常數材料可包括金屬氧化物或金屬氧氮化物。舉例而言，高介電常數介電材料可包括HfO ₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO ₂、Al ₂O ₃或其組合，但本揭露未必僅限於此。

當資料儲存結構170是用於儲存鐵電記憶體（FeRAM）的資料的電容器時，介電層155的鐵電層可包含Hf系化合物、Zr系化合物及/或Hf-Zr系化合物。舉例而言，Hf系化合物可為HfO系鐵電材料，Zr系化合物可包含ZrO系鐵電材料，且Hf-Zr系化合物可包含鉿鋯氧化物（hafnium zirconium oxide，HZO）系鐵電材料。資料儲存結構170的介電層155的鐵電層可包含雜質，例如，舉例而言摻雜有C、Si、Mg、Al、Y、N、Ge、Sn、Gd、La、Sc及Sr中的至少一者的鐵電材料。

舉例而言，資料儲存結構170的介電層155的鐵電層可包含含有HfO ₂、ZrO ₂及HZO中的至少一者並摻雜有雜質（例如，C、Si、Mg、Al、Y、N、Ge、Sn、Gd、La、Sc及Sr中的至少一者）的材料。資料儲存結構170的介電層155的鐵電層未必僅限於上述類型的材料，並且可包括用於儲存資料的具有鐵電性質的多種材料。舉例而言，資料儲存結構170的介電層155的鐵電層可包含BaTiO ₃、PbTiO ₃、BiFeO ₃、SrTiO ₃、PbMgNdO ₃、PbMgNbTiO ₃、PbZrNbTiO ₃、PbZrTiO ₃、KNbO ₃、LiNbO ₃、GeTe、LiTaO ₃、KNaNbO ₃、BaSrTiO ₃、HF _0.5Zr _0.5O ₂、PbZr _xTi _1-xO ₃（0＜x＜1）、Ba(Sr, Ti)O ₃、Bi _4-xLa _xTi ₃O ₁₂（0＜x＜1）、SrBi ₂Ta ₂O ₉、Pb ₅Ge ₅O ₁₁、SrBi ₂Nb ₂O ₉及YMnO ₃中的至少一者。

在下文中，將參照圖3A至圖3E來闡述對上述實例性實施例的元件的各種修改。將主要針對待修改的元件或待替換的元件來闡述以下闡述的對上述實例性實施例的元件的各種修改。此外，將參照相關附圖來闡述以下闡述的經修改或替換的元件，並且可經修改或替換的元件可彼此進行組合，或者可與上述元件進行組合以實作根據本揭露的半導體裝置。

圖3A至圖3E是示出根據實例性實施例的半導體裝置的各種修改實例的圖式，並且是示出自圖2B的放大圖進行修改的元件的放大圖。

在修改實例中，參照圖3A，參照圖2B闡述的胞元接觸結構133可被修改成圖3A所示的胞元接觸結構133a。舉例而言，參照圖2B闡述的第一導電層125（在圖2B中）可被修改成上表面設置於較下部導電線66的上表面的水平高度高的水平高度上的第一導電層125a。第一導電層125a的上表面可設置於較下部導電線66的上表面的水平高度高的水平高度上，並且可設置於較上部導電線71a的上表面的水平高度低的水平高度上。因此，參照圖2B闡述的第二導電層127（在圖2B中）可被修改成設置於第一導電層125a上的第二導電層127a，且參照圖2B闡述的第三導電層130（在圖2B中）可被修改成設置於第二導電層127a上的第三導電層130a，如在圖3A所示的實例中所示。

在另一修改實例中，參照圖3B，參照圖2B闡述的位元線BL（在圖2B）可被修改成如圖3B所示的位元線BLa。舉例而言，參照圖2B闡述的位元線BL（在圖2B中）可包括側表面彼此對齊的下部導電線66與上部導電線71a（在圖2B中），而圖3B中的位元線BLa可包括側表面可能並未對齊（例如，在垂直方向上）的下部導電線66'與上部導電線71a'。舉例而言，在位元線BLa中，上部導電線71a'的側表面可能不與下部導電線66'的側表面對齊。上部導電線71a'的兩個側表面之間的中心軸可能不與下部導電線66'的兩個側表面之間的中心軸對齊。

在另一修改實例中，參照圖3C，參照圖2B闡述的位元線BL（在圖2B中）可被修改成如圖3C所示的位元線BLb。舉例而言，參照圖2B闡述的位元線BL（在圖2B中）的垂直中心軸可在第一方向X上與第一接墊圖案36的垂直中心軸對齊。然而，在圖3C的修改實例中，位元線BLb可具有在第一方向X上可能不與第一接墊圖案36的垂直中心軸對齊的垂直中心軸。在此實例中，儘管位元線BLb的垂直中心軸與第一接墊圖案36的垂直中心軸可能未對齊，但位元線BLb的下部導電線66的側表面可與第一接墊圖案36的側表面垂直地對齊。此處，「垂直中心軸」可指沿著設置於在第一方向X上彼此相對的側表面之間的虛擬垂直線的中心軸。

在另一修改實例中，參照圖3D，參照圖2B闡述的第一接墊圖案36及第二接墊圖案54可被修改成如圖3D所示的第一接墊圖案36'及第二接墊圖案54'。

在實例中，參照圖2B闡述的第一接墊圖案36（在圖2B中）的垂直中心軸可在第一方向X上與第一雜質區12a的垂直中心軸對齊。在修改實例中的圖3D中的第一接墊圖案36'的垂直中心軸可不在第一方向X上與第一雜質區12a的垂直中心軸對齊。第一接墊圖案36'可包括與第一雜質區12a接觸的部分、以及與相鄰於第一雜質區12a的一側的隔離區9接觸的部分。

在實例中，參照圖2B闡述的第二接墊圖案54（在圖2B中）的垂直中心軸可在第一方向X上與第二雜質區12b的垂直中心軸對齊。在修改實例中的圖3D中的第二接墊圖案54'的垂直中心軸可不在第一方向X上與第二雜質區12b的垂直中心軸對齊。第二接墊圖案54'可包括與第二雜質區12b接觸的部分、以及與相鄰於第二雜質區12b的一側的隔離區9接觸的部分。

此處，「垂直中心軸」可指位於在第一方向X上彼此相對的側表面之間的中心軸。

在另一修改實例中，參照圖3E，參照圖2B闡述的第一接墊圖案36及第二接墊圖案54可被修改成如圖3E所示的第一接墊圖案36''及第二接墊圖案54''，且參照圖2B闡述的胞元接觸結構133可被修改成如圖3E所示的胞元接觸結構133'。

第一接墊圖案36''可包括與第一雜質區12a接觸的金屬-半導體化合物層36a、以及設置於金屬-半導體化合物層36a上的導電層36b。第二接墊圖案54''可包括與第二雜質區12b接觸的金屬-半導體化合物層54a、以及設置於金屬-半導體化合物層54a上的導電層54b。

第一接墊圖案36''的金屬-半導體化合物層36a可包含TiSi、TaSi、NiSi及CoSi中的至少一者，且第一接墊圖案36''的導電層36b可包含金屬氮化物及金屬中的至少一者。第二接墊圖案54''的金屬-半導體化合物層54a可包含TiSi、TaSi、NiSi及CoSi中的至少一者，且第二接墊圖案54''的導電層54b可包含金屬氮化物及金屬中的至少一者。

參照圖2B闡述的第一導電層125及第二導電層127（在圖2B中）可不設置於胞元接觸結構133'中，並且胞元接觸結構133'可由第三導電層130（在圖2B中）的材料形成。胞元接觸結構133'可包括接觸插塞部分133P及著陸接墊部分133L，接觸插塞部分133P與第二接墊圖案54''接觸，著陸接墊部分133L覆蓋接觸插塞部分133P上的相鄰位元線頂蓋圖案97的上表面的一部分。舉例而言，接觸插塞部分133P可包含金屬氮化物及金屬中的至少一者，並且可與第二接墊圖案54''接觸。接觸插塞部分133P的金屬氮化物及金屬中的至少一者可與第二接墊圖案54''接觸。

因此，根據本揭露的半導體裝置包括位元線以及第一接墊圖案及第二接墊圖案的佈置形式。此處闡述的佈置形式增加了半導體裝置的積體度以及空間利用率。此外，位元線及第一接墊圖案的佈置形式可防止位元線發生彎曲，並藉由預防短路來提高半導體裝置的可靠性及效能。

以下將闡述根據實例性實施例的製造半導體裝置的方法的實例。圖4至圖30B是示出根據實例性實施例的製造半導體裝置的方法的實例的圖式。在圖4至圖30B中，圖4、圖6、圖8、圖11、圖15、圖17、圖20、圖22及圖27是示出自上方觀察（例如，平面圖）的根據實例性實施例的製造半導體裝置的方法的圖式。圖5A、圖7A、圖9A、圖10A、圖12A、圖13、圖16A、圖18A、圖19、圖21A、圖23A、圖24A、圖25、圖26、圖28A、圖29A及圖30A是示出沿著圖1中的線I-I'及II-II'截取的區的剖視圖，且圖5B、圖7B、圖9B、圖10B、圖12B、圖14、圖16B、圖18B、圖21B、圖23B、圖24B、圖28B、圖29B及圖30B是示出沿著圖1中的線III-III'及IV-IV'截取的區的剖視圖。

參照圖4、圖5A及圖5B，可在基板3上形成界定胞元主動區6a1及周邊主動區6a2的隔離區9。基板3可為半導體基板。舉例而言，基板3可為單晶矽基板。胞元主動區6a1及周邊主動區6a2可自基板3突出，並且可由單晶矽形成。

胞元主動區6a1可形成於記憶體胞元區CA中，且周邊主動區6a2可形成於周邊區PA中。

隔離區9可藉由淺溝槽隔離製程形成。隔離區9可由例如氧化矽及/或氮化矽等絕緣材料形成。隔離區9可被形成為在窄區中具有第一深度，並且可被形成為在寬區中具有大於第一深度的第二深度（例如，參見沿著線II-II'截取的區）。因此，隔離區9可具有沿著平行於基板的平面（例如X-Y平面）設置於不同水平高度上的下表面。

可在基板3上在記憶體胞元區CA中形成胞元電晶體TRc。胞元電晶體TRc的形成可包括：形成與胞元主動區6a1相交並延伸至隔離區9中的閘極溝槽15，並在閘極溝槽15中形成胞元閘極結構17。

胞元閘極結構17中的每一者可包括共形地覆蓋閘極溝槽15的內壁的胞元閘極介電層18a、在胞元閘極介電層18a上部分地填充閘極溝槽15的胞元閘極電極18b、以及在胞元閘極電極18b上對閘極溝槽15的其他部分進行填充的胞元閘極頂蓋層18c。胞元閘極頂蓋層18c可由例如舉例而言氮化矽等絕緣材料形成。

電晶體TRc的形成可更包括藉由離子植入製程在胞元主動區6a1中形成第一雜質區12a及第二雜質區12b。第一雜質區12a及第二雜質區12b可為胞元源極/汲極。

在實例中，可藉由在形成隔離區9之前將雜質植入胞元主動區6a1中來形成第一雜質區12a及第二雜質區12b。在實例中，可在形成隔離區9之後且在形成閘極溝槽15之前形成第一雜質區12a及第二雜質區12b。在實例中，可在形成胞元閘極結構17之後形成第一雜質區12a及第二雜質區12b。胞元主動區6a1可具有P型導電性，而第一雜質區12a及第二雜質區12b可具有N型導電性。

如自上方進行觀察（例如，在平面圖中），胞元閘極結構17可具有在第一方向X上延伸的線形狀，並且胞元主動區6a1中的每一者可具有在相對於第一方向X傾斜的方向上延伸的線形狀。舉例而言，線形狀可沿著水平的X-Y平面延伸，並且可相對於第一方向X對角地延伸。胞元閘極結構17之中一對相鄰的胞元閘極結構可與胞元主動區6a1中的一者相交。

在自上方觀察的圖中（例如，在平面圖中），相對於胞元主動區6a1中的一者而言，第一雜質區12a中的一者可設置於胞元主動區6a1的中心部分中，而第二雜質區12b可設置於胞元主動區6a1的兩端上。

除了在記憶體胞元區CA中形成胞元遮罩26之外，還可在周邊區PA中形成周邊保護遮罩21、23及27。周邊保護遮罩21、23及27可包括垂直地堆疊的周邊閘極介電層21、第一周邊閘極電極層23及周邊保護遮罩27。

在記憶體胞元區CA中，胞元遮罩26可具有開口26a。胞元遮罩26可包括至少二個層。胞元遮罩26可包含氧化矽或氧化矽系第一絕緣材料層、以及氮化矽或氮化矽系第二絕緣材料層。

胞元遮罩26的開口26a中的每一者可具有圓形形狀，並且可暴露出胞元主動區6a1的中心部分。胞元遮罩26的開口26a可暴露出胞元主動區6a1的第一雜質區12a。

參照圖6、圖7A及圖7B，可形成覆蓋開口26a的側壁的障壁間隔件28，並且可在開口26a中形成開口30。開口30可暴露出胞元主動區6a1的第一雜質區12a。障壁間隔件28可包含氮化矽或氮化物系絕緣材料。

參照圖8、圖9A及圖9B，可形成覆蓋或者至少部分地覆蓋開口30中的每一者的側壁的緩衝間隔件33。緩衝間隔件33可包含與障壁間隔件28的材料不同的材料。舉例而言，緩衝間隔件33可包含氧化矽或氧化物系絕緣材料。

可形成對其中形成有緩衝間隔件33的開口30進行部分填充的第一接墊圖案36。緩衝間隔件33可與第一接墊圖案36的側表面接觸。舉例而言，緩衝間隔件33可與第一接墊圖案36的所有側面接觸，此在平面圖中可為顯而易見的。

在實例中，第一接墊圖案36可被形成為已藉由實行磊晶製程而自第一雜質區12a磊晶生長的磊晶材料層。舉例而言，第一接墊圖案36可磊晶生長，並且可被形成為摻雜有N型導電性的磊晶矽層。

在實例中，第一接墊圖案36可被形成為使用沈積製程形成的具有N型導電性的複晶矽層。在實例中，第一接墊圖案36可被形成為導電材料層，所述導電材料層包括金屬-半導體化合物層、以及藉由矽化物製程及金屬沈積製程形成的金屬層。可在第一接墊圖案36上形成對開口30的其他部分進行填充的犧牲頂蓋層39。

參照圖8、圖10A及圖10B，可藉由蝕刻製程來移除胞元遮罩26及周邊保護遮罩27。當胞元遮罩26及周邊保護遮罩27被移除時，犧牲頂蓋層39的厚度可減小。藉由移除周邊保護遮罩27，第一周邊閘極電極層23可被暴露出。藉由移除胞元遮罩26，障壁間隔件28的外部側表面可被暴露出。障壁間隔件28中的每一者可具有環形形狀。

參照圖11、圖12A及圖12B，可在障壁間隔件28的外部側表面上形成絕緣間隔件42。當絕緣間隔件42被形成時，可在障壁間隔件28之中的四個障壁間隔件之間的中心區中形成開口42a。舉例而言，可在相鄰的障壁間隔件28之間形成開口42a。

參照圖13及圖14，可同時形成對開口42a進行填充的絕緣圖案45與覆蓋或者至少部分地覆蓋第一周邊閘極電極層23的周邊保護遮罩45'。絕緣圖案45及周邊保護遮罩45'可包含氮化矽或氮化物系絕緣材料。

參照圖15、圖16A及圖16B，可在記憶體胞元區CA中形成第一遮罩線48，且同時，可在周邊區PA中形成周邊保護遮罩48'。第一遮罩線48可與第一接墊圖案36交疊，並且可具有在第一方向X上延伸的線形狀。

可藉由移除絕緣間隔件42的不與第一遮罩線48交疊的部分來形成開口。可藉由移除絕緣間隔件42的部分來形成對開口進行填充的第二遮罩線51，並且所述第二遮罩線51可夾置於第一遮罩線48之間。在第二遮罩線51中，對藉由移除絕緣間隔件42的部分而形成的開口進行填充的部分可被稱為絕緣圖案51。

第二遮罩線51可由與第一遮罩線48的材料不同的材料形成。舉例而言，第一遮罩線48可由氧化矽形成，且第二遮罩線51可由氮化矽形成。

參照圖17、圖18A及圖18B，可移除第一遮罩線48。亦可移除在第一遮罩線48被移除時所暴露出的絕緣間隔件42。在絕緣間隔件42被移除的同時，可形成開口52。開口52可暴露出第二雜質區12b。

參照圖17及圖19，可在開口52的側壁上形成第二緩衝間隔件53，並且可形成部分地填充開口52的第二接墊圖案54。

第二緩衝間隔件53可由例如氧化矽等絕緣材料形成。第二緩衝間隔件53可圍繞第二接墊圖案54的側表面，並且可與第二接墊圖案54的側表面接觸。舉例而言，如自平面圖中顯而易見，第二緩衝間隔件53可與第二接墊圖案54的所有側面接觸。

參照圖20、圖21A及圖21B，可形成設置於第二接墊圖案54上並填充開口52的頂蓋層60。頂蓋層60可由例如氧化矽等絕緣材料形成。

在周邊區PA中，可移除周邊保護遮罩45'，並且可在第一周邊閘極電極層23上形成第二周邊閘極電極層57。

在形成頂蓋層60及第二周邊閘極電極層57的同時，可移除犧牲頂蓋層39使得第一接墊圖案36的上表面可被暴露出。絕緣圖案51可保留。

可在記憶體胞元區CA中形成具有暴露出第一接墊圖案36的開口62a的遮罩線62。遮罩線62可具有在第二方向Y上延伸的線形狀。

參照圖22、圖23A及圖23B，可在開口62a的側壁上形成第一位元線間隔件64。第一位元線間隔件64可由例如氮化矽等絕緣材料形成。

可形成導電材料層，所述導電材料層對開口62a進行填充並覆蓋或者至少部分地覆蓋記憶體胞元區CA中的遮罩線62，且覆蓋或者至少部分地覆蓋周邊區PA中的第二周邊閘極電極層57，並且可實行平坦化製程。因此，可在記憶體胞元區CA中形成具有減小的厚度的遮罩線62以及存留於開口62a中的下部導電線66，並且可在周邊區PA中形成位於第二周邊閘極電極層57上的第三周邊閘極電極層68。下部導電線66與第三周邊閘極電極層68可同時形成，並且可由相同的導電材料形成。

參照圖24A及圖24B，可在記憶體胞元區CA及周邊區PA中形成導電材料層及頂蓋材料層。頂蓋材料層可由例如氮化矽等絕緣材料形成。記憶體胞元區CA中的導電材料層及頂蓋材料層可分別被稱為上部導電材料層71及下部頂蓋材料層76。周邊區PA中的導電材料層及頂蓋材料層可分別被稱為第四周邊閘極電極層73及周邊閘極頂蓋層78。

在周邊區PA中，可藉由對垂直地堆疊的周邊閘極介電層21、第一周邊閘極電極層23、第二周邊閘極電極層57、第三周邊閘極電極層68、第四周邊閘極電極層73及周邊閘極頂蓋層78進行圖案化來形成周邊閘極結構80。周邊閘極結構80可與周邊主動區6a2相交。

可在周邊閘極結構80的側表面上形成周邊閘極間隔件83。周邊閘極間隔件83可由絕緣材料形成。可在位於周邊閘極結構80的兩側上的周邊主動區6a2中形成周邊源極/汲極區85。

可在記憶體胞元區CA及周邊區PA中形成共形絕緣層。在記憶體胞元區CA中，絕緣層可被稱為中間頂蓋材料層87，並且在周邊區PA中，絕緣層可被稱為絕緣襯墊89。中間頂蓋材料層87及絕緣襯墊89可由例如氮化矽等絕緣材料形成。

可藉由在絕緣襯墊89上形成周邊層間絕緣層且然後對周邊層間絕緣層進行平坦化來形成經平坦化的周邊層間絕緣層91。舉例而言，可藉由化學蝕刻製程來實行平坦化。周邊層間絕緣層91可由例如氧化矽或低介電常數介電層等絕緣材料形成。

可在中間頂蓋材料層87、周邊層間絕緣層91及絕緣襯墊89上形成絕緣層。在記憶體胞元區CA中，絕緣層可被稱為上部頂蓋材料層93，而在周邊區PA中，絕緣層可被稱為周邊頂蓋層95。上部頂蓋材料層93及周邊頂蓋層95可由例如氮化矽等絕緣材料形成。

參照圖25，在記憶體胞元區CA中，可藉由對下部頂蓋材料層76、中間頂蓋材料層87及上部頂蓋材料層93進行圖案化來形成位元線頂蓋圖案97。下部頂蓋材料層76、中間頂蓋材料層87及上部頂蓋材料層93可垂直地堆疊。位元線頂蓋圖案97可具有在第二方向Y上延伸的線形狀。

可藉由使用位元線頂蓋圖案97作為蝕刻遮罩的蝕刻製程對上部導電材料層71進行圖案化來形成上部導電線71a。下部導電線66及上部導電線71a可形成位元線BL。

隨後，可藉由使用蝕刻製程選擇性地移除位於上部導電線71a的兩側上的遮罩線62及頂蓋層60來暴露出第二接墊圖案54。由與遮罩線62及頂蓋層60的材料不同的材料形成的第一位元線間隔件64、絕緣圖案51及第一絕緣圖案45及障壁間隔件28可保留。

參照圖26，可在記憶體胞元區CA中形成間隔件材料層103、106及109。間隔件材料層103、106及109的形成可包括：共形地形成第一間隔件材料層103並實行各向異性蝕刻，共形地形成第二間隔件材料層106並實行各向異性蝕刻，並形成第三間隔件材料層109。第一間隔件材料層103及第三間隔件材料層109可由例如氮化矽或氮氧化矽等絕緣材料形成，並且第二間隔件材料層106可由例如氧化矽等絕緣材料形成。

參照圖27、圖28A及圖28B，在記憶體胞元區CA中，可形成對第三間隔件材料層109之間的區進行填充的胞元層間絕緣層110。

可在胞元層間絕緣層110及周邊頂蓋層95上形成遮罩112。在記憶體胞元區CA中，遮罩112可具有在第一方向X上延伸的線形狀。在記憶體胞元區CA中，可藉由蝕刻來移除由遮罩112暴露出的胞元層間絕緣層110。

參照圖29A及圖29B，可形成絕緣柵欄115，絕緣柵欄115填充藉由移除由遮罩112暴露出的胞元層間絕緣層110而形成的空間，並且填充遮罩112之間的空間。絕緣柵欄115可由例如氮化矽等絕緣材料形成。可移除遮罩112，並且藉由實行蝕刻製程，可移除位於遮罩112之下的胞元層間絕緣層110，藉此形成接觸孔116。

參照圖30A及圖30B，可藉由對設置於接觸孔116之下的間隔件材料層103、106及109進行蝕刻來暴露出第二接墊圖案54。在記憶體胞元區CA中，可形成胞元接觸結構133，胞元接觸結構133對接觸孔116進行填充，並且覆蓋或者至少部分地覆蓋相鄰的位元線頂蓋圖案97的一部分。在周邊區PA中，可形成周邊接觸結構138，周邊接觸結構138穿透周邊頂蓋層95、周邊層間絕緣層91及絕緣襯墊89，並與周邊源極/汲極區85接觸，並且覆蓋或者至少部分地覆蓋周邊頂蓋層95的上表面的一部分。

胞元接觸結構133中的每一者可包括與第二接墊圖案54中的每一者接觸的第一導電層125、設置於第一導電層125上的第二導電層127、以及設置於第二導電層127上的第三導電層130。第三導電層130可包括接觸插塞部分130P及著陸接墊部分130L，著陸接墊部分130L覆蓋位元線頂蓋圖案97的上表面的與接觸插塞部分130P相鄰的一部分。第一導電層125可為具有N型導電性的磊晶矽層或具有N型導電性的複晶矽層。第二導電層127可為金屬-半導體化合物層。

周邊接觸結構138中的每一者可包括與周邊源極/汲極區85中的每一者接觸的金屬-半導體化合物層135、以及設置於金屬-半導體化合物層135上的周邊導電層137。周邊導電層137可包括周邊插塞部分137P及周邊佈線部分137L，周邊佈線部分137L覆蓋或者至少部分地覆蓋周邊插塞部分137P上的周邊頂蓋層95的上表面的一部分。

可形成絕緣隔離圖案140，絕緣隔離圖案140穿過位於胞元接觸結構133的著陸接墊部分130L之間的區，在記憶體胞元區CA中使胞元接觸結構133彼此隔離，並穿過位於周邊佈線部分137L之間的區，並且在周邊區PA中使周邊佈線部分137L彼此隔離。

返回參照圖1及圖2A至圖2C，可形成蝕刻終止層145。資料儲存結構170可形成於記憶體胞元區CA中。在記憶體胞元區CA中，資料儲存結構170可包括：第一電極150，與著陸接墊部分130L接觸，穿透蝕刻終止層145，並向上延伸；電容器介電層155，共形地覆蓋第一電極150；以及第二電極160，設置於電容器介電層155上。

可在周邊區PA中形成位於蝕刻終止層145上的上部絕緣層180。

根據前述實例性實施例，藉由在與形成位元線BL的製程分離的製程中形成第一接墊圖案36，第一接墊圖案36及位元線BL可被形成為具有減小的大小。因此，可提供高度整合的半導體裝置。

根據前述實例性實施例，藉由在與形成位元線BL的製程分離的製程中形成第一接墊圖案36，可提高製程裕度並且可降低製程難度。因此，半導體裝置的品質及生產率可得以提高。

根據前述實例性實施例，藉由在形成第一接墊圖案36之後形成位元線BL，可防止由彎曲的位元線BL引起的缺陷。

儘管以上已示出並闡述了實例性實施例，但對於熟習此項技術者而言將顯而易見的是，可在不背離由所附申請專利範圍界定的本揭露的範圍的條件下作出各種修改及變化。

1:半導體裝置 3:基板 6a1:胞元主動區 6a2:周邊主動區 9:隔離區 12a:第一雜質區 12b:第二雜質區/雜質區 15:閘極溝槽 17:胞元閘極結構 18a:胞元閘極介電層 18b:胞元閘極電極 18c:胞元閘極頂蓋層 21:周邊閘極介電層/周邊保護遮罩 23:第一周邊閘極電極層/周邊閘極電極/周邊保護遮罩 26:胞元遮罩 26a:開口 27:周邊保護遮罩 28:障壁間隔件 30:開口 33:第一緩衝間隔件/緩衝間隔件 36、36'、36'':第一接墊圖案 36a:金屬-半導體化合物層 36b:導電層 39:犧牲頂蓋層 42:絕緣間隔件 42a:開口 45:第一絕緣圖案/絕緣圖案 45':周邊保護遮罩 48:第一遮罩線 48':周邊保護遮罩 51:第二遮罩線 52:開口 53:第二緩衝間隔件 54、54'、54'':第二接墊圖案 54a:金屬-半導體化合物層 54b:導電層 57:第二周邊閘極電極層/周邊閘極電極 60:頂蓋層 62:遮罩線 62a:開口 64:第一位元線間隔件 66、66':下部導電線 68:第三周邊閘極電極層/周邊閘極電極 71:上部導電材料層 71a、71a':上部導電線 73:第四周邊閘極電極層/周邊閘極電極 76:下部頂蓋材料層 78:周邊閘極頂蓋層 80:周邊閘極結構 83:周邊閘極間隔件 85:周邊源極/汲極區 87:中間頂蓋材料層 89:絕緣襯墊 91:周邊層間絕緣層 93:上部頂蓋材料層 95:周邊頂蓋層 97:位元線頂蓋圖案 102:第二位元線間隔件 103:第一間隔件材料層/內部間隔件/間隔件材料層 106:第二間隔件材料層/中間間隔件/間隔件材料層 109:第三間隔件材料層/外部間隔件/間隔件材料層 110:胞元層間絕緣層 112:遮罩 115:絕緣柵欄 116:接觸孔 125、125a:第一導電層 127、127a:第二導電層 130、130a:第三導電層 130L:著陸接墊部分 130P:接觸插塞部分 133、133'、133a:胞元接觸結構 133L:著陸接墊部分 133P:接觸插塞部分 135:金屬-半導體化合物層 137:周邊導電層 137L:周邊佈線部分 137P:周邊插塞部分 138:周邊接觸結構 140:絕緣隔離圖案 145:蝕刻終止層 150:第一電極 155:介電層 160:第二電極 170:資料儲存結構 180:上部絕緣層 A:區 BS:間隔件結構 BL、BLa、BLb:位元線 CA:記憶體胞元區 I-I'、II-II'、III-III'、IV-IV':線 PA:周邊區 S1:第一側表面 S2:第二側表面 S3:第三側表面 S4:第四側表面 TRc:胞元電晶體/電晶體 TRp:周邊電晶體 X:第一方向 Y:第二方向 Z:垂直方向/方向

藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他態樣及特徵，在附圖中： 圖1、圖2A、圖2B及圖2C是示出根據本揭露的實例性實施例的半導體裝置的圖式。 圖3A是示出根據本揭露的實例性實施例的半導體裝置的修改實例的剖視圖。 圖3B是示出根據本揭露的實例性實施例的半導體裝置的修改實例的剖視圖。 圖3C是示出根據本揭露的實例性實施例的半導體裝置的修改實例的剖視圖。 圖3D是示出根據本揭露的實例性實施例的半導體裝置的修改實例的剖視圖。 圖3E是示出根據本揭露的實例性實施例的半導體裝置的修改實例的剖視圖。 圖4至圖30B是示出根據本揭露的實例性實施例的製造半導體裝置的方法的實例的圖式。

1:半導體裝置

6a1:胞元主動區

6a2:周邊主動區

17:胞元閘極結構

28:障壁間隔件

33:第一緩衝間隔件/緩衝間隔件

36:第一接墊圖案

54:第二接墊圖案

80:周邊閘極結構

BL:位元線

CA:記憶體胞元區

I-I'、II-II'、III-III'、IV-IV':線

PA:周邊區

S1:第一側表面

S2:第二側表面

S3:第三側表面

S4:第四側表面

X:第一方向

Y:第二方向

Z:垂直方向/方向

Claims (10)

1. 一種半導體裝置，包括： 基板； 主動區，包括第一雜質區及與所述第一雜質區間隔開的第二雜質區； 隔離區，界定所述主動區； 閘極結構，與所述主動區相交，並在平行於所述基板的第一方向上延伸； 第一接墊圖案，設置於所述第一雜質區上； 第二接墊圖案，設置於所述第二雜質區上； 位元線，設置於所述第一接墊圖案上並在第二方向上延伸，其中所述第二方向垂直於所述第一方向並平行於所述基板；以及 接觸結構，位於所述第二接墊圖案上， 其中所述第二接墊圖案具有在所述第一方向上彼此相對的第一側表面與第二側表面、以及在所述第二方向上彼此相對的第三側表面與第四側表面，並且 其中所述第一側表面及所述第二側表面中的每一者在由所述第一方向及所述第二方向形成的水平面中是彎曲的，並且所述第三側表面及所述第四側表面中的每一者在所述水平面中具有實質上線性的形狀。
2. 如請求項1所述的半導體裝置， 其中所述第一側表面及所述第二側表面中的每一者的中間部分在所述水平面中遠離所述第一接墊圖案在所述第一方向上彎曲，並且 其中所述第三側表面及所述第四側表面中的每一者具有在所述水平面中在所述第一方向上延伸的線性形狀。
3. 如請求項1所述的半導體裝置，更包括： 障壁間隔件，具有至少部分地圍繞所述第一接墊圖案的側表面的環形形狀；以及 緩衝間隔件，設置於所述障壁間隔件與所述第一接墊圖案之間。
4. 一種半導體裝置，包括： 主動區，包括第一雜質區及與所述第一雜質區間隔開的第二雜質區； 隔離區，界定所述主動區； 閘極結構，設置於閘極溝槽中，在第一方向上延伸，與所述主動區相交，並延伸至所述隔離區中； 第一接墊圖案，與所述第一雜質區接觸，並設置於所述第一雜質區上； 第二接墊圖案，與所述第二雜質區接觸，與所述第一接墊圖案間隔開，並設置於所述第二雜質區上； 位元線，與所述第一接墊圖案接觸，在垂直於所述第一方向的第二方向上延伸，並且其中所述位元線設置於所述第一接墊圖案上； 接觸結構，與所述第二接墊圖案接觸，並設置於所述第二接墊圖案上；以及 間隔件結構，與所述位元線的側表面接觸， 其中所述第一接墊圖案的上表面與所述位元線的下表面接觸，並且 其中所述第一接墊圖案的所述上表面在所述第一方向上的寬度不同於所述位元線的所述下表面在所述第一方向上的寬度。
5. 如請求項4所述的半導體裝置， 其中所述位元線包括下部導電線及設置於所述下部導電線上的上部導電線，且 其中所述間隔件結構包括第一位元線間隔件及第二位元線間隔件，所述第一位元線間隔件與所述下部導電線的側表面接觸，所述第二位元線間隔件覆蓋所述第一位元線間隔件並與所述上部導電線的側表面接觸。
6. 如請求項5所述的半導體裝置，其中所述第一接墊圖案的所述上表面包括與所述下部導電線垂直地交疊的部分、以及與所述第一位元線間隔件垂直地交疊的部分。
7. 如請求項5所述的半導體裝置，其中所述下部導電線的所述側表面不與所述上部導電線的所述側表面對齊。
8. 如請求項4所述的半導體裝置，其中所述位元線的兩個側表面之間的中心軸與所述第一接墊圖案的兩個側表面之間的中心軸在所述第一方向上不對齊。
9. 一種半導體裝置，包括： 隔離區，在記憶體胞元區中界定胞元主動區，且在周邊區中界定周邊主動區； 胞元閘極結構，在所述記憶體胞元區中設置於閘極溝槽中，其中所述胞元閘極結構在第一方向上延伸，與所述胞元主動區相交，並延伸至所述隔離區中； 第一接墊圖案，與所述胞元主動區中的第一雜質區接觸，並設置於所述胞元主動區上； 第二接墊圖案，與所述胞元主動區中的第二雜質區接觸，並設置於所述胞元主動區上； 位元線，與所述第一接墊圖案接觸，並在垂直於所述第一方向的第二方向上延伸，其中所述位元線設置於所述第一接墊圖案上； 胞元接觸結構，與所述第二接墊圖案接觸，並位於所述第二接墊圖案上；以及 障壁間隔件，包括夾置於所述第一接墊圖案與所述第二接墊圖案之間的部分， 其中所述第一接墊圖案的上表面的水平高度與所述第二接墊圖案的上表面的水平高度之間的水平高度差大於所述第一接墊圖案的下表面的水平高度與所述第二接墊圖案的下表面的水平高度之間的水平高度差。
10. 如請求項9所述的半導體裝置，更包括： 周邊閘極結構，設置於所述周邊主動區上； 周邊源極/汲極區，設置於所述周邊主動區中位於所述周邊閘極結構的相對兩側上；以及 間隔件結構，覆蓋所述位元線的側表面， 其中所述周邊閘極結構包括周邊閘極介電層及設置於所述周邊閘極介電層上的周邊閘極電極， 其中所述周邊閘極電極包括在垂直方向上堆疊的第一周邊閘極電極層、第二周邊閘極電極層、第三周邊閘極電極層及第四周邊閘極電極層， 其中所述第一周邊閘極電極層至所述第四周邊閘極電極層各自包含不同的材料， 其中對所述第一周邊閘極電極層的組成中的金屬的量進行調整會調整包含金屬氮化物的對應電晶體的臨限電壓， 其中所述第二周邊閘極電極層包含摻雜複晶矽， 其中所述障壁間隔件具有圍繞所述第一接墊圖案的側表面的環形形狀， 其中所述第一接墊圖案的所述上表面設置於較所述第二接墊圖案的所述上表面的水平高度高的水平高度上， 其中所述位元線包括與所述第一接墊圖案接觸的下部導電線及設置於所述下部導電線上的上部導電線， 其中所述下部導電線與所述第三周邊閘極電極層包含相同的材料， 其中所述上部導電線與所述第四周邊閘極電極層包含相同的材料； 其中所述間隔件結構包括第一位元線間隔件及第二位元線間隔件，所述第一位元線間隔件與所述下部導電線的側表面接觸，所述第二位元線間隔件與所述上部導電線的側表面接觸並覆蓋所述第一位元線間隔件，且 其中所述第一接墊圖案的所述上表面包括與所述下部導電線接觸的部分及與所述第一位元線間隔件接觸的部分。

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