KR100594391B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적(2F2)을 가지면서 소자 분리 특성이 우수한 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 버퍼 산화막 및 버퍼 질화막을 형성하고 패너닝하는 단계; 상기 패터닝된 버퍼 질화막의 측벽에 사이드월 플로팅 게이트를 형성하는 단계; 상기 기판에 폴리실리콘을 증착하고 패터닝하여 폴리실리콘 게이트를 형성하는 단계; 상기 버퍼 질화막을 제거하는 단계; 상기 플로팅 게이트 및 폴리실리콘 게이트의 측벽에 제1사이드월 스페이서를 형성하는 단계; 상기 기판에 불순물 이온을 주입하여 공통 소스/드레인 영역을 형성하는 단계; 상기 기판에 절연막을 증착하고 평탄화하여 폴리실리콘 게이트 사이를 갭필하는 단계; 상기 기판에 워드 라인용 폴리실리콘을 증착하는 단계; 상기 기판을 워드 라인 방향으로 상기 워드 라인용 폴리실리콘, 폴리실리콘 게이트 및 기판을 패터닝하여 STI를 형성하는 단계 및 상기 워드 라인 및 폴리실리콘 게이트의 측벽에 제2사이드월 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조방법은 STI 형성공정을 따로 진행하지 않고 워드 라인 형성시 선택적으로 STI가 형성되도록 하여 워드 라인과 워드 라인사이의 소자 분리 특성과 공통 소오스와 공통 드레인 사이의 소자 분리 특성을 보장함으로써 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있는 효과가 있다.
Flash Memory, Sidewall Floating Gate, NOR Flash
Description
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.
도 2는 종래의 노어 플래시 유니트 셀의 면적과 본 발명의 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃
도 4a 내지 도 4i는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도.
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS(Self-Aligned Source) 공정이나 SA-STI(Self-Aligned STI) 공정을 사용하지 않고 최소의 면적(2F2)을 가지면서 소자 분리 특성이 우수한 비휘발성 메 모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(Floationg Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
현재의 NOR 플래시 메모리 제조 공정경우 NOR 플래시 유니트 셀 면적을 최소로 만들기 위해 SAS 공정이나 SA-STI 공정을 주로 사용한다. 또한 SAS 공정이나 SA-STI 공정 또는 이 두가지 공정을 모두다 사용하는 경우에도 비트 콘택을 형성시켜야 하기 때문에 데이터 플래시 메모리에 주로 사용하는 NAND 플래시 셀의 최소 면적(4F2)만큼 줄일 수 없다. 뿐만 아니라 본 발명에서 사용할 2 비트 사이드월 플로팅 게이트 소자의 경우 소오스/드레인에 각각의 콘택을 형성시키고 각각의 비트 라인을 형성시켜야 하기 때문에 각각의 비트 라인 형성을 위해 추가적인 면적이 필요하기 때문에 면적을 최소화 시키기 위해서는 비트 콘택이 없는 셀 구조를 형성시켜야만 한다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으 로, SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적(2F2)을 가지면서 소자 분리 특성이 우수한 노어 플래시 셀을 구현할 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 버퍼 산화막 및 버퍼 질화막을 형성하고 패너닝하는 단계; 상기 패터닝된 버퍼 질화막의 측벽에 사이드월 플로팅 게이트를 형성하는 단계; 상기 기판에 폴리실리콘을 증착하고 패터닝하여 폴리실리콘 게이트를 형성하는 단계; 상기 버퍼 질화막을 제거하는 단계; 상기 플로팅 게이트 및 폴리실리콘 게이트의 측벽에 제1사이드월 스페이서를 형성하는 단계; 상기 기판에 불순물 이온을 주입하여 공통 소스/드레인 영역을 형성하는 단계; 상기 기판에 절연막을 증착하고 평탄화하여 폴리실리콘 게이트 사이를 갭필하는 단계; 상기 기판에 워드 라인용 폴리실리콘을 증착하는 단계; 상기 기판을 워드 라인 방향으로 상기 워드 라인용 폴리실리콘, 폴리실리콘 게이트 및 기판을 패터닝하여 STI를 형성하는 단계 및 상기 워드 라인 및 폴리실리콘 게이트의 측벽에 제2사이드월 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.
도 2는 종래의 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적과 본 발명의 제조 공정으로 구현하는 비트 콘택이 없는 2 비트 사이드월 플로팅 게이트 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면이다.
a는 SAS 공정과 SA-STI 공정을 모두 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 10.5F2만큼의 면적을 차지한다.
b는 SAS 공정은 사용하고 SA-STI 공정은 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 9F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정을 사용함으로써 2a에 비해 대략 15% 정도의 셀 면적을 줄일 수 있다.
c는 SAS 공정과 SA-STI 공정을 모두 사용하는 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 6F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정과 SA-STI 공정 모두를 사용함으로써 2a에 비해 대략 43% 정도의 셀 면적을 줄일 수 있으며 2b에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.
d는 본 발명에 의한 비트 콘택이 없는 2 비트 사이드월 플로팅 게이트 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 2F2만큼의 면적을 차지하게 된다. 이는 종래의 SA-STI 공정을 사용하는 난드 플래시 유니트 셀의 절반 수준이며 3a에 비해 대략 81% 정도의 셀 면적을 줄일 수 있으며 3b에 비해 대략 78% 정도의 셀 면적을 줄일 수 있고 3c에 비해 대략 67% 정도의 셀 면적을 줄일 수 있다.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃을 나타낸 도면이다. 도 3의 A-A', B-B', C-C', D-D' 방향의 단면도를 이하 도 4에서 공정순서에 따라 설명한다.
도 4a 내지 도 4h는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, P형 반도체 기판(501)의 전면에 이온 주입 공정으로 딥 N웰(502)과 P웰(503)을 각각 형성시킨다. 이때 P웰을 형성시 문턱 전압 조정과 Punch-Through 방지를 위한 이온 주입을 함께 실시한다. 이어 상기 기판에 제1버퍼 산화막(504)을 성장 내지는 증착하고, 상기 제1버퍼 산화막의 상부에 버퍼 질화막(505)을 증착한다. 상기 제1버퍼 산화막을 형성시키는 공정 대신 웰 형성 이온주입 공정시 사용된 산화막을 사용할 수도 있다. 다음 상기 버퍼 질화막과 버퍼 산화막을 워드 라인 방향으로 패터닝한다. 이어, 상기 패터닝 후 노출된 실리콘 기판에 터널 산화막을 형성한다. 상기 제1버퍼 산화막은 50Å~300Å 범위에서 성장 내지는 증착하는 것이 바람직하고, 상기 버퍼 질화막은 100Å~2000Å 범위에서 증착하는 것이 바람직하다. 터널 산화막은 30Å~300Å 범위에서 성장 내지는 증착하는 것이 바람직하다.
다음, 도 4b에 도시된 바와 같이, 사이드월 플로팅 게이트 형성을 위해 폴리실리콘(507)을 웨이퍼 전면에 증착한 후 블랭킷 에칭 공정을 통해 버퍼 질화막 측 면에 사이드월 플로팅 게이트를 형성시킨다. 상기 사이드월 플로팅 게이트를 형성시키기 위해 증착하는 폴리실리콘의 증착두께는 100 내지 1500Å 범위에서 증착하는 것이 바람직하다.
다음, 도 4c에 도시된 바와 같이 같이, 오픈된 영역의 터널 산화막을 제거한 후 다시 산화막 성장공정을 통해 오픈된 실리콘 기판 위에 게이트 산화막(509)을 성장시키면서 동시에 노출된 사이드월 플로팅 게이트의 표면에 커플링 산화막(508)을 성장시킨다. 여기서 게이트 산화막과 사이드월 플로팅 게이트 표면에 산화막을 성장시키는 대신 산화막을 증착할 수도 있다.
다음, 도 4d에 도시된 바와 같이, 폴리실리콘 게이트 형성을 위해 웨이퍼 전면에 폴리실리콘(510), 제2버퍼 산화막(511), 제2버퍼 질화막(512)을 차례로 증착한 후 패터닝한다. 상기 폴리실리콘 게이트를 형성시키기 위해 증착하는 폴리실리콘은 도핑된 폴리를 사용할 수도 있으며 도핑되지 않은 폴리를 증착한 후 이온 주입 공정을 통해 도핑시킬 수도 있다. 폴리실리콘 게이트 형성을 위한 폴리실리콘의 증착두께는 500Å~ 4000Å 범위에서 증착하는 것이 바람직하다. 제2버퍼 산화막 증착 공정은 진행하지 않을 수도 있다.
다음, 도 4e에 도시된 바와 같이, 제1버퍼 질화막을 습식 식각으로 제거한 후 산화막 공정을 진행하여 폴리실리콘 게이트 측면과 사이드월 플로팅 게이트 측면에 산화막(515)을 성장 내지는 증착시킨다. 이어, 폴리실리콘 게이트를 마스크로 이온주입 공정을 진행하여 LDD 또는 소스/드레인 확장 영역을 형성시키고 웨이퍼 전면에 절연막을 증착한 후 블랭킷 에칭을 통해 폴리실리콘 게이트 측면에 사이드 월 스페이서(516)를 형성시킨다. 이어, 폴리실리실콘 게이트와 사이드월 스페이서를 마스크로 이온주입 공정을 진행하여 소스/드레인 영역을 형성한다. 다음 실리사이드 공정을 진행하여 공통 소오스/드레인으로 사용되는 영역을 선택적으로 실리사이드를 형성시켜 저항값을 감소시킨다. 여기서 LDD를 따로 형성시키지 않고 사이드월 스페이서 형성전에 소스/드레인 영역을 형성시킬 수도 있다. 상기 사이드월 스페이서는 산화막으로 형성시키는 것이 바람직하며 질화막 또는 산화막과 질화막 두 막질 모두를 사용하여 형성시킬 수도 있다. 필요에 따라 공통 소오스/드레인 영역에 실리사이드 공정을 생략할 수 있다.
다음, 도 4f에 도시된 바와 같이, APCVD(Atmospheric Pressure Chemical Vapour Deposition) 공정이나 HDP-CVD(High Density Plasma Chemical Vapour Deposition) 공정을 사용하여 폴리실리콘 게이트 사이에 공극을 채우며 에치백(Etch Back) 공정을 통해 갭필(Gap Fill)한 산화막(517)을 평탄화시키면서 폴리실리콘 게이트가 드러날 때까지 리세스시킨다. 이때 에치백 공정대신 CMP(Chemical Mechanical Polishing) 공정을 사용할 수 있다.
다음, 도 4g에 도시된 바와 같이, 폴리실리콘 게이트에 형성된 산화막을 습식 식각공정으로 모두 제거한 후 워드 라인을 형성시키기 위해 웨이퍼 전면에 폴리 실리콘(518)을 증착한다. 상기 워드 라인을 형성시키기 위해 증착하는 폴리실리콘은 도핑된 폴리를 사용할 수도 있으며 도핑되지 않은 폴리를 증착한 후 이온 주입 공정을 통해 도핑시킬 수도 있다. 상기 워드 라인 형성을 위한 폴리실리콘의 증착두께는 500Å~3000Å 범위에서 증착하는 것이 바람직하다.
다음, 도 4h에 도시된 바와 같이, 워드 라인 방향으로 패터닝하여 STI(Shallow Trench Isolation)를 형성한다. 워드 라인 방향으로 워드 라인, 폴리실리콘 게이트 및 기판을 식각하여 STI를 형성한다. 상기 패터닝 공정을 통해 B-B' 방향으로 워드 라인과 폴리실리콘 게이트가 스택 게이트 형태로 된다. 각각의 스택 게이트가 STI에 의해 분리되어져 워드 라인 사이의 소자 분리 특성이 개선된다. 또한 C-C' 방향 경우 공통 소오스/드레인이 형성되어 있는 영역 위에는 갭필 산화막과 사이드월 스페이서가 형성되어 있어 워드 라인 형성 공정 동안 공통 소오스/드레인을 보호하기 때문에 변화가 없으며 워드 라인 폴리실리콘, 폴리실리콘 게이트 및 그 하부의 실리콘 기판만 선택적으로 식각되어 공통 소오스와 공통 드레인 영역 사이에 STI가 선택적으로 형성된다. 따라서 상기 공정에서 형성된 STI가 공통 소오스/드레인을 물리적으로 분리시킴으로써 공통 소오스와 공통 드레인 사이의 소자 분리 특성이 개선된다. 여기서 워드 라인은 이전 공정에서 제각기 형성된 폴리실리콘 게이트를 워드 라인 방향으로 서로 연결시키는 역할을 한다. 워드 라인 방향으로 STI를 형성한 후 산화막 성장 공정을 추가로 진행할 수도 있다. 상기와 같이 워드 라인 형성공정을 통해 워드 라인과 워드 라인 사이, 공통 소스와 공통 드레인 사이에 선택적으로 STI를 형성시킨 후 필트 트랜지스터의 문턱전압을 증가시키기 위해 채널 스탑 이온주입 공정(Channel Stop Implantation)을 더 진행할 수도 있다.
다음, 도 4i 도시된 바와 같이, 기판의 전면에 사이드월 스페이서 형성을 위한 절연막을 증착한 후 블랭킷 식각을 통해 사이드월 스페이서를 형성한 후 실리사 이드 공정을 통해 워드 라인에 선택적으로 실리사이드를 형성시킨다. 상기 사이드월 스페이서 형성을 위해 증착하는 절연막은 산화막이 바람직하며 질화막 또는 산화막과 질화막 모두를 증착시킬 수도 있다. 상기 사이드월 스페이서 공정대신 APCVD 공정이나 HDP 공정을 사용하여 스택 게이트 사이의 공극과 STI를 채우고 에치백 공정을 통해 갭필한 산화막을 평탄화시키면서 워드 라인 표면이 드러나게 한 후 실리사이드 공정을 통해 드러난 워드 라인 표면에 선택적으로 실리사이드를 형성시킬 수도 있다. 이후 공정은 종래의 모스 트랜지스터 제조 공정과 동일한 공정을 사용하여 본 발명의 비휘발성 메모리 소자를 제조한다.
상기와 같이 STI 형성공정을 따로 진행하지 않고 워드 라인 형성시 선택적으로 STI가 형성되도록 하여 워드 라인과 워드 라인사이의 소자 분리 특성과 공통 소오스와 공통 드레인 사이의 소자 분리 특성을 보장함으로써 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있다. 뿐만 아니라 비트 콘택이 없는 2 비트 사이드월 플로팅 게이트 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적의 절반 수준까지 줄일 수 있다. 또한 공통 소오스와 공통 드레인 영역을 선택적으로 실리사이드를 형성시킬 수도 있어 공통 소오스와 공통 드레인의 저항값을 효과적으로 줄일 수 있어 부트 스트랩핑(Boot-Strapping)을 위한 콘택 수를 줄일 수 있어 소자의 면적을 더욱 작게 만들 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명 하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조방법은 STI 형성공정을 따로 진행하지 않고 워드 라인 형성시 선택적으로 STI가 형성되도록 하여 워드 라인과 워드 라인사이의 소자 분리 특성과 공통 소오스와 공통 드레인 사이의 소자 분리 특성을 보장함으로써 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있다. 또한 공통 소오스와 공통 드레인 영역을 선택적으로 실리사이드를 형성시킬 수도 있어 공통 소오스와 공통 드레인의 저항값을 효과적으로 줄일 수 있어 부트 스트랩핑(Boot-Strapping)을 위한 콘택 수를 줄일 수 있어 소자의 면적을 더욱 작게 만들 수 있는 효과가 있다.
Claims (7)
- 비휘발성 메모리 소자의 제조방법에 있어서,반도체 기판의 전면에 버퍼 산화막 및 버퍼 질화막을 형성하고 패터닝하는 단계;상기 패터닝된 버퍼 질화막의 측벽에 사이드월 플로팅 게이트를 형성하는 단계;상기 기판에 폴리실리콘을 증착하고 패터닝하여 폴리실리콘 게이트를 형성하는 단계;상기 버퍼 질화막을 제거하는 단계;상기 플로팅 게이트 및 폴리실리콘 게이트의 측벽에 제1사이드월 스페이서를 형성하는 단계;상기 기판에 불순물 이온을 주입하여 공통 소스/드레인 영역을 형성하는 단계;상기 기판에 절연막을 증착하고 평탄화하여 폴리실리콘 게이트 사이를 갭필하는 단계;상기 기판에 워드 라인용 폴리실리콘을 증착하는 단계;상기 기판 전면을 패터닝하여 상기 절연막, 폴리실리콘 및 기판을 제거하여 워드라인 및 STI를 형성하는 단계; 및상기 워드 라인 및 폴리실리콘 게이트의 측벽에 제2사이드월 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 버퍼 산화막은 50 내지 300Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 버퍼 질화막은 100 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 폴리실리콘 게이트를 형성하기 전에 노출된 반도체 기판에 게이트 산화막, 노출된 사이드월 플로팅 게이트의 표면에 커플링 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 폴리실리콘 게이트 형성을 위한 폴리실리콘은 500 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 워드 라인 형성을 위한 폴리실리콘은 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 워드 라인은 상기 폴리실리콘 게이트를 워드 라인 방향으로 서로 연결시키는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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