KR100608142B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 이레이즈시 문턱전압이 일정한 값으로 수렴하는 특성을 가지는 자체 수렴하는 2 비트 사이드월 플로팅 게이트 소자를 사용하여 구성한 노어 플래시 셀 어레이를 효과적으로 구현할 수 있는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 버퍼 산화막 및 버퍼 질화막을 형성하고 패터닝하는 단계; 상기 패터닝된 버퍼 질화막의 측벽에 사이드월 플로팅 게이트를 형성하는 단계; 상기 기판의 전면에 블럭 산화막을 형성하는 단계; 상기 기판을 패터닝하여 필드 영역을 오픈 시킨 후 필드 영역에 증착되어 있는 제1블럭 산화막, 제2블럭 산화막 및 사이드월 플로팅 게이트를 제거하는 단계; 상기 기판의 전면에 폴리실리콘을 증착하고 패터닝하여 워드 라인을 형성하는 단계; 상기 사이드월 플로팅 게이트 및 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 기판에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조방법은 노어 플래시 유니트 셀을 4F2 크기로 만들며 이레이즈 문턱 전압의 자체 수렴하는 특성과 주게이트의 셀렉트 게이트 특성을 이용하여 멀티 레벨 비트으로 동작시켜 2F2까지 유니트 셀 크기 를 줄일 수 있어 종래의 플래시 메모리 제조 공정을 사용한 노어 플래시 메모리 셀이 차지하는 면적을 67% ~ 81% 정도까지 감소시켜 플래시 메모리 밀도를 획기적으로 증가시킬 수 있는 효과가 있다.
Flash Memory 제조 방법, Self-Convergence, 2bit Sidewall Floating Gate, NOR Flash, 버퍼 질화막

Description

비휘발성 메모리 소자의 제조 방법{Method for fabricating non-volatile memory device}
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.
도 2는 종래의 노어 플래시 유니트 셀의 면적과 본 발명의 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃
도 4a 내지 도 4h는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도.
본 발명은 이레이즈시 문턱전압이 일정한 값으로 수렴하는 특성을 가지는 자체 수렴하는 2 비트 사이드월 플로팅 게이트 소자를 사용하여 구성한 노어 플래시 셀 어레이를 효과적으로 구현할 수 있는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(Floating Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
현재의 NOR 플래시 메모리 제조 공정의 경우 NOR 플래시 유니트 셀 면적을 최소로 만들기 위해 SAS 공정이나 SA-STI 공정을 주로 사용한다. 또한 SAS 공정이나 SA-STI 공정 또는 이 두가지 공정을 모두다 사용하는 경우에도 비트 콘택을 형성시켜야 하기 때문에 데이터 플래시 메모리에 주로 사용하는 NAND 플래시 셀의 최소 면적(4F2)만큼 줄일 수 없다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 이레이즈시 문턱전압이 일정한 값으로 수렴하는 특성을 갖는 자체 수렴하는 2 비트 사이드월 플로팅 게이트 소자를 사용하여 구성한 노어 플래시 셀 어레이를 효과적으로 구현할 수 있는 공정을 제공함으로써 노어 플래시 유니트 셀을 4F2 크기로 만들며 이레이즈 문턱 전압의 자체 수렴하는 특성과 주게이트의 셀렉트 게이트 특성을 이용하여 멀티 레벨 비트로 동작시켜 2F2까지 유니트 셀 크기를 줄일 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 버퍼 산화막 및 버퍼 질화막을 형성하고 패터닝하는 단계; 상기 패터닝된 버퍼 질화막의 측벽에 사이드월 플로팅 게이트를 형성하는 단계; 상기 기판의 전면에 블럭 산화막을 형성하는 단계; 상기 기판을 패터닝하여 필드 영역을 오픈 시킨 후 필드 영역에 증착되어 있는 제1블럭 산화막, 제2블럭 산화막 및 사이드월 플로팅 게이트를 제거하는 단계; 상기 기판의 전면에 폴리실리콘을 증착하고 패터닝하여 워드 라인을 형성하는 단계; 상기 사이드월 플로팅 게이트 및 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 기판에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 종래의 노어 플래시 유니트 셀의 면적과 본 발명의 제조 공정으로 구현하는 2 비트 사이드월 플로팅 게이트 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면이다.
a는 SAS 공정과 SA-STI 공정을 모두 사용하지 않을 경우 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 10.5F2만큼의 면적을 차지한다.
b는 SAS 공정은 사용하고 SA-STI 공정은 사용하지 않을 경우 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 9F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정을 사용함으로써 2a에 비해 대략 15% 정도의 셀 면적을 줄일 수 있다.
c는 SAS 공정과 SA-STI 공정을 모두 사용하는 경우 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 6F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정과 SA-STI 공정 모두를 사용함으로써 2a에 비해 대략 43% 정도의 셀 면적을 줄일 수 있으며 2b에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.
d는 본 발명에 의한 자체 수렴하는 2비트 사이드월 플로팅 게이트 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 4F2만큼의 면적을 차지하게 된다. 또한 이레이즈 문턱전압의 자체 수렴하는 특성과 주게이트의 셀렉트 게이트 특성을 이용하여 멀티 레벨 비트로 동작시킬 경우 한 개의 트랜지스터로 4 비트를 구현할 수 있어 유니트 셀의 면적을 2F2까지 축소시킬 수 있다. 2F2은 SA-STI 공정을 사용하는 난드 플래시 유니트 셀면적(4F2)의 1/2 수준이며 a에 비해 대략 81% 정도의 셀 면적을 줄일 수 있으며 b에 비해 대략 78% 정도의 셀 면적을 줄일 수 있고 c에 비해 대략 67% 정도의 셀 면적을 줄일 수 있다.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃을 나타 낸 도면이다. 도 3의 A-A', B-B', C-C' 방향의 단면도를 이하 도 4에서 공정순서에 따라 설명한다.
도 4a 내지 도 4h는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, P형 반도체 기판에 STI(Shallow Trench Isolation) 공정을 통해 소자 분리막(507)을 형성한다. 이어 반도체 기판(501)의 전면에 이온 주입 공정으로 딥 N웰(502)과 P웰(503)을 각각 형성시킨다. 이때 P웰을 형성시 문턱 전압 조정과 Punch-Through 방지를 위한 이온 주입을 함께 실시한다. 이어 상기 기판에 버퍼 산화막(504)을 성장 내지는 증착하고, 상기 버퍼 산화막의 상부에 버퍼 질화막(505)을 증착한다. 상기 버퍼 산화막을 형성시키는 공정 대신 웰 형성 이온주입 공정시 사용된 산화막을 사용할 수도 있다. 다음 상기 버퍼 질화막과 버퍼 산화막을 워드 라인 방향으로 패터닝한다. 이어, 상기 패터닝 후 노출된 실리콘 기판에 터널 산화막(506)을 형성한다. 상기 버퍼 산화막은 50Å~300Å 범위에서 성장 내지는 증착하는 것이 바람직하고, 상기 버퍼 질화막은 100Å~2000Å 범위에서 증착하는 것이 바람직하다. 터널 산화막은 30Å~300Å 범위에서 성장 내지는 증착하는 것이 바람직하다.
다음, 도 4b에 도시된 바와 같이, 사이드월 플로팅 게이트 형성을 위해 폴리실리콘을 웨이퍼 전면에 증착한 후 블랭킷 에칭 공정을 통해 버퍼 질화막 측면에 사이드월 플로팅 게이트(508)를 형성시킨다. 상기 사이드월 플로팅 게이트를 형성시키기 위해 증착하는 폴리실리콘의 증착 두께는 100 내지 1500Å 범위에서 증착하 는 것이 바람직하다.
다음, 도 4c에 도시된 바와 같이 같이, 노출된 실리콘 기판에 형성된 터널 산화막을 제거한 후 웨이퍼 전면에 블럭 산화막(509)을 형성한다. 상기 블럭 산화막은 제1블럭 산화막과 제2블럭 산화막의 적층 구조이다. 여기서 사이드월 플로팅 게이트 위에 증착되는 제1블럭 산화막과 제2블럭 산화막은 이레이즈 동작시 이레이즈 문턱전압이 일정한 값으로 수렴하도록 하며 실리콘 기판 위에 증착되는 제1블럭 산화막과 제2블럭 산화막은 주게이트 산화막으로 작용하게 된다. 제1블럭 산화막은 Al2O3나 Y2O3를 사용하며 40Å~400Å 범위에서 증착하는 것이 바람직하다. 제2블럭 산화막은 SiO2를 사용하며 20Å~200Å 범위에서 증착하는 것이 바람직하다.
다음, 도 4d에 도시된 바와 같이, 패터닝을 통해 필드 쪽(C-C’ 방향)을 오픈시킨 후 에칭공정을 진행하여 필드 영역에 증착되어 있는 제1블럭 산화막, 제2블럭 산화막, 사이드월 플로팅 게이트를 모두 제거한다.
다음, 도 4e에 도시된 바와 같이, 워드 라인(폴리실리콘 주게이트) 형성을 위해 웨이퍼 전면에 폴리실리콘(510)을 증착한 후 패터닝하여 워드 라인을 형성한다. 상기 워드 라인을 형성시키기 위해 증착하는 폴리실리콘은 도핑된 폴리를 사용할 수도 있으며 도핑되지 않은 폴리를 증착한 후 이온 주입 공정을 통해 도핑시킬 수도 있다. 워드 라인 형성을 위한 폴리실리콘의 증착두께는 500Å~ 4000Å 범위에서 증착하는 것이 바람직하다.
다음, 도 4f에 도시된 바와 같이, 버퍼 질화막을 습식 식각으로 제거한 후 산화막 공정을 진행하여 워드 라인(폴리실리콘 주게이트) 표면과 사이드월 플로팅 게이트 측면에 폴리 산화막(511)을 성장 또는 CVD 공정을 이용하여 증착한다.
다음, 도 4g에 도시된 바와 같이, 워드 라인(폴리실리콘 주게이트)을 마스크로 이온주입 공정을 진행하여 LDD 또는 소스/드레인 확장 영역을 형성하고 웨이퍼 전면에 절연막을 증착한 후 블랭킷 에칭을 통해 워드 라인(폴리실리콘 주게이트) 측면에 사이드월 스페이서(512)를 형성한다. 이어, 워드 라인과 사이드월 스페이서를 마스크로 이온주입 공정을 진행하여 소스/드레인 영역을 형성한다. 상기 사이드월 스페이서는 산화막으로 형성시키는 것이 바람직하며 질화막 또는 산화막과 질화막 두 막질 모두를 사용하여 형성시킬 수도 있다. 필요에 따라 공통 소오스/드레인 영역에 실리사이드 공정을 생략할 수 있다.
다음, 도 4h에 도시된 바와 같이, 종래의 공정과 동일하게 실리사이드 공정을 통해 워드 라인과 소스/드레인 영역만 선택적으로 실리사이드(513)를 형성시키며 식각 정지막(514)과 층간 절연막(515)을 차례로 증착한 후 CMP나 Etch Back 공정을 통해 평탄화시키고 콘택(516)과 금속 전극을 형성시킨다.
따라서 본 발명에서 제안된 제조 공정을 사용하여 자체 수렴하는 2 비트 사이드월 플로팅 게이트 노어 플래시 메모리 셀을 효과적으로 구현할 수 있어 노어 플래시 유니트 셀을 4F2 크기로 만들수 있다. 또한 이레이즈 문턱 전압의 자체 수렴하는 특성과 주게이트의 셀렉트 게이트 특성을 이용하여 멀티 레벨 비트으로 동작시켜 2F2까지 유니트 셀 크기를 줄일 수 있어 종래의 플래시 메모리 제조 공정을 사 용한 노어 플래시 메모리 셀이 차지하는 면적을 67% ~ 81% 정도까지 감소시켜 플래시 메모리의 밀도를 획기적으로 증가시킬 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조방법은 노어 플래시 유니트 셀을 4F2 크기로 만들며 이레이즈 문턱 전압의 자체 수렴하는 특성과 주게이트의 셀렉트 게이트 특성을 이용하여 멀티 레벨 비트으로 동작시켜 2F2까지 유니트 셀 크기를 줄일 수 있어 종래의 플래시 메모리 제조 공정을 사용한 노어 플래시 메모리 셀이 차지하는 면적을 67% ~ 81% 정도까지 감소시켜 플래시 메모리 밀도를 획기적으로 증가시킬 수 있는 효과가 있다.

Claims (8)

  1. 비휘발성 메모리 소자의 제조방법에 있어서,
    반도체 기판의 전면에 버퍼 산화막 및 버퍼 질화막을 형성하고 패터닝하는 단계;
    상기 패터닝된 버퍼 질화막의 측벽에 사이드월 플로팅 게이트를 형성하는 단계;
    상기 기판의 전면에 제1블럭 산화막 및 제2블럭 산화막을 형성하는 단계;
    상기 기판을 패터닝하여 필드 영역을 오픈 시킨 후 필드 영역에 증착되어 있는 제1블럭 산화막, 제2블럭 산화막 및 사이드월 플로팅 게이트를 제거하는 단계;
    상기 기판의 전면에 폴리실리콘을 증착하고 패터닝하여 워드 라인을 형성하는 단계;
    상기 버퍼 질화막을 제거한 후 산화막 공정을 진행하여 워드 라인 표면과 사이드월 플로팅 게이트 측면에 산화막을 형성하는 단계;
    상기 사이드월 플로팅 게이트 및 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계; 및
    상기 기판에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 버퍼 질화막은 100 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 워드 라인 형성을 위한 폴리실리콘은 500 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 블럭 산화막은 제1블럭 산화막과 제2블럭 산화막의 적층 구조임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 제1블럭 산화막은 Al2O3 또는 Y2O3를 40 내지 400Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  7. 제 5항에 있어서,
    상기 제2블럭 산화막은 SiO2를 20 내지 200Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  8. 삭제
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