DE102004062861B4 - Verfahren zur Herstellung eines nichtflüchtigen Speichers - Google Patents
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Abstract
Verfahren zur Herstellung eines nichtflüchtigen Speichers mit den Schritten:
Bilden einer Puffer-Oxid-Schicht (504) und einer Puffer-Nitrid-Schicht (505) auf der gesamten Oberfläche eines Halbleitersubstrats (501) und Durchführen eines Strukturierungsprozesses;
Erzeugen von schwebenden Seitenwand-Gates (508) an den Seitenwänden der strukturierten Puffer-Nitrid-Schicht (505);
Erzeugen einer Block-Oxid-Schicht (509) auf der gesamten Oberfläche des Substrats (501);
Abscheiden einer Polysilizium-Schicht (510) auf der gesamten Oberfläche des Substrats (501) und Durchführen eines Strukturierungsprozesses, um eine Wortleitung zu bilden;
Entfernen der Puffer-Nitrid-Schicht (505) und damit Bilden einer Oxid-Schicht (511) auf der Oberfläche der Wortleitung und den Seitenwänden der schwebenden Seitenwand-Gates (508);
Bilden von ersten Source- und Drainregionen durch Implantieren von Dotiermitteln in dem Substrat (501), wobei die Wortleitung als Maske verwendet wird;
Bilden von Seitenwand-Abstandhaltern (512) an den Seitenwänden der schwebenden Seitenwand-Gates (508) und der Wortleitung; und
Bilden von zweiten Source- und Drain-Regionen durch Implantieren von Dotiermitteln in dem Substrat...
Bilden einer Puffer-Oxid-Schicht (504) und einer Puffer-Nitrid-Schicht (505) auf der gesamten Oberfläche eines Halbleitersubstrats (501) und Durchführen eines Strukturierungsprozesses;
Erzeugen von schwebenden Seitenwand-Gates (508) an den Seitenwänden der strukturierten Puffer-Nitrid-Schicht (505);
Erzeugen einer Block-Oxid-Schicht (509) auf der gesamten Oberfläche des Substrats (501);
Abscheiden einer Polysilizium-Schicht (510) auf der gesamten Oberfläche des Substrats (501) und Durchführen eines Strukturierungsprozesses, um eine Wortleitung zu bilden;
Entfernen der Puffer-Nitrid-Schicht (505) und damit Bilden einer Oxid-Schicht (511) auf der Oberfläche der Wortleitung und den Seitenwänden der schwebenden Seitenwand-Gates (508);
Bilden von ersten Source- und Drainregionen durch Implantieren von Dotiermitteln in dem Substrat (501), wobei die Wortleitung als Maske verwendet wird;
Bilden von Seitenwand-Abstandhaltern (512) an den Seitenwänden der schwebenden Seitenwand-Gates (508) und der Wortleitung; und
Bilden von zweiten Source- und Drain-Regionen durch Implantieren von Dotiermitteln in dem Substrat...
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines nichtflüchtigen Speichers nach dem Oberbegriff des Anspruchs 1.
- Hintergrund des Standes der Technik
- Im allgemeinen gibt es zwei Kategorien von Halbleitervorrichtungen, nämlich flüchtige Speicher und nichtflüchtige Speicher. Unter den flüchtigen Speichern gibt es dynamische Speicher mit wahlfreiem Zugriff (Dynamic Random Access Memory, im folgenden als DRAM bezeichnet) und statisches DRAM (im folgenden als SDRAM bezeichnet). Ein Merkmal des flüchtigen Speichers ist, dass Daten nur erhalten bleiben, während elektrische Leistung anliegt. Mit anderen Worten verschwinden die Daten in dem flüchtigen Speicher, wenn die Leistung ausgeschaltet wird. Mit anderen Worten kann nur ein nichtflüchtiger Speicher, im wesentlichen ein ROM (Read Only Memory, Nur-Lese-Speicher) die Daten unabhängig vom Anliegen elektrischer Leistung bewahren.
- Unter dem Gesichtspunkt des Fertigungsprozesses werden nichtflüchtige Speicher aufgeteilt in einen Typ mit schwebendem Gate und einen Metall-Isolator-Halbleiter-Typ (im folgenden als MIS-Typ bezeichnet). Der MIS-Typ hat doppelt oder dreifach abgeschiedene dielektrische Schichten, die wenigstens zwei Arten von dielektrischen Materialen umfassen.
- Der Schwebend-Gate-Typ speichert Daten durch Verwendung von Potenzialtrögen und ist repräsentiert durch ein ETOX (Electrically erasable programmable read only memory Tunnel OXide, elektrisch löschbarer programmierbarer Nur-Lese-Speicher Tunnel-Oxid), der in einem Flash-EEPROM (Electrically Erasable Programmable Read Only Memory, elektrisch löschbarer programmierbarer Nur-Lese-Speicher) verwendet wird.
- Der MIS-Typ führt die Programmieroperation unter Verwendung von Fallen in einer massiven dielektrischen Schicht, einer Grenzfläche zwischen dielektrischen Schichten und einer Grenzfläche zwischen einer dielektrischen Schicht und einem Halbleiter aus. Eine Metall-Silizium-ONO-Halbleiterstruktur (im folgenden als „MONOS/SONOS” bezeichnet), die im wesentlichen für das Flash-EEPROM verwendet wird, ist eine repräsentative MIS-Struktur.
-
1 ist ein Querschnitt, der eine gemäß dem Stand der Technik hergestellte Flash-Speicherzelle zeigt. Eine Gate-Oxid-Schicht12 ist auf einem Halbleitersubstrat10 gebildet, wo eine Vorrichtungsisolationsstruktur11 gebildet ist. Eine erste Polysilizium-Schicht13 für ein schwebendes Gate ist dann auf der Gate-Oxid-Schicht12 gebildet. Eine dielektrische Schicht15 und eine zweite Polysilizium-Schicht16 sind nacheinander auf dem schwebenden Gate13 gebildet, und die zweite Polysilizium-Schicht16 wird als ein Steuergate verwendet. Als nächstes, nachdem nacheinander eine Metallschicht17 und eine Nitridschicht18 auf dem Steuergate16 abgeschieden sind, werden alle Schichten zu einer Zellstruktur strukturiert, um eine Flash-Speicherzelle fertig zu stellen. - Für den gegenwärtigen Herstellungsprozess von NOR-Flash-Speichern wird im wesentlichen ein Self-aligned-source-Prozess (im folgenden als SAS bezeichnet) oder ein Self-aligned-shallow-trench-isolation-Prozess (im folgenden als SA-STI bezeichnet) verwendet, um die Einheitszellenfläche der NOR-Flash-Speicher zu minimieren. Trotz Verwendung des SAS- oder des SA-STI-Prozesses oder sogar beider Prozesse kann die Einheitszellenfläche nicht bis auf die Minimalfläche (4 F2) einer NAND-Flashzelle verkleinert werden, weil ein Bitkontakt erzeugt werden sollte.
- Aus der
US 6 635 533 B1 ist ein Verfahren zur Herstellung eines nicht flüchtigen Speichers mit den folgenden Schritten bekannt:
Bilden einer Puffer-Oxid-Schicht und einer Puffer-Nitrid-Schicht auf der gesamten Oberfläche eines Halbleitersubstrats und Durchführen eines Strukturierungsprozesses; Erzeugen von schwebenden Seitenwand-Gates an den Seitenwänden der strukturierten Puffer-Nitrid-Schicht; Erzeugen einer Block-Oxid-Schicht auf der gesamten Oberfläche des Substrats; Abscheiden einer Polysilizium-Schicht auf der gesamten Oberfläche des Substrats und Durchführen eines Strukturierungsprozesses, um eine Wortleitung zu bilden; Entfernen der Puffer-Nitrid-Schicht und damit Bilden einer Oxid-Schicht auf der Oberfläche der Wortleitung und den Seitenwänden der schwebenden Seitenwand-Gates; Bilden von Seitenwand-Abstandhaltern an den Seitenwänden der schwebenden Seitenwand-Gates und der Wortleitung; und Bilden von Source- und Drain-Regionen durch Implantieren von Dotiermitteln in dem Substrat. - Aus der
US 2003/0073276 A1 - Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von nichtflüchtigen Speichervorrichtungen, das eines oder mehrere auf Beschränkungen und Nachteile des Standes der Technik zurückgehende Probleme im Wesentlichen beseitigt.
- Eine Aufgabe der vorliegenden Erfindung ist, ein Verfahren zur Herstellung nichtflüchtiger Speichervorrichtungen anzugeben, das die effektive Fertigung eines NOR-Flashzellen-Arrays verkörpert, welches 2-Bit-Vorrichtungen mit schwebendem Seitenwand-Gate umfasst, die das Selbstkonvergenzmerkmal haben, dass eine Schwellenspannung während einer Löschoperation auf einen bestimmten Wert konvergiert, und das eine NOR-Flash-Einheitszelle mit Fläche 4 F2 ergibt. Ferner kann die Einheitszellenfläche bis auf 2 F2 verringert werden, wenn die NOR-Flash-Einheitszelle mit einem Multi-Niveau-Bit unter Ausnutzung des Selbstkonvergenzmerkmals einer Schwellenspannung und der Gateauswahleigenschaft eines Hauptgates arbeitet.
- Um diese Aufgabe zu lösen und andere Vorteile gemäß dem Zweck der vorliegenden Erfindung, wie hier verkörpert und allgemein beschrieben, zu erreichen, sind bei einem Verfahren zur Herstellung eines nichtflüchtigen Speichers der genannten Art die im Anspruch 1 angegebenen Merkmale vorgesehen.
- Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Merkmalen eines oder mehrerer der Unteransprüche.
- Die Zeichnungen veranschaulichen Ausgestaltungen der Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung des Prinzips der Erfindung. In den Zeichnungen ist
-
1 ein Querschnitt, der eine gemäß dem Stand der Technik hergestellte Flash-Speicherzelle veranschaulicht; -
2 eine Zeichnung, die Einheitszellflächen eines NOR-Flash-Speichers gemäß dem Stand der Technik und einer nichtflüchtigen Speichervorrichtung gemäß der vorliegenden Erfindung vergleicht; -
3 eine Draufsicht, die die Zellenarray-Anordnung einer nichtflüchtigen Speichervorrichtung veranschaulicht; -
4a bis4h Querschnitte, die Beispielprozesse zur Herstellung nichtflüchtiger Speichervorrichtungen gemäß einer Ausgestaltung der vorliegenden Erfindung veranschaulichen. - Gemäß
2a ist eine NOR-Flash-Einheitszellfläche ca. 10,5 F2, wenn sowohl SAS- als auch SA-STI-Prozess nicht angewandt werden. - Gemäß
2b ist eine NOR-Flash-Einheitszellfläche ca. 9 F2, wenn ein SAS-Prozess angewandt wird, aber ein SA-STI-Prozess nicht angewandt wird. - Gemäß
2c ist eine NOR-Flash-Einheitszellenfläche ca. 6 F2, wenn sowohl ein SAS- als auch ein SA-STI-Prozess angewandt werden. Die Zellfläche kann so um ca. 43% und 33% mehr als in2a bzw.2b verringert werden. - Gemäß
2a hat eine NOR-Flash-Einheitszelle mit 2-Bit-Vorrichtungen mit schwebenden Seitenwand-Gates gemäß der vorliegenden Erfindung eine Einheitszellfläche von ca. 4 F2. Wenn außerdem der NOR-Flash-Speicher mit einem Multi-Niveau-Bit unter Ausnutzung der Selbstkonvergenzeigenschaft der Schwellenspannung während einer Löschoperation und der Gate-Auswahleigenschaft eines Hauptgates betrieben wird, kann die Zellfläche bis auf 2 F2 verringert werden, weil vier Bits in einem einzigen Transistor verkörpert werden können. Die Fläche 2 F2 entspricht der Hälfte einer NAND-Flash-Einheitszellenfläche (4 F2) unter Verwendung des SA-STI-Prozesses. So kann die Zellenfläche um ca. 81%, 78% bzw. 76% im Vergleich zu denjenigen der2a ,2b bzw.2c verringert werden. - Gemäß
3 sind Flach-Graben-Isolationsflächen (Shallow Trench Isolation, im folgenden als STI-Flächen bezeichnet)201 , aktive Flächen202 , Wortleitungen203 , schwebende Seitenwand-Gates204 , Bitleitungskontakte205 und Einheitszelle206 gezeigt. - Querschnitte entlang der Linie A-A', B-B' und der Linie C-C' sind jeweils von links nach rechts in
4a bis4h beschrieben. - Gemäß
4a ist eine Vorrichtungsisolationsstruktur507 durch einen STI-Prozess in einem P-Typ-Halbleitersubstrat501 gebildet. Als nächstes werden jeweils ein tiefer N-Typ-Trog502 und ein P-Typ-Trog503 in dem Halbleitersubstrat501 durch Verwendung eines Ionenimplantationsprozesses gebildet. Wenn der P-Typ-Trog gebildet ist, können zusätzlich Ionenimplantationen zum Einstellen einer Schwellenspannung und zum Verhindern eines Durchgriffs durchgeführt werden. Dann wird eine Puffer-Oxid-Schicht504 auf dem Substrat aufgewachsen oder abgeschieden, und eine Puffer-Nitrid-Schicht505 wird auf der Puffer-Oxid-Schicht504 abgeschieden. Hier kann anstelle der Puffer-Oxid-Schicht504 die in dem Ionenimplantationsprozess für die Trogbildung verwendete Oxid-Schicht verwendet werden. Die Puffer-Nitrid-Schicht505 und die Puffer-Oxid-Schicht504 werden entlang einer Wortleitung strukturiert. Eine Tunnel-Oxid-Schicht505 wird auf dem nach dem Strukturierungsprozess freiliegenden Siliziumsubstrat gebildet. Vorzugsweise wird die Puffer-Oxid-Schicht504 mit einer Dicke zwischen 5 nm und 30 nm aufgewachsen oder abgeschieden, und die Puffer-Nitrid-Schicht505 wird mit einer Dicke zwischen 10 nm und 200 nm abgeschieden, und die Tunnel-Oxid-Schicht wird mit einer Dicke zwischen 3 nm und 30 nm aufgewachsen oder abgeschieden. - Gemäß
4b werden, nachdem eine Polysilizium-Schicht auf der gesamten Oberfläche des Substrats abgeschieden ist, schwebende Seitenwand-Gates508 an den Seitenwänden der Puffer-Nitrid-Schicht505 durch einen Blanket-Ätzprozess gebildet. Vorzugsweise wird die Polysilizium-Schicht mit einer Dicke zwischen 10 nm und 150 nm abgeschieden. - Gemäß
4c wird, nachdem die auf dem freiliegenden Siliziumsubstrat gebildete Tunnel-Oxid-Schicht506 entfernt ist, eine Block-Oxid-Schicht509 auf der gesamten Oberfläche des Substrats gebildet. Die Block-Oxid-Schicht509 hat eine mehrlagige Struktur aus einer ersten Block-Oxid-Schicht und einer zweiten Block-Oxid-Schicht. Die auf den schwebenden Seitenwand-Gates abgeschiedene erste und zweite Block-Oxid-Schicht bewirken, dass während einer Löschoperation eine Schwellenspannung auf einen vorgegebenen Wert konvergiert. Außerdem werden die auf dem Siliziumsubstrat abgeschiedene erste und zweite Block-Oxid-Schicht als eine Haupt-Gate-Oxid-Schicht verwendet. Vorzugsweise wird Al2O3 oder Y2O3 mit einer Dicke zwischen 4 nm und 40 nm für die erste Block-Oxid-Schicht abgeschieden, und SiO2 mit einer Dicke zwischen 2 nm und 20 nm wird für die zweite Block-Oxid-Schicht abgeschieden. - Gemäß
4d werden die erste Block-Oxid-Schicht, die zweite Block-Oxid-Schicht und die schwebenden Seitenwand-Gates auf einer Feldregion beseitigt durch Durchführen eines Ätzprozesses, nachdem die Feldregion (die Linie C-C' in3 ) durch einen Strukturierungsprozess geöffnet ist. - Gemäß
4e wird, nachdem eine Polysilizium-Schicht510 auf der gesamten Oberfläche des Substrats abgeschieden ist, eine Wortleitung (d. h. ein Polysilizium-Haupt-Gate) gebildet durch Ausführen eines Strukturierungsprozesses. Hier kann dotiertes Polysilizium für die Polysilizium-Schicht510 verwendet werden, oder nach dem Abscheiden von undotiertem Polysilizium auf der gesamten Oberfläche des Substrats kann die undotierte Polysilizium-Schicht durch einen Ionenimplantationsprozess dotiert werden. Die Dicke der Polysilizium-Schicht510 ist vorzugsweise zwischen 50 nm und 400 nm. - Gemäß
4f wird, nachdem die Puffer-Nitrid-Schicht505 durch ein Nassätzen entfernt ist, eine Poly-Oxid-Schicht511 durch einen chemischen Gasphasenabscheidungsprozess (Chemical Vapor Deposition, CVD) auf der Oberfläche der Wortleitung und den Seitenwänden der schwebenden Seitenwand-Gates aufgewachsen oder abgeschieden. - Gemäß
4g wird ein Ionenimplantationsprozess durchgeführt, wobei die Wortleitung als eine Maske verwendet wird, um LLD-Regionen (Lightly Doped Drain-Regionen) oder Source- und Drain-Fusionsregionen zu bilden. Nachdem eine Isolationsschicht auf der gesamten Oberfläche des Substrats abgeschieden ist, wird ein Blanket-Ätzprozess durchgeführt, um Seitenwand-Abstandhalter512 an den Seitenwänden der Wortleitungen zu bilden. Als nächstes wird ein Ionenimplantationsprozess durchgeführt, wobei sowohl die Wortleitung als auch die Seitenwand-Abstandhalter als Masken verwendet werden, um Source- und Drain-Regionen zu bilden. Vorzugsweise sind die Seitenwand-Abstandhalter aus einer Oxid-Schicht oder einer Nitrid-Schicht oder sowohl einer Oxid-Schicht als auch einer Nitrid-Schicht gebildet. Wenn notwendig, kann ein Silicid-Prozess für die Source- und Drain-Regionen übersprungen werden. - Gemäß
4h wird eine Silicid-Schicht513 selektiv nur auf der Wortleitung und den Source- und Drain-Regionen durch einen Silicid-Prozess gebildet. Nachdem eine Ätzstoppschicht514 und eine Isolationsschicht515 der Reihe nach auf sowohl der Silicid-Schicht513 als auch den Seitenwand-Abstandhaltern abgeschieden ist, wird ein Planarisierungsprozess durch einen CMP-Prozess (Chemical Mechanical Polishing) oder einen Rückätzprozess durchgeführt, wodurch ein Kontaktstopfen516 und eine Metallelektrode gebildet werden. - Dementsprechend kann das offenbarte Verfahren effektiv NOR-Flash-Speicherzellen verkörpern, die 2-Bit-Vorrichtungen mit schwebendem Seitenwand-Gate und Selbstkonvergenzeigenschaft umfassen, wodurch die Einheitszellfläche des NOR-Flash-Speichers auf 4 F2 verringert wird. Außerdem kann das dargestellte Verfahren eine NOR-Flash-Speicherzelle mit einem Multi-Niveau-Bit betreiben, indem die Gate-Auswahleigenschaft eines Haupt-Gates und die Selbstkonvergenzeigenschaft der Schwellenspannung während einer Löschoperation genutzt werden. Dadurch kann die Einheitszellfläche auf bis zu 2 F2 reduziert werden. Dadurch ist die Einheitszellfläche des NOR-Flash-Speichers im Vergleich zu der des Standes der Technik um 76% bis 81% verringert, und die Dichte von Flash-Speichern wird durch die vorliegende Erfindung stark erhöht.
Claims (7)
- Verfahren zur Herstellung eines nichtflüchtigen Speichers mit den Schritten: Bilden einer Puffer-Oxid-Schicht (
504 ) und einer Puffer-Nitrid-Schicht (505 ) auf der gesamten Oberfläche eines Halbleitersubstrats (501 ) und Durchführen eines Strukturierungsprozesses; Erzeugen von schwebenden Seitenwand-Gates (508 ) an den Seitenwänden der strukturierten Puffer-Nitrid-Schicht (505 ); Erzeugen einer Block-Oxid-Schicht (509 ) auf der gesamten Oberfläche des Substrats (501 ); Abscheiden einer Polysilizium-Schicht (510 ) auf der gesamten Oberfläche des Substrats (501 ) und Durchführen eines Strukturierungsprozesses, um eine Wortleitung zu bilden; Entfernen der Puffer-Nitrid-Schicht (505 ) und damit Bilden einer Oxid-Schicht (511 ) auf der Oberfläche der Wortleitung und den Seitenwänden der schwebenden Seitenwand-Gates (508 ); Bilden von ersten Source- und Drainregionen durch Implantieren von Dotiermitteln in dem Substrat (501 ), wobei die Wortleitung als Maske verwendet wird; Bilden von Seitenwand-Abstandhaltern (512 ) an den Seitenwänden der schwebenden Seitenwand-Gates (508 ) und der Wortleitung; und Bilden von zweiten Source- und Drain-Regionen durch Implantieren von Dotiermitteln in dem Substrat (501 ); Entfernen der Block-Oxid-Schicht (509 ) und der schwebenden Seitenwand-Gates (508 ), die auf einer Feldregion abgeschieden sind; Bilden einer Silicid-Schicht (513 ) selektiv nur auf der Wortleitung und den Source- und Drain-Regionen und danach Abscheiden einer Ätzstoppschicht (514 ) und einer Isolationsschicht (515 ) der Reihe nach auf sowohl der Silicid-Schicht (513 ) als auch den Seitenwand-Abstandhaltern (512 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Puffer-Oxid-Schicht (
504 ) mit einer Dicke zwischen 5 nm und 30 nm gebildet wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Puffer-Nitrid-Schicht (
505 ) mit einer Dicke zwischen 10 nm und 200 nm gebildet wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Polysilizium-Schicht (
510 ) mit einer Dicke zwischen 50 nm und 400 nm gebildet wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Block-Oxid-Schicht (
509 ) eine Mehrschichtstruktur hat, die eine erste Block-Oxid-Schicht und eine zweite Block-Oxid-Schicht aufweist. - Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die erste Block-Oxid-Schicht aus Al2O3 oder Y2O3 mit einer Dicke zwischen 4 nm und 40 nm gebildet wird.
- Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die zweite Block-Oxid-Schicht aus SiO2 mit einer Dicke zwischen 2 nm und 20 nm gebildet wird.
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