KR100360496B1 - 이중 양자점 응용 단일 전자 다치 메모리 및 그 구동방법 - Google Patents
이중 양자점 응용 단일 전자 다치 메모리 및 그 구동방법 Download PDFInfo
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Abstract
본 발명은 EEPROM 혹은 플래쉬(Flash) 메모리의 플로팅 게이트(Floating Gate; FG) 를 2개의 양자점(quantum dot)으로 구성하고 이들을 Multi-value(다치)메모리에 응용한 다중 양자점 응용 단일 전자 다치 메모리 및 그 구동 방법(Double value Single Electron Memory using Multi-Quantum Dot and Driving Method thereof)을 기재한다. 본 발명에 따른 두 개의 양자점 응용 단일전자 메모리는 채널 상의 양단에 각각 플로팅 게이트를 형성한 다음 그 위에 절연층을 개재시켜 제어 게이트를 형성한 구조를 가진다. 따라서, 2개의 양자점을 응용하여 다치(Multi-value) 메모리 실현시킨다는 점과 다른 메모리들과는 달리 MOSFET의 스케일링(Scaling)에 따른 SCE와 같은 물리적 한계에 봉착치 않으면서 1Tb 이상의 초고집적 메모리를 구현할 수 있다.
Description
본 발명은 EEPROM 혹은 플래쉬(Flash) 메모리의 플로팅 게이트(Floating Gate; FG) 를 2개의 양자점(quantum dot)으로 구성하고 이들을 Multi-value(다치)메모리에 응용한 다중 양자점 응용 단일 전자 다치 메모리 및 그 구동 방법(Double value Single Electron Memory using Multi-Quantum Dot and Driving Method thereof)에 관한 것이다.
기존의 단일 전자 Charging(충전)을 이용한 메모리로서 플로팅 게이트(Floating Gate; FG)형 플래쉬(Flash) 메모리가 많은 연구자들에 의해 연구되어 왔다. 히타치사는 98년 초에 128M 급 상온작동 세트 플래쉬(SET Flash) 메모리를 학회에서 발표한 바 있고(U.S. Patent #5600163), IBM사는 기존의 FET의 채널(Channel) 위에 수많은 나노 결정들을 형성시켜 이들을 FG로 응용하였으며(U.S. Patent #5714766,#5801401) Fujitsu(U.S. Patent #5886380) 및 미네소타(Minnesota) 대학(WO Patent #9905724)은 FET의 채널 위에 나노미터 크기의 양자점을 형성하여 FG로 응용하고 채널 폭을 전자의 디바이 스크린 길이(DebyeScreen Length; LD)보다 작게하여 한 개의 전자에 의해서도 채널을 스크린(Screen)할 수 있다는 원리에 의해 상온에서 불휘발성 메모리를 작동시킨 바 있다. 또한, NEC(Appl.Phys.Lett Vol 71, p2038, 1997) 및 NTT(Electron.Lett,Vol 34, P45, 1998)에서는 단일전자 트랜지스터가 전자를 하나씩 감지(Sensing)하도록 하는 일렉트로미터(Electrometer)로 작동시켜 플로팅 게이트(FG)에 전자의 저장 여부를 판단하여 메모리를 작동시킨 바 있다. 그러나 이들 모두 장단점이 있다. 히타치사 세트 플래쉬(SET Flash) 메모리는 플로팅 게이트(FG)로 이용되는 나노결정들과 채널로 응용되는 나노결정들을 다른 메모리들과 달리 임의로 제어(Control)할 수 없다는 결정적인 단점이 있다. IBM사의 경우 플로팅 게이트(FG)로 응용되는 나노결정들의 숫자를 균일하게 제어하기가 어려워(증착에 의한 Nucleation and Growth) ΔVth 의 요동(Fluctuation)이 발생한다. 후지쯔(Fujitsu) 및 미네소타(Minnesota) 대학의 기본 개념은 채널(Channel) 폭을 디바이 스크린 길이(Debye Screen Length) 이하로 줄여 단일전자에 의한 충전(charging) 효과를 이용하여 플래쉬(Flash)형 세트(SET) 메모리를 구현한 것이다. 그러나 후지쯔(Fujitsu) 및 미네소타(Mnnesota) 대학의 메모리 구조는 직접 터널링(Direct Tunneling)에 의해 기록하기 때문에 누설 전류가 커서 유지 시간(Retention Time)이 5 초 이내가 되는 치명적인 약점이 있다. 따라서, 유지시간(Retention Time)을 증가시키기 위해서는 터널링 장벽(Tunneling Barrier)으로 쓰이는 절연막(SiO2) 의 두께 증가가 반드시 필요하며 그에 따라 기록(Writing)법도 바뀌어야 한다. 또한, 플로팅 게이트(FG)에 충전시키는 전자도1개가 아닌 20 여개 정도가 되어야 한다. 또한, 후지쯔 및 미네소타 대학의 메모리 구조는 한 개의 양자점을 이용한다. 고집적화를 위해 채널(Channel) 길이를 작게할 경우 일반 MOSFET에서 겪는 사이즈 축소(Scale down)에 따른 쇼트 채널 효과(Short Channel Effect; SCE)를 겪기 때문에 초고집적화가 어렵다. 특히 나노미터 크기로 플로팅 게이트(FG)를 형성하는 기술은 재현성 및 균일성에서 문제가 있으며, 플로팅 게이트(FG)에 충전되는 전자의 숫자를 정확하게 제어하기가 어려워 ΔVth의 요동(Fluctuation)이 발생 한다. NEC 및 NTT의 경우 소자 구조 및 공정이 매우 복잡하다.
지금까지 특허 출원된 상기 소자들의 특성 및 실현성 등을 분석해본 결과 IBM이 제안한 다수의 나노결정들을 플로팅 게이트(FG)로 이용하는 방법 즉 1 비트(Bit)를 한개 아닌 수십 개 이상의 전자로 구성하는 것이 신뢰성 면에서 매우 우수한 것으로 판단된다. 그러나 앞에서 지적했듯이 IBM 구조도 나노 결정들의 숫자를 인위적으로 제어할 수 없어 인위적으로 제어가 가능한 후지쯔(Fujitsu) 및 미네소타(Minnesota) 대학에서 제안한 한 개의 양자점을 응용한 개념의 메모리 소자가 몇 가지 단점만 보완된다면 더 유리한 구조가 될 수도 있다.
본 발명은 상기와 같은 문제점을 개선하고자 창안한 것으로, 한 개의 전자에 의해서도 채널(Channel)을 인위적으로 스크린(Screen)할 수 있게 기판의 불순물 농도를 조절하여 채널 폭을 디바이 스크린 길이(Debye Screen Length) 보다 작게한 후 SCE에 의한 초고집적화 한계를 극복하기 위해 소스와 드레인 위에 두 개의 양자점을 배열하여 다치 기능을 부여하고, Channel Hot Electron Injection(CHEI)법으로 기록법을 개선하고, 양자점들에 충전되는 전자의 숫자를 수십개로 하되 서로 다른 갯수의 전자가 충전되도록 하여 1 Tb 이상의 기억용량을 갖는 이중 양자점 응용 단일 전자 다치 메모리 및 그 구동 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 이중 양자점 응용 단일전자 다치 메모리의 개략적 구성을 보여주는 수직 단면도,
도 2a 내지 도 2c는 도 1의 이중 양자점 응용 단일전자 다치 메모리를 제작하는 방법을 공정 단계별로 나타낸 수직 단면도,
도 3은 도 1의 이중 양자점 응용 단일전자 다치 메모리에서 제2플로팅 게이트를 이용하여 기록하는 방법을 설명하기 위한 도면,
도 4는 도 1의 이중 양자점 응용 단일전자 다치 메모리에서 제1플로팅 게이트를 이용하여 기록하는 방법을 설명하기 위한 도면,
도 5는 도 1의 이중 양자점 응용 단일전자 다치 메모리에서 기록하지 않은 상태를 설명하기 위한 도면,
그리고 도 6은 도 1의 이중 양자점 응용 단일전자 다치 메모리에서 기록하지 않은 상태, 제1플로팅 게이트를 이용하여 기록한 상태 및 제2플로팅 게이트를 이용하여 기록한 상태에서 제어 게이트 전압에 따른 드레인 전류를 측정한 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
1. 채널 2. 소스
3. 드레인 4. 절연층
5. 제1플로팅 게이트 6. 제2플로팅 게이트
7. 제어 게이트
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 이중 양자점 응용 단일 전자 다치 메모리는, 반도체 기판 상부에 디바이 스크린 길이 이하의 폭을 갖는 채널 영역; 상기 채널 영역을 사이에 두고 상기 채널 영역과 다른 불순물이 도핑되어 형성된 소스와 드레인; 상기 소스와 드레인 및 채널 영역 상에 형성된 절연층; 상기 채널 양쪽 가장자리 쪽의 상기 소스 및 드레인 상의 절연층 속에 양자점 역할을 하도록 각각 형성된 제1플로팅 게이트 및 제2플로팅 게이트; 상기 제1플로팅 게이트 및 제2플로팅 게이트를 덥고 있는 상기 절연층 상에 형성된 제어 게이트;를 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 반도체 기판은 불순물이 1018~1013/cm3의 농도로 도핑된 실리콘 기판이고, 상기 양자점 역할을 하는 두 개의 플로팅 게이트는 수십개 미만의 각기 다른 숫자의 전자를 CHEI 법에 의해 저장하여 상기 각 양자점에 저장된 전자의 숫자에 따라 다치 기억 기능을 갖게 한다. 각기 다른 전자를 갖게하는 방법은 두 가지가 있는데 그 중 하나는 크기는 같고 극성만 다른 소스와 드레인간 전압 Vds를 주고 FG1과 FG2의 전하 용량을 다르게 만들어서 충전되는 전자 갯수를다르게 하는 방법과, 나머지 하나는 FG1과 FG2의 전하 용량은 똑같게 만들고 소스와 드레인간의 전압 Vds의 극성 및 크기를 다르게 하여 충전시키는 방법이 있다.
또한, 상기 채널의 폭은 상기 실리콘 기판에 도핑된 불순물 농도에 의해 결정되는 디바이 스크린 길이 이하로 하여 전자 한개에 의한 충전으로 상기 채널의 문턱전압 변화를 유도하는 것이 바람직하다.
또한, 본 발명에 있어서, 상기 절연층은 상기 소스, 드레인 및 채널 위에 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 한 물질을 10nm 이하의 두께로 증착하여 터널 장벽으로 이용하거나, TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 하부막으로 하고 SiO2를 상부막으로 하는 유전체 물질의 조합을 10nm 이하의 두께로 증착하여 터널장벽으로 이용하고, 상기 제1플로팅 게이트 및 제2플로팅 게이트는 폭을 상기 채널 폭 보다 작거나 동일하게 형성하고, 두께는 100nm 이하로 형성하며, 반경은 10nm 이하로 형성하며, 더욱이, 상기 제1플로팅 게이트 및 제2플로팅 게이트는 전계 산화에 의해 상기 폭, 두께 및 반경을 더욱 줄이고 각 양자점의 양단을 새부리 모양으로 형성하는 것이 바람직하며, 또한, 상기 제1플로팅 게이트 및 제2플로팅 게이트는 임플랜터 혹은 확산로를 이용하여 n형으로 도핑하고, 상기 제1플로팅 게이트 및 제2플로팅 게이트 위의 절연층은 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 하나를 하부막으로 하고, TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 중간막으로 하고, SiO2를 상부막으로 하는 유전체 물질의 조합으로 두께 100 nm 이하로 적층되며, 상기 제어 게이트는 Al, W, Co, Ti, Poly-silicon 중 적어도 어느 한 물질로 형성한 것이 바람직하며, 여기서 Poly-silicon 제어 게이트의 경우 임플랜트 혹은 확산로를 이용하여 n형 불순물을 도핑하여 n형으로 만든다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 이중 양자점 응용 단일 전자 다치 메모리는, 반도체 기판 상부에 디바이 스크린 길이 이하의 폭을 갖는 채널 영역; 상기 채널 영역을 사이에 두고 상기 채널 영역과 다른 불순물이 도핑되어 형성된 소스와 드레인; 상기 소스와 드레인 및 채널 영역 상에 형성된 절연층; 상기 채널 양쪽 가장자리 쪽의 상기 소스 및 드레인 상의 절연층 속에 양자점 역할을 하도록 각각 형성된 제1플로팅 게이트 및 제2플로팅 게이트; 상기 제1플로팅 게이트 및 제2플로팅 게이트를 덥고 있는 상기 절연층 상에 형성된 제어 게이트;를 구비한 메모리셀들이 매트릭스 형태로 상기 반도체 기판에 배치되고, 상기 제어 게이트들은 스트라이프 상으로 형성되어 워드라인을 이루고, 상기 드레인은 상기 워드라인과 교차하는 방향의 스트라이프 상으로 형성된 비트라인들에 접속된 것을 특징으로 한다.
본 발명에 있어서, 상기 반도체 기판은 불순물이 1018~1013/cm3의 농도로 도핑된 실리콘 기판이고, 상기 양자점 역할을 하는 두 개의 플로팅 게이트는 수십개 미만의 각기 다른 숫자의 전자를 CHEI 법에 의해 저장하여 상기 각 양자점에 저장된 전자의 숫자에 따라 다치 기억 기능을 가지며, 상기 채널의 폭은 상기 실리콘 기판에 도핑된 불순물 농도에 의해 결정되는 디바이 스크린 길이 이하로 하여 전자한개에 의한 충전으로 상기 채널의 문턱전압 변화를 유도하는 것이 바람직하다.
또한, 본 발명에 있어서, 상기 절연층은 상기 소스, 드레인 및 채널 위에 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 한 물질을 10nm 이하의 두께로 증착하여 터널 장벽으로 이용하거나, TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 하부막으로 하고 SiO2를 상부막으로 하는 유전체 물질의 조합을 10nm 이하의 두께로 증착하여 터널장벽으로 이용하고, 상기 제1플로팅 게이트 및 제2플로팅 게이트는 폭을 상기 채널 폭 보다 작거나 동일하게 형성하고, 두께는 100nm 이하로 형성하며, 반경은 10nm 이하로 형성하며, 더욱이, 상기 제1플로팅 게이트 및 제2플로팅 게이트는 전계 산화에 의해 상기 폭, 두께 및 반경을 더욱 줄이고 각 양자점의 양단을 새부리 모양으로 형성하는 것이 바람직하며, 또한, 상기 제1플로팅 게이트 및 제2플로팅 게이트는 임플랜터 혹은 확산로를 이용하여 n형으로 도핑하고, 상기 제1플로팅 게이트 및 제2플로팅 게이트 위의 절연층은 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 하나를 하부막으로 하고, TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 중간막으로 하고, SiO2를 상부막으로 하는 유전체 물질의 조합으로 두께 100 nm 이하로 적층되며, 상기 제어 게이트는 Al, W, Co, Ti, Poly-silicon 중 적어도 어느 한 물질로 형성한 것이 바람직하며, 여기서 Poly-silicon 제어 게이트의 경우 임플랜트 혹은 확산로를 이용하여 n형 불순물을 도핑하여 n형으로 만든다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 이중 양자점 응용 단일 전자 다치 메모리의 구동 방법은, 반도체 기판 상부에 디바이 스크린 길이 이하의 폭을 갖는 채널 영역; 상기 채널 영역을 사이에 두고 상기 채널 영역과 다른 불순물이 도핑되어 형성된 소스와 드레인; 상기 소스와 드레인 및 채널 영역 상에 형성된 절연층; 상기 채널 양쪽 가장자리 쪽의 상기 소스 및 드레인 상의 절연층 속에 양자점 역할을 하도록 각각 형성된 제1플로팅 게이트 및 제2플로팅 게이트; 상기 제1플로팅 게이트 및 제2플로팅 게이트를 덥고 있는 상기 절연층 상에 형성된 제어 게이트;를 구비한 메모리 셀들이 매트릭스 형태로 상기 반도체 기판에 배치되고, 상기 제어 게이트들은 스트라이프 상으로 형성되어 워드라인을 이루고, 상기 드레인은 상기 워드라인과 교차하는 방향의 스트라이프 상으로 형성된 비트라인들에 접속된 이중 양자점을 응용한 단일전자 다치 메모리의 구동 방법에 있어서, CHEI 법으로 선택된 상기 메모리 셀의 소스와 드레인간 전압 Vds 는 12 volt 이내로 인가하고, 상기 제어 게이트 전압 Vg는 15 volt 이내로 인가하여 상기 제2플로팅 게이트에 소정 개수의 전자를 충전시켜 기록하거나, 상기 선택된 다른 메모리 셀에 상기 Vds로 -12 Volt 이내의 전압을 인가하고, 상기 Vg로 15 Volt 이내의 전압을 인가하여 상기 제1플로팅 게이트에 충전하는 전자들의 개수와 다른 숫자의 전자를 충전시켜 기록하거나, 상기 선택된 셀에 전자를 충전하지 않은 상태로 두어서, 상기 선택된 셀들에 0, 1 및 2 라는 다중값들 중 어느 한 값을 기록하는 단계; F-N 터널링법을 이용하여 상기 Vds는 오픈시키고, 상기 Vg 를 15 volt 정도 인가하여 상기 제1플로팅 게이트 및 제2플로팅 게이트로부터 상기 기록 단계에서 충전된 전자들이 상기 제어 게이트로 빠져나가게 하여 소거하는 단계; 및 상기 판독하고자선택된 셀에서 상기 Vds는 5 volt 이내로 인가하고, 상기 Vg 는 제1플로팅 게이트의 문턱전압 Vth 와 상기 제2플로팅 게이트의 문턱전압 Vth의 중간 값을 택하여 인가하며, 상기 선택된 셀의 전류 값들을 검출하여 기록된 정보를 판독하는 단계;를 포함하는 것을 특징으로 한다.
이하 도면을 참조하면서 본 발명에 따른 이중 양자점 응용 단일 전자 다치 메모리 및 그 구동 방법을 상세하게 설명한다.
본 발명은 후지쯔 및 미네소타 대학에서 제조된 메모리 소자의 단점을 극복하여 1 Tb 이상의 초고집적 메모리를 실현하는데 있다. 따라서, 후지쯔 및 미네소타 대학에서 제조된 메모리와 같이 한 개의 전자에 의해서도 채널(Channel)을 스크린(Screen)할 수 있게 기판의 불순물 농도를 조절하여 채널 폭을 디바이 스크린 길이(Debye Screen Length) 보다 작게한다. 이와 같이 한 후 쇼트 채널 효과(SCE)에 의한 초고집적화 한계를 극복 하기 위해 소스와 드레인 위에 두 개의 양자점을 배열하여 다치 기능을 부여한다. 또한, 기록(Writing)법을 직접(Direct)법에서 Channel Hot Electron Injection(CHEI)으로 개선하여 양자점들에 충전되는 전자의 숫자를 수십개로 할 경우 1 Tb 이상의 초고집적 메모리를 실현할 수 있을 뿐 만 아니라 극소 전력이 소모되는 메모리로서 작동된다는데 특징이 있다.
본 발명에 따른 메모리는 단일전자 충전(Charging) 효과를 응용하여 전자 한개씩 한 개씩을 플로팅 게이트(FG)에 저장할 수 있고 전자 하나만으로 채널을 스크린할 수 있기 때문에 극소 전력이 소모되며 2 개의 양자점을 플로팅 게이트(FG)로 응용하기 때문에 고집적화시 문제가되는 쇼트 채널 효과(Short Channel Effect;SCE)가 없어 1 Tb 이상 초고집적화가 가능하며 또한 nsec 범위의 고속 실현이 가능한 불휘발성 메모리이다. 이러한 장점을 갖는 2 개의 양자점을 응용한 단일전자 다치 메모리는 도 1에 도시된 바와 같이 구성된다.
도 1은 본 발명에 따른 2 개의 양자점 응용 단일전자 다치 메모리의 수직 단면도이다. 도시된 바와 같이, 본 발명에 따른 2 개의 양자점 응용 단일전자 다치 메모리는 기본적으로는 반도체 기판에 채널(1) 영역을 사이에 두고 불순물이 도핑되어 소스(1) 및 드레인(2)이 형성된 구조를 갖는다. 이 구조의 상부에 절연층(4)가 형성되고 채널(1) 영역 상의 절연층(4) 상에 두 개의 플로팅 게이트(5, 6)가 형성되며, 이 플로팅 게이트(5, 6)의 외부는 절연층으로 덥히게 된다. 그리고 플로팅 게이트(5, 6) 상부의 절연층(4) 상에는 제어 게이트(control gate)(7)가 구비된다.
이와 같은 구성의 이중 양자점 응용 단일전자 다치 메모리의 제작 방법은 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 일반적으로 잘알려진 방법으로 반도체(실리콘) 기판에 채널(1) 영역을 사이에 두고 불순물이 도핑되어 소스(1) 및 드레인(2)이 형성된 FET의 기본 구조를 제조한다. 이 때, Si 기판의 불순물 농도는 1018-1013/cm3범위이며 기판의 불순물 농도에 따라 디바이 스크린 길이(Debye Screen Length) LD를 결정하여 채널 폭을 LD보다 작거나 동일하게 형성시킨다.
다음에, 도 2b에 도시된 바와 같이, FET 기본 구조 위에 절연막(4')을 덥고, 채널(1), 소스(2) 및 드레인(3) 위의 절연층(4') 상에 두 개의 양자점 역할을 하는 플로팅 게이트(5, 6)를 각각 형성한다. 즉, 앞에서 형성된 소스(2), 드레인(3) 및 채널(1) 위에 10 nm 이하의 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 하나를 하부막으로 하고, TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 중간막으로 하고, SiO2를 상부막으로 하는 유전체 물질의 조합 중 어느 한 조합으로 절연막(4')을 10 nm 이하의 두께로 PVD(physical vapor deposition)법 혹은 CVD(chemical vapor deposition) 법으로 증착하여 터널 장벽(Tunnel barrier)으로 응용한다. 그 후 SiO2장벽(barrier) 위에 두 개의 양자점(5, 6)을 형성시켜 두 개의 플로팅 게이트(FG)로 작동하게 한다. 이 두 개의 플로팅 게이트를 형성시키는 방법은 다음과 같다.
먼저, 절연막(4') 상에 CVD법 혹은 PVD법으로 다결정 Si을 증착한 후 포토리소그래피(Photolithography) 혹은 전자빔 리소그래피(E-beam Lithography)와 식각공정을 통해 도 2b에 도시된 바와 같이 두 개의 FG(5, 6)를 소스(드레인) 및 드레인(소스) 쪽에 형성시킨다. 이 때 폭은 채널 폭 보다 작게 혹은 동일하게 하고 두께는 100 nm 이하로 한다. 충전 전하 용량을 다르게 하는 방법으로 플로팅 게이트의 크기를 다르게 하여 충전되는 전자 숫자를 다르게 할 수도 있고(동일한 Vds에서 포화 충전 전하 개수가 다르도록 플로팅 게이트의 크기를 다르게 한 경우), 플로팅 게이트 크기를 같게하고 드레인 소스간의 전압 Vds의 크기를 다르게 주어서 다른 양의 전자를 충전하게 할 수도 있다(동일한 Vds에서 포화 충전 전하 개수는 동일하되 이 포화 충전 전압 이하의 다른 두 전압을 Vds로 인가하는 경우). 그런 다음에 임플랜터(implanter) 혹은 확산로를 이용하여 n형 불순물을 도핑하여 이들 두 개의플로팅 게이트(FG)(5, 6)를 n형으로 만든다. 더욱이, 이 플로팅 게이트(5, 6)의 크기는 전계(Field) 산화에 의해 더 줄일 수 있으며 이 때 양자점의 양단은 새부리(Bird-beak) 형태로 형성된다.
다음에, 도 2c에 도시된 바와 같이, 두 개의 양자점의 노출면을 절연막(4")으로 덮고 제어 게이트(Control Gate)(7)를 형성한다. 즉, 두 개의 양자점 위에 두께 100 nm 이하의 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 하나를 하부막으로 하고, TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 중간막으로 하고, SiO2를 상부막으로 하는 유전체 물질의 조합 중 어느 한 조합으로 절연막(4")을 형성하되 PVD법 혹은 CVD법으로 증착한다. 그 후 제어 게이트(Control Gate)(7)를 형성하는데 게이트 재료로는 Al, W, Co, Ti, 폴리실리콘(Poly-silicon) 등이며 이들 중 하나를 화학적(CVD) 혹은 물리적(PVD) 방법으로 증착한다. 그 다음 레지스트(resist)를 도포한 후 전자빔(E-beam) 직접묘화 혹은 포토리소그래피(Photo-lithography)와 식각을 통해 도 2c에 도시된 바와 같이 제어 게이트(7)의 모양을 완성한다. 이 폴리실리콘(Poly-silicon) 제어 게이트(Control Gate)의 경우 임플랜터(implanter) 혹은 확산로를 이용하여 n형 불순물을 도핑하여 n형으로 만든다.
이상과 같은 방법으로 제작된 이중 양자점 응용 다치 메모리의 동작 원리는 다음과 같다.
먼저, 디바이 스크린 길이(Debye Screen Length; LD)는 아래 수학식 1과 같이 표시된다.
여기서, ε은 기판 유전율(Permittivity)이고, KB는 볼츠만 상수(Boltzmann's constant)이며, T는 절대온도이며, q는 전하량(Electric Charge)이다. 상온에서 KBT는 0.0259eV이다. 아래 표 1은 기판의 불순물 농도(impurity concentration in substrate; NA)에 따른 디바이 스크린 길이를 나타낸다.
| 기판에서의 불순물 농도(NA)[cm-3] | Debye Screen Length(LD);nm |
| 4×1018 | 2 |
| 1016 | 42 |
| 1015 | 130 |
| 1014 | 420 |
| 1013 | 1300 |
이 표 1에서 알 수 있듯이 기판(Substrate)의 불순물 농도를 변화시켜 전자의 스크린 길이(Screening Length)를 조절할 수 있다. 따라서 LD를 100 nm 로 가정할 때 기판의 불순물 농도를 1015~1016cm-3범위에 놓으면 그 때의 채널 폭은 100 nm 혹은 그이하로 하면된다. 이렇게 채널 폭을 조절한 후 전자 하나를 충전 효과에 의해 플로팅 게이트(FG)에 저장하면 전자 하나가 채널을 스크린하여 아래 수학식 2와 같이 ΔVth(문턱전압 변화)를 가져온다.
여기서, n 은 플로팅 게이트(FG)에 충전된 전자의 숫자이며, q 는 전하량(electron charge)이고, Cgf는 FG 와 제어 게이트(Control gate; CG)에 걸리는 용량(capacitance)이며, Cgc는 제어 게이트(CG) 와 채널 사이의 용량(Capacitance)이다. 채널 길이가 200 nm 이고, 채널 폭이 100 nm, 제어 게이트(CG) 와 채널 사이에 50 nm 두께의 절연막(SiO2)이덮여 있으면 전자 하나가 플로팅 게이트(FG)에 충전 됨에 따른 문턱전압 변화는 0.1 Volt가 된다. 단일전자 충전효과를 응용하는 소자에서는 전자 숫자를 조절할 수 있어 만약 전자 20 개를 충전시키면 2 Volt 가 되어 Sub-threshold 전류를 수십만배 작게 할 수 있다. 참고로 후지쯔(Fujitsu) 및 미네소타(Minnesota) 대학의 경우 0.1 Volt 정도의 ΔVth 값을 얻었다.
채널에 있는 전자 하나가 플로팅 게이트에 충전하기 위해서는 충전에 의한 전자의 흐름이 열적 동요없이 이루어져야 하므로 아래 수학식 3과 같이 플로팅 게이트의 크기에 따라 전자 하나를 제어할 수 있는 온도가 달라진다.
상온에서의 KBT/q 는 0.026 eV 이므로 플로팅 게이트(FG)로 응용하는 양자점의 반경이 10 nm 이내이면 계산상 상온에서 전자 하나 하나를 제어할 수 있다.
후지쯔(Fujitsu) 및 프린스턴(Princeton) 대학에서 제안한 메모리의 기본개념은 채널 폭을 디바이 스크린 길이(Debye Screen Length) 이하로 줄여 단일전자에 의한 충전(Charging) 효과를 이용하여 플래쉬(Flash)형 세트(SET) 메모리를 구현한다. 그러나 후지쯔 및 미네소타 대학에서 제안한 메모리 구조는 직접 터널링(Direct Tunneling)에 의해 기록하기 때문에 누설 전류가 커 정보 유지 시간(Retention Time)이 5초 이내가되는 치명적인 약점이 있다. 따라서 유지 시간(Retention Time)을 증가시키기 위해서는 터널링 장벽(Tunneling Barrier)으로 쓰이는 절연막(SiO2) 의 두께 증가가 반드시 필요하며 그에 따라 기록(Writing)법도 바뀌어야 한다. 또한, 플로팅 게이트(FG)에 충전시키는 전자도 1개가 아닌 20 여개 정도가 되어야 한다. 일례로 SiO2의 두께를 5 nm 이상으로 하는 경우 F-N 터널링(Tunneling)이 일어나는 범위가 되어 전자를 충전하는 방법으로 CHEI(channel hot electron injection)법이 고려된다.
판독/기록/소거(Read/Write/Erase)법은 다음과 같다.
먼저, 기록(Write) 방법은 CHEI 법이 고려되며 선택된 메모리 셀(Cell)의 제2플로팅 게이트(FG2)에, 도 3에 도시된 바와 같이, 소스와 드레인 간 전압 Vds 는 12 volt 이내로 하고, 제어 게이트 전압 Vg는 15 volt 이내로 설정하면 20 개 이내의 전자가 제2플로팅 게이트(FG2)에 충전된다.
소거(Erase)는 F-N 터널링(tunneling)으로 하기 때문에 소스와 드레인 간 전압 Vds는 오픈(open)시키고, 제어 게이트 전압 Vg 를 15 volt 정도 걸어주면 양자점 FG2의 새부리(bird-beak) 부위에서 전자들이 제어 게이트(CG)로 빠져나간다.
제1플로팅 게이트(FG1)로의 기록(Write)은 도 4에 도시된 바와 같이 선택된 다른 메모리 셀(Cell)에 소스와 드레인 간 전압 Vds는 -12 Volt 이내의 전압으로인가하고, 제어 게이트 전압 Vg 는 15 Volt 이내의 전압으로 인가하여 전자를 충전시키나 제2플로팅 게이트(FG2)와는 다른 숫자의 전자를 충전시킨다.
여기서는 FG1 보다 FG2에 더 많은 전자가 충전이 되도록 하여 Vth의 변화를 다르게 하여 판독한다. 충전 전하 용량을 다르게 하기 위하여 플로팅 게이트의 크기를 다르게 제작하거나 혹은 충전 전하 용량의 크기는 같게하고 Vds의 크기를 다르게 하여 충전 전자 갯수를 다르게 하는 방법이 있다.
나머지 다른 하나의 메모리 셀(Cell)은 도 5 에 도시된 바와 같이 전자를 저장하지 않은 상태로둔다. 이렇게 기록(Write)된 셀(Cell)들에 0,1,2, 라는 다중값(Multi-value; 다치)을 지정할 수 있다.
이들 각각을 판독(Read)하기 위해서는 소스와 드레인 간 전압 Vds는 5 volt 이내로 인가하고, 제어 게이트 전압 Vg 는 도 7에 도시된 바와 같이, 제1플로팅 게이트(FG1)의 Vth 와 제2플로팅 게이트(FG2)의 Vth 중간 값을 택하면, 셀(Cell)의 3가지 전류 값들을 동시에 검출할 수 있어 다치(Multi-value) 메모리가 가능하다.
이러한 기록/판독/소거 동작을 함에 있어서, 본 발명에 따른 이중 양자점을 응용한 단일전자 다치 메모리는 수십개 미만의 전자로 다른 디지탈 정보를 유지할 수 있기 때문에 소비전력을 크게 낮출 수 있다. 즉 power(P)는 다음과 같은 수학식 4로 표시된다.
여기서, c는 캐패시턴스, v는 작동 전압, f는 주파수, Q는 충전용량, n은 전자수,q는 전하량이다. 수학식 4에서 알 수 있듯이 기존의 NVROM에 비해 이중 양자점을 응용한 다치 메모리는 메모리 기능을 유지하는데 필요한 전자 숫자가 수천배 적기 때문에 디지탈 0 을 유지 하는데 필요한 소비 전력은 단순 계산으로 셀당 수천배 이하로 낮출 수 있음을 의미하며 결국 소자 작동시 열발생에 따른 문제가 없다. 따라서 NVROM의 고집적화시 발생하는 열문제가 본발명의 이중 양자점 다치 메모리에는 전혀 발생하지 않아 Tb 까지 고집적화가 가능하다.
이상 설명한 바와 같이, 본 발명에 따른 두 개의 양자점 응용 단일전자 메모리는 채널 상의 양단에 각각 플로팅 게이트를 형성한 다음 그 위에 절연층을 개재시켜 제어 게이트를 형성한 구조를 가진다. 따라서, 2개의 양자점을 응용하여 다치(Multi-value) 메모리 실현시킨다는 점과 다른 메모리들과는 달리 MOSFET의 스케일링(Scaling)에 따른 SCE와 같은 물리적 한계에 봉착치 않으면서 1Tb 이상의 초고집적 메모리를 구현할 수 있는 장점이 있다. 일반적으로 NVROM(Flash 메모리, EEPROM, EPROM)은 다른 디지탈 정보를 표시 하기 위해서는 수만개의 전자를 플로팅 게이트(FG)에 저장해야 하나 본 발명에 따른 메모리는 수십개 미만의 전자로 다른 디지탈 정보를 유지할 수 있기 때문에 소비전력을 크게 낮출 수 있다. 결국 소자 작동시 열발생에 따른 문제가 없다. 따라서 NVROM 의 고집적화시 발생하는 열문제가 본발명에 따른 메모리에는 전혀 발생하지 않아 Tb 까지 고집적화가 가능하다.
또한 본 발명에 따른 메모리 에서는 수십개 미만의 전자로서 메모리를 작동 시키기 때문에 기존의 NVROM 에 비해 쓰고 지우는 시간을 대폭 감축 시킬수 있어 nsec 범위의 고속 작동이 가능하다. 더우기 배선상에 흐르는 전자 숫자가 기존의 NVROM 에 비해 작기 때문에 Electromigration 에 의한 배선절단이 없다. 또한 본발명에 따른 메모리는 CHEI 와 단일전자 충전효과를 응용하여 2개의 양자점에 각기다른 숫자의 전자를 저장하기 때문에 Tunnel 절연막의 열화 가 한쪽만을 응용하는 일반 메모리와는 달리 없다. 따라서 본발명은 초고집적 Flash 메모리,초고집적 EEPROM 및 EPROM, DRAM, SRAM 등에 적용 가능하다.
Claims (27)
- 반도체 기판 상부에 디바이 스크린 길이 이하의 폭을 갖는 채널 영역;상기 채널 영역을 사이에 두고 상기 채널 영역과 다른 불순물이 도핑되어 형성된 소스와 드레인;상기 소스와 드레인 및 채널 영역 상에 형성된 절연층;상기 채널 양쪽 가장자리 쪽의 상기 소스 및 드레인 상의 절연층 속에 양자점 역할을 하도록 각각 형성된 제1플로팅 게이트 및 제2플로팅 게이트;상기 제1플로팅 게이트 및 제2플로팅 게이트를 덥고 있는 상기 절연층 상에 형성된 제어 게이트;를 구비한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 반도체 기판은 불순물이 1018~1013/cm3의 농도로 도핑된 실리콘 기판인 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 양자점 역할을 하는 두 개의 플로팅 게이트는 각기 다른 전하 충전 용량을 갖도록 그 크기를 각각 다르게 하거나 혹은 충전되는 전하의 개수를 다르도록 전하 충전 용량의 크기는 갖게 하되 드레인과 소스 간의 전압 Vds의 크기를 다르게 인가하여 상기 각 양자점에 저장된 전자의 숫자에 따라 다치 기억 기능을 갖는 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 채널의 폭은 상기 실리콘 기판에 도핑된 불순물 농도에 의해 결정되는 디바이 스크린 길이 이하로 하여 전자 한개에 의한 충전으로 상기 채널의 문턱전압 변화를 유도하는 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 절연층은 상기 소스, 드레인 및 채널 위에 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 한 물질을 10nm 이하의 두께로 증착하여 터널 장벽으로 이용한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 절연층은 TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 하부막으로 하고 SiO2를 상부막으로 하는 유전체 물질의 조합으로 형성된 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 폭을 상기 채널 폭 보다 작거나 동일하게 형성하고, 두께는 100nm 이하로 형성하며, 반경은 10nm 이하로 형성한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제7항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 전계 산화에 의해 상기 폭, 두께 및 반경을 더욱 줄이고 각 양자점의 양단을 새부리 모양으로 형성한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 임플랜터 혹은 확산로를 이용하여 n형으로 도핑한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트 위의 절연층은 두께 100 nm 이하로 적층된 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제10항에 있어서,상기 절연층은 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 하나를 하부막으로 하고, TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 중간막으로 하고, SiO2를 상부막으로 하는 유전체 물질의 조합으로 형성된 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제1항에 있어서,상기 제어 게이트는 Al, W, Co, Ti, Poly-silicon 중 적어도 어느 한 물질로 형성한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제12항에 있어서,상기 Poly-silicon 제어 게이트는 임플랜트 혹은 확산로를 이용하여 n형으로 도핑한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 반도체 기판 상부에 디바이 스크린 길이 이하의 폭을 갖는 채널 영역;상기 채널 영역을 사이에 두고 상기 채널 영역과 다른 불순물이 도핑되어 형성된 소스와 드레인;상기 소스와 드레인 및 채널 영역 상에 형성된 절연층;상기 채널 양쪽 가장자리 쪽의 상기 소스 및 드레인 상의 절연층 속에 양자점 역할을 하도록 각각 형성된 제1플로팅 게이트 및 제2플로팅 게이트;상기 제1플로팅 게이트 및 제2플로팅 게이트를 덥고 있는 상기 절연층 상에 형성된 제어 게이트;를 구비한 메모리셀들이 매트릭스 형태로 상기 반도체 기판에 배치되고, 상기 제어 게이트들은 스트라이프 상으로 형성되어 워드라인을 이루고, 상기 드레인은 상기 워드라인과 교차하는 방향의 스트라이프 상으로 형성된 비트라인들에 접속된 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 반도체 기판은 불순물이 1018~1013/cm3의 농도로 도핑된 실리콘 기판인 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 양자점 역할을 하는 두 개의 플로팅 게이트는 각기 다른 전하 충전 용량을 갖도록 그 크기를 각각 다르게 하거나 혹은 충전되는 전하의 개수를 다르도록전하 충전 용량의 크기는 갖게 하되 드레인과 소스 간의 전압 Vds의 크기를 다르게 인가하여 상기 각 양자점에 저장된 전자의 숫자에 따라 다치 기억 기능을 갖는 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 채널의 폭은 상기 실리콘 기판에 도핑된 불순물 농도에 의해 결정되는 디바이 스크린 길이 이하로 하여 전자 한개에 의한 충전으로 상기 채널의 문턱전압 변화를 유도하는 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 절연층은 상기 소스, 드레인 및 채널 위에 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 한 물질을 10nm 이하의 두께로 증착하여 터널 장벽으로 이용한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 절연층은 TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 하부막으로 하고 SiO2를 상부막으로 하는 유전체 물질의 조합으로 형성된 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 폭을 상기 채널 폭 보다 작거나 동일하게 형성하고, 두께는 100nm 이하로 형성하며, 반경은 10nm 이하로 형성한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제20항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 전계 산화에 의해 상기 폭, 두께 및 반경을 더욱 줄이고 각 양자점의 양단을 새부리 모양으로 형성한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 임플랜터 혹은 확산로를 이용하여 n형으로 도핑한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트 위의 절연층은 두께 100 nm 이하로 적층된 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제23항에 있어서,상기 절연층은 SiO2, Al2O3, AlN, AlON 및 SiON 중 어느 하나를 하부막으로 하고, TiO2, Ta2O5, SiON, AlON, AlN 및,Al2O3중 어느 하나를 중간막으로 하고, SiO2를 상부막으로 하는 유전체 물질의 조합으로 형성된 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제14항에 있어서,상기 제어 게이트는 Al, W, Co, Ti, 폴리실리콘 중 적어도 어느 한 물질로 형성한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 제25항에 있어서,상기 Poly-silicon 제어 게이트는 임플랜트 혹은 확산로를 이용하여 n형으로 도핑한 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리.
- 반도체 기판 상부에 디바이 스크린 길이 이하의 폭을 갖는 채널 영역;상기 채널 영역을 사이에 두고 상기 채널 영역과 다른 불순물이 도핑되어 형성된 소스와 드레인;상기 소스와 드레인 및 채널 영역 상에 형성된 절연층;상기 채널 양쪽 가장자리 쪽의 상기 소스 및 드레인 상의 절연층 속에 양자점 역할을 하도록 각각 형성된 제1플로팅 게이트 및 제2플로팅 게이트;상기 제1플로팅 게이트 및 제2플로팅 게이트를 덥고 있는 상기 절연층 상에형성된 제어 게이트;를 구비한 메모리 셀들이 매트릭스 형태로 상기 반도체 기판에 배치되고, 상기 제어 게이트들은 스트라이프 상으로 형성되어 워드라인을 이루고, 상기 드레인은 상기 워드라인과 교차하는 방향의 스트라이프 상으로 형성된 비트라인들에 접속된 이중 양자점을 응용한 단일전자 다치 메모리의 구동 방법에 있어서,CHEI 법으로 선택된 상기 메모리 셀에 소스와 드레인간의 전압 Vds 는 12 volt 이내로 인가하고, 제어 게이트 전압 Vg는 15 volt 이내로 인가하여 상기 제2플로팅 게이트에 소정 개수의 전자를 충전시켜 기록하거나, 상기 선택된 다른 메모리 셀에 상기 Vds로 -12 Volt 이내의 전압을 인가하고, 상기 Vg 로 15 Volt 이내의 전압을 인가하여 상기 제2플로팅 게이트에 충전하는 전자들의 개수와 다른 숫자의 전자를 충전시켜 기록하거나, 상기 선택된 셀에 전자를 충전하지 않은 상태로 두어서, 상기 선택된 셀들에 0, 1 및 2 라는 다중값들 중 어느 한 값을 기록하는 단계;F-N 터널링법을 이용하여 상기 Vds는 오픈시키고, 상기 Vg 를 15 volt 정도 인가하여 상기 제2플로팅 게이트로부터 상기 기록 단계에서 충전된 전자들이 상기 제어 게이트로 빠져나가게 하여 소거하는 단계; 및상기 판독하고자 선택된 셀에서 Vds는 5 volt 이내로 인가하고, Vg 는 제1플로팅 게이트의 문턱전압 Vth 와 제2플로팅 게이트의 문턱전압 Vth의 중간 값을 택하여 인가하며, 상기 선택된 셀의 전류 값들을 검출하여 기록된 정보를 판독하는 단계;를포함하는 것을 특징으로 하는 이중 양자점을 응용한 단일전자 다치 메모리의 구동 방법.
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