KR100656346B1 - 이동 전하를 이용한 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
이동 전하를 이용한 비휘발성 메모리 소자 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
MOSFET, 비휘발성 메모리, 이동 전하, 플라즈마 도핑, 게이트 유전막
Description
도 1 내지 도 5는 본 발명의 실시예에 따른 이동 전하를 이용한 비휘발성 메모리 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 6은 본 발명의 실시예에 따른 이동 전하를 이용한 비휘발성 메모리 소자를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 7 내지 도 10은 본 발명의 실시예에 따른 이동 전하를 이용한 비휘발성 메모리 소자의 동작을 설명하기 위해서 개략적으로 도시한 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 이동 전하를 이용한 반도체 비휘발성 메모리(non volatile memory) 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 기술이 발달하면서 고집적, 대용량의 메모리 소자의 개발이 많이 수행되고 있다. 특히, 전원이 꺼지면 저장된 데이터(data)가 지워지는 DRAM(Dynamic Random Access Memory) 소자와 달리, 전원의 공급이 중단되어도 데이터를 보존할 수 있는 비휘발성 메모리 소자가 시장에서 빠른 속도로 성장하고 있다.
비 휘발성 메모리에는 ROM(Read Only Memory), EPROM(Erasable Programmable ROM), EEPROM (Electrically Erasable Programmable ROM) 또는 플래시 메모리(Flash Memory) 등이 개발되어 왔다. 또한, 다결정실리콘 박막의 부유 게이트(floating gate)를 실리콘 질화막(silicon nitride layer)으로 대체한 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조가 많이 연구되어 곧 상용화 될 것으로 예상되고 있다.
반도체 소자의 제조 기술이 발달하면서 고성능, 고집적, 대용량의 메모리 소자를 개발하기 위해 소자의 크기는 계속 작아지고 있다. 소자의 크기가 작아질수록 게이트 길이, 게이트 유전막 두께 또한 감소되고 있다. 이와 함께, 낮은 동작전압에서도 읽기-쓰기-프로그램(read - program - erase) 동작이 보다 더 빠르게 이루어질 수 있는 소자의 개발이 요구되고 있다.
그러나, 현재의 전자(electron)를 가두기 위한 스토리지 노드(storage node), 예컨대, 부유 게이트를 가지는 소자의 구조는, 부유 게이트에 전자를 주입시키기 위해 높은 전기장에 의한 HEI(Hot Electron Injection)이나 F-N 터널링을 요구하고 있다. 따라서, 이러한 소자에서는 읽기 및 소거 동작을 위해 높은 고전압의 사용이 수반되고 있다.
이와 같이 고전압의 사용에 따른 스트레스(stress)에 의해 소자의 특성이 나 빠지고 수명이 줄어들게 된다. 뿐만 아니라 + 10 또는/ 및 -10V와 같은 고전압을 제공하기 위해서는 소자 내에 자체 고전압 발생기(high voltage generator) 회로를 내장해야 하기 때문에, 소자를 구성하는 회로가 상대적으로 복잡하고 소자 칩의 크기 또한 상대적으로 증가되고 있다. 이에 따라, 소자 크기 축소에 제약이 수반되고 있다.
다결정실리콘(polycrystalline silicon)이나 질화물(nitride) 대신에, 스토리지 노드로 실리콘 양자점(silicon quantum dot)을 사용하는 나노결정 메모리(nanocrystal memory)가 이러한 문제를 해결할 수 있을 것으로 기대되는 차세대 메모리 소자로서 많은 연구가 되고 있다. 그럼에도 불구하고, 5㎚ 정도 크기의 실리콘 양자점을 균일하게 성장시키는 공정은 현재 매우 어려우므로, 이러한 소자가 상용화되기에는 보다 더 많은 연구가 필요한 상태이다.
그럼에도 불구하고, 현재 플래시 메모리가 부유 게이트에 대략 10000 ~ 100000개의 전자를 주입하여 데이터를 저장하는 반면, 나노결정 메모리는 대략 100 ~ 1000개, 양자점 1개를 이용한 단일 전자 메모리(single-electron memory)는 1개의 전자로 데이터를 저장할 수 있을 것으로 예상되므로, 이러한 소자들은 전력 소모를 효과적으로 줄일 수 있을 것으로 예측된다.
이러한 효과에도 불구하고, 이러한 부유 게이트 또는 양자점을 이용한 메모리 소자들은 전기장에 의한 HEI을 이용하여 유전막의 터널링(tunneling)을 통해 전자를 주입해야 한다. 따라서, 터널링 유전막의 SILC(Stress Induced Leakage Current)에 의한 유전막의 특성 열화 문제와 유전막의 두께 스케일링(scaling)에 한계가 이러한 소자들에 수반되게 된다.
이러한 제약은 곧 소자 크기의 스케일링의 한계와 동작전압 스케일링의 한계로 이해될 수 있으며, 이에 따라 전력소모를 막을 수 없게 된다. 또한, 나노결정 메모리는 양자점의 크기가 5㎚ 정도이기 때문에, 저장할 수 있는 전자의 밀도는 양자점의 최대 밀도인 1012cm-2 개의 한계를 가지게 될 것으로 예측된다.
그밖에 차세대 메모리 소자로는 PRAM, FeRAM, MRAM, ReRAM 등의 소자들이 연구되고 있지만, 기존의 반도체 공정과 다른 새로운 공정이나 다른 재료를 사용하기 때문에 좀 더 많은 연구와 개발이 이루어져야 할 것으로 예측된다.
따라서, 고집적, 대용량 비휘발성 메모리 소자를 구현하기 위해서는, 매우 작은 크기의 소자에서도 단채널 효과(short channel effect)를 줄이면서, 저전압에서 쓰기-소거 동작이 가능한 차세대 비휘발성 메모리 소자의 개발이 요구되고 있다. 또한, 기존의 반도체 공정 및 로직 셀(logic cell)과 호환성을 가지는 새로운 구조의 스토리지 노드를 가질 수 있는 차세대 비휘발성 메모리 소자의 개발이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 보다 작은 동작 전압으로 메모리 소자가 동작할 수 있도록 문턱 전압이 조절될 수 있는 비휘발성 메모리 소자의 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 플라즈마 도핑을 수행할 때 상기 게이트 유전막 내에 상기 이온이 주입되도록 유도하기 위해 상기 이온을 가속하는 가속 전압을 상기 소스 플라즈마에 인가할 수 있다.
또한, 본 발명의 일 관점은, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 상기 게이트에 노출된 상기 게이트 유전막 부분에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 제2플라즈마 도핑(doping)시키는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 소스/ 및 드레인 영역은 p+형 불순물이 도핑된 상기 반도체 기판에 n+형 불순물을 주입하여 형성될 수 있다.
또한, 본 발명의 일 관점은, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 상기 게이트에 노출된 상기 게이트 유전막 부분에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 제2플라즈마 도핑(doping)시키는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 소스/ 및 드레인 영역은 p+형 불순물이 도핑된 상기 반도체 기판에 n+형 불순물을 주입하여 형성될 수 있다.
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상기 게이트 유전막은 열산화된 실리콘 산화막, 화학 기상 증착된 실리콘 질화막 및 고유전 상수 k 유전막을 포함하는 일군에서 선택된 어느 하나의 막을 포함하여 형성될 수 있다.
본 발명에 따르면, 보다 더 낮은 동작 전압에서도 충분한 문턱 전압의 변화를 유도할 수 있어 메모리 소자의 소비 전력을 효과적으로 감소시킬 수 있다.
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이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는, 트랜지스터(transistor) 구조의 게이트 유전막이 이동 이온 전하(mobile ion charge)들을 내포하도록 하여, 이동 이온 전하들의 게 이트 유전막 내에서의 이동된 상태에 의해서 채널 영역(channel region)의 문턱 전압(threshold voltage)이 조절되도록 하는 기술을 제시한다.
게이트 유전막 내에서의 이동 이온 전하들의 위치에 따라 게이트 유전막 하부의 기판에 소스 영역(source region) 및 드레인 영역(drain region) 사이에 구비된 채널 영역의 문턱 전압이 달라질 수 있다. 이와 같이 서로 다른 문턱 전압 상태들을 이용하여 트랜지스터 소자가 비휘발성 메모리 소자로 작동하도록 할 수 있다.
게이트 유전막 내에 포함되는 이동 이온 전하들은 게이트 유전막의 형성 후에 게이트 유전막 상에 플라즈마 도핑 방법(plasma doping method)에 의해서 주입되는 이온들로 이해될 수 있다. 이러한 게이트 유전막 내에 주입되는 이온들은 수소 이온 또는 양전하를 가지는 이온으로 이해될 수 있다.
게이트 유전막 내에 이러한 이동 이온 전하들을 주입할 때 상기한 플라즈마 도핑 방법은 매우 유용하게 사용될 수 있다. 일반적으로 메모리 소자가 축소됨에 따라 게이트 유전막의 두께 또한 매우 얇게 그 두께가 감소되게 된다. 이러한 얇은 두께의 게이트 유전막 내에 이동 이온 전하들을 주입할 때, 게이트 유전막의 얇은 두께는 이러한 이동 이온 전하들을 주입하는 공정을 제약하는 요소로 작용할 수 있다.
플라즈마 도핑 방법은 주입될 이온을 제공할 소스(source), 예컨대, 수소 가스와 같은 가스 상태의 소스를 플라즈마 여기하고, 여기된 플라즈마를 게이트 유전막 상에 유도하고, 플라즈마 내의 양이온들이 게이트 유전막 상으로 가속되도록 기판 후면에 바이어스 전압(bias voltage)을 인가하는 과정으로 수행될 수 있다. 이 때, 바이어스 전압은 게이트 유전막 상으로 플라즈마 내의 양이온들을 가속하는 가속 전압의 역할을 하는 것으로 이해될 수 있다. 이때, 경우에 따라 이러한 이온 가속 전압의 도입은 생략될 수도 있다.
이와 같은 플라즈마 도핑 방법은 이온 임플랜테이션 과정(ion implantation process)과 같은 다른 방법에 비해 상대적으로 낮은 이온 가속 전압을 사용하고, 또한 주입되는 이온의 밀도가 상대적으로 높으며, 또한, 상대적으로 넓은 면적에 대해 균일하게 이온들을 주입할 수 있는 유익한 효과를 제공할 수 있다.
주입되는 이온은 양이온인 것이 바람직하며, 특히, 수소 이온인 것이 바람직하다. 수소 이온은 상대적으로 쉽게 플라즈마 상태로 여기되어 게이트 유전막 내에 이온 주입될 수 있는 것으로 평가된다. 또한, 수소 이온은 원자량이 상대적으로 다른 원소(element)에 비해 작아 게이트 유전막 내에서 상대적으로 작은 전계에 의해서도 상대적으로 쉽고 빠르게 이동될 수 있을 것으로 예측된다. 이에 따라, 수소 이온을 게이트 유전막 내에 내포되는 이동 이온 전하들로 이용할 경우, 보다 빠른 메모리 소자의 쓰기-소거 동작 속도를 구현할 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 이동 전하를 이용한 비휘발성 메모리 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100), 예컨대, p+ 형 실리콘 기판 상에 게이트 유전막(200)을 형성한다. 게이트 유전막(200)은 열산화법에 의해 형성되는 열산화된 실리콘 산화막, CVD(chemical vapor deposition) 방법으로 증착된 실리콘 질 화막 또는 고유전상수 k 물질과 같은 고유전막 등을 포함하여 형성될 수 있다. 이때, 게이트 유전막(200)을 이루는 물질에 따라 게이트 유전막(200) 내에서의 이동 이온 전하들의 이동 속도 또는/ 및 전하 이동에 필요한 임계 전계의 값은 다를 수 있다.
도 2를 참조하면, 게이트 유전막(200) 상에 바람직하게 플라즈마 도핑 방법을 수행하여, 이동 이온 전하들(300)을 게이트 유전막(200) 내에 주입시킨다. 메모리 소자의 크기가 작아질수록 게이트 유전막(200)의 두께도 얇아져야 하므로, 상대적으로 더 낮은 가속 전압을 갖는 이온 주입 방식이 이동 이온 전하들(300)의 주입에 적당하다.
플라즈마 도핑 방법은 상대적으로 가속 전압이 낮고 주입되는 이온의 밀도가 높으며, 넓은 면적에 균일하게 이온들이 주입될 수 있으므로, 이동 이온 전하들(300)의 주입에 적절하게 사용될 수 있다.
플라즈마 도핑 방법은 주입될 이온을 제공할 소스(source), 예컨대, 수소 가스와 같은 가스 상태의 소스에 예컨대 라디오 주파수(RF) 등을 인가하여 플라즈마 여기하는 과정을 포함하여 수행될 수 있다. 여기된 플라즈마에는 이온화된 양이온(310)이 포함될 수 있으며, 이때, 소스로 수소 가스를 사용할 경우 양이온(310)은 수소 이온일 수 있다.
여기된 플라즈마를 게이트 유전막(200) 상에 도달하게 유도하고, 플라즈마 내의 양이온(310)들이 게이트 유전막(200) 상으로 가속되도록 기판(100) 후면에 바이어스 전압을 인가할 수 있다. 이때, 바이어스 전압은 게이트 유전막(200) 상으로 플라즈마 내의 양이온(310)들을 가속하는 가속 전압의 역할을 하는 것으로 이해될 수 있다. 이때, 경우에 따라 이러한 이온 가속 전압의 도입은 생략될 수도 있다.
수소 이온은 쉽게 플라즈마 상태로 여기될 수 있어 게이트 유전막(200) 내로 이온 주입될 수 있고, 또한, 원자량이 작아 게이트 유전막(200) 내에서 작은 전계에 의해서도 쉽고 빠르게 이동하는 것이 가능하다. 이에 따라, 수소 이온을 이동 이온 전하들(300)로 이용할 경우, 메모리 소자의 쓰기 및 소거(program-erase) 속도를 보다 더 높일 수 있다.
도 3을 참조하면, 게이트 유전막(200) 상에 도전층(400) 형성한다. 도전층(400)으로는 도핑된 다결정질 실리콘 또는 금속 박막을 사용할 수 있다. 금속 박막을 사용한 경우에는 문제가 되지 않지만, 도핑된 다결정질 실리콘을 증착할 경우 기판(100)이 가열되면서 게이트 유전막(200) 내에 주입된 수소 이온이 바깥으로 확산되어 이온 밀도가 낮아질 수 있다. 이런 경우에는 도전층(400)을 패터닝하여 게이트를 형성한 뒤에 수소 플라즈마 도핑을 통해 수소 이온을 추가로 게이트 유전막(200) 내에 주입하는 과정을 더 수행할 수 있다.
도 4를 참조하면, 도전층(400)을 선택적으로 식각하여 기판(100)의 채널 영역(101) 상부에 위치하도록 패터닝된 게이트 절연막(201) 상에 게이트(401)를 형성한다.
도 5를 참조하면, 게이트(401)를 마스크(mask)로 이용하여 노출된 기판(100) 부분에 불순물을 이온 주입하여, 기판(100) 상에 서로 분리된 소스 영역(110)과 드레인 영역(130)을 형성한다. 이에 따라, 메모리 소자가 완성된다. 이때, 소스 및 드레인 영역(110, 130)은 n+ 형 불순물 영역으로 구성될 수 있다. 기판(100)은 p+ 형 불순물이 도핑된 기판일 수 있다.
이와 같이 형성된 트랜지스터 구조를 포함하는 본 발명의 실시예에 따른 메모리 소자는 비휘발성 메모리 소자로 작동할 수 있다.
도 6은 본 발명의 실시예에 따른 이동 전하를 이용한 비휘발성 메모리 소자를 설명하기 위해서 개략적으로 도시한 단면도이다. 도 7 내지 도 10은 도 6의 본 발명의 실시예에 따른 이동 전하를 이용한 비휘발성 메모리 소자의 동작을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 6을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자는, 반도체 기판(100)에 구비된 소스 영역(110)과 드레인 영역(130)을 포함하고, 소스 영역(110)과 드레인 영역(130) 사이의 채널 영역(101) 상에 게이트 유전막(201)을 수반하는 게이트(401)를 포함하여 구성될 수 있다.
소스 영역(110)과 드레인 영역(130)은 n+형 불순물이 도핑된 반도체 물질 영역으로 구성될 수 있으며, 그 사이의 채널 영역(101)은 기판(100)의 p+형 불순물이 도핑된 반도체 물질의 영역으로 구성될 수 있다. 게이트 유전막(201) 내에는 플라즈마 도핑 방법에 의해서 주입되어 전계에 의해 움직일 수 있는 이동 이온 전하들(301)이 존재하게 된다.
이와 같은 비휘발성 메모리 소자는, 바람직하게 양전하의 이동 이온 전하들(301)이 게이트 유전막(201) 내에서 분포되는 정도에 따라 쓰기-소거 상태가 결정 될 수 있다. 메모리 소자의 쓰기-소거 상태에서 게이트(401)에 인가된 전압에 의하여, 이동 이온 전하(301)가 게이트(401)와 게이트 유전막(201) 계면 쪽으로 이동하느냐 또는 게이트 유전막(201)과 기판(100)의 채널 영역(101)과의 계면 쪽으로 이동하느냐에 따라 트랜지스터의 문턱전압을 조절할 수 있다.
이때, 음전하를 가지는 전자를 이용한 기존의 메모리 소자들과는 다르게, 본 발명의 실시예에 따른 이동 이온 전하를 이용한 비휘발성 메모리 소자는, 양전하를 바람직하게 가지는 이동 이온 전하를 이용하기 때문에 쓰기-소거 시에 인가되는 전압이 기존의 메모리 소자들과 반대 극성으로 인가될 수 있다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 데이터 쓰기 동작을 설명하기 위해서 개략적으로 도시한 도면이다. 도 7을 참조하면, 게이트(401)에 음(-)의 전압, 예컨대, -3V의 전압을 인가할 때, 이동 이온 전하(301)는 게이트(401)와 게이트 유전막(201)의 계면 쪽으로 게이트 유전막(201) 내에서 이동하게 된다. 이에 따라, 트랜지스터의 문턱 전압이 (+)쪽으로 상승하고, 메모리 소자는 오프(OFF)-상태로 쓰기 또는 프로그램(program)된다.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 데이터 소거 동작을 설명하기 위해서 개략적으로 도시한 도면이다. 도 8을 참조하면, 게이트(401)에 양(+)의 전압, 예컨대, +3V의 전압을 인가하면, 이동 이온 전하(303)는 게이트 유전막(201)과 기판(100)의 채널 영역(101)과의 계면 쪽으로 이동하게 된다. 이에 따라, 트랜지스터의 문턱전압이 (-)쪽으로 이동(shift)하게 되고, 메모리 소자는 온(ON)-상태로 소거 또는 이레이즈(erase)된다.
도 7 및 도 8에 제시된 바와 같이 메모리 소자가 쓰기 또는 소거된 상태에서, 즉, OFF 또는 ON 상태에서의 문턱 전압들의 중간 전압을 게이트(401)에 인가해주면, OFF 또는 ON 상태에 따라 0 또는 1의 데이터(data) 값을 읽게 된다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 온(ON) 상태의 데이터 읽기 동작을 설명하기 위해서 개략적으로 도시한 도면이다. 도 9를 참조하면, 메모리 소자가 도 8에 제시된 바와 같이 ON 상태로 소거된 경우, 문턱 전압은 게이트(401)에 읽기 동작을 위해 인가되는 전압, 예컨대, +1.5V보다 낮은 상태가 된다.
따라서, 도 9에 제시된 바와 같이 읽기 동작을 위해 게이트(401)에 예컨대 +1.5V를 인가하고, 드레인 영역(130)에 드레인 전압, 예컨대, 대략 +1.5V를 인가할 경우, 채널 영역(101)이 턴온(turn-on)되게 되어 드레인 영역(130)에서 소스 영역(110)으로 전류가 흐르게 된다. 따라서, 이러한 경우 예컨대 1의 데이터 값을 읽는 경우로 설정할 수 있다.
도 10은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 오프(OFF) 상태의 데이터 읽기 동작을 설명하기 위해서 개략적으로 도시한 도면이다. 도 10을 참조하면, 메모리 소자가 도 7에 제시된 바와 같이 OFF 상태로 프로그램 또는 쓰기 동작이 수행된 경우, 문턱 전압은 게이트(401)에 읽기 동작을 위해 인가되는 전압, 예컨대, +1.5V보다 높은 상태가 되게 된다.
따라서, 도 10에 제시된 바와 같이 읽기 동작을 위해 게이트(401)에 예컨대 +1.5V를 인가하고, 드레인 영역(130)에 드레인 전압, 예컨대, 대략 +1.5V를 인가할 경우, 채널 영역(101)이 턴온(turn-on)되지 못하여 드레인 영역(130)에서 소스 영 역(110)으로 전류가 흐르지 못하게 된다. 따라서, 이러한 경우 예컨대 0의 데이터 값을 읽는 경우로 설정할 수 있다.
이와 같은 본 발명에 따른 비휘발성 반도체 메모리 소자는, 종래의 메모리 소자에서 가지고 있는 전자를 가두기 위한 부유 게이트나 나노 양자점을 가지지 않는다. 본 발명에 따른 비휘발성 반도체 메모리 소자는, 기본적으로 금속/절연막/반도체 구조의 전계효과트랜지스터(MOSFET)와 유사한 구조를 가진다. 구체적으로, 실리콘 기판 위에 게이트 유전막과 게이트 전극이 있으며, 게이트 양쪽에 소스와 드레인 구조를 갖는다. 메모리 소자로 동작하기 위한 조건인 문턱전압의 조절을 위해 게이트 유전막 안에 이동 이온 전하를 주입한 구조이다.
전자를 저장하기 위한 부유 게이트나 나노 결정질이 없고 터널링 유전막도 없는 구조로, 일반 MOSFET처럼 하나의 컨트롤 게이트(control gate)와 하나의 게이트 유전막을 가지므로, 기존의 복잡한 게이트 구조를 갖는 플래시 메모리 소자에 비해 소자의 스케일링에 보다 유리하다.
또한, 나노 결정질 메모리 소자는 전하를 저장할 수 있는 한계가 나노 결정질의 분포 밀도에 제한될 수 있다. 이에 비해, 낮은 가속전압과 높은 이온 밀도 주입이 가능한 플라즈마 도핑 방법으로 이동 전하를 게이트 유전막에 주입하는 본 발명의 실시예에 따른 비휘발성 메모리 소자는, 나노 결정질의 한계 밀도인 대략 1012cm-2 이상, 대략 1015 cm-2까지의 전하 밀도를 얻을 수 있다. 이에 따라, 낮은 동작 전압에서도 충분한 문턱 전압의 변화를 유도할 수 있으므로, 메모리 소자에서의 소비 전력을 효과적으로 감소시킬 수 있다.
상술한 본 발명에 따르면, 플라즈마 도핑 방법을 이용하여 게이트 유전막 내에 이동 이온 전하를 보다 용이하고 효과적으로 주입 할 수 있다. 이에 따라, 보다 작은 동작 전압으로도 비휘발성 메모리 소자로 동작하기에 충분한 문턱 전압의 조절이 가능하다.
종래의 비휘발성 메모리 소자는 비교적 다수의 부품 및 제조 공정 단계를 요구하므로, 메모리 소자 제조 시 전체 비용을 증가시키고 있다. 이에 비해, 본 발명에 따른 제조 방법은 전형적인 트랜지스터 공정을 기본적으로 응용하고 있어, 기존 제조 공정과의 호환성 및 경제성이 뛰어나다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. 또한, 도면과 명세서에서 최적의 실시예들이 개시되고 있으나, 이에 사용된 특정한 용어들은 본 발명을 구체적으로 설명하기 위한 목적에서 사용된 것이지, 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것으로 이해되어서는 안된다.
Claims (6)
- 반도체 기판 상에 게이트 유전막을 형성하는 단계;상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계;상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계; 및상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 삭제
- 제1항에 있어서,상기 플라즈마 도핑을 수행할 때 상기 게이트 유전막 내에 상기 이온이 주입되도록 유도하기 위해 상기 이온을 가속하는 가속 전압을 상기 소스 플라즈마에 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 반도체 기판 상에 게이트 유전막을 형성하는 단계;상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계;상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계;상기 게이트에 노출된 상기 게이트 유전막 부분에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 제2플라즈마 도핑(doping)시키는 단계; 및상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101189972B1 (ko) | 2009-10-12 | 2012-10-12 | 가부시키가이샤 히타치세이사쿠쇼 | 전하 캐리어 디바이스 |
| WO2016006863A1 (ko) * | 2014-07-09 | 2016-01-14 | 김훈 | 이미지 센서의 단위 화소 및 그 수광 소자 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI264797B (en) * | 2005-11-07 | 2006-10-21 | Ind Tech Res Inst | Self-alignment dual-layer silicon-metal nano-grain memory device, fabricating method thereof and memory containing the same |
| US7374998B2 (en) * | 2006-02-03 | 2008-05-20 | International Business Machines Corporation | Selective incorporation of charge for transistor channels |
| WO2010087854A1 (en) * | 2009-01-30 | 2010-08-05 | Hewlett-Packard Development Company, L.P. | Memristive transistor memory |
| US9443990B2 (en) * | 2013-08-26 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof |
| JP6233000B2 (ja) * | 2013-12-20 | 2017-11-22 | 富士通株式会社 | 不揮発性半導体メモリ |
| US10991711B2 (en) * | 2019-06-20 | 2021-04-27 | International Business Machines Corporation | Stacked-nanosheet semiconductor structures |
| CN115548128B (zh) * | 2022-12-05 | 2023-04-14 | 浙江大学杭州国际科创中心 | 一种铁电半导体器件、制备方法以及实现多铁电相的方法 |
| US20240186386A1 (en) * | 2022-12-06 | 2024-06-06 | International Business Machines Corporation | Regulated mobile ion synapses |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912065A (en) * | 1987-05-28 | 1990-03-27 | Matsushita Electric Industrial Co., Ltd. | Plasma doping method |
| US5172204A (en) * | 1991-03-27 | 1992-12-15 | International Business Machines Corp. | Artificial ionic synapse |
| US6159829A (en) * | 1996-09-16 | 2000-12-12 | Warren; William L. | Memory device using movement of protons |
| US6699745B1 (en) * | 1997-03-27 | 2004-03-02 | Texas Instruments Incorporated | Capacitor and memory structure and method |
| US6232643B1 (en) * | 1997-11-13 | 2001-05-15 | Micron Technology, Inc. | Memory using insulator traps |
| US6140157A (en) * | 1998-08-05 | 2000-10-31 | Sandia Corporation | Memory device using movement of protons |
| US6304666B1 (en) * | 1998-10-07 | 2001-10-16 | The United States Of America As Represented By The United States Department Of Energy | Apparatus for sensing patterns of electrical field variations across a surface |
| US6200913B1 (en) * | 1998-11-12 | 2001-03-13 | Advanced Micro Devices, Inc. | Cure process for manufacture of low dielectric constant interlevel dielectric layers |
| US6593195B1 (en) * | 1999-02-01 | 2003-07-15 | Agere Systems Inc | Stable memory device that utilizes ion positioning to control state of the memory device |
| US6596617B1 (en) * | 2000-06-22 | 2003-07-22 | Progressant Technologies, Inc. | CMOS compatible process for making a tunable negative differential resistance (NDR) device |
| US6346488B1 (en) * | 2000-06-27 | 2002-02-12 | Lsi Logic Corporation | Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions |
| US7411305B2 (en) * | 2005-05-09 | 2008-08-12 | International Business Machines Corporation | Interconnect structure encased with high and low k interlevel dielectrics |
-
2005
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101189972B1 (ko) | 2009-10-12 | 2012-10-12 | 가부시키가이샤 히타치세이사쿠쇼 | 전하 캐리어 디바이스 |
| WO2016006863A1 (ko) * | 2014-07-09 | 2016-01-14 | 김훈 | 이미지 센서의 단위 화소 및 그 수광 소자 |
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|---|---|
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