CN115548128B - 一种铁电半导体器件、制备方法以及实现多铁电相的方法 - Google Patents

一种铁电半导体器件、制备方法以及实现多铁电相的方法 Download PDF

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Abstract

本发明涉及半导体器件技术领域，公开了一种铁电半导体器件、制备方法以及实现多铁电相的方法，通过对栅极施加正电压，使得带正电的质子从质子存储层注入到铁电半导体沟道中，带正电的质子对铁电半导体沟道中的铁电半导体材料进行质子化，从而产生多个新的铁电相，同时将带负电的电子注入到所述铁电半导体沟道中，从而改变铁电半导体的导电性。本发明将质子注入到铁电材料中，诱导材料发生相变，从而产生多个铁电相，从而提高信息存储容量。

Description

一种铁电半导体器件、制备方法以及实现多铁电相的方法
技术领域
本发明涉及半导体器件技术领域，具体为一种铁电半导体器件、制备方法以及实现多铁电相的方法。
背景技术
铁电材料是一种在居里温度以下具有自发极化特性的材料；在外电场作用下，铁电极化可以翻转；铁电材料能够在顺电态和铁电态之间发生结构相变，实现铁电相变的物理现象，铁电材料已广泛应用于下一代高集成度且低功耗的信息存储器件中。然而，这些器件只有两个信息存储态，存储容量有限，无法满足新时代物联网、人工智能等数据密集型技术的应用需求。
而为了提高铁电信息存储器件的存储容量，目前通用的做法是，通过铁电畴工程，在器件沟道中设计出多个铁电畴，从而提高信息存储容量，但这种方法，很难在大批量器件中实施，且与硅基工艺不兼容。
发明内容
本发明的目的在于克服现有铁电半导体器件存储容量有限的问题，提供了一种铁电半导体器件、制备方法以及实现多铁电相的方法。
为了实现上述目的，本发明提供一种铁电半导体器件，包括
衬底；
位于所述衬底表面的栅极；
位于所述栅极表面的质子存储层；
位于所述质子存储层表面的漏极、源极；
位于所述质子存储层表面且位于所述漏极和所述源极之间的铁电半导体沟道。
作为一种可实施方式，所述铁电半导体沟道具体为二维铁电半导体沟道，所述质子存储层具体为多孔氧化硅层。
作为一种可实施方式，所述源极连接外部直流电压源的负极，所述栅极连接外部直流电压源的正极，形成外电路。
相应的，本发明还提供一种铁电半导体器件，包括：
衬底；
位于所述衬底表面的漏极、源极；
位于所述衬底表面且位于所述漏极和所述源极之间的铁电半导体沟道；
位于所述铁电半导体沟道表面的质子存储层；
位于所述质子存储层表面的栅极。
作为一种可实施方式，所述铁电半导体沟道具体为二维铁电半导体沟道，所述质子存储层具体为多孔氧化硅层。
作为一种可实施方式，所述源极连接外部直流电压源的负极，所述栅极连接外部直流电压源的正极，形成外电路。
相应的，本发明还提供一种铁电半导体器件的制备方法，包括以下步骤：
提供衬底；
在所述衬底表面形成栅极；
在所述栅极表面形成质子存储层；
在所述质子存储层表面形成漏极、源极和位于所述漏极和所述源极之间的铁电半导体沟道。
相应的，本发明还提供一种铁电半导体器件的制备方法，包括以下步骤：
提供衬底；
在所述衬底表面形成漏极、源极和位于所述漏极和所述源极之间的铁电半导体沟道；
在所述铁电半导体沟道表面形成质子存储层；
在所述质子存储层表面形成栅极。
相应的，本发明还提供一种基于所述的铁电半导体器件实现多铁电相的方法，包括以下步骤：
对所述栅极施加正电压，使得带正电的质子从质子存储层注入到所述铁电半导体沟道中，带正电的质子对所述铁电半导体沟道进行质子化，从而产生多个新的铁电相，同时将带负电的电子注入到所述铁电半导体沟道中，从而改变铁电半导体的导电性。
作为一种可实施方式，随着向栅极施加电压的增大，当所述铁电半导体器件具体为n型时，则导电性变大，当所述铁电半导体器件具体为p型时，则导电性变小。
本发明的有益效果：
本发明公开了一种铁电半导体器件、制备方法以及实现多铁电相的方法，通过对栅极施加正电压，使得带正电的质子从质子存储层注入到铁电半导体沟道中，带正电的质子对铁电半导体沟道中的铁电半导体材料进行质子化，从而产生多个新的铁电相，同时将带负电的电子注入到所述铁电半导体沟道中，从而改变铁电半导体的导电性。本发明将质子注入到铁电材料中，诱导材料发生相变，从而产生多个铁电相，从而提高信息存储容量。
本发明提出了一个实现铁电材料多态相变的方法，可大幅度提高铁电信息存储器件的存储容量。
本发明的器件结构简单，能够和当前的半导体工艺制程相兼容。
本发明通过多孔氧化硅对铁电半导体沟道提供质子，通过质子注入的方法调控铁电半导体的相变和电导，通过栅压的大小和正负调控铁电半导体的质子化程度。
附图说明
图1为本发明实施例一种铁电半导体器件的结构示意图；
图2为本发明实施例另一种铁电半导体器件的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1，本实施例提供一种技术方案：一种铁电半导体器件，包括：
衬底10；
位于所述衬底表面的栅极20；
位于所述栅极表面的质子存储层30；
位于所述质子存储层表面的漏极60、源极40；
位于所述质子存储层表面且位于所述漏极和所述源极之间的铁电半导体沟道50。
所述质子存储层为可以提供质子的介质材料层；在本实施例中，所述铁电半导体沟道具体为二维铁电半导体沟道，所述质子存储层具体选择为多孔氧化硅层，其中，本实施例制备得到的多孔氧化硅层中存储有大量质子，一旦外加栅压，这些质子就会沿着电场的方向移动，另外，本实施例中的多孔氧化硅层通过溶胶凝胶法制备得到，而通过溶胶凝胶法制备得到的多孔氧化硅层为多孔结构，所述多孔氧化硅很容易通过多孔结构的特性产生毛细效应吸收空气中的水分，只要栅极电压超过一定数值，如1.23 V，这些水就会电解成氢离子即质子和氢氧根离子，成为另一个质子源。
而本实施例选择多孔氧化硅层的原因是根据实验发现多孔氧化硅是存贮质子最成熟的材料，虽然有些离子液体也能提供质子，但由于离子液体的液体特性，它与很多微加工技术不兼容，不适合应用在集成电路中。
在其他实施例中，也可以采用其他可以提供质子的介质材料层。
所述源极连接外部直流电压源的负极，所述栅极连接外部直流电压源的正极。
在本实施例中，通过将二维铁电半导体材料作为晶体管沟道，得到二维铁电半导体沟道；并将质子储存层作为栅极介电层，其中，所述质子储存层具体为利用溶胶凝胶法制备的多孔氧化硅层；使得将多孔氧化硅层作为质子储存层，而非传统晶体管中的静电感应层，从而能够向所述铁电半导体沟道提供质子，其中，根据实验结果，用二维铁电半导体材料ɑ-In2Se3薄片作为二维铁电半导体沟道，和多孔氧化硅层作为质子存储层结合起来使用以后得到的器件性能很好。
具体的，静电感应层又称为介电层，它可以将栅极施加的电场传递到铁电半导体沟道中，从而影响沟道的导电性质；但是，通常在介电层中不存在可移动的质子；而多孔氧化硅由于其制备工艺的特殊性，其内部存在大量可移动的质子，一旦栅极施加正电压，这些质子就会注入到与之接触的铁电半导体沟道中。
另外，本发明实施例在制备得到铁电半导体器件后，通过向栅极施加正电压，使得所述多孔氧化硅层向铁电半导体沟道中注入质子，发生电化学反应，形成新的铁电态，再通过抽取质子使得在各个铁电态之间切换；不同于传统晶体管中利用栅压产生的电场来调节沟道材料的载流子浓度，从而调节沟道导电特性的方法。
本发明实施例通过调节质子的数量，使得质子可以和铁电半导体发生电化学反应，形成具有铁电极化特性的新化合物，可以生成一系列亚稳态的新铁电相，与此同时，由于维持电中性的需要，会有电子在发生电化学反应时注入到铁电半导体中，从而改变铁电半导体的导电性；其中，随着向栅极施加电压的增大，当所述铁电半导体器件具体为n型时，则导电性变大，当所述铁电半导体器件具体为p型时，则导电性变小。
具体的，将直流电压源的正极连接栅极，将直流电压源的负极连接源极，形成外电路；对栅极施加正电压，会有带正电的质子从多孔氧化硅层注入到铁电半导体沟道以及带负电的电子从外电路注入到铁电半导体沟道中，与铁电半导体沟道中的铁电半导体材料发生电化学反应，也称为质子化，产生新的铁电相，电阻也随之变化，其中，质子化的程度随所施加的栅压的增大而增大。
由于这些新铁电相为亚稳态，因此一旦减小栅压，部分质子和电子将会从铁电半导体沟道分别回到多孔氧化硅层和外电路中，也称为去质子化，而铁电半导体沟道质子化程度也随之降低；由于电子的减少，铁电半导体沟道的电导也会因此发生改变。
而一旦对栅极施加负电压，则铁电半导体沟道去质子化的进程加快，会有更多质子和电子从铁电半导体沟道中抽离，直到铁电半导体沟道恢复初始时未质子化的状态。
本发明提出了一个实现铁电材料多态相变的方法，可大幅度提高铁电信息存储器件的存储容量。本发明将质子注入到铁电材料中，诱导材料发生相变，从而产生多个铁电相。
另外，本发明的器件结构简单，能够和当前的半导体工艺制程相兼容。
具体的，本实施例通过溶胶-凝胶法制备得到多孔氧化硅层，工艺具体为：将按摩尔比为1：18：5.55：0.02的硅酸四乙酯(tetraethyl orthosilicate)、乙醇、去离子水和质量分数为85%的磷酸混合后装入一个密封的容器中，在室温下搅拌一个小时后，转移到60摄氏度的烘箱中加热两个小时；随后，将容器中的溶液旋涂在已经制备好栅极的衬底上，其中，旋涂过程中的转速为3000转每分钟，时间为1分钟；最后，再将旋涂了溶液的衬底放在120摄氏度的热板上烘烤30分钟即可；从而得到具有大量质子的多孔氧化硅层。
本发明通过多孔氧化硅对铁电半导体沟道提供质子，通过质子注入的方法调控铁电半导体的相变和电导，通过栅压的大小和正负调控铁电半导体的质子化程度。
基于同一发明构思，参见图2，本发明实施例还提供一种铁电半导体器件，包括：
衬底10；
位于所述衬底表面的漏极60、源极40；
位于所述衬底表面且位于所述漏极和所述源极之间的铁电半导体沟道50；
位于所述铁电半导体沟道表面的质子存储层30；
位于所述质子存储层表面的栅极20。
所述铁电半导体沟道具体为二维铁电半导体沟道，所述质子存储层具体为多孔氧化硅层。
所述源极连接外部直流电压源的负极，所述栅极连接外部直流电压源的正极，形成外电路。
需要注意的是，本实施例的铁电半导体器件适用于某些需要生长在特定衬底上且不方便转移的铁电半导体材料。
基于同一发明构思，本发明实施例还提供一种铁电半导体器件的制备方法，包括以下步骤：
提供衬底；
在所述衬底表面形成栅极；
在所述栅极表面形成质子存储层；
在所述质子存储层表面形成漏极、源极和位于所述漏极和所述源极之间的铁电半导体沟道。
基于同一发明构思，本发明实施例还提供一种铁电半导体器件的制备方法，包括以下步骤：
提供衬底；
在所述衬底表面形成漏极、源极和位于所述漏极和所述源极之间的铁电半导体沟道；
在所述铁电半导体沟道表面形成质子存储层；
在所述质子存储层表面形成栅极。
基于同一发明构思，本发明实施例还提供一种基于所述的铁电半导体器件实现多铁电相的方法，包括以下步骤：
对所述栅极施加正电压，使得带正电的质子从质子存储层注入到所述铁电半导体沟道中，带正电的质子对所述铁电半导体沟道进行质子化，从而产生多个新的铁电相，同时将带负电的电子注入到所述铁电半导体沟道中，从而改变铁电半导体的导电性。
其中，随着向栅极施加电压的增大，当所述铁电半导体器件具体为n型时，则导电性变大，当所述铁电半导体器件具体为p型时，则导电性变小。
本发明虽然己以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种铁电半导体器件，其特征在于，包括
衬底；
位于所述衬底表面的栅极；
位于所述栅极表面的质子存储层；
位于所述质子存储层表面的漏极、源极；
位于所述质子存储层表面且位于所述漏极和所述源极之间的铁电半导体沟道。
2.根据权利要求1所述的铁电半导体器件，其特征在于，所述铁电半导体沟道具体为二维铁电半导体沟道，所述质子存储层具体为多孔氧化硅层。
3.根据权利要求1所述的铁电半导体器件，其特征在于，所述源极连接外部直流电压源的负极，所述栅极连接外部直流电压源的正极，形成外电路。
4.一种铁电半导体器件，其特征在于，包括：
衬底；
位于所述衬底表面的漏极、源极；
位于所述衬底表面且位于所述漏极和所述源极之间的铁电半导体沟道；
位于所述铁电半导体沟道表面的质子存储层；
位于所述质子存储层表面的栅极。
5.根据权利要求4所述的铁电半导体器件，其特征在于，所述铁电半导体沟道具体为二维铁电半导体沟道，所述质子存储层具体为多孔氧化硅层。
6.根据权利要求4所述的铁电半导体器件，其特征在于，所述源极连接外部直流电压源的负极，所述栅极连接外部直流电压源的正极，形成外电路。
7.一种铁电半导体器件的制备方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底表面形成栅极；
在所述栅极表面形成质子存储层；
在所述质子存储层表面形成漏极、源极和位于所述漏极和所述源极之间的铁电半导体沟道。
8.一种铁电半导体器件的制备方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底表面形成漏极、源极和位于所述漏极和所述源极之间的铁电半导体沟道；
在所述铁电半导体沟道表面形成质子存储层；
在所述质子存储层表面形成栅极。
9.一种基于如权利要求1或4所述的铁电半导体器件实现多铁电相的方法，其特征在于，包括以下步骤：
对所述栅极施加正电压，使得带正电的质子从质子存储层注入到所述铁电半导体沟道中，带正电的质子对所述铁电半导体沟道进行质子化，从而产生多个新的铁电相，同时将带负电的电子注入到所述铁电半导体沟道中，从而改变铁电半导体的导电性。
10.根据权利要求9所述的实现多铁电相的方法，其特征在于，随着向栅极施加电压的增大，当所述铁电半导体器件具体为n型时，则导电性变大，当所述铁电半导体器件具体为p型时，则导电性变小。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3832700A (en) * 1973-04-24 1974-08-27 Westinghouse Electric Corp Ferroelectric memory device
CN110739393A (zh) * 2018-07-19 2020-01-31 中国科学院宁波材料技术与工程研究所 一种仿生突触器件及其制作方法及其应用

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159829A (en) * 1996-09-16 2000-12-12 Warren; William L. Memory device using movement of protons
KR100656346B1 (ko) * 2004-12-08 2006-12-11 한국전자통신연구원 이동 전하를 이용한 비휘발성 메모리 소자의 제조 방법
GR20080100269A (el) * 2008-04-18 2009-11-19 ������ ������� ������� ��������� (�����) "����������" Διαταξεις μνημης με χρηση πολυμερικων υλικων που ειναι αγωγοι πρωτονιων
US10163932B1 (en) * 2015-07-24 2018-12-25 Nutech Ventures Memory device based on heterostructures of ferroelectric and two-dimensional materials
US10403753B2 (en) * 2016-11-21 2019-09-03 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Controlling structural phase transitions and properties of two-dimensional materials by integrating with multiferroic layers
US10686072B2 (en) * 2016-12-14 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing methods thereof
FR3078822B1 (fr) * 2018-03-12 2020-02-28 Soitec Procede de preparation d’une couche mince de materiau ferroelectrique a base d’alcalin

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3832700A (en) * 1973-04-24 1974-08-27 Westinghouse Electric Corp Ferroelectric memory device
CN110739393A (zh) * 2018-07-19 2020-01-31 中国科学院宁波材料技术与工程研究所 一种仿生突触器件及其制作方法及其应用

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Eleftherios Kapetanakis et al.Molecular storage elements for proton memory devices.《ADVANCED MATERIALS》.2008,第第20卷卷(第第20卷期),第4568-4574页. *

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