JP2009532876A - トレンチに形成された選択ゲートの上に制御ゲートを備えるプログラム可能な構造 - Google Patents

トレンチに形成された選択ゲートの上に制御ゲートを備えるプログラム可能な構造 Download PDF

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Abstract

半導体記憶セルは、半導体層に形成された第１トレンチの下の第１ソース／ドレイン領域（１０２）を備える。第２ソース／ドレイン領域は、半導体層の第２トレンチの下に位置する。第１トレンチ（１０８）における第１選択ゲート（１３０−１）および第２トレンチ（１０８）における第２選択ゲート（１３０−２）は、選択ゲート誘電体によってライナーを施される。電荷貯蔵スタックは選択ゲートの上に位置し、制御ゲートはスタックの上に位置する。ＤＳＥは、ポリシリコンの慎重な堆積物を含んでもよい。第１および第２の選択ゲートの上面は、第１および第２のトレンチの上面より低い。制御ゲートは、選択ゲートに対し垂直に延び、選択ゲートを横切る連続した制御ゲートであってもよい。このセルは、半導体層に対する接点を含んでもよい。制御ゲートは、第１選択ゲートの上の第１制御ゲートと、第２選択ゲートの上の第２制御ゲートとを含んでよい。

Description

本発明は半導体装置の分野に関し、より詳細には、不揮発性記憶装置の分野に関する。
不揮発性記憶装置は、ほぼ全ての電子装置の設計における重要な要素である。無線・携帯電子装置の分野において、不揮発性記憶装置は小型かつ低消費電力である必要がある。様々な不揮発性記憶セルが提案され、実装されている。それら従来のセルには、プレーナ型記憶セルや、電荷貯蔵素子としてフローティング・ゲートを用いる記憶セルが含まれる。プレーナ型記憶セルは、通常、ウエハ基板の上面近傍に位置する平坦なトランジスタチャネル領域を特徴とする。プレーナ型の技術は枯れた（ｍａｔｕｒｅ）技術であり、充分に理解されているが、プレーナ型装置はウエハ面積を大きく消費する点で望ましくない。
電荷貯蔵素子に関して、従来のフローティング・ゲートは、ポリシリコンなどの導体材料からなる、連続したストリップから製造されている。導電性フローティング・ゲートによって、極めて薄い誘電体を用いる装置には問題が生じる。特に、薄誘電体はピンホール欠陥の影響を受け易い。導電性フローティング・ゲートを用いると、誘電体の１つのピンホール欠陥を通じて、そのフローティング・ゲート上に貯蔵された電荷の全てがリークすることがある。さらに、従来のフローティング・ゲートは、注入された電子が電荷貯蔵素子の特定の場所へ閉じ込められる局所的なプログラミングに適さない。局所的なプログラミングによって、各ビットが電荷貯蔵素子の特定の領域に関連付けられる、多ビット記憶セルの可能性が提示される。
したがって、実装される装置の設計においてプレーナ型装置や従来の電荷貯蔵素子を用いる装置よりも少ない面積しか消費しない、極薄誘電体を用いる高度な処理における使用に適切な、多ビット記憶装置を実装することが望ましい。
一態様では、半導体ベースの記憶セルおよび対応する組立処理では、半導体層にエッチングされたトレンチと、トレンチにおいて形成された選択ゲートと、選択ゲートの上のトレンチに形成された電荷貯蔵スタックと、電荷貯蔵スタックの上の制御ゲートとが用いられる。トレンチの深さは選択ゲートの高さより大きく、トレンチの上部と選択ゲートの上部との間に間隙が存在する。電荷貯蔵スタックは、好適には、１組の不連続な記憶素子（ＤＳＥ；ｄｉｓｃｏｎｔｉｎｕｏｕｓ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。この実施形態では、ＤＳＥは、誘電体層に埋め込まれ、正または負の電荷を保持することの可能な小さく慎重な（ｄｉｓｃｒｅｅｔ）シリコン構造である、シリコンナノ結晶またはナノクラスタである。ＤＳＥは、物理的または電気的に互いに接続されていないので、従来のポリシリコンのフローティング・ゲート構造など従来の記憶素子よりも、誘電体層のピンホールを通じた電荷損失の影響を受けにくい。
図面を参照すると、図１〜１１には、不揮発性記憶装置１００を製造する処理の一実施形態の様々な段階における半導体ウエハの１組の部分断面図を示す。図１では、誘電体ライナー１０４およびハードマスク１０６が、半導体ウエハ１０１の半導体層１０２の上面に形成される。この半導体層は、好適には、ドーピングの行われた単結晶シリコンまたはドーピングの行われていない単結晶シリコンである。他の実施形態では、半導体層１０２は、ゲルマニウムなど他の半導体や、砒化ガリウムを含むＩＩＩ〜Ｖ属の半導体合金など様々な半導体合金を含んでよい。また、ウエハ１０１は、半導体層１０２が埋め込み酸化物（ＢＯＸ）層（図示せず）の上に位置する、セミコンダクタ・オン・インシュレータ（ＳＯＩ）ウエハであってもよい。
一実施形態では、誘電体ライナー１０４はシリコン酸化物であり、熱的に形成（成長）されてもよく、ＣＶＤ（化学蒸着法）を用いて堆積されてもよい。ハードマスク１０６は、好適には、半導体層１０２に対して選択的にエッチング可能な誘電体である。ハードマスク１０６は、好適にはＣＶＤシリコン窒化物である。ＣＶＤシリコン窒化物は、その下の半導体の酸化を阻害することにより熱酸化処理のマスクを提供する能力のため望ましい。
ここで図２を参照すると、トレンチ１０８が半導体層１０２に形成される。トレンチ１０８は、形成される記憶装置の基本構造を決定する。トレンチ１０８の形成には、誘電体ライナー１０４およびハードマスク１０６の従来のフォトリソグラフによるパターニングと、それに続く、ライナー１０４およびハードマスク１０６に対して優先的に半導体材料（例えば、シリコン）のエッチングを行うドライエッチング処理とが含まれる。この種類のエッチング処理は、半導体組立の分野において周知である。示した実施形態では、トレンチ１０８のアスペクト比は、約１：２である。トレンチ１０８の深さは実装の詳細によるが、高密度記憶アレイを必要とする用途には、約５０ｎｍ〜３００ｎｍの範囲の深さを有するトレンチが望ましい。
図３では、誘電体（本明細書では、犠牲誘電体１１０と呼ぶ）が、トレンチ１０８の側壁および床に形成される。一部の実施形態では、犠牲誘電体１１０は、堆積された、または熱的に形成された、シリコン酸化物である。犠牲誘電体１１０は、続くイオン注入工程中にケイ素基板を保護するために用いられる。
図４では、ソース／ドレイン領域１１２−１，１１２−２（総称的または集合的にソース／ドレイン領域１１２と呼ぶ）が、トレンチ１０８の下に形成される。ソース／ドレイン領域１１２は、半導体層１０２の導電型とは反対の導電型を有する、導電性の重いドーピングの行われた領域である。例えば、ＮＭＯＳ記憶装置を用いる一実施形態では、半導体層１０２は、好適には、軽いｐ型ドーピング（ｐ−）の行われたシリコンであり、ソース／ドレイン領域１１２は、１×１０１８ｃｍ−３を超える不純物分布を有する重いｎ型ドーピング（ｎ＋）の行われたシリコン領域である。一実施形態では、ソース／ドレイン領域１１２は、トレンチ１０８の下の半導体層１０２へｎ型またはｐ型の不純物を注入し、その後、拡散工程を実行することによって形成される、埋め込み拡散領域である。他の実施形態では、イオン注入工程は省略され、拡散処理のみを用いてソース／ドレイン領域１１２が形成される。
図５では、犠牲誘電体１１０は除去されており、トレンチ１０８の側壁および床にゲート誘電体１２０が形成されている。一部の実施形態では、ゲート誘電体１２０は、トレンチ１０８に形成される選択ゲート構造におけるゲート誘電体として機能する。ゲート誘電体１２０は、熱的に形成された二酸化シリコンフィルムであってもよく、高ｋの誘電体フィルム（４より大きい誘電率を有する誘電体フィルム）であってもよく、それらの組み合わせであってもよい。一実施形態では、ゲート誘電体１２０の等価酸化膜厚（ＥＯＴ）は約１〜２０ｎｍの範囲にある。ＥＯＴは、誘電体フィルムの厚さを二酸化シリコンの誘電率に対するフィルムの誘電率の比で除したものを表す。
図６を参照すると、ウエハ１０１の上に選択ゲート層１２５が非選択的に堆積、すなわち、ブランケット堆積されており、選択ゲート層１２５はトレンチ１０８を充填し、ハードマスク１０６の上に位置している。選択ゲート層１２５は、続いて形成される記憶セルにおける選択ゲートとして機能する、導電性材料である。一実施形態では、選択ゲート層１２５は従来のように形成されたｐ型またはｎ型のポリシリコン層である。この実施形態では、選択ゲート層１２５は、ポリシリコンの上にシリサイドフィルムを含んでもよい。他の実施形態では、選択ゲート層１２５は、金属材料、遷移金属材料またはそれらの組み合わせである。ポリシリコンの実施形態では、制御ゲート層１２５の厚さは約１００〜２５０ｎｍの範囲にある。
ここで図７を参照すると、選択ゲート層１２５の一部は、トレンチ１０８−１，１０８−２内に、個別のまたは別個の選択ゲート１３０−１，１３０−２を形成するように除去されている。選択ゲート１３０−１，１３０−２を、総称的または集合的に選択ゲート１３０と呼ぶ。選択ゲート層１２５の部分を除去する処理には、化学機械研磨（ＣＭＰ）を行ってハードマスク１０６の上面までゲート層１２５を研磨し、次いで、ドライエッチングを行ってトレンチ１０８内のゲート層１２５の一部を除去することが含まれる。示した実施形態では、選択ゲート１３０の高さはトレンチ１０８の深さより小さく、選択ゲート１２５の上面が半導体層１０２の上面より下に平らに移動されている。選択ゲート１３０の上面と半導体層１０２の上面との間の最小の平面変位１３１は、好適には、約５〜１００ｎｍの範囲にある。
図８では、ハードマスク１０６と、誘電体ライナー１０４と、ゲート誘電体１２０の露出した部分とが、エッチングその他によって除去されている。ハードマスク１０６および誘電体ライナー１０４の除去によって半導体層１０２の上面が露出され、ゲート誘電体１２０の露出した部分の除去によって選択ゲート１３０の上に配置されたトレンチ１０８の側壁の一部が露出される。この実施形態は、以下の図９，図１０に示すように、続いて形成される電荷貯蔵スタックが非選択的に形成される実装に適切である。他の実施形態では、電荷貯蔵スタックを選択的に形成すること、より詳細には、トレンチ１０８内にのみ電荷貯蔵スタックを形成することが望ましい場合がある。この選択的な電荷貯蔵スタックの実施形態では、電荷貯蔵スタックが形成される後まで、ハードマスク１０６の除去が延期されてもよい。
図９，図１０には、不揮発性記憶の可能なセルをなす電荷貯蔵スタック１５５の形成を示す。示した実施形態では、電荷貯蔵スタック１５５は、誘電体層に形成された不連続な記憶素子（ＤＳＥ）を含む。そのような一実施形態では、下部誘電体層が形成され、その下部誘電体にＤＳＥが堆積されるとともに、下部誘電体の上にＤＳＥを格納する上部誘電体が形成される。他の実施形態では、従来のフローティング・ゲートまたはシリコン窒化物など物理的に連続した非導電性の記憶素子が用いられてよい。
ここで図９を参照すると、半導体層１０２の露出した部分の上と、選択ゲート１３０の上面の上とに、下部誘電体１３５が形成されている。好適な実施形態では、下部誘電体１３５は薄い高品質な誘電体である。薄い誘電体は、注入ベースまたはトンネリングベースのプログラミング技術を用いて適切なプログラミング・消去時間を達成するために必要とされる。高品質な誘電体は、故障や有意なリークを示すことなく、潜在的に大きなプログラミング・消去電圧および電流や、潜在的に大きなプログラミング・消去サイクル数に耐えるために必要とされる。好適な実施形態では、下部誘電体１３５は、約４〜１０ｎｍの範囲の厚さを有する熱的に形成された二酸化シリコンフィルムである。
下部誘電体１３５の形成に続き、下部誘電体１３５の上にＤＳＥの層が形成される。示した実施形態では、ＤＳＥ１４０（ナノ結晶と呼ばれることもある）は、電荷を貯蔵することの可能な材料からなる１組の慎重な堆積物である。適切な材料には、シリコン、ポリシリコン、他の半導体と、チタン、タングステン、タンタル、アルミニウム、銅、白金などの金属と、シリコン窒化物またはシリコン酸窒化物などの誘電体とが含まれる。好適な実施形態では、ＤＳＥ１４０はシリコンＤＳＥ（シリコンナノ結晶）である。この実施形態では、ＤＳＥ１４０は様々な手法のうちのいずれによって形成されてもよく、好適にはいかなるフォトリソグラフ工程も必要としない。１つのＤＳＥ形成技術には、アモルファスシリコン層を堆積させ、加熱して、ナノ結晶を形成することが含まれる。別の技術には、化学蒸着法（ＣＶＤ）を用いてナノ結晶を堆積させることが含まれる。ＤＳＥ１４０は、用いられる堆積技術に応じて、半球状および球状を含む、様々な形状を有し得る。一実施形態では、ＤＳＥ１４０は直径約５ｎｍであり、約５ｎｍの概ね一様な間隔で配置される。用いられる形成技術にかかわらず、各ＤＳＥ１４０はシリコンの粒子であり、その隣接する粒子から電気的および物理的に絶縁されている。
ここで図１０を参照すると、ＤＳＥ１４０の上に上部誘電体１５０が非選択的に形成され、下部誘電体１３５、ＤＳＥ１４０および上部誘電体１５０を含む電荷貯蔵スタック１５５の形成が完了する。好適な実施形態では、上部誘電体１５０は高温酸化物（ＨＴＯ）であり、熱的に形成された二酸化シリコンにほぼ等しい特性（例えば、密度および絶縁耐力）を示すので望ましい。この実施形態では、ＨＴＯは、９００℃に達する温度でジクロロシランと亜酸化窒素とを反応させるなど、従来のＨＴＯ処理によって形成されてもよい。他の実施形態では、ＤＳＥ１４０のシリコンの実施形態についての意図しない酸化から保護するために、より低温の処理（例えば、ＴＥＯＳ（テトラエチルオルトシリケート）処理）を用いることが望ましい場合がある。また、上部誘電体１５０も、アルミニウム酸化物、ハフニウム酸化物など他の誘電体、または高い誘電率を有する他の誘電体から構成されてよい。上部誘電体層１５０は、異なる誘電体材料からなる複数の層から構成されてもよい。上部誘電体１５０の厚さは、好適には、約５〜１５ｎｍの範囲にある。
ここで図１１を参照すると、制御ゲート１６０が電荷貯蔵スタック１５５の上に堆積されている。制御ゲート１６０は、重いドーピングの行われたポリシリコン、アルミニウム、銅、遷移金属、シリサイドまたはそれらの組み合わせなど、導電性材料である。ポリシリコンを用いる一実施形態では、制御ゲート１６０は約９〜２００ｎｍの範囲の厚さを有する。本明細書では、様々な配置の制御ゲートを開示する。図１１の断面図および図１３の平面図に示す実施形態では、制御ゲート１６０は、記載の構造が最も一部分でありそうな、メモリアレイに広がる連続した構造である。制御ゲート１６０は、この実施形態において、選択ゲート１３０およびソース／ドレイン領域１１２に対し、垂直に配向している。
図１３に示した記憶装置１００の平面図では、複数の記憶セル２００からなるアレイ２０１の一部分として、記憶装置１００が強調されている。示した実施形態では、記憶セル２００は、半導体層１０２に形成されたトレンチ１０８の下の１対の平行なソース／ドレイン領域１１２（図１１を参照）を備える、１つの記憶装置１００を含む。ゲート誘電体１２０は、トレンチ１０８の側壁に隣接して存在する。各選択ゲート１３０は、対応するソース／ドレイン領域１１２の上に、断面に対して垂直に延びている。ソース／ドレイン領域１１２、選択ゲート１３０および制御ゲート１６０に対する接点は、好適にはアレイ２０１の外部に形成される。図１１に示す注入領域１７０−１，１７０−２は、図１３において、ソース／ドレイン領域１１２の縁部に位置して見られる。
記憶装置１００は、ソース側注入（ＳＳＩ）プログラミングを用いてプログラム可能な１対の注入領域１７０−１，１７０−２を備える。図１８のプログラミングテーブル１９０は、ＳＳＩ注入領域１７０−１，１７０−２のプログラムを行うための、電圧印加条件を示す。示したプログラミング条件は、記憶装置１００のＮＭＯＳの実施形態の場合である。ＰＭＯＳの実施形態の場合、反対の極性が適用される。
ＳＳＩ注入１７０−１に関連する第１ビットのプログラムを行うことには、ソース／ドレイン領域１１２−１に第１プログラミング電圧（ＶＰ１）まで電圧を印可することと、制御ゲート１６０に第２プログラミング電圧（ＶＰ２）まで電圧を印可することと、第１ゲートおよび選択ゲート１３０−１，１３０−２に第３プログラミング電圧（ＶＰ３）まで電圧を印可することと、ソース／ドレイン領域１１２−２および半導体層１０２に第４プログラミング電圧（ＶＰ４）まで電圧を印可することとが含まれる。記憶セル１００のＮＭＯＳの一実施形態では、ＶＰ１（ソース／ドレインのプログラミング電圧）、ＶＰ２（制御ゲートのプログラミング電圧）およびＶＰ３（選択ゲートのプログラミング）は全て、約５Ｖ〜９Ｖの範囲であり、ＶＰ４は０Ｖ（接地）である。
代表的なプログラミング値を図１８に示す。これらの電圧印加条件は、好適には、好適にはマイクロ秒程度である指定された持続時間の間、記憶装置１００に対し適用される。バリスティックＳＳＩ注入領域１７０−２には、ソース／ドレイン領域１１２−２にＶＰ１まで電圧を印可し、制御ゲート１６０にＶＰ２まで電圧を印可し、選択ゲート１３０−１，１３０−２にＶＰ３まで電圧を印可し、ソース／ドレイン領域１１２−１および半導体層１０２にＶＰ４まで電圧を印可することによって、プログラムが行われる。
プログラムの行われた注入領域の消去には、制御ゲートに第１消去電圧（ＶＥ１）まで電圧を印可し、半導体層に第２消去電圧（ＶＥ２）まで電圧を印可することが含まれる。選択ゲート１３０は、ＶＥ１その他、消去中、完全な消去を保証する何らかの他の電圧まで電圧が印可される。加えて、消去は、いずれの極性においても実行され得る。したがって、例えば、ＶＥ１は＋／−６Ｖであり、ＶＥ２は−／＋６Ｖである。消去条件は各プログラミングテーブルに対し適用される。
記憶セル２００の第２の実施形態を、図１４の断面図および図１５の平面図に示す。この実施形態には、隣接したトレンチ１０８間に形成された拡散領域１６４に対する接点が含まれる。この実施形態では、制御ゲート１６２−１，１６２−２，〜１６２−ｎは、図１１の実施形態におけるように選択ゲート１３０に対し垂直にではなく、選択ゲート１３０およびソース／ドレイン領域１１２に対し平行に延びている。この配置では、記憶セル２００は２つの記憶装置１００−１，１００−２を含み、各記憶装置が２つの注入領域をプログラムして、２ビットの情報（一意な４つの状態）を記憶することができる。拡散領域１６４は、ソース／ドレイン領域１１２と同じ導電型（例えば、ＮＭＯＳの実施形態ではｎ型）であり、いずれかの装置におけるソース／ドレインとして機能することができる。隣接した拡散領域１６４間の絶縁は、ｐ型基板（拡散領域１６４がｎ型である実施形態の場合）の「縞状（ｓｔｒｉｐｅｄ）」領域によって提供される。縞状のマスクは、第１の種類のドーパント（例えば、ｎ型）を拡散領域１６４（制御ゲート１６０に自己整合するようにアレイにおいてもマスクされる）へ注入し、拡散領域１６４間の行に第２の種類のドーパント（例えば、ｐ型）を注入するために用いられる。このように、隣接する拡散領域１６４は、プログラムまたは読取動作中、隣接する行の間の反転を防止するために、適切な濃度を有する反対のドーピング極性の領域によって、行毎に互いから絶縁されている。第１の記憶装置１００−１は、制御ゲート１６２−１、ソース／ドレイン領域１１２−１、選択ゲート１３０−１および拡散領域１６４を備える。第２の記憶装置１００−２は、制御ゲート１６２−２、ソース／ドレイン領域１１２−２、選択ゲート１３０−２および拡散領域１６４を備える。
図１９のプログラミングテーブル１９１は、図１４および図１５に示した記憶セル２００の実施形態においてＳＳＩ注入領域１７０−３，１７０−４のプログラムを行うために必要な電圧の印加を示す。記憶装置１００−１のＳＳＩ注入領域１７０−３のプログラムを行うことには、ソース／ドレイン領域１１２−１にＶＰ１まで電圧を印可し、制御ゲート１６２−１にＶＰ２まで電圧を印可し、選択ゲート１３０−１にＶＰ３まで電圧を印可し、拡散領域１６４および半導体層１０２にＶＰ４まで電圧を印可することが含まれる。記憶装置１００−２のバリスティックＳＳＩ注入領域１７０−４のプログラムを行うことには、ソース／ドレイン領域１１２−２にＶＰ１まで電圧を印可し、制御ゲート１６２−２にＶＰ２まで電圧を印可し、選択ゲート１３０−２にＶＰ３まで電圧を印可し、拡散領域１６４および半導体層１０２にＶＰ４まで電圧を印可することが含まれる。
図２０のプログラミングテーブル１９２は、図１４および図１５に示した記憶セル２００のＨＣＩ注入領域１７０−１，１７０−２のプログラムを行うための電圧印加条件を示す。記憶装置１００−１のＨＣＩ注入領域１７０−３は、ソース／ドレイン領域１１２−１にＶＰ５まで電圧を印可し、制御ゲート１６２−１にＶＰ６まで電圧を印可し、選択ゲート１３０−１にＶＰ７まで電圧を印可し、拡散領域１６４および半導体層１０２にＶＰ４まで電圧を印可することによって、プログラムが行われる。記憶装置１００−２のＨＣＩ注入領域１７０−２は、ソース／ドレイン領域１１２−２にＶＰ５まで電圧を印可し、制御ゲート１６２−２にＶＰ６まで電圧を印可し、選択ゲート１３０−２にＶＰ７まで電圧を印可し、拡散領域１６４および半導体層１０２にＶＰ７まで電圧を印可することによって、プログラムが行われる。
記憶セル２００の第３の実施形態を、図１６の断面図および図１７の平面図に示す。この実施形態では、記憶セル２００は、１対の拡散領域１６４−１，１６４−２を備える。拡散領域１６４−１は連続した制御ゲート１６０の一方の側面に配置されており、拡散領域１６４−２は制御ゲート１６０の他方の側面に配置されている。接点（図示せず）は、半導体層１０２内において拡散領域１６４−１，１６４−２に対し形成されている。図１４における拡散領域１６４のように、拡散領域１６４−１，１６４−２の導電型は半導体層１０２の導電型とは反対であり、ソース／ドレイン領域１１２−１，１１２−２と同じである。
この記憶セル２００の実施形態は、４つの記憶装置１００−１〜１００−４を含む。記憶装置１００−１は、制御ゲート１６０、選択ゲート１３０−１、ソース／ドレイン領域１１２−１および拡散領域１６４−１を備える。記憶装置１００−２は、制御ゲート１６０、選択ゲート１３０−１、ソース／ドレイン領域１１２−１および拡散領域１６４−２を備える。記憶装置１００−３は、制御ゲート１６０、選択ゲート１３０−２、ソース／ドレイン領域１１２−２および拡散領域１６４−１を備える。記憶装置１００−４は、制御ゲート１６０、選択ゲート１３０−２、ソース／ドレイン領域１１２−２および拡散領域１６４−２を備える。
示す実施形態においては対称的な設計が望ましく、拡散領域１６４−１，１６４−２は直線的に配置されており、両方の接点はソース／ドレイン領域１１２−１，１１２−２から等距離にある。記憶セル２００の別の実施形態では、拡散領域１６４−１，１６４−２は対角配置に配置されており、拡散領域１６４−１は、ソース／ドレイン領域１１２−１に近く、拡散領域１６４−２は、ソース／ドレイン領域１１２−２に近い。この実施形態では、接点構造に接続するバックエンドメタライゼーション（図示せず）の設計が単純化される。
各記憶装置１００−１〜１００−４は、対応するＳＳＩ注入領域１７０−１〜１７０−４を有する。制御ゲート１６０の対向する側面に接点を備えることによって、この第３の実施形態では、単一の電荷貯蔵スタック１５５内の２つのＳＳＩ注入領域にプログラムを行うことが可能である。
図２１のプログラミングテーブル１９３は、図１６，図１７に示した記憶セル２００の実施形態におけるＳＳＩ注入領域１７０−１，１７０−２，１７０−３，１７０−４に対するプログラミング条件を示す。記憶装置１００−１のＳＳＩ注入領域１７０−１のプログラムを行うことには、ソース／ドレイン領域１１２−１にＶＰ１まで電圧を印可し、制御ゲート１６０にＶＰ２まで電圧を印可し、選択ゲート１３０−１にＶＰ３まで電圧を印可し、拡散領域１６４−１および半導体層１０２にＶＰ４まで電圧を印可することが含まれる。選択ゲート１３０−２、ソース／ドレイン領域１１２−２および拡散領域１６４−２は、フローティングのまま残される（テーブル１９３にＸによって示す）。記憶装置１００−２のＳＳＩ注入領域１７０−２のプログラムを行うことには、ソース／ドレイン領域１１２−２にＶＰ１まで電圧を印可し、制御ゲート１６０にＶＰ２まで電圧を印可し、選択ゲート１３０−１にＶＰ３まで電圧を印可し、拡散領域１６４−２および半導体層１０２にＶＰ４まで電圧を印可し、選択ゲート１３０−２、ソース／ドレイン領域１１２−２および拡散領域１６４−１をフローティングにすることが含まれる。記憶装置１００−３のＳＳＩ注入領域１７０−３は、ソース／ドレイン領域１１２−１にＶＰ１まで電圧を印可し、制御ゲート１６０にＶＰ２まで電圧を印可し、選択ゲート１３０−２にＶＰ３まで電圧を印可し、拡散領域１６４−１および半導体層１０２にＶＰ４まで電圧を印可し、選択ゲート１３０−１、ソース／ドレイン領域１１２−１および拡散領域１６４−２をフローティングにすることによってプログラムが行われる。記憶装置１００−４のＳＳＩ注入領域１７０−４は、ソース／ドレイン領域１１２−２にＶＰ１まで電圧を印可し、制御ゲート１６０にＶＰ２まで電圧を印可し、選択ゲート１３０−２にＶＰ３まで電圧を印可し、拡散領域１６４−２および半導体層１０２にＶＰ４まで電圧を印可し、選択ゲート１３０−１、ソース／ドレイン領域１１２−１および拡散領域１６４−１をフローティングにすることによってプログラムが行われる。
上述においては、特定の実施形態に関連して本発明について記載した。しかしながら、当業者には、特許請求の範囲に述べる本発明の範囲から逸脱することなく、様々な修正および変更が可能であることが認められる。例えば、示した実施形態はＮＭＯＳトランジスタの実施形態であるが、同様にＰＭＯＳの実施形態も包含される。したがって、明細書および図面は限定的な意味ではなく例示として捉えられるものであり、そのような修正は全て、本発明の範囲の内に含まれることが意図される。
ウエハの半導体層の上の誘電体ライナー上にハードマスクが形成される組立て処理における、中間段階のウエハの部分的な断面図。 図１に続く、半導体層にトレンチが形成される処理を示す図。 図２に続く、犠牲誘電体によってトレンチにライナーが施される処理を示す図。 図３に続く、トレンチの下にソース／ドレイン領域が形成される処理を示す図。 図４に続く、下部誘電体が除去され、ゲート誘電体が形成される処理を示す図。 図５に続く、選択ゲート層が形成される処理を示す図。 図６に続く、選択ゲート層が処理されて、トレンチに選択ゲートが形成される処理を示す図。 図７に続く、ハードマスクおよびゲート誘電体の露出された部分が除去される処理を示す図。 図８に続く、下部誘電体の上に不連続な記憶素子が形成される処理を示す図。 図９に続く、下部誘電体上に上部誘電体が形成される処理を示す図。 図１０に続く、上部誘電体の上に制御ゲート層が形成されて、記憶セルが形成される処理を示す図。 図１１の概略図。 図１１の記憶セルの平面図。 不連続な制御ゲートを用いる代替実施形態を示す図。 図１４の記憶装置から構成された記憶セルアレイの平面図。 図１７の１−１線から得られる断面図であり、制御ゲートの両側面に移動された連続した制御ゲートおよび拡散領域を用いる別の代替実施形態を示す。 図１６の記憶装置から構成された記憶セルアレイの平面図。 図１１の記憶装置の注入領域に対するプログラムテーブルを示す図。 図１４の記憶装置のバリスティック注入領域に対するプログラムテーブルを示す図。 図１４の記憶装置のホットキャリア注入領域に対するプログラムテーブルを示す図。 図１６の記憶装置のホットキャリア注入領域に対するプログラムテーブルを示す図。

Claims (20)

  1. 複数の記憶装置からなる記憶装置アレイにおける記憶装置の製造方法であって、
    半導体層に第１トレンチおよび第２トレンチを形成することと、
    第１トレンチおよび第２トレンチの下にそれぞれ第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成することと、
    第１トレンチおよび第２トレンチにそれぞれ第１選択ゲートおよび第２選択ゲートを形成することと、
    第１選択ゲートおよび第２選択ゲートの上に電荷貯蔵スタックを形成することと、電荷貯蔵スタックは複数の不連続な記憶素子（ＤＳＥ）を含む層を備えることと、
    電荷貯蔵層の上に制御ゲートを形成することと、
    を含む方法。
  2. ＤＳＥはポリシリコンの慎重な堆積物を含む請求項１に記載の方法。
  3. 第１選択ゲートおよび第２選択ゲートを形成する前に、選択ゲート誘電体を用いて第１トレンチおよび第２トレンチにライナーを施すことを含む請求項１に記載の方法。
  4. 第１選択ゲートおよび第２選択ゲートを形成することは、第１選択ゲートおよび第２選択ゲートの上面が第１トレンチおよび第２トレンチの上面より下に垂直に移動された第１選択ゲートおよび第２選択ゲートを形成することを含む請求項１に記載の方法。
  5. 制御ゲートを形成することは、第１選択ゲートおよび第２選択ゲートに垂直に第１トレンチおよび第２トレンチを横切る連続した制御ゲートを形成することを含む請求項１に記載の方法。
  6. 第１トレンチと第２トレンチとの間に半導体層に対する第１接点および第２接点を形成することと、第１接点および第２接点は、第１選択ゲートと第２選択ゲートとの間の制御ゲートの両側面に配置されることと、を含む請求項５に記載の方法。
  7. 制御ゲートを形成することは、第１選択ゲートの上に第１制御ゲートを、および第２選択ゲートの上に第２制御ゲートを形成することを含む請求項１に記載の方法。
  8. 複数の記憶セルからなる記憶セルアレイであって、１つ以上の記憶セルは、
    半導体層に形成された第１トレンチの下の第１ソース／ドレイン領域と、
    基板の第２トレンチの下の第２ソース／ドレイン領域と、
    第１トレンチにおける第１選択ゲートおよび第２トレンチにおける第２選択ゲートと、
    第１選択ゲートおよび第２選択ゲートの上の電荷貯蔵スタックと、
    電荷貯蔵スタックの上の制御ゲートと、
    を備える、記憶セルアレイ。
  9. ＤＳＥは、シリコン、チタン、タングステン、タンタル、アルミニウム、銅、白金、シリコン窒化物およびシリコン酸窒化物からなる群から選択される材料からなる慎重な堆積物を含む請求項８に記載の記憶セルアレイ。
  10. 第１選択ゲートと第１トレンチの側壁との間の第１選択ゲート誘電体と、第２選択ゲートと第２トレンチの側壁との間の第２選択ゲート誘電体とを含む請求項８に記載の記憶セルアレイ。
  11. 第１選択ゲートおよび第２選択ゲートの上面は、第１トレンチおよび第２トレンチの上面より下に垂直に移動されている請求項８に記載の記憶セルアレイ。
  12. 制御ゲートは、第１選択ゲートおよび第２選択ゲートに垂直に第１トレンチおよび第２トレンチを横切る連続した制御ゲートを含む請求項８に記載の記憶セルアレイ。
  13. 第１選択ゲートと第２選択ゲートとの間の制御ゲートの両側面に配置されている、第１トレンチと第２トレンチとの間の半導体層に対する第１接点および第２接点を含む請求項１２に記載の記憶セルアレイ。
  14. 制御ゲートは、第１選択ゲートの上の第１制御ゲートおよび第２選択ゲートの上の第２制御ゲートを含む請求項８に記載の記憶セルアレイ。
  15. 複数の記憶セルからなる記憶セルアレイにおいて、記憶セルの第１注入領域へ電荷を注入することによって、記憶セルの第１ビットのプログラムを行う方法であって、
    半導体層の第１トレンチの下の第１ソース／ドレイン領域に、第１プログラミング電圧（ＶＰ１）まで電圧を印可することと、
    第２ソース／ドレイン領域に第４プログラミング電圧（ＶＰ４）まで電圧を印可することと、
    第１トレンチの第１選択ゲートに第３プログラミング電圧（ＶＰ３）まで電圧を印可することと、
    第１選択ゲートの上の電荷貯蔵スタックの上の制御ゲートに、第３プログラミング電圧（ＶＰ３）まで電圧を印可することと、電荷貯蔵スタックは複数の不連続な記憶素子（ＤＳＥ）を含む層を備えることと、
    第１ソース／ドレイン領域および第２ソース／ドレイン領域の存在する半導体層にＶＰ４まで電圧を印可することと、
    を含む方法。
  16. 第２ソース／ドレイン領域に電圧を印可することは、基板の第２トレンチの下の第２ソースドレイン領域に電圧を印可することを含む請求項１５に記載の方法。
  17. 制御ゲートに電圧を印可することは、第１トレンチおよび第２トレンチに垂直に延び、第１トレンチおよび第２トレンチを横切る連続した選択ゲートに電圧を印可することを含む請求項１６に記載の方法。
  18. 第２ソース／ドレイン領域に電圧を印可することは、第１トレンチと第２トレンチとの間の半導体層の上部を占める拡散領域に電圧を印可することを含む請求項１５に記載の方法。
  19. 制御ゲートに電圧を印可することは、第１トレンチに平行に延び、第１トレンチの上の第１制御ゲートに電圧を印可することを含む請求項１８に記載の方法。
  20. 第２ソース／ドレイン領域に電圧を印可することは、ソース／ドレイントレンチに垂直に延びる制御の第１の側面において半導体層の上部を占める第１拡散領域に電圧を印可することを含む請求項１８に記載の方法。
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