TWI559459B - 快閃記憶體及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件，且特別是有關於一種快閃記憶體及其製造方法。
快閃記憶體元件由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。
典型的快閃記憶體元件係以摻雜的多晶矽製作浮置閘極(Floating Gate)與控制閘極(Control Gate)。而且，浮置閘極與控制閘極之間以介電層相隔，而浮置閘極與基底間係以穿隧氧化層(Tunnel Oxide)相隔。當對快閃記憶體進行寫入/抹除(Write/Erase)資料之操作時，係藉由於控制閘極與源極/汲極區施加偏壓，以使電子注入浮置閘極或使電子從浮置閘極拉出。而在讀取快閃記憶體中的資料時，係於控制閘極上施加一工作電壓，此時浮置閘極的帶電狀態會影響其下通道(Channel)的開/關，而此通道之開/關即
為判讀資料值「0」或「1」之依據。
當上述快閃記憶體在進行資料之抹除時，由於從浮置閘極排出的電子數量不易控制，故易使浮置閘極排出過多電子而帶有正電荷，謂之過度抹除(Over-erase)。當此過度抹除現象太過嚴重時，甚至會使浮置閘極下方之通道在控制閘極未加工作電壓時，即持續呈導通狀態，而導致資料之誤判。
為了解決元件過度抹除的問題，目前業界提出一種分離閘極(Split Gate)快閃記憶體。分離閘極(Split Gate)快閃記憶體由基底起，依序為穿隧介電層、浮置閘極、閘間介電層(Inter-gate Dielectric)與選擇閘極，其中選擇閘極除位於浮置閘極上方之外，尚有一部分延伸至基底上方，且與基底間以選擇閘極介電層相隔。源極區位於浮置閘極一側之基底中，汲極區則位於延伸至基底之選擇閘極一側之基底中。如此則當過度抹除現象太過嚴重，而使浮置閘極下方通道在選擇閘極未加工作電壓狀態下即持續打開時，選擇閘極方的通道仍能保持關閉狀態，使得汲極區與源極區無法導通，而能防止資料之誤判。
然而，由於分離閘極結構需要較大的分離閘極區域而具有較大的記憶胞尺寸，因此其記憶胞尺寸較堆疊式閘極結構之記憶胞尺寸大，而產生所謂無法增加元件集積度之問題。
而且，隨著積體電路正以更高的集積度朝向小型化的元件發展，記憶胞之尺寸可藉由減小記憶胞的閘極長度方式來達成。但是，閘極長度變小會縮短了穿隧氧化層下方的通道長度
(Channel Length)，於是在程式化此記憶胞時，汲極區與源極區之間就容易發生不正常的電性貫通(Punch Through)，如此將嚴重影響此記憶胞的電性表現。
本發明提供一種快閃記憶體，可以提高記憶體元件的集積度、減少程式化干擾，並提高記憶體元件之操作速度。
本發明提供一種快閃記憶體的製造方法，可以在不增加記憶胞之尺寸的情況下，使記憶胞具有良好的電性表現，並可以與現有製程整合在一起。
本發明的一種快閃記憶體，包括堆疊閘極結構、第一摻雜區與第二摻雜區、選擇閘極、閘介電層。堆疊閘極結構設置於基底上，堆疊閘極結構從基底起依序包括穿隧介電層、浮置閘極、閘間介電層以及控制閘極。第一摻雜區與第二摻雜區分別設置於堆疊閘極結構兩側的基底中。選擇閘極設置於堆疊閘極結構下方的基底中的溝渠內，且選擇閘極鄰近第一摻雜區並與第二摻雜區相距一距離。閘介電層設置於選擇閘極與基底之間。穿隧介電層設置於浮置閘極與選擇閘極之間以及於浮置閘極與基底之間。
在本發明的一實施例中，浮置閘極的一部分突出選擇閘極，且浮置閘極突出選擇閘極之一角部具有尖銳的外型。
在本發明的一實施例中，浮置閘極與選擇閘極之間的穿隧介電層的厚度可以相同或不同於浮置閘極與基底之間的穿隧介
電層的厚度。
在本發明的一實施例中，選擇閘極的材質包括摻雜多晶矽。
在本發明的一實施例中，浮置閘極的材質包括摻雜多晶矽。
在本發明的一實施例中，選擇閘極可以控制元件通道開關兼作為抹除閘極。
本發明的一種快閃記憶體的製造方法，包括：於基底中形成元件隔離結構，以定義出主動區；移除部分元件隔離結構與基底，而於基底中形成溝渠；於溝渠中形成閘介電層；於溝渠中形成填滿溝渠的選擇閘極；於基底上形成堆疊閘極結構，堆疊閘極結構包括穿隧介電層、浮置閘極、閘間介電層以及控制閘極，堆疊閘極結構的一部份設置於選擇閘極上；以及於堆疊閘極結構兩側的基底中形成第一摻雜區與第二摻雜區，第一摻雜區鄰接選擇閘極的一側，第二摻雜區與選擇閘極相距一距離。
在本發明的一實施例中，於溝渠中形成填滿溝渠的選擇閘極的步驟，包括：於基底上形成導體層，導體層填滿溝渠；以及移除部分導體層，並使導體層具有一凹陷表面。
在本發明的一實施例中，移除部分導體層，並使導體層具有凹陷表面的方法包括回蝕刻法。
在本發明的一實施例中，於溝渠中形成閘介電層的方法包括熱氧化法、化學氣相沉積法或其組合。
在本發明的一實施例中，浮置閘極與選擇閘極之間的穿隧介電層的厚度可以相同或不同於浮置閘極與基底之間的穿隧介電層的厚度。
在本發明的一實施例中，於基底上形成堆疊閘極結構的步驟包括：於基底上形成第一介電層；於第一介電材料層上形成第一導體層；於第一導體層上形成第二介電層；於第二介電材料層上形成第二導體層；圖案化第二導體層、第二介電層、第一導體層、第一介電層以形成控制閘極、閘間介電層、浮置閘極以及穿隧介電層。在本發明的一實施例中，第一介電層的形成方法包括熱氧化法、化學氣相沉積法或其組合。
基於上述，本發明的快閃記憶體及其製造方法中，由於選擇閘極設置於堆疊閘極結構下方的基底中的溝渠內，因此可以縮小元件尺寸。而且，選擇閘極的通道長度可以由溝渠的深度來控制。
在本發明的快閃記憶體及其製造方法中，由於浮置閘極突出選擇閘極，而具有尖銳的角部，此角部能產生較高之電場，在對快閃記憶體進行資料抹除時，可使抹除操作所需的時間縮短，且也可降低對選擇閘極所施加之電壓。
在本發明的快閃記憶體及其製造方法中，由於選擇閘極設置於堆疊閘極結構下方的基底中的溝渠內，於是記憶胞具有三維(Three dimension)的通道路徑，而使通道長度變大。由於選擇閘極下方的通道長度變大。於是記憶胞之尺寸可以縮小，而可以增
加元件集積度。而且，選擇閘極下方的通道長度由溝渠之深度來決定。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
200、300‧‧‧基底
202‧‧‧主動區
204、302‧‧‧元件隔離結構
206、312、SG‧‧‧選擇閘極
208、310‧‧‧閘介電層
210、318a、FG‧‧‧浮置閘極
212、212a、212b、316a‧‧‧穿隧介電層
214、322、CG‧‧‧控制閘極
216、320‧‧‧閘間介電層
218、220、328、330‧‧‧摻雜區
222、324‧‧‧間隙壁
224、326‧‧‧襯層
226、334‧‧‧插塞
228、314‧‧‧凹陷
230‧‧‧角部
232‧‧‧堆疊閘極結構
234、308‧‧‧溝渠
304‧‧‧襯墊層
306‧‧‧罩幕層
316‧‧‧介電層
318‧‧‧導體層
BL‧‧‧位元線
D‧‧‧距離
SL‧‧‧源極線
圖1A所繪示為本發明之一實施例的快閃記憶體的上視圖。
圖1B所繪示為本發明之一實施例之圖1A中之快閃記憶體的沿A-A’線的剖面圖。
圖1C所繪示為本發明之一實施例之圖1A中之快閃記憶體的沿B-B’線的剖面圖。
圖2A所繪示為本發明之一實施例的快閃記憶體的程式化操作模式示意圖。
圖2B所繪示為本發明之一實施例的快閃記憶體的抹除操作模式示意圖。
圖2C所繪示為本發明之一實施例的快閃記憶體的讀取操作模式示意圖。
圖3A至圖3F所繪示為本發明之一實施例的快閃記憶體的製造流程剖面圖。
圖4A至圖4E所繪示為本發明之一實施例的快閃記憶體的製造流程剖面圖。
圖1A所繪示為本發明之一實施例的快閃記憶體的上視圖。圖1B所繪示為本發明之一實施例之圖1A中之快閃記憶體的沿A-A’線的剖面圖。圖1C所繪示為本發明之一實施例之圖1A中之快閃記憶體的沿B-B’線的剖面圖。
首先，請參照圖1A至圖1C，以說明本發明之快閃記憶體。本發明快閃記憶體，包括：基底200、主動區202、元件隔離結構204、選擇閘極206、閘介電層208、浮置閘極210、穿隧介電層212、控制閘極214、閘間介電層216、摻雜區218(汲極區)及摻雜區220(源極區)。其中，穿隧介電層212、浮置閘極210、閘間介電層216、控制閘極214構成堆疊閘極結構232。堆疊閘極結構232設置於基底200上。
基底200例如是矽基底。在此基底200中設置有元件隔離結構204，以定義出主動區202。元件隔離結構204例如是在X方向上平行排列，且在X方向上延伸而呈條狀。元件隔離結構204例如是淺溝渠隔離結構。元件隔離結構204之材質例如是氧化矽。
摻雜區218(汲極區)及摻雜區220(源極區)例如分別設置於堆疊閘極結構232兩側的基底200的主動區202中。摻雜區218(汲極區)及摻雜區220(源極區)隔著堆疊閘極結構232而相對。摻雜區220(源極區)例如是在Y方向上平行排列，且在Y方向上延伸而呈條狀。摻雜區220(源極區)例如作為源極線。
選擇閘極206例如設置於堆疊閘極結構232下方的基底200中的溝渠234內，且選擇閘極206之一側鄰近摻雜區220並與摻雜區218相距一距離D。
選擇閘極206例如是在Y方向上平行排列，且在Y方向上延伸而呈條狀。選擇閘極206的材質包括導體材料，例如金屬或摻雜多晶矽等。選擇閘極206可以是具有金屬層形成的單層結構，或是具有金屬氮化物層(阻障層)以及金屬層形成的多層結構。金屬可以例如是鋁、鎢、鈦、銅或其組合以及金屬氮化物可以是TiN、TaN或其組合。
閘介電層208例如設置於選擇閘極206與基底200之間。閘介電層208的材質例如是氧化矽。
浮置閘極210設置於基底200上。浮置閘極210材質例如是摻雜的多晶矽。
穿隧介電層212設置於浮置閘極210與選擇閘極206之間以及於浮置閘極210與基底200之間。浮置閘極210與選擇閘極206之間的穿隧介電層212b的厚度可相同或不同於浮置閘極210與基底200之間的穿隧介電層212a的厚度。
控制閘極214設置於浮置閘極210上。控制閘極214材質例如是摻雜的多晶矽。閘間介電層216設置於浮置閘極210與控制閘極214之間。閘間介電層216可以是由單層材料層或是多層材料層所構成之堆疊結構。閘間介電層216之材質例如是氧化矽/氮化矽/氧化矽(ONO)堆疊層。
此外，在於摻雜區218(汲極區)上也可以設置插塞226，用以連接至位元線(未繪示)。於堆疊閘極結構232的側壁也可以設置間隙壁222。在一實施例中，也可以於堆疊閘極結構232與間隙壁222之間設置襯層224。
請參照圖1B，本發明之選擇閘極206的頂部具有一凹陷228。因為此凹陷228而使浮置閘極210的一部分突出選擇閘極206中，且浮置閘極210突出選擇閘極206之角部230具有尖銳的外型。由於所形成之浮置閘極210突出選擇閘極206之角部230具有尖銳的外型，因此在浮置閘極210突出選擇閘極206之角部230能產生較高之電場，在對快閃記憶體進行資料抹除時，可使抹除操作所需的時間縮短，且也可降低對選擇閘極206所施加之電壓。在本發明中，選擇閘極206可以控制元件通道開關兼作為抹除閘極。
在基底200上形成有多數個記憶胞，這些記憶胞例如是排列成一陣列。相鄰的兩個記憶胞例如是具有相同且對稱的結構，且共用一個摻雜區218(汲極區)或摻雜區220(源極區)。
在本發明的快閃記憶體中，由於選擇閘極206設置於基底200中的溝渠234內，因此可以縮小元件尺寸。在摻雜區218(汲極區)與摻雜區220(源極區)之間構成通道區。選擇閘極206的通道長度可以由溝渠234的深度來控制。因此，通道區的長度會因溝渠234的深度而改變。
在本發明的快閃記憶體中，由於浮置閘極210突出選擇
閘極206，而具有角部230(如圖1B所示)，此角部230具有能產生較高之電場，在對快閃記憶體進行資料抹除時，可使抹除操作所需的時間縮短，且也可降低對選擇閘極206所施加之電壓。
接著，請參照圖3A、圖3B與圖3C，以明瞭本發明較佳實施例之快閃記憶體之操作模式，其係包括程式化(Program，圖2A)、抹除(Erase，圖2B)與讀取(Read，圖2B)等操作模式。
如第2A圖所示，當對記憶胞進行程式化操作時，係在選擇閘極SG施加電壓Vp1，以打開選擇閘極SG下方之通道，Vp1例如是1~4伏特左右之電壓；於控制閘極CG施加電壓Vp2，Vp2例如是8~12伏特左右之電壓；於位元線BL(汲極區)施加電壓Vp3，其例如是4~6伏特左右；源極線SL(源極區)例如為0伏特左右之電壓。如此，在程式化時，電子由源極區向汲極區移動，且在汲極區端被高通道電場所加速而產生熱電子，其動能足以克服穿隧氧化層之能量阻障，再加上控制閘極CG上施加有高正偏壓，使得熱電子從汲極端注入浮置閘極FG中，而程式化記憶胞。
如第2B圖所示，當對記憶胞進行抹除操作時，係在控制閘極上施加0伏特；對選擇閘極SG(抹除閘極)施加電壓Ve1，其例如是5伏特至10伏特左右；源極區、汲極區為浮置或0伏特。如此，即可在浮置閘極FG與選擇閘極SG(抹除閘極)之間建立一個大的電場，而得以利用F-N穿隧效應將電子從浮置閘極FG拉出至選擇閘極SG(抹除閘極)。
如第2C圖所示，當對記憶胞進行讀取時，係於控制閘極CG施加電壓Vr1，Vr1例如是Vcc；於選擇閘極SG施加電壓Vr2，電壓Vr2例如是Vcc；於位元線BL(汲極區)施加電壓Vr3，其例如是1伏特至Vcc左右。由於此時浮置閘極FG中總電荷量為負的記憶胞的通道關閉且電流很小，而浮置閘極FG中總電荷量略正的記憶胞的通道打開且電流大，故可藉由記憶胞之通道開關/通道電流大小來判斷儲存於此記憶胞中的數位資訊是「1」還是「0」。
在上述實施例中，本發明在抹除操作時，由於浮置閘極FG突出選擇閘極SG，而具有角部，此角部具有能產生較高之電場，在對快閃記憶胞進行資料抹除時，可使抹除操作所需的時間縮短，且也可降低對選擇閘極SG所施加之電壓。
圖3A至圖3F所繪示為本發明之一實施例的快閃記憶體的製造流程剖面圖，圖4A至圖4E所繪示為本發明之一實施例的快閃記憶體的製造流程剖面圖，其係用以說明本發明之快閃記憶體的製造方法。圖3A至圖3F所繪示為圖1A中之快閃記憶體的沿A-A’線的製造流程剖面圖。圖4A至圖4E所繪示為圖1A中之快閃記憶體的沿B-B’線的製造流程剖面圖。
首先，請參照圖3A及圖4A，提供基底300。此基底300例如是矽基底。基底300中例如已形成元件隔離結構302。元件隔離結構302例如是在X方向上平行排列，且在X方向上延伸而呈條狀(如圖1A所示)。於此基底300上依序形成一層襯墊層(pad
oxide)304與一層罩幕層306。襯墊層304之材質例如是氧化矽。襯墊層304的形成方法例如是熱氧化法。罩幕層306之材質例如是氮化矽。罩幕層306的形成方法例如是化學氣相沉積法。接著，圖案化罩幕層306及襯墊層304。圖案化罩幕層306及襯墊層304的方法例如是微影蝕刻技術。
請參照圖3B及圖4B，以圖案化罩幕層306為罩幕，移除部分元件隔離結構302與基底300，而於基底300中形成溝渠308。溝渠308例如是在Y方向上平行排列，且在Y方向上延伸而呈條狀(如圖1A所示)。移除部分元件隔離結構302與基底300之方法例如是反應性離子蝕刻法。在上述步驟中，由於溝渠308形成於基底300中，沿著溝渠的側壁的基底構成在後續步驟中形成的選擇閘極的通道區(垂直通道區)，因此可以縮小元件尺寸，而且選擇閘極的通道長度可以由溝渠308的深度來控制。因此，記憶胞的通道區長度會因溝渠308的深度而改變。而且也可以避免記憶胞在程式化後源極區與汲極區之間的漏電流問題。進而，增加元件的集積度。
接著，在基底300上形成一層閘介電層310，此閘介電層310之材質例如是氧化矽。閘介電層310之形成方法例如是熱氧化法(Thermal Oxidation)、化學氣相沉積法或其組合等。
請參照圖3C及圖4C，移除罩幕層306。罩幕層306之移除方法例如是濕式蝕刻法。然後，在基底300上形成一層導體層，以填滿溝渠308。導體層之材質例如是摻雜的多晶矽，導體層之形
成方法例如是以臨場(In-Situ)摻雜離子之方式，利用化學氣相沉積法以形成之。當然，導體層的材質也可以是金屬等。導體層可以是具有金屬層形成的單層結構，或是具有金屬氮化物層(阻障層)以及金屬層形成的多層結構。金屬可以例如是鋁、鎢、鈦、銅或其組合以及金屬氮化物可以是TiN、TaN或其組合。導體層的形成方法例如是進行物理氣相沉積法，以於基底300上依序形成金屬氮化物層(阻障層)以及金屬層。
然後，移除部分導體層，使導體層之上表面低於基底300之上表面，而形成選擇閘極312。移除部分導體層包括回蝕刻法、化學機械研磨法等。選擇閘極312下方的通道長度可以由溝渠308之深度來決定。其中，移除部分導體層以形成選擇閘極312的步驟中，使選擇閘極312的頂部具有凹陷314表面。
請參照圖3D及圖4D，在選擇閘極312形成之後，移除襯墊層304。襯墊層302之移除方法例如是濕式蝕刻法。之後，於基底300和選擇閘極312表面形成介電層316。介電層316之材質例如是氧化矽。介電層316的形成方法例如是熱氧化法(Thermal Oxidation)、化學氣相沉積法或其組合等。選擇閘極312上的介電層316的厚度可相同或不同於基底300上的介電層316的厚度。
於介電層316上形成一層導體層，其材質例如是摻雜的多晶矽。此導體層之形成方法例如是利用化學氣相沉積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者以臨場植入摻質的方式，利用化學氣相沉積法而形成之。
然後，於導體層上形成一層圖案化罩幕層(未圖示)，此圖案化罩幕層係成條狀分佈。圖案化的罩幕層的材質例如是光阻。圖案化的罩幕層形成方法例如是於導體層上塗佈一層光阻材料後，對此光阻材料層進行曝光、顯影等製程而形成之。在移除未被圖案化罩幕層覆蓋之導體層後，再移除圖案化罩幕層，即可形成圖案化的導體層318。導體層318例如是在X方向上平行排列、在X方向上延伸而呈條狀，且位於元件隔離結構302之間的基底300上。
請參照圖3E及圖4E，於導體層318上形成介電層。介電層之材質例如是氧化矽/氮化矽/氧化矽層。介電層的形成方法例如是先以熱氧化法形成一層氧化矽後，再利用化學氣相沉積法依序形成氮化矽層與另一層氧化矽層。氧化矽/氮化矽/氧化矽(ONO)堆疊層的厚度例如分別是約為30至60埃/40至70埃/30至60埃。當然，閘間介電層320的材質也可以是氧化矽或氧化矽/氮化矽(ON)堆疊層等，其形成方法例如是依照其材質以不同的反應氣體進行化學氣相沉積法。於介電層上形成另一層導體層。導體層可以是單層或是多層材料所構成之堆疊層。導體層的材質例如是摻雜的多晶矽、金屬矽化物層、金屬或其組合。在一實施例中，導體層是由摻雜多晶矽層所構成。此導體層之形成方法例如是利用化學氣相沉積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者以臨場植入摻質的方式，利用化學氣相沉積法而形成之。
然後，於導體層上形成另一層圖案化罩幕層(未圖示)，此圖案化罩幕層係成條狀分佈，用以定義出快閃記憶體之控制閘極322。圖案化的罩幕層的材質例如是光阻。圖案化的罩幕層形成方法例如是於導體層上塗佈一層光阻材料後，對此光阻材料層進行曝光、顯影等製程而形成之。在移除未被圖案化罩幕層覆蓋之導體層後，即可形成作為快閃記憶體之控制閘極322。然後，繼續移除未被圖案化罩幕層覆蓋的介電層、導體層318、介電層316以形成閘間介電層320、浮置閘極318a與穿隧介電層316a。其中，穿隧介電層316a、控制閘極322、閘間介電層320、浮置閘極318a構成堆疊閘極結構。之後，移除圖案化罩幕層。
請參照圖3F，於堆疊閘極結構的側壁形成間隙壁324。間隙壁324之形成方法例如是先於基底300上形成一層絕緣層(未圖示)後，利用非等向性蝕刻法移除部分絕緣層以形成之。間隙壁324的材質例如是氮化矽、氧化矽或其組合，或其他合適的介電材料。在一實施例中，也可以於堆疊閘極結構與間隙壁324之間形成襯層326。以具有間隙壁324的堆疊閘極結構為罩幕，進行摻質植入，而於堆疊閘極結構之兩側的基底300中形成摻雜區328(汲極區)及摻雜區330(源極區)。植入摻質的方法例如是進行一離子植入步驟。
之後，於摻雜區322(汲極區)上可以形成自我對準的(self-aligned)插塞334，其用以連接位元線，以縮小元件尺寸。後續完成選擇閘極快閃記憶體之製程為習知技藝者所周知，在此不
再贅述。
在上述實施例中，在本發明的快閃記憶體及其製造方法中，由於選擇閘極設置於基底中的溝渠內，因此可以縮小元件尺寸。而且，選擇閘極的通道長度可以由溝渠的深度來控制。
而且，在本發明的快閃記憶體及其製造方法中，由於在基底中形成溝渠，並沿著溝渠的側壁的基底構成選擇閘極的通道區(垂直通道區)，因此可以縮小元件尺寸。而且，選擇閘極的通道長度可以由溝渠的深度來控制。而且也可以避免記憶胞在程式化後源極區與汲極區之間的漏電流問題。進而，增加元件的集積度。
此外，在本發明的快閃記憶體及其製造方法中，記憶胞具有三維(Three dimension)的通道路徑，而使通道長度變大。由於選擇閘極下方的通道長度變大。於是記憶胞之尺寸可以縮小，而可以增加元件集積度。而且，選擇閘極下方的通道長度由可以移除基底之深度來決定。
另外，在本發明的快閃記憶體及其製造方法中，由於浮置閘極突出選擇閘極，而具有角部，此角部具有能產生較高之電場，使快閃記憶胞進行資料抹除時，所需時間更短，且也可降低對選擇閘極所施加之電壓。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧基底
206‧‧‧選擇閘極
208‧‧‧閘介電層
210‧‧‧浮置閘極
212、212a、212b‧‧‧穿隧介電層
214‧‧‧控制閘極
216‧‧‧閘間介電層
218、220‧‧‧摻雜區
222‧‧‧間隙壁
224‧‧‧襯層
226‧‧‧插塞
228‧‧‧凹陷
230‧‧‧角部
232‧‧‧堆疊閘極結構
234‧‧‧溝渠
D‧‧‧距離
Claims (13)
- 一種快閃記憶體，包括：一堆疊閘極結構，設置於一基底上，該堆疊閘極結構從該基底起依序包括一穿隧介電層、一浮置閘極、一閘間介電層以及一控制閘極；一第一摻雜區與一第二摻雜區，分別設置於該堆疊閘極結構兩側的該基底中；一選擇閘極，設置於該堆疊閘極結構下方的該基底中的一溝渠內，且該選擇閘極鄰近該第一摻雜區並與該第二摻雜區相距一距離；以及一閘介電層，設置於該選擇閘極與該基底之間；其中該穿隧介電層設置於該浮置閘極與該選擇閘極之間以及於該浮置閘極與該基底之間。
- 如申請專利範圍第1項所述之快閃記憶體，其中該浮置閘極的一部分突出該選擇閘極，且該浮置閘極突出該選擇閘極之一角部具有尖銳的外型。
- 如申請專利範圍第1項所述之快閃記憶體，其中該浮置閘極與該選擇閘極之間的該穿隧介電層的厚度可以相同或不同於該浮置閘極與該基底之間的該穿隧介電層的厚度。
- 如申請專利範圍第1項所述之快閃記憶體，其中該選擇閘極的材質包括摻雜多晶矽。
- 如申請專利範圍第1項所述之快閃記憶體，其中該浮置閘 極的材質包括摻雜多晶矽。
- 如申請專利範圍第1項所述之快閃記憶體，其中該選擇閘極可以控制元件通道開關兼作為抹除閘極。
- 一種快閃記憶體的製造方法，包括：於一基底中形成一元件隔離結構，以定義出一主動區；移除部分該元件隔離結構與該基底，而於該基底中形成一溝渠；於該溝渠中形成一閘介電層；於該溝渠中形成填滿該溝渠的一選擇閘極；於該基底上形成一堆疊閘極結構，該堆疊閘極結構包括一穿隧介電層、一浮置閘極、一閘間介電層以及一控制閘極，該堆疊閘極結構的一部份設置於該選擇閘極上；以及於該堆疊閘極結構兩側的基底中形成一第一摻雜區與一第二摻雜區，該第一摻雜區鄰接該選擇閘極的一側，該第二摻雜區與該選擇閘極相距一距離。
- 如申請專利範圍第7項所述之快閃記憶體的製造方法，其中於該溝渠中形成填滿該溝渠的該選擇閘極的步驟，包括：於該基底上形成一導體層，該導體層填滿該溝渠；以及移除部分該導體層，並使該導體層具有一凹陷表面。
- 如申請專利範圍第7項所述之快閃記憶體的製造方法，其中移除部分該導體層，並使該導體層具有該凹陷表面的方法包括進行一回蝕刻法。
- 如申請專利範圍第7項所述之快閃記憶體的製造方法，其 中於該溝渠中形成該閘介電層的方法包括熱氧化法。
- 如申請專利範圍第7項所述之快閃記憶體的製造方法，其中該浮置閘極與該選擇閘極之間的該穿隧介電層的厚度可以相同或不同於該浮置閘極與該基底之間的該穿隧介電層的厚度。
- 如申請專利範圍第7項所述之快閃記憶體的製造方法，其中於該基底上形成該堆疊閘極結構的步驟包括：於該基底上形成一第一介電層；於該第一介電材料層上形成一第一導體層；於該第一導體層上形成一第二介電層；於該第二介電材料層上形成一第二導體層；圖案化該第二導體層、該第二介電層、該第一導體層、該第一介電層以形成該控制閘極、該閘間介電層、該浮置閘極以及該穿隧介電層。
- 如申請專利範圍第7項所述之快閃記憶體的製造方法，其中於該第一介電層的方法包括熱氧化法、化學氣相沉積法或其組合。
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