TWI487094B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明是有關於一種積體電路及其製造方法，且特別是有關於一種記憶元件及其製造方法。

記憶體是用來儲存資訊或資料的半導體元件。隨著電腦微處理器的功能愈來愈強，藉軟體執行的程式與操作也隨之增加。因此，對於高容量記憶體的需求也逐漸增加。

在各種記憶體產品中，非揮發性記憶體允許多次的資料程式化、讀取及抹除操作，甚至在記憶體的電源中斷後還能保存儲存於其中的資料。由於這些優點，非揮發性記憶體已成為個人電腦與電子設備中廣泛使用的記憶體。

熟知的應用電荷儲存結構(charge storage structure)的可電程式化及抹除(electrically programmable and erasable)非揮發性記憶體技術，如電子可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體(flash記憶體)，已使用於各種現代化應用。快閃記憶體設計成具有記憶胞陣列，其可以獨立地程式化與讀取。一般的快閃記憶體記憶胞將電荷儲存於浮置閘。另一種快閃記憶體使用非導體材料所組成的電荷捕捉結構(charge-trapping structure)，例如氮化矽，以取代浮置閘的導體材料。當電荷捕捉記憶胞被程式化時，電荷被捕捉且不會移動穿過非導體的電荷捕捉結構。在不持續供應電源時，電荷會一直保持在電荷捕捉層中，維持其資料狀態，直到記憶胞被抹除。電荷捕捉記憶胞可以被操 做成為二端記憶胞(two-sided cell)。也就是說，由於電荷不會移動穿過非導體電荷捕捉層，因此電荷可位於不同的電荷捕捉處。換言之，電荷捕捉結構型的快閃記憶體元件中，在每一個記憶胞中可以儲存一個位元以上的資訊。

任一記憶胞可被程式化，而在電荷捕捉結構中儲存二個完全分離的位元(以電荷分別集中靠近源極區與汲極區的方式)。記憶胞的程式化可利用通道熱電子注入，其在通道區產生熱電子。熱電子獲得能量而被捕捉在電荷捕捉結構中。將源極端與汲極端施加的偏壓互換，可將電荷捕捉至電荷捕捉結構的任一部分(近源極區、近汲極區或二者)。

通常，具電荷捕捉結構的記憶胞可儲存四種不同的位元組合(00、01、10與11)，每一種有對應的啟始電壓。在讀取操作期間，流過記憶胞的電流因記憶胞的啟始電壓而不同。通常，此電流可具有四個不同的值，其中每一者對應於不同的啟始電壓。因此，藉由檢測此電流，可以判定儲存於記憶胞中的位元組合。

全部有效的電荷範圍或啟始電壓範圍可以歸類為記憶體操作裕度(memory operation window)。換言之，記憶體操作裕度藉由程式化位準(level)與抹除位準之間的差異來定義。由於記憶胞操作需要各種狀態之間的良好位準分離，因此需要大的記憶體操作裕度。然而，二位元記憶胞的效能通常隨著所謂「第二位元效應」而降低。在第二位元效應下，在電荷捕捉結構中定域化的電荷彼此互相影響。例如，在反向讀取期間，施加讀取偏壓至汲極端且檢 測到儲存在靠近源極區的電荷(即第一位元)。然而，之後靠近汲極區的位元(即第二位元)產生讀取靠近源極區的第一位元的電位障。此能障可藉由施加適當的偏壓來克服，使用汲極感應能障降低(DIBL)效應來抑制靠近汲極區的第二位元的效應，且允許檢測第一位元的儲存狀態。然而，當靠近汲極區的第二位元被程式化至高啟始電壓狀態且靠近源極區的第一位元在未程式化狀態時，第二位元實質上提高了能障。因此，隨著關於第二位元的啟始電壓增加，第一位元的讀取偏壓已不足夠克服第二位元產生的電位障。因此，由於第二位元的啟始電壓增加，第一位元的啟始電壓提高，因而降低了記憶體操作裕度。第二位元效應減少了2位元記憶體的操作裕度。因此，亟需一種可以抑制記憶體元件中的第二位元效應的方法與元件。

本發明提供一種記憶元件，其可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，減少程式化干擾的行為，並且可以減少短通道效應。

本發明提供一種記憶元件的製造方法，其可以透過簡單的製程使得所製造的記憶元件可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，得到較佳的第二位元，減少程式化干擾的行為，並且可以減少短通道效應。

本發明提出一種記憶元件，包括閘極、閘介電層以及二電荷儲存層。閘極位於基底上。閘介電層位於上述閘極 與基底之間。在上述閘介電層兩側、閘極下方及基底上方具有一空隙。上述各電荷儲存層包括主體部、第一延伸部與一第二延伸部。各主體部位於上述各空隙中。各第一延伸部與上述主體部連接並且突出於上述閘極之側壁。各第二延伸部與所對應的該第一延伸部的連接，且向上延伸至該閘極側壁，其中該第一延伸部的邊緣區域突出於所對應的各該第二延伸部之側壁。

依照本發明一實施例所述，上述記憶元件更包括二摻雜區，位於閘極兩側的上述基底中，其中上述各電荷儲存層的第一延伸部與第二延伸部位於所對應的摻雜區上方。

依照本發明一實施例所述，上述記憶元件更包括二襯層與二間隙壁。上述二襯層分別位於閘極與各電荷儲存層的第二延伸部之間。上述二間隙壁位於上述第一延伸部上方，分別使上述第二延伸部夾於對應的襯層與間隙壁之間。

依照本發明一實施例所述，上述主體部的長度與上述第一延伸部的長度比值為2：1至5：1。

本發明提出一種記憶元件，包括閘極、閘介電層、二電荷儲存層及二襯層。閘極位於基底上。閘介電層位於閘極與基底之間。在上述閘介電層兩側、閘極下方及基底上方具有一空隙。上述各電荷儲存層包括主體部與延伸部。各主體部位於上述空隙中。各延伸部與上述主體部連接並且突出於閘極之側壁。各襯層位於閘極的側壁，且各電荷儲存層的延伸部的邊緣區域突出於襯層的側壁。

依照本發明一實施例所述，上述記憶元件更包括二摻 雜區，位於閘極兩側的上述基底中，其中上述各電荷儲存層的上述延伸部延伸至所對應的上述摻雜區上方。

依照本發明一實施例所述，上述主體部的長度與上述延伸部的長度比值為2：1至5：1。

本發明提出一種記憶元件的製造方法，包括：於基底上形成閘介電層以及閘介電層上的閘極，其中在閘介電層兩側、閘極下方及基底上方形成一空隙。之後形成二電荷儲存層，各電荷儲存層包括主體部與第一延伸部，其中各主體部位於上述空隙中，各第一延伸部與各主體部連接並且突出於閘極之側壁。於閘極兩側的基底中形成二摻雜區，各電荷儲存層的第一延伸部延伸到對應的摻雜區上方。

依照本發明一實施例所述，上述記憶元件製造方法中各電荷儲存層更包括第二延伸部，各第二延伸部與上述第一延伸部連接，且向上延伸至閘極側壁，其中第一延伸部的邊緣區域突出於對應的第二延伸部之側壁。

依照本發明一實施例所述，上述記憶元件的製造方法中，上述各電荷儲存層的上述第一延伸部與上述第二延伸部位於所對應的上述摻雜區上方。

依照本發明一實施例所述，上述記憶元件的製造方法，在形成上述電荷儲存層之前，更包括形成一襯材料層，覆蓋上述基底的表面、閘介電層之側壁、閘極之底部、側壁及上表面，上述各電荷儲存層的第一延伸部的邊緣區域突出於閘極側壁的襯材料層。

依照本發明一實施例所述，上述記憶元件的製造方 法，包括形成電荷儲存材料層覆蓋上述襯材料層且填滿上述空隙，接著形成間隙壁材料層覆蓋上述電荷儲存材料層。之後，非等向蝕刻移除上述襯材料層、電荷儲存材料層及間隙壁材料層，以裸露出上述閘極以及基底之表面，留下上述襯層、電荷儲存層及二間隙壁。

依照本發明一實施例所述，上述記憶元件的製造方法，更包括於上述閘極的側壁形成一襯層，其中上述各電荷儲存層的上述第一延伸部突出於上述襯層的側壁。

本發明之記憶元件，其可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，減少程式化干擾的行為，並且可以減少短通道效應。

本發明之記憶元件的製造方法，其可以透過簡單的製程使得所製造的記憶元件可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，得到較佳的第二位元，減少程式化干擾的行為，並且可以減少短通道效應。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1至圖7是依照本發明實施例所繪示的一種記憶元件的製造方法的剖面示意圖。

請參照圖1，本發明之記憶元件的製造方法，係於基底10上形成閘介電層12，接著，於閘介電層12上形成閘極導體層14。基底10之材質例如是半導體，例如是矽， 或者絕緣層上有矽(SOI)。基底10的材料也可以是其他的化合物半導體。閘介電層12之材質例如是氧化矽，或其他適合用來製作閘介電層的材料。閘介電層12的形成方法例如是熱氧化法，或是化學氣相沉積法，或其他合適的方法。閘極導體層14的材質例如是摻雜多晶矽。閘極導體層14之形成方法例如是利用化學氣相沈積法形成未摻雜多晶矽層後，進行離子植入步驟以形成之。閘極導體層14之形成方法也可以是利用化學氣相沈積法形成多晶矽層並在臨場進行摻雜。之後，在閘極導體層14上形成圖案化的硬罩幕層16以及圖案化的罩幕層18。圖案化的硬罩幕層16之材質例如是APF，形成的方法例如是化學氣相沉積法。圖案化的罩幕層18之材質例如是光阻。罩幕層18的圖案可以經由曝光與顯影的方式形成。硬罩幕層16的圖案則可以透過蝕刻製程將罩幕層18的圖案向下轉移而成。

之後，請參照圖2，以罩幕層18與硬罩幕層16為罩幕，基底10為蝕刻終止層，進行蝕刻製程，以將閘極導體層14圖案化為閘極14a，並繼續圖案化閘介電層12。所採用的蝕刻製程例如是非等向性蝕刻製程。非等向性蝕刻製程例如是電漿蝕刻製程。之後，將圖案化的罩幕層18以及硬罩幕層16移除。

其後，請參照圖3，對閘介電層12進行等向性蝕刻製程，以移除部分的閘介電層12，即於閘極14a下方產生底切，而形成凹槽20，此凹槽20係做為定位儲存空間(local storage space)。

繼之，請參照圖4，形成襯材料層22，覆蓋閘極14a的上表面、側壁與底部、閘介電層12的側壁以及基底10的表面。在一實施例中，襯材料層22共形覆蓋閘極14a的上表面、側壁與底部、閘介電層12的側壁以及基底10的表面。襯材料層22填入於圖3所示的凹槽20之中，但未填滿凹槽20，而留有空隙20a(圖4)。襯材料層22之材質例如是氧化矽，形成的方法例如是熱氧化法、臨場蒸氣產生(ISSG)氧化法、化學氣相沉積法(CVD)、原子層沉積法或爐管氧化法。

之後，請參照圖5，形成電荷儲存材料層24’，覆蓋閘極14a上表面、側壁以及基底10上方的襯材料層22之表面並且填入於空隙20a之中。電荷儲存材料層24’之材質例如是氮化矽或是摻雜多晶矽。氮化矽的形成方法例如是爐管沉積法、化學氣相沉積法或原子層沉積法。摻雜多晶矽之形成方法例如是利用化學氣相沈積法形成多晶矽層並在臨場進行摻雜。

之後，在電荷儲存材料層24’上形成間隙壁材料層26，覆蓋閘極14a上表面、側壁以及基底10上方的電荷儲存材料層24’。在一實施例中，間隙壁材料層26共形閘極14a上表面、側壁以及基底10上方的電荷儲存材料層24’。間隙壁材料層26之材質例如是氧化矽，形成的方法例如是爐管氧化法、化學氣相沉積法或高溫熱氧化法(HTO)。

其後，請參照圖6，非等向性蝕刻間隙壁材料層26、電荷儲存材料層24’及襯材料層22，裸露出閘極14a及基 底10的表面。留下的電荷儲存材料層24’作為電荷儲存層24，其包括主體部24a、第一延伸部24b及第二延伸部24c。各主體部24a位於空隙20a之中。第一延伸部24b與主體部24a連接並且突出於閘極14a側壁。第二延伸部24c位於閘極14a的側壁，且向下延伸至與第一延伸部24b連接，使得第一延伸部24b的邊緣區域突出於所對應的第二延伸部24c之側壁。

留下的襯材料層22包括三部分22a、22b、22c。襯材料層22的第一部分22a位於電荷儲存層24與基底10之間，作為穿隧介電層22a。襯材料層22的第二部分22b位於閘極14a下方，夾於閘極14a與電荷儲存層24的主體部24a之間，作為頂介電層22b。襯材料層22的第三部分22c位於閘極14a的側壁，夾於閘極14a與電荷儲存層24的第二延伸部24c之間，作為襯層22c。留下的間隙壁材料層作為間隙壁26a，位於電荷儲存層24的第一延伸部24b上方以及第二延伸部24c的側壁。

之後進行離子植入，在基底10中形成摻雜區28、30。摻雜區28、30中植入的摻雜的導電型相同，且與基底10的導電型不同。在一實施例中，基底10有P型摻雜；摻雜區28、30有N型摻雜。另一實施例中，基底10有N型摻雜；摻雜區28、30有P型摻雜。N型摻雜例如是磷或砷；P型摻雜例如是硼或二氟化硼。摻雜區28、30可作為記憶體的源極區或汲極區。摻雜區28、30位於閘極14a兩側的基底10中，其中各電荷儲存層24的第一延伸部24b 與第二延伸部24c位於所對應的摻雜區28、30上方。

然後，請參照圖7，在基底10上形成介電層32。介電層32填入相鄰兩個閘極14a之間的空隙且具有平坦的表面，裸露出閘極14a之表面。介電層32的材質例如是氧化矽，形成的方法例如是利用化學氣相沉積法形成介電材料層，之後，再進行平坦化製程。平坦化製程例如是回蝕刻製程或是化學機械研磨製程(CMP)。

其後，在介電層32上方形成字元線34。字元線34的材質為導體材料，其與閘極14a電性連接。在一實施例中，字元線34延伸的方向與摻雜區28、30延伸的方向不同，例如是兩者大致呈垂直。字元線34的形成的方法例如是形成導體材料層之後，進行微影與蝕刻製程。導體材料例如是摻雜多晶矽、金屬、金屬合金或是其組合。摻雜多晶矽之形成方法例如是利用化學氣相沈積法形成未摻雜多晶矽層後，進行離子植入步驟以形成之。摻雜多晶矽之形成方法也可以是利用化學氣相沈積法形成多晶矽層並在臨場進行摻雜。金屬或金屬合金的形成方法例如是濺鍍法或是化學氣相沉積法，或其他合適的方法。

請參照圖7，本發明實施例之記憶元件包括閘極14a、閘介電層12、兩個電荷儲存層24、摻雜區28、30以及字元線34。

閘極14a位於基底10上。閘介電層12位於閘極14a與基底10之間。閘介電層12的寬度小於閘極14a，而在在閘介電層12兩側，閘極14a下方以及基底10上方各具 有空隙20a。

電荷儲存層24與閘介電層12之材質不相同。各電荷儲存層24包括主體部24a、第一延伸部24b與第二延伸部24c。各主體部24a位於空隙20a中。各第一延伸部24b與各主體部24a連接並且突出於閘極14a之側壁。第二延伸部24c與所對應的第一延伸部24b連接，且向上延伸至閘極14a的側壁。換言之，第一延伸部24b的邊緣區域突出於所對應的第二延伸部24c之側壁，其剖面成反T型。主體部24a的長度L1太短將造成程式化效率的限制。主體部24a的長度L1愈長，其程式化的速度愈快，但第二位元效應影響較大。第一延伸部24b的長度愈長，愈不受閘極的控制，因此，第二位元效應的影響較小，但是，仍可以改善程式化的速度。主體部24a的長度L1例如是50埃至150埃；第一延伸部24b的長度L2例如是10埃至75埃。在一實施例中，主體部24a的長度L1與第一延伸部24b的長度L2的比值約為2：1至5：1。主體部24a、第一延伸部24b以及第二延伸部24c之材質相同。

穿隧介電層22a位於電荷儲存層24與基底10之間。頂介電層22b位於閘極14a下方，夾於閘極14a與電荷儲存層24的主體部24a之間。襯層22c位於閘極14a的側壁，夾於閘極14a與電荷儲存層24的第二延伸部24c之間。間隙壁26a位於電荷儲存層24的第一延伸部24b上方以及第二延伸部24c的側壁。在一實施例中，穿隧介電層22a、頂介電層22b、襯層22c以及間隙壁26a之材質與電荷儲 存層24之材質不同。

摻雜區28、30中的摻雜的導電型與基底10的導電型不同。摻雜區28、30位於閘極14a兩側的基底10中，且各電荷儲存層24的第一延伸部24b與第二延伸部24c位於所對應的摻雜區28、30上方。摻雜區28、30中所植入的摻雜的導電型相同，且與基底10的導電型不同。

圖8繪示三種不同的記憶元件進行程式化時的程式化速度與汲極偏壓的關係圖。

請參照圖8，曲線100為依照本發明上述圖7實施例之電荷儲存層24(包括主體部24a、第一延伸部24b與第二延伸部24c，反T型)之記憶元件進行程式化的結果。曲線200為圖9之習知一種電荷儲存層24僅包括主體部24a之記憶元件進行程式化的結果。曲線300為圖10之習知一種電荷儲存層24僅包括第一延伸部24b與第二延伸部24c，之L型記憶元件進行程式化的結果。由圖8的結果顯示，曲線100，在施加相同的汲極電壓進行程式化時，電荷儲存層呈反T型之記憶元件，具有較高的程式化位元啟始電壓變化率(dVt)，即程式化的速度較快。綜上所述，本發明之記憶元件，其可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，減少程式化干擾的行為，並且可以減少短通道效應。此外，本發明之記憶元件的製造方法，其製程簡單。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離 本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧基底

12‧‧‧閘介電層

14‧‧‧閘極導體層

14a‧‧‧閘極

16‧‧‧圖案化的硬罩幕層

18‧‧‧圖案化的罩幕層

20‧‧‧凹槽

20a‧‧‧空隙

22‧‧‧襯材料層

22a‧‧‧第一部分/穿隧介電層

22b‧‧‧第二部分/頂介電層

22c‧‧‧第三部分/襯層

24’‧‧‧電荷儲存材料層

24‧‧‧電荷儲存層

24a‧‧‧主體部

24b‧‧‧第一延伸部

24c‧‧‧第二延伸部

26‧‧‧間隙壁材料層

26a‧‧‧間隙壁

28、30‧‧‧摻雜區

32‧‧‧介電層

34‧‧‧字元線

L1、L2‧‧‧長度

100、200、300‧‧‧曲線

圖1至圖7是依照本發明實施例所繪示的一種記憶元件的製造方法的剖面示意圖。

圖8繪示三種不同的記憶元件進行程式化時的程式化速度與汲極偏壓的關係圖。

圖9是繪示習知一種記憶元件的剖面示意圖。

圖10是繪示習知又一種記憶元件的剖面示意圖。

10‧‧‧基底

12‧‧‧閘介電層

14a‧‧‧閘極

20a‧‧‧空隙

22‧‧‧襯材料層

22a‧‧‧第一部分/穿隧介電層

22b‧‧‧第二部分/頂介電層

22c‧‧‧第三部分/襯層

24‧‧‧電荷儲存層

24a‧‧‧主體部

24b‧‧‧第一延伸部

24c‧‧‧第二延伸部

26a‧‧‧間隙壁

28、30‧‧‧摻雜區

32‧‧‧介電層

34‧‧‧字元線

L1、L2‧‧‧長度

Claims (13)

1. 一種記憶元件，包括：一閘極，位於一基底上；一閘介電層，位於該閘極與該基底之間，其中在該閘介電層兩側、該閘極下方及該基底上方具有一空隙；二電荷儲存層，各該電荷儲存層包括一主體部、一第一延伸部與一第二延伸部，各該主體部位於各該空隙中，各該第一延伸部與各該主體部連接並且突出於該閘極之側壁，各第二延伸部與所對應的該第一延伸部連接，且向上延伸至該閘極的側壁，其中該第一延伸部的邊緣區域突出於所對應的各該第二延伸部之側壁；以及一字元線，與該閘極以及至少一其他記憶元件的閘極電性連接。
2. 如申請專利範圍第1項所述之記憶元件，更包括二摻雜區，位於該閘極兩側的該基底中，其中各該電荷儲存層的該第一延伸部與該第二延伸部位於所對應的該摻雜區上方。
3. 如申請專利範圍第1項所述之記憶元件，更包括：二襯層，分別位於該閘極與各該電荷儲存層的該第二延伸部之間；以及二間隙壁，位於該第一延伸部上方，分別使該第二延伸部夾於所對應的該襯層與該間隙壁之間。
4. 如申請專利範圍第1項所述之記憶元件，其中該主體部的長度與該第一延伸部的長度比值為2：1至5：1。
5. 一種記憶元件，包括： 一閘極，位於一基底上；一閘介電層，位於該閘極與該基底之間，其中在該閘介電層兩側、該閘極下方以及該基底上方形成一空隙；二電荷儲存層，各該電荷儲存層包括一主體部與一延伸部，各該主體部位於各該空隙中，各該延伸部與各該主體部連接並且突出於該閘極之側壁；以及二襯層，位於該閘極的側壁，且各該電荷儲存層的該延伸部的邊緣區域突出於該襯層的側壁；以及二摻雜區，其中各該摻雜區上方覆蓋有一介電層。
6. 如申請專利範圍第5項所述之記憶元件，更包括二摻雜區，位於閘極兩側的該基底中，其中各該電荷儲存層的該延伸部延伸至所對應的該摻雜區上方。
7. 如申請專利範圍第5項所述之記憶元件，其中該主體部的長度與該延伸部的長度比值為2：1至5：1。
8. 一種記憶元件的製造方法，包括：於一基底上形成一閘介電層以及該閘介電層上的一閘極，其中在該閘介電層兩側、該閘極下方以及該基底上方形成一空隙；形成二電荷儲存層，各該電荷儲存層包括一主體部與一第一延伸部，各該主體部位於各該空隙中，各該第一延伸部與各該主體部連接並且突出於該閘極之側壁；於該閘極兩側的該基底中形成二摻雜區，各該電荷儲存層的該第一延伸部延伸到所對應的該摻雜區上方；以及形成一字元線，與該閘極以及至少一其他記憶元件的閘極電性連接。
9. 如申請專利範圍第8項所述之記憶元件的製造方法，其中各該電荷儲存層更包括一第二延伸部，各第二延伸部與該第一延伸部連接，且向上延伸至該閘極側壁，其中該第一延伸部的邊緣區域突出於所對應的各該第二延伸部之側壁。
10. 如申請專利範圍第9項所述之記憶元件的製造方法，其中各該電荷儲存層的該第一延伸部與該第二延伸部位於所對應的該摻雜區上方。
11. 如申請專利範圍第8項所述之記憶元件的製造方法，在形成該些電荷儲存層之前，更包括形成一襯材料層，覆蓋該基底的表面、該閘介電層之側壁、該閘極之底部、側壁以及上表面，各該電荷儲存層的該第一延伸部的邊緣區域突出於該閘極側壁的該襯材料層。
12. 如申請專利範圍第11項所述之記憶元件的製造方法，其中形成該些電荷儲存層的步驟包括：形成一電荷儲存材料層，覆蓋於該襯材料層上且填滿該空隙；形成一間隙壁材料層，覆蓋於該電荷儲存材料層上；以及非等向蝕刻移除該間隙壁材料層、該電荷儲存材料層以及該襯材料層，以裸露出該閘極以及該基底之表面，留下二間隙壁、該些電荷儲存層及二襯層。
13. 如申請專利範圍第8項所述之記憶元件的製造方法，更包括於該閘極的側壁形成二襯層，其中各該電荷儲存層的該第一延伸部突出於對應的各該襯層的側壁。