TWI475670B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明是有關於一種積體電路及其製造方法，且特別是有關於一種記憶元件及其製造方法。

記憶體是用來儲存資訊或資料的半導體元件。隨著電腦微處理器的功能愈來愈強，藉軟體執行的程式與操作也隨之增加。因此，對於高容量記憶體的需求也逐漸增加。

在各種記憶體產品中，非揮發性記憶體允許多次的資料程式化、讀取及抹除操作，甚至在記憶體的電源中斷後還能保存儲存於其中的資料。由於這些優點，非揮發性記憶體已成為個人電腦與電子設備中廣泛使用的記憶體。

熟知的應用電荷儲存結構(charge storage structure)的可電程式化及抹除(electrically programmable and erasable)非揮發性記憶體技術，如電子可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體(flash記憶體)，已使用於各種現代化應用。快閃記憶體設計成具有記憶胞陣列，其可以獨立地程式化與讀取。一般的快閃記憶體記憶胞將電荷儲存於浮置閘。另一種快閃記憶體使用非導體材料所組成的電荷捕捉結構(charge-trapping structure)，例如氮化矽，以取代浮置閘的導體材料。當電荷捕捉記憶胞被程式化時，電荷被捕捉且不會移動穿過非導體的電荷捕捉結構。在不持續供應電源時，電荷會一直保持在電荷捕捉層中，維持其 資料狀態，直到記憶胞被抹除。電荷捕捉記憶胞可以被操做成為二端記憶胞(two-sided cell)。也就是說，由於電荷不會移動穿過非導體電荷捕捉層，因此電荷可位於不同的電荷捕捉處。換言之，電荷捕捉結構型的快閃記憶體元件中，在每一個記憶胞中可以儲存一個位元以上的資訊。

任一記憶胞可被程式化，而在電荷捕捉結構中儲存二個完全分離的位元(以電荷分別集中靠近源極區與汲極區的方式)。記憶胞的程式化可利用通道熱電子注入，其在通道區產生熱電子。熱電子獲得能量而被捕捉在電荷捕捉結構中。將源極端與汲極端施加的偏壓互換，可將電荷捕捉至電荷捕捉結構的任一部分(近源極區、近汲極區或二者)。

通常，具電荷捕捉結構的記憶胞可儲存四種不同的位元組合(00、01、10與11)，每一種有對應的啟始電壓。在讀取操作期間，流過記憶胞的電流因記憶胞的啟始電壓而不同。通常，此電流可具有四個不同的值，其中每一者對應於不同的啟始電壓。因此，藉由檢測此電流，可以判定儲存於記憶胞中的位元組合。

全部有效的電荷範圍或啟始電壓範圍可以歸類為記憶體操作裕度(memory operation window)。換言之，記憶體操作裕度藉由程式化位準(level)與抹除位準之間的差異來定義。由於記憶胞操作需要各種狀態之間的良好位準分離，因此需要大的記憶體操作裕度。然而，二位元記憶胞的效能通常隨著所謂「第二位元效應」而降低。在第二位元效應下，在電荷捕捉結構中定域化的電荷彼此互相影 響。例如，在反向讀取期間，施加讀取偏壓至汲極端且檢測到儲存在靠近源極區的電荷(即第一位元)。然而，之後靠近汲極區的位元(即第二位元)產生讀取靠近源極區的第一位元的電位障。此能障可藉由施加適當的偏壓來克服，使用汲極感應能障降低(DIBL)效應來抑制靠近汲極區的第二位元的效應，且允許檢測第一位元的儲存狀態。然而，當靠近汲極區的第二位元被程式化至高啟始電壓狀態且靠近源極區的第一位元在未程式化狀態時，第二位元實質上提高了能障。因此，隨著關於第二位元的啟始電壓增加，第一位元的讀取偏壓已不足夠克服第二位元產生的電位障。因此，由於第二位元的啟始電壓增加，第一位元的啟始電壓提高，因而降低了記憶體操作裕度。第二位元效應減少了2位元記憶體的操作裕度。因此，亟需一種可以抑制記憶體元件中的第二位元效應的方法與元件。

另一方面，目前已知的一種非揮發性記憶體，其形成方法係先形成全面性覆蓋的導體層，之後進行微影與第一次蝕刻製程，以形成與埋入式摻雜區平行的條狀導體層，再於其間基底中形成位元線，然後於其間填入介電層。字元線形成後進行第二次蝕刻製程，移除未被字元線覆蓋的條狀導體層，留在字元線下的導體層即為閘極。

然而，請參照圖12及其I-I剖面示意圖13，由於各條狀導體層通常具有上窄下寬的形狀以便介電層填入其間，所以在進行條狀導體層的蝕刻製程時，位元線100上方的介電層150側壁上的導體層不易去除，而發生階梯殘留 (stringer)200，導致相鄰的兩條字元線300其下方的閘極透過此階梯殘留200而發生短路。因此，階梯殘留的問題也亟需解決。

本發明提供一種記憶元件，其可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，減少程式化干擾的行為，並且可以減少短通道效應。

本發明提供一種記憶元件的製造方法，可避免導體層在蝕刻過程中發生階梯殘留(Stringer)所造成的短路問題。

本發明提出一種記憶元件，其包括穿隧介電層、閘極、至少一電荷儲存層、二摻雜區以及字元線。穿隧介電層位於基底上。閘極位於穿隧介電層上。電荷儲存層位於閘極與穿隧介電層之間。摻雜區位於閘極兩側的基底中。字元線位於閘極上而與之電性連接，且其厚度大於閘極。

依照本發明一示範實施例所述，上述字元線的厚度與上述閘極厚度的比值為5/1至10/1。

依照本發明一示範實施例所述，上述閘極的厚度為100埃至300埃。

依照本發明一示範實施例所述，上述記憶元件更包括閘介電層位於上述閘極與上述基底之間，且在上述閘介電層兩側、上述閘極下方及上述基底上方各具有一空隙，且上述電荷儲存層位於此間隙中。

本發明還提出一種記憶元件的製造方法，包括於基底 上形成閘介電層，並於閘介電層上形成導體層。閘介電層兩側、上述導體層下方以及上述基底上方形成凹陷。之後，形成襯材料層，覆蓋基底的表面、閘介電層之側壁、導體層之底部、側壁以及上表面。襯材料層未填滿上述凹陷，於導體層下方形成空隙。其後，於襯材料層的表面上以及空隙之中分別形成電荷儲存材料層。接著，進行轉化製程，使空隙外的電荷儲存材料層轉變為間隙壁材料層，留在空隙之中的各電荷儲存材料做為電荷儲存層，其凸出於導體層之側壁。之後，移除導體層上方以及基底上的間隙壁材料層以及襯材料層，以於閘極側壁形成間隙壁與襯層。

依照本發明一示範實施例所述，上述轉化製程包括熱氧化製程。

依照本發明一示範實施例所述，移除上述閘極上方以及上述基底上的上述間隙壁材料層以及上述襯材料層的法包括非等向性蝕刻製程。

本發明還提出一種記憶元件的製造方法，包括於基底上形成金氧半導體結構，此結構包括穿隧介電層、電荷儲存層以及導體層，其中電荷儲存層位於穿隧介電層與導體層之間。接著，於金氧半導體結構周圍形成介電層，此介電層與上述閘極具有平坦表面。之後，進行平坦化製程，移除部分導體層及介電層，以減少導體層的厚度。之後於導體層上形成一字元線，再移除未被字元線覆蓋的導體層，以形成一閘極，此閘極與字元線電性連接。

依照本發明一示範實施例所述，上述字元線的厚度與 上述閘極的厚度的比值為5/1至10/1。

依照本發明一示範實施例所述，移除部分該導體層以及該介電層的方法包括蝕刻製程。

本發明之記憶元件的製造方法，其可以透過簡單的製程，來避免條狀導體層在蝕刻的過程中發生階梯殘留(Stringer)所造成的短路問題。而且，本發明所製造的記憶元件可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，得到較佳的第二位元，減少程式化干擾的行為，並且可以減少短通道效應。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1至圖8是依照本發明實施例所繪示的一種記憶元件的製造方法的剖面示意圖。圖9是依照本發明實施例所繪示的一種記憶元件的製造方法對應於圖8之另一個剖面示意圖。圖10是繪示圖8以及圖9之記憶元件的上視圖。

請參照圖1，本發明之記憶元件的製造方法，係於基底10上形成閘介電層12，接著，於閘介電層12上形成毯覆式導體層14。基底10之材質例如是半導體，例如是矽，或者絕緣層上有矽(SOI)。基底10的材料也可以是其他的化合物半導體。閘介電層12之材質例如是氧化矽，或其他適合用來製作閘介電層的材料。閘介電層12的形成方法例如是熱氧化法，或是化學氣相沉積法，或其他合適的方法。 導體層14的材質例如是摻雜多晶矽。導體層14之形成方法例如是利用化學氣相沈積法形成未摻雜多晶矽層後，進行離子植入步驟以形成之。導體層14之形成方法也可以是利用化學氣相沈積法形成多晶矽層並在臨場進行摻雜。之後，在導體層14上形成圖案化的硬罩幕層16以及圖案化的罩幕層18。圖案化的硬罩幕層16之材質例如是APF，形成的方法例如是化學氣相沉積法。圖案化的罩幕層18之材質例如是光阻。罩幕層18的圖案可以經由曝光與顯影的方式形成。硬罩幕層16的圖案則可以透過蝕刻製程將罩幕層18的圖案向下轉移而成。

之後，請參照圖2，以罩幕層18與硬罩幕層16為罩幕，基底10為蝕刻終止層，進行蝕刻製程，以將導體層14圖案化為導體層14a，並繼續圖案化閘介電層12，形成金氧半導體結構17。所採用的蝕刻製程例如是非等向性蝕刻製程。非等向性蝕刻製程例如是電漿蝕刻製程。之後，將圖案化的罩幕層18及硬罩幕層16移除。本實施例中導體層14a成條狀，其延伸方向與後續形成的摻雜區28與30的延伸方向實質上平行。

其後，請參照圖3，對閘介電層12進行等向性蝕刻製程以移除部分的閘介電層12，即於導體層14a下方產生底切而形成凹槽20，作為定位儲存空間(local storage space)。

繼之，請參照圖4，形成襯材料層22，覆蓋導體層14a的上表面、側壁與底部、閘介電層12的側壁以及基底10的表面。在一實施例中，襯材料層22共形覆蓋導體層14a 的上表面、側壁與底部、閘介電層12的側壁以及基底10的表面。襯材料層22填入於圖3所示的凹槽20之中，但未填滿凹槽20，而留有空隙20a。襯材料層22之材質例如是氧化矽，形成的方法例如是熱氧化法、臨場蒸氣產生(ISSG)氧化法、化學氣相沉積法(CVD)、原子層沉積法(ALD)或爐管氧化法。

之後，形成電荷儲存材料層24，覆蓋導體層14a上表面、側壁及基底10上方的襯材料層22之表面並且填入空隙20a中。電荷儲存材料層24之材質例如是氮化矽或摻雜多晶矽。氮化矽的形成方法例如是爐管氮化法、化學氣相沉積法或原子層沉積法。摻雜多晶矽之形成方法例如是利用化學氣相沈積法形成摻雜多晶矽層並臨場進行摻雜。

其後，請參照圖5，進行轉變製程，將空隙20a以外的電荷儲存材料層24轉變為間隙壁材料層26，僅留下位於空隙20a中的電荷儲存材料層24，其為電荷儲存層24a。轉變製程可以是任何可以使得實施此製程之後所形成的間隙壁材料層26的材料與電荷儲存材料層24的材料不同的製程。在一實施例中，電荷儲存材料層24的材料為氮化矽，轉變製程例如是熱氧化製程，所形成的間隙壁材料層26的材料例如是氧化矽。

其後，請參照圖6，非等向性蝕刻間隙壁材料層26及襯材料層22，形成間隙壁26a，裸露出導體層14a及基底10的表面。電荷儲存層24a位於空隙20a之中，其突出於導體層14a的側壁。

留下的襯材料層22包括三部分22a、22b、22c。襯材料層22的第一部分22a位於電荷儲存層24a與基底10之間，作為穿隧介電層22a。第二部分22b位於導體層14a下方，夾於導體層14a與電荷儲存層24a之間，作為頂介電層22b。第三部分22c位於導體層14a的側壁，夾於導體層14a與間隙壁26a之間，作為襯層22c。間隙壁26a位於導體層14a、襯層22c以及電荷儲存層24a的側壁。

之後，進行離子植入，在基底10中形成摻雜區28與30。摻雜區28與30中植入的摻雜的導電型相同，且與基底10的導電型不同。在一實施例中，基底10有P型摻雜；摻雜區28、30有N型摻雜。另一實施例中，基底10有N型摻雜；摻雜區28、30有P型摻雜。N型摻雜例如是磷或砷；P型摻雜例如是硼或二氟化硼。摻雜區28、30可作為記憶體的源極區或汲極區。摻雜區28、30位於導體層14a兩側的基底10中，且各電荷儲存層24a的一部分位於所對應的摻雜區28或30上方。

然後，在基底10上形成介電層32。介電層32填入相鄰兩個導體層14a之間的空隙且具有平坦的表面，裸露出導體層14a之表面。介電層32的材質例如是氧化矽，形成的方法例如是利用化學氣相沉積法形成介電材料層，之後，再進行平坦化製程。平坦化製程例如是回蝕刻製程或是化學機械研磨製程(CMP)。

其後，請參照圖7，進行削薄製程，移除部分的導體層14a、介電層32、襯層22c及間隙壁26a，以形成厚度 較薄的導體層14b、介電層32a、襯層22c’以及間隙壁26a。此步驟之平坦化製程可以透過對於導體層14a以及介電層32之間具有低蝕刻選擇性的非等向性蝕刻製程來實施。此外，在一實施例中，所形成的導體層14b的厚度小於等於300埃，例如是100至300埃。

圖10是本發明實施例之一種記憶元件的上視圖。圖8/9是圖10所示結構的II-II/III-III剖面的示意圖。

之後，請參照圖8與10，在介電層32a上方形成字元線34。在一實施例中，字元線34延伸的方向與摻雜區28、30延伸的方向不同，例如是兩者大致呈垂直。字元線34的形成的方法例如是先形成毯覆式的導體材料層，之後，進行微影與蝕刻製程。字元線34之材質為導體材料，例如摻雜多晶矽、金屬、金屬合金或是其組合。摻雜多晶矽之形成方法例如是利用化學氣相沈積法形成未摻雜多晶矽層後，進行離子植入步驟以形成之。摻雜多晶矽之形成方法也可以是利用化學氣相沈積法形成摻雜多晶矽層並在臨場進行摻雜。金屬或金屬合金的形成方法例如是濺鍍法或是化學氣相沉積法，或其他合適的方法。

在蝕刻形成字元線34之後，可在相同的反應腔室或在不同的反應腔室中，移除未被字元線34覆蓋的導體層14b，使導體層14b再次圖案化成閘極14c，如圖8、10所示。字元線34與閘極14c電性連接，且相鄰的兩條字元線34之間露出介電層32a、閘介電層12及襯材料層22’，如圖9、10所示。由於導體層14b的厚度很薄，因此，未被 字元線34覆蓋的導體層14b可輕易移除，避免導體層14b殘留所衍生的短路問題。字元線34的厚度大於閘極14c的厚度。在一實施例中，字元線34的厚度/閘極14c的厚度的比值約為5/1至10/1。

請參照圖8、9與10，本發明實施例之記憶元件包括閘極14c、閘介電層12、襯材料層22’、兩個電荷儲存層24a、摻雜區28、30以及字元線34。

閘極14c位於基底10上。閘介電層12位於閘極14c與基底10之間。閘介電層12的寬度小於閘極14c，而在在閘介電層12兩側，閘極14c下方以及基底10上方各具有空隙20a。

電荷儲存層24a與閘介電層12之材質不相同。各電荷儲存層24a突出於閘極14c之側壁。

襯材料層22’包括穿隧介電層22a、頂介電層22b及襯層22c’。穿隧介電層22a位於電荷儲存層24a與基底10之間。頂介電層22b位於閘極14c下方，夾於閘極14c與電荷儲存層24a之間。襯層22c’位於閘極14c的側壁，夾於閘極14c與間隙壁26a之間。間隙壁26a位於襯層22c’與電荷儲存層24a的側壁。在一實施例中，穿隧介電層22a、頂介電層22b、襯層22c’以及間隙壁26a之材質與電荷儲存層24a之材質不同。

摻雜區28、30中的摻雜的導電型與基底10的導電型不同。摻雜區28、30位於閘極14c兩側的基底10中，且摻雜區28、30的一部分延伸至各電荷儲存層24a的下方。 摻雜區28、30中所植入的摻雜的導電型相同，且與基底10的導電型不同。

字元線34電性連接閘極14c，字元線34的厚度大於閘極14c的厚度。在一實施例中，字元線34的厚度/閘極14c的厚度的比值約為5/1至10/1。

上述的實施例是以閘極下方具有兩個電荷儲存區域為例來說明，然而，本發明並不以此為限。本發明將用來製作閘極的導體層部分移除，使所形成的閘極的厚度減少亦例如可以應用於閘極下方僅具有單一個儲存區域的情況，如圖11所示。

請參照圖11，本發明另一實施例之記憶元件包括閘極114c、穿隧介電層122a、頂介電層122b、電荷儲存層124、摻雜區128、130及字元線134。閘極114c、穿隧介電層122a、頂介電層122b、電荷儲存層124、摻雜區128、130以及字元線134的材料可與上述實施例之閘極14c、穿隧介電層22a、頂介電層22b、電荷儲存層24a、摻雜區28、30以及字元線34相同。

圖11之記憶元件的製造方法可以先形成穿隧介電層122a、電荷儲存層124、頂介電層122b及導體層(製造閘極114c用)構成的金氧半導體結構117，經非等向性蝕刻製程圖案化成條狀後，進行離子植入，在基底110中形成摻雜區128與130。然後，如上述般形成介電層132a、進行削薄製程，並形成字元線134。之後，移除未被字元線134覆蓋的上述導體層，留下的導體層則作為閘極114c。

綜上所述，本發明之記憶元件可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，減少程式化干擾的行為，並且可以減少短通道效應。此外，本發明之記憶元件的製造方法，透過削薄閘極前身之條狀導體層的厚度，可以大幅降低條狀導體層在蝕刻的過程中發生階梯殘留的機率，即使是在條狀導體層具有傾斜側壁的情形下，因此可以有效避免短路問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧基底

12‧‧‧閘介電層

14、14a、14b‧‧‧導體層

14c、114c‧‧‧閘極

16‧‧‧圖案化的硬罩幕層

17、117‧‧‧金氧半導體結構

18‧‧‧圖案化的罩幕層

20‧‧‧凹槽

20a‧‧‧空隙

22‧‧‧襯材料層

22a、122a‧‧‧第一部分/穿隧介電層

22b、122b‧‧‧第二部分/頂介電層

22c‧‧‧第三部分/襯層

24‧‧‧電荷儲存材料層

24a、124‧‧‧電荷儲存層

26‧‧‧間隙壁材料層

26a‧‧‧間隙壁

28、30、128、130‧‧‧摻雜區

32、32a、132a、150‧‧‧介電層

34、134、300‧‧‧字元線

100‧‧‧位元線

200‧‧‧階梯殘留(stringer)

圖1至圖8是依照本發明實施例所繪示的一種記憶元件的製造方法的剖面示意圖。

圖9是依照本發明實施例所繪示的一種記憶元件的製造方法對應於圖8之另一個剖面示意圖。

圖10是繪示圖8/9之記憶元件的上視圖，其在II-II/III-III剖面的示意圖即為圖8/9。

圖11是繪示本發明閘極下方僅具有單一個儲存區域之記憶元件的剖面示意圖。

圖12是繪示習知一種半導體元件在進行蝕刻的過程中，導體層發生階梯殘留(stringer)的上視圖。

圖13是繪示圖12之半導體元件的I-I剖面示意圖。

10‧‧‧基底

12‧‧‧閘介電層

14c‧‧‧閘極

20a‧‧‧空隙

22’‧‧‧襯材料層

22a‧‧‧第一部分/穿隧介電層

22b‧‧‧第二部分/頂介電層

22c’‧‧‧第三部分/襯層

24a‧‧‧電荷儲存層

26a‧‧‧間隙壁

28、30‧‧‧摻雜區

32a‧‧‧介電層

34‧‧‧字元線

Claims (10)

1. 一種記憶元件，包括：一穿隧介電層，位於一基底上；一閘極，位於該穿隧介電層上；至少一電荷儲存層，位於該閘極與該穿隧介電層之間；二摻雜區，位於該閘極兩側的該基底中；以及一字元線，位於該閘極上，與該閘極電性連接，且該字元線的厚度大於該閘極的厚度，其中該字元線延伸覆蓋另一記憶元件的至少一摻雜區並與其閘極電性連接。
2. 如申請專利範圍第1項所述之記憶元件，其中該字元線的厚度與該閘極厚度的比值為5/1至10/1。
3. 如申請專利範圍第2項所述之記憶元件，其中該閘極的厚度為100埃至300埃。
4. 如申請專利範圍第1項所述之記憶元件，更包括：一閘介電層，位於該閘極與該基底之間，且在該閘介電層兩側、該閘極下方及該基底上方各具有一空隙；以及該電荷儲存層位於該些間隙中。
5. 一種記憶元件的製造方法，包括：於一基底上形成一閘介電層，並於該閘介電層上形成一導體層，其中在該閘介電層兩側、該導體層下方以及該基底上方形成一凹陷；形成一襯材料層，覆蓋該基底的表面、該閘介電層之側壁、該導體層之底部、側壁以及上表面，該襯材料層未 填滿該凹陷，於該導體層下方形成一空隙；於該襯材料層的表面上以及該些空隙之中分別形成一電荷儲存材料層；進行一轉化製程，使該些空隙外的該電荷儲存材料層轉變為一間隙壁材料層，留在該些空隙之中的各該電荷儲存材料為一電荷儲存層，其凸出於該導體層之側壁；以及移除該導體層上方以及該基底上的該間隙壁材料層以及該襯材料層，於該導體層側壁形成一間隙壁與一襯層。
6. 如申請專利範圍第5項所述之記憶元件的製造方法，其中該轉化製程包括熱氧化製程。
7. 如申請專利範圍第5項所述之記憶元件的製造方法，其中移除該導體層上方以及該基底上的該間隙壁材料層以及該襯材料層的法包括非等向性蝕刻製程。
8. 一種記憶元件的製造方法，包括：於一基底上形成一金氧半導體結構，此結構包括一穿隧介電層、一電荷儲存層以及一導體層，其中該電荷儲存層位於該穿隧介電層與該導體層之間；於該金氧半導體結構周圍形成一介電層，該介電層與該金氧半導體結構具有平坦表面；移除部分該導體層以及該介電層，以減少該導體層的厚度；於該導體層上形成一字元線；以及移除未被該字元線覆蓋的該導體層，以形成一閘極。
9. 如申請專利範圍第8項所述之記憶元件的製造方 法，其中該字元線的厚度與該閘極的厚度的比值為5/1至10/1。
10. 如申請專利範圍第8項所述之記憶元件的製造方法，其中移除部分該導體層以及該介電層的方法包括蝕刻製程。