TW201535613A - 分離閘極快閃記憶體及其製造方法 - Google Patents

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Abstract

一種分離閘極快閃記憶體，包括元件隔離結構、第一摻雜區與第二摻雜區、選擇閘極、閘介電層、浮置閘極與閘間介電層。元件隔離結構設置於基底中，以定義出主動區。第一摻雜區與第二摻雜區分別設置於基底的主動區中。選擇閘極設置於基底中的溝渠內，且選擇閘極之一側鄰接第一摻雜區。閘介電層設置於選擇閘極與基底之間。浮置閘極設置於基底上，浮置閘極之一側與第二摻雜區部分重疊，且浮置閘極的一部份設置於選擇閘極上。閘間介電層設置於浮置閘極與選擇閘極之間以及於浮置閘極與基底之間。

Description

分離閘極快閃記憶體及其製造方法
本發明是有關於一種半導體元件，且特別是有關於一種分離閘極快閃記憶體及其製造方法。
快閃記憶體元件由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。
典型的快閃記憶體元件係以摻雜的多晶矽製作浮置閘極(Floating Gate)與控制閘極(Control Gate)。而且，浮置閘極與控制閘極之間以介電層相隔，而浮置閘極與基底間係以穿隧氧化層(Tunnel Oxide)相隔。當對快閃記憶體進行寫入/抹除(Write/Erase)資料之操作時，係藉由於控制閘極與源極/汲極區施加偏壓，以使電子注入浮置閘極或使電子從浮置閘極拉出。而在讀取快閃記憶體中的資料時，係於控制閘極上施加一工作電壓，此時浮置閘極的帶電狀態會影響其下通道(Channel)的開/關，而此通道之開/關即 為判讀資料值「0」或「1」之依據。
當上述快閃記憶體在進行資料之抹除時，由於從浮置閘極排出的電子數量不易控制，故易使浮置閘極排出過多電子而帶有正電荷，謂之過度抹除(Over-erase)。當此過度抹除現象太過嚴重時，甚至會使浮置閘極下方之通道在控制閘極未加工作電壓時，即持續呈導通狀態，而導致資料之誤判。
為了解決元件過度抹除的問題，目前業界提出一種分離閘極(Split Gate)快閃記憶體。分離閘極(Split Gate)快閃記憶體由基底起，依序為穿隧介電層、浮置閘極、閘間介電層(Inter-gate Dielectric)與選擇閘極，其中選擇閘極除位於浮置閘極上方之外，尚有一部分延伸至基底上方，且與基底間以選擇閘極介電層相隔。源極區位於浮置閘極一側之基底中，汲極區則位於延伸至基底之選擇閘極一側之基底中。如此則當過度抹除現象太過嚴重，而使浮置閘極下方通道在選擇閘極未加工作電壓狀態下即持續打開時，選擇閘極方的通道仍能保持關閉狀態，使得汲極區與源極區無法導通，而能防止資料之誤判。
然而，由於分離閘極結構需要較大的分離閘極區域而具有較大的記憶胞尺寸，因此其記憶胞尺寸較堆疊式閘極結構之記憶胞尺寸大，而產生所謂無法增加元件集積度之問題。
而且，隨著積體電路正以更高的集積度朝向小型化的元件發展，記憶胞之尺寸可藉由減小記憶胞的閘極長度方式來達成。但是，閘極長度變小會縮短了穿隧氧化層下方的通道長度 (Channel Length)，於是在程式化此記憶胞時，汲極區與源極區之間就容易發生不正常的電性貫通(Punch Through)，如此將嚴重影響此記憶胞的電性表現。
本發明提供一種分離閘極快閃記憶體，可以提高記憶體元件的集積度、減少程式化干擾，並提高記憶體元件之操作速度。
本發明提供一種分離閘極快閃記憶體的製造方法，浮置閘極可以與周邊電路區的電晶體的閘極在同一製程步驟中製作，可以與現有製程整合在一起。
本發明的一種分離閘極快閃記憶體，包括元件隔離結構、第一摻雜區與第二摻雜區、選擇閘極、閘介電層、浮置閘極與閘間介電層。元件隔離結構設置於基底中，以定義出主動區。第一摻雜區與第二摻雜區分別設置於基底的主動區中。選擇閘極設置於基底中的溝渠內，且選擇閘極之一側鄰接第一摻雜區。閘介電層設置於選擇閘極與基底之間。浮置閘極設置於基底上，浮置閘極之一側與第二摻雜區部分重疊，且浮置閘極的一部份設置於選擇閘極上。閘間介電層設置於浮置閘極與選擇閘極之間以及於浮置閘極與基底之間。
在本發明的一實施例中，上述溝渠內的元件隔離結構的表面低於基底的表面，且選擇閘極的一部分呈鞍狀而跨在主動區上。
在本發明的一實施例中，上述溝渠內的元件隔離結構之間的主動區形成有凹口，且選擇閘極的一部分呈鰭狀而突出於主動區中。
在本發明的一實施例中，上述浮置閘極的一部分突出選擇閘極，且浮置閘極突出選擇閘極之一轉角具有尖銳的外型。
在本發明的一實施例中，上述選擇閘極的材質包括金屬或摻雜多晶矽。
在本發明的一實施例中，上述浮置閘極的材質包括摻雜多晶矽。
本發明的一種分離閘極快閃記憶體的製造方法，包括下列步驟：於基底中形成元件隔離結構，以定義出主動區。於基底上形成圖案化罩幕層。以圖案化罩幕層為罩幕，移除部分元件隔離結構與基底，而於基底中形成溝渠。於溝渠中形成閘介電層。於溝渠中形成填滿溝渠的選擇閘極。移除圖案化罩幕層。於基底上形成閘間介電層。於基底上形成浮置閘極，浮置閘極的一部份設置於選擇閘極上。於浮置閘極與選擇閘極兩側的基底中形成第一摻雜區與第二摻雜區，第一摻雜區鄰接選擇閘極的一側，第二摻雜區與浮置閘極的一側部分重疊。
在本發明的一實施例中，於以圖案化罩幕層為罩幕，移除部分元件隔離結構與基底，而於基底中形成溝渠的步驟，包括：移除部分元件隔離結構，而在元件隔離結構中形成一凹口。
在本發明的一實施例中，上述於以圖案化罩幕層為罩 幕，移除部分元件隔離結構與基底，而於基底中形成溝渠的步驟，包括：移除部分基底，而在元件隔離結構之間形成凹口。
在本發明的一實施例中，於溝渠中形成填滿溝渠的選擇閘極的步驟，包括：於基底上形成導電材料層，導電材料層填滿該溝渠；以及移除部分導電材料層，並使導電材料層具有一凹陷表面。
在本發明的一實施例中，於溝渠中形成閘介電層方法包括熱氧化法。
在本發明的一實施例中，於基底上形成浮置閘極的步驟，包括：於基底上形成一導電材料層；以及圖案化導電材料層。
基於上述，本發明的分離閘極快閃記憶體及其製造方法中，由於選擇閘極設置於基底中的溝渠內，因此可以縮小元件尺寸。而且，選擇閘極的通道長度可以由溝渠的深度來控制。
在本發明的分離閘極快閃記憶體及其製造方法中，由於浮置閘極突出選擇閘極，而具有尖銳的轉角，此轉角能產生較高之電場，在對快閃記憶體進行資料抹除時，可使抹除操作所需的時間縮短，且也可降低對選擇閘極所施加之電壓。
在本發明的分離閘極快閃記憶體及其製造方法中，由於選擇閘極設置在基底的溝渠中，因此可以縮小元件尺寸。而且，在本發明的分離閘極快閃記憶體及其製造方法中，由於選擇閘極的一部分成鞍狀而跨在主動區上或者選擇閘極的一部分略呈鰭狀(Fin)而突出於主動區中，於是記憶胞具有三維(Three dimension) 的通道路徑，而使通道寬度變大。由於選擇閘極下方的通道寬度變大。於是記憶胞之尺寸可以縮小，而可以增加元件集積度。而且，選擇閘極下方的通道寬度由可以移除元件隔離結構之深度或主動區的凹陷的之深度來決定。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
200、300‧‧‧基底
202‧‧‧主動區
204‧‧‧元件隔離結構
206、310a、SG‧‧‧選擇閘極
208、308‧‧‧閘介電層
210、316a‧‧‧浮置閘極
212、314‧‧‧閘間介電層
214、216、320、322‧‧‧摻雜區
218、306‧‧‧溝渠
224、324‧‧‧導電插塞
206a、206b‧‧‧選擇閘極的一部分
220、312‧‧‧凹陷
222‧‧‧轉角
226‧‧‧凹口
302‧‧‧襯墊層
304‧‧‧罩幕層
310、316‧‧‧導電材料層
D‧‧‧汲極區
S‧‧‧源極區
W1、W2‧‧‧通道寬度
圖1A所繪示為本發明之一實施例的分離閘極快閃記憶體的上視圖。
圖1B所繪示為本發明之一實施例之圖1A中之分離閘極快閃記憶體的沿A-A’線的剖面圖。
圖1C所繪示為本發明之一實施例之圖1A中之分離閘極快閃記憶體的沿B-B’線的剖面圖。
圖1D所繪示為本發明之另一實施例之圖1A中之分離閘極快閃記憶體的沿B-B’線的結構剖面圖。
圖1E所繪示為本發明之另一實施例之圖1A中之分離閘極快閃記憶體的沿B-B’線的剖面圖。
圖2A所繪示為本發明之一實施例的分離閘極快閃記憶體的程式化操作模式示意圖。
圖2B所繪示為本發明之一實施例的分離閘極快閃記憶體的抹除操作模式示意圖。
圖3A至圖3E所繪示為本發明之一實施例的分離閘極快閃記 憶體的製造流程剖面圖。
圖1A所繪示為本發明之一實施例的分離閘極快閃記憶體的上視圖。圖1B所繪示為本發明之一實施例之圖1A中之分離閘極快閃記憶體的沿A-A’線的剖面圖。圖1C所繪示為本發明之一實施例之圖1A中之分離閘極快閃記憶體的沿B-B’線的剖面圖。圖1D所繪示為本發明之另一實施例之圖1A中之分離閘極快閃記憶體的沿B-B’線的結構剖面圖。
首先，請參照圖1A至圖1E，以說明本發明之分離閘極快閃記憶體。本發明分離閘極快閃記憶體，包括：基底200、主動區202、元件隔離結構204、選擇閘極206、閘介電層208、浮置閘極210、閘間介電層212、摻雜區214(汲極區)及摻雜區216(源極區)。
基底200例如是矽基底。在此基底200中設置有元件隔離結構204，以定義出主動區202。元件隔離結構204例如是在X方向上平行排列，且在X方向上延伸而呈條狀。元件隔離結構204例如是淺溝渠隔離結構。元件隔離結構204之材質例如是氧化矽。
摻雜區214(汲極區)及摻雜區216(源極區)例如分別設置於基底200的主動區202中。其中摻雜區214(汲極區)及摻雜區216(源極區)隔著選擇閘極206及浮置閘極210而相對。
選擇閘極206例如設置於基底200中的溝渠218內，且 選擇閘極206之一側鄰接摻雜區214。選擇閘極206例如是在Y方向上平行排列，且在Y方向上延伸而呈條狀。選擇閘極206的材質包括導電材料，例如金屬或摻雜多晶矽等。選擇閘極206可以是具有金屬層形成的單層結構，或是具有金屬氮化物層(阻障層)以及金屬層形成的多層結構。金屬可以例如是鋁、鎢、鈦、銅或其組合以及金屬氮化物可以是TiN、TaN或其組合。
閘介電層208例如設置於選擇閘極206與基底200之間。閘介電層208的材質例如是氧化矽。
浮置閘極210設置於基底200上，浮置閘極210之一側與摻雜區216(源極區)部分重疊，且浮置閘極210的一部份設置於選擇閘極206上。浮置閘極210材質例如是摻雜的多晶矽。
閘間介電層212例如設置於浮置閘極210與選擇閘極206之間以及於浮置閘極210與基底200之間。閘間介電層212之材質例如是氧化矽。此外，在於摻雜區214(汲極區)上也可以設置插塞224，用以連接至位元線(未繪示)。
請參照圖1B，本發明之選擇閘極206突出基底200的表面，且在選擇閘極206的頂部具有一凹陷220。因為此凹陷220而使浮置閘極210的一部分突出選擇閘極206中，且浮置閘極210突出選擇閘極206之轉角222具有尖銳的外型。由於所形成之浮置閘極210突出選擇閘極206之轉角222具有尖銳的外型，因此在浮置閘極210突出選擇閘極206之轉角222能產生較高之電場，在對快閃記憶體進行資料抹除時，可使抹除操作所需的時間縮 短，且也可降低對選擇閘極206所施加之電壓。
請參照圖1C，在一實施例中，由於選擇閘極206設置於基底200中的溝渠218內，沿著溝渠的側壁的基底構成選擇閘極206的通道區(垂直通道區)，因此可以縮小元件尺寸(閘極長度)。而且，選擇閘極206的通道長度可以由溝渠的深度來控制。而且也可以避免記憶胞在程式化後源極區與汲極區之間的漏電流問題。進而，增加元件的集積度。
請參照圖1D，在另一實施例中，由於溝渠218中的元件隔離結構204的表面低於基底200的表面(亦即，在元件隔離結構204內形成有凹口226a)，因此選擇閘極206的一部分206a成鞍狀而跨在主動區202上。於是記憶胞具有三維(Three dimension)的通道路徑，而使通道寬度W1變大。請參圖1E，在另一實施例中，由於在溝渠218中的元件隔離結構204之間的主動區202形成凹口226b，因此選擇閘極206的一部分206b略呈鰭狀(Fin)而突出於主動區202中，於是記憶胞具有三維(Three dimension)的通道路徑，而使通道寬度W2變大。
在基底200上形成有多數個記憶胞，這些記憶胞例如是排列成一陣列。相鄰的兩個記憶胞例如是具有相同且對稱的結構，且共用一個摻雜區214(汲極區)或摻雜區216(源極區)。
在本發明的分離閘極快閃記憶體中，由於選擇閘極206設置於基底200中的溝渠218內，因此可以縮小元件尺寸。而且，選擇閘極206的通道長度可以由溝渠的深度來控制。
在本發明的分離閘極快閃記憶體中，由於浮置閘極210突出選擇閘極206，而具有轉角222(如圖1B所示)，此轉角222具有能產生較高之電場，在對快閃記憶體進行資料抹除時，可使抹除操作所需的時間縮短，且也可降低對選擇閘極206所施加之電壓。
在本發明的分離閘極快閃記憶體中，由於選擇閘極206的一部分206a成鞍狀而跨在主動區202上或者選擇閘極206的一部分206b略呈鰭狀(Fin)而突出於主動區202中，於是記憶胞具有三維(Three dimension)的通道路徑，而使通道寬度變大。由於選擇閘極206下方的通道寬度變大。於是記憶胞之尺寸可以縮小，而可以增加元件集積度。而且，選擇閘極206下方的通道寬度可以由移除元件隔離結構之深度或主動區的凹口的之深度來決定。
接著，請參照圖2A與圖2B，以明瞭本發明較佳實施例之快閃記憶體之操作模式，其係包括程式化(Program，圖2A)與抹除(Erase，圖2B)等操作模式。
當對記憶胞進行程式化時，係在選擇閘極SG施加電壓Vp2，以打開選擇閘極SG下方之通道，Vp2例如是2伏特左右之電壓；於源極區S施加電壓Vp1，其例如是8伏特左右；汲極區D為0伏特左右之電壓。如此，在程式化時，電子由汲極區D向源極區S移動，且在源極區S端被高通道電場所加速而產生熱電子，其動能足以克服閘間介電層(在浮置閘極與基底之間的閘間介電層作為穿隧介電層)之能量阻障，使得熱電子從源極區S端注入浮 置閘極FG中。
當對記憶胞進行抹除時，於源極區S施加電壓Ve1，其例如是-2伏特左右。在選擇閘極SG施加電壓Ve2，其例如是12伏特左右。汲極區D為浮置。如此，即可在浮置閘極FG與選擇閘極SG之間建立一個大的電場，而得以利用F-N穿隧效應將電子從浮置閘極FG拉出至選擇閘極SG。
在上述實施例中，本發明在抹除操作時，由於浮置閘極FG突出選擇閘極SG，而具有轉角，此轉角具有能產生較高之電場，在對快閃記憶胞進行資料抹除時，可使抹除操作所需的時間縮短，且也可降低對選擇閘極SG所施加之電壓。
圖3A至圖3G所繪示為本發明較佳實施例之一種分離閘極快閃記憶胞的製造流程圖，其係用以說明本發明之快閃記憶體的製造方法。
首先，請參照圖3A，提供基底300。此基底300例如是矽基底。基底300中例如已形成元件隔離結構(未繪示)。元件隔離結構例如是在X方向上平行排列，且在X方向上延伸而呈條狀(如圖1A所示)。於此基底300上依序形成一層襯墊層(pad oxide)302與一層罩幕層304。襯墊層302之材質例如是氧化矽。襯墊層302的形成方法例如是熱氧化法。罩幕層304之材質例如是氮化矽。罩幕層302的形成方法例如是化學氣相沈積法。接著，圖案化罩幕層304。圖案化罩幕層304的方法例如是微影蝕刻技術。
請參照圖3B，以圖案化罩幕層304為罩幕，移除部分襯 墊層302、元件隔離結構與基底300，而於基底300中形成溝渠306。溝渠306例如是在Y方向上平行排列，且在Y方向上延伸而呈條狀(如圖1A所示)。移除部分襯墊層302與基底300之方法例如是反應性離子蝕刻法。在上述步驟中，由於溝渠306形成於基底300中，沿著溝渠的側壁的基底構成在後續步驟中形成的選擇閘極的通道區(垂直通道區)，因此可以縮小元件尺寸，而且選擇閘極的通道長度可以由溝渠306的深度來控制。而且也可以避免記憶胞在程式化後源極區與汲極區之間的漏電流問題。進而，增加元件的集積度(如圖1C所示)。
在上述步驟中，在移除部分元件隔離結構時，更進一步使溝渠306中的元件隔離結構的表面低於基底300的表面，而在元件隔離結構中形成凹口；或者在移除部分基底300時，更進一步使溝渠306中的基底300的表面低於元件隔離結構的表面，而在元件隔離結構之間的基底300形成凹口。在形成溝渠306的過程中，藉由調整蝕刻配方，使元件隔離結構(氧化矽)的蝕刻速率大於基底(矽)的的蝕刻速率，而可以使溝渠306中的元件隔離結構的表面低於基底的表面(如圖1D所示)。同樣的，在形成溝渠306的過程中，藉由調整蝕刻配方，也可以使元件隔離結構(氧化矽)的蝕刻速率小於基底(矽)的蝕刻速率，而可以使溝渠306中的元件隔離結構之間的基底形成凹口(如圖1E所示)。
接著，在基底300上形成一層閘介電層308，此閘介電層308之材質例如是氧化矽。閘介電層308之形成方法例如是熱氧化 法(Thermal Oxidation)、化學氣相沉積法或原子層沉積法等。然後，在基底300上形成一層導電材料層310，以填滿溝渠306。導電材料層310的材質例如金屬等。導電材料層310可以是具有金屬層形成的單層結構，或是具有金屬氮化物層(阻障層)以及金屬層形成的多層結構。金屬可以例如是鋁、鎢、鈦、銅或其組合以及金屬氮化物可以是TiN、TaN或其組合。導電材料層310的形成方法例如是進行物理氣相沈積法，以於基底300上依序形成金屬氮化物層(阻障層)以及金屬層。
請參照圖3C，移除部分導電材料層310，使導電材料層310之上表面低於罩幕層304之上表面，而形成選擇閘極310a。移除部分導電材料層310包括回蝕刻法。選擇閘極310a下方的通道寬度由可以移除元件隔離結構之深度或主動區的凹口的之深度來決定。其中，移除部分導電材料層310以形成選擇閘極310a的步驟中，使選擇閘極310a突出基底300的表面，且使選擇閘極310a的頂部具有一凹陷312表面。
請參照圖3D，在選擇閘極310a形成之後，移除罩幕層304、襯墊層302與部分閘介電層308。罩幕層304、襯墊層302與部分閘介電層308之移除方法例如是濕式蝕刻法。之後，於基底300和選擇閘極310a表面形成閘間介電層314。閘間介電層314之材質例如是氧化矽。閘間介電層314的形成方法例如是熱氧化法(Thermal Oxidation)、化學氣相沉積法或原子層沉積法等。
於閘間介電層314上形成一層導電材料層316，其材質例 如是摻雜的多晶矽。此導電材料層316之形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者以臨場植入摻質的方式，利用化學氣相沈積法而形成之。
請參照圖3E，圖案化導電材料層316，而形成浮置閘極316a，其中浮置閘極316a的一部份設置於選擇閘極310a上，且填入選擇閘極310a的頂部的凹陷312。在此步驟中，將導電材料層316圖案化成塊狀(如圖1A所示)。圖案化導電材料層316的方法例如是微影蝕刻技術。在本發明中，浮置閘極316a可以與周邊電路區的電晶體的閘極在同一製程步驟中製作。
接著，進行一離子植入步驟，而於浮置閘極316a與選擇閘極310a兩側的基底300中形成摻雜區320(源極區)及摻雜區322(汲極區)。摻雜區322(汲極區)鄰接選擇閘極310a之一側；摻雜區320(源極區)與浮置閘極316a之一側部分重疊。摻雜區320(源極區)及摻雜區322(汲極區)隔著選擇閘極310a及浮置閘極316a而相對。之後，於摻雜區322(汲極區)形成插塞324，其用以連接位元線。後續完成選擇閘極快閃記憶體之製程為習知技藝者所周知，在此不再贅述。
在上述實施例中，在本發明的選擇閘極快閃記憶體及其製造方法中，由於選擇閘極設置於基底中的溝渠內，因此可以縮小元件尺寸。而且，選擇閘極的通道長度可以由溝渠的深度來控制。
而且，在本發明的選擇閘極快閃記憶體及其製造方法中，由於在基底中形成溝渠，並沿著溝渠的側壁的基底構成選擇閘極的通道區(垂直通道區)，因此可以縮小元件尺寸。而且，選擇閘極的通道長度可以由溝渠的深度來控制。而且也可以避免記憶胞在程式化後源極區與汲極區之間的漏電流問題。進而，增加元件的集積度。
此外，在本發明的選擇閘極快閃記憶體及其製造方法中，由於選擇閘極的一部分成鞍狀而跨在主動區上或者選擇閘極的一部分略呈鰭狀(Fin)而突出於主動區中，於是記憶胞具有三維(Three dimension)的通道路徑，而使通道寬度變大。由於選擇閘極下方的通道寬度變大。於是記憶胞之尺寸可以縮小，而可以增加元件集積度。而且，選擇閘極下方的通道寬度由可以移除元件隔離結構之深度或主動區的凹口的之深度來決定。
另外，在本發明的選擇閘極快閃記憶體及其製造方法中，由於浮置閘極突出選擇閘極，而具有轉角，此轉角具有能產生較高之電場，使快閃記憶胞進行資料抹除時，所需時間更短，且也可降低對選擇閘極所施加之電壓。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧基底
206‧‧‧選擇閘極
208‧‧‧閘介電層
210‧‧‧浮置閘極
212‧‧‧閘間介電層
214、216‧‧‧摻雜區
218‧‧‧溝渠
220‧‧‧凹陷
222‧‧‧轉角
224‧‧‧插塞

Claims (15)

  1. 一種分離閘極快閃記憶體，包括：一元件隔離結構，設置於一基底中，以定義出一主動區；一第一摻雜區與一第二摻雜區，分別設置於該基底的該主動區中；一選擇閘極，設置於該基底中的一溝渠內，且該選擇閘極之一側鄰接該第一摻雜區；一閘介電層，設置於該選擇閘極與該基底之間；一浮置閘極，設置於該基底上，該浮置閘極之一側與該第二摻雜區部分重疊，且該浮置閘極的一部份設置於該選擇閘極上；以及一閘間介電層，設置於該浮置閘極與該選擇閘極之間以及於該浮置閘極與該基底之間。
  2. 如申請專利範圍第1項所述之分離閘極快閃記憶體，其中於該溝渠中，該元件隔離結構的表面低於該基底的表面，該選擇閘極的一部分呈鞍狀而跨在該主動區上。
  3. 如申請專利範圍第1項所述之分離閘極快閃記憶體，其中於該溝渠中，該元件隔離結構之間的該主動區形成有凹口，該選擇閘極的一部分呈鰭狀而突出於該主動區中。
  4. 如申請專利範圍第1項所述之分離閘極快閃記憶體，其中該浮置閘極的一部分突出該選擇閘極，且該浮置閘極突出該選擇閘極之一轉角具有尖銳的外型。
  5. 如申請專利範圍第1項所述之分離閘極快閃記憶體，其中該選擇閘極的材質包括金屬或摻雜多晶矽。
  6. 如申請專利範圍第1項所述之分離閘極快閃記憶體，其中該浮置閘極的材質包括摻雜多晶矽。
  7. 如申請專利範圍第6項所述之分離閘極快閃記憶體，其中於該溝渠中，該元件隔離結構的表面低於該基底的表面，該選擇閘極的一部分呈鞍狀而跨在該主動區上。
  8. 如申請專利範圍第6項所述之分離閘極快閃記憶體，其中於該溝渠中，該元件隔離結構之間的該主動區形成有凹口，該選擇閘極的一部分呈鰭狀而突出於該主動區中。
  9. 如申請專利範圍第6項所述之分離閘極快閃記憶體，其中該浮置閘極的一部分突出該選擇閘極，且該浮置閘極突出該選擇閘極之一轉角具有尖銳的外型。
  10. 一種分離閘極快閃記憶體的製造方法，包括：於一基底中形成一元件隔離結構，以定義出一主動區；於該基底上形成一圖案化罩幕層；以該圖案化罩幕層為罩幕，移除部分該元件隔離結構與該基底，而於該基底中形成一溝渠；於該溝渠中形成一閘介電層；於該溝渠中形成填滿該溝渠的一選擇閘極；移除該圖案化罩幕層；於該基底上形成一閘間介電層； 於該基底上形成一浮置閘極，該浮置閘極的一部份設置於該選擇閘極上；以及於該浮置閘極與該選擇閘極兩側的基底中形成一第一摻雜區與一第二摻雜區，該第一摻雜區鄰接該選擇閘極的一側，該第二摻雜區與該浮置閘極的一側部分重疊。
  11. 如申請專利範圍第10項所述之分離閘極快閃記憶體的製造方法，其中於以該圖案化罩幕層為罩幕，移除部分該元件隔離結構與該基底，而於該基底中形成該溝渠的步驟，包括：移除部分該元件隔離結構，而在該元件隔離結構中形成一凹口。
  12. 如申請專利範圍第10項所述之分離閘極快閃記憶體的製造方法，其中於以該圖案化罩幕層為罩幕，移除部分該元件隔離結構與該基底，而於該基底中形成該溝渠的步驟，包括：移除部分該基底，而在該元件隔離結構之間形成一凹口。
  13. 如申請專利範圍第10項所述之分離閘極快閃記憶體的製造方法，其中於該溝渠中形成填滿該溝渠的該選擇閘極的步驟，包括：於該基底上形成一導電材料層，該導電材料層填滿該溝渠；以及移除部分該導電材料層，並使該導電材料層具有一凹陷表面。
  14. 如申請專利範圍第10項所述之分離閘極快閃記憶體的製造方法，其中於該溝渠中形成該閘介電層方法，包括熱氧化法。
  15. 如申請專利範圍第10項所述之分離閘極快閃記憶體的製造方法，其中於該基底上形成該浮置閘極的步驟，包括：於該基底上形成一導電材料層；以及圖案化該導電材料層。
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