CN107026171A - 闪存存储器及其制作方法 - Google Patents

闪存存储器及其制作方法 Download PDF

Info

Publication number
CN107026171A
CN107026171A CN201610065119.6A CN201610065119A CN107026171A CN 107026171 A CN107026171 A CN 107026171A CN 201610065119 A CN201610065119 A CN 201610065119A CN 107026171 A CN107026171 A CN 107026171A
Authority
CN
China
Prior art keywords
grid
oxide layer
flash memories
groove
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610065119.6A
Other languages
English (en)
Inventor
易亮
陈克基
王献德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201610065119.6A priority Critical patent/CN107026171A/zh
Priority to US15/081,946 priority patent/US20170221911A1/en
Publication of CN107026171A publication Critical patent/CN107026171A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Abstract

本发明公开一种闪存存储器及其制作方法。闪存存储器包含一堆叠栅极设置一基底上，堆叠栅极包含一抹除栅极以及二浮置栅极，各个浮置栅极具有一锐角指向抹除栅极，浮置栅极的锐角位置会形成较高的电场，使得闪存存储器在较低的操作电压下，依然可进行抹除模式，另外本发明的闪存存储器不需利用控制栅极进行写入模式。

Description

闪存存储器及其制作方法
技术领域
本发明涉及一种闪存存储器及其制作方法，特别是涉及一种写入模式时不需用到控制栅极的闪存存储器及其制作方法。
背景技术
近来，闪存存储器由于兼具高密度、低成本、可重复写入及电可抹除性等优点，已成为非挥发性存储器的主流，并被广泛的应用于各式可携式电子产品中。
闪存存储器由于具有不因电源供应中断而造成储存数据遗失的特性，且又具有重复写入以及可被电抹除等优点，因此近年来被广泛使用在移动电话(mobile phone)、数字相机(digital camera)、游戏机(video player)、个人数字助理(personal digitalassistant,PDA)等电子产品中。
然而，随着记忆容量的提升，需要增加闪存存储器元件的集成度，例如缩小闪存存储器浮置栅极、控制栅极等元件的厚度。当闪存存储器元件的特征尺寸(feature size)减少时，闪存存储器元件的一些重要特性会变得较差，例如写入速度和抹除速度等。据此，需要改善闪存存储器元件的制作方式和结构，以同时提升其集成度以及操作效能。
发明内容
依据本发明的第一较佳实施例，本发明提供一种闪存存储器的制作方法，包含首先提供一基底其上依序覆盖有一第一氧化层、一第一多晶硅层、一第二氧化层和一图案化掩模，其中图案化掩模具有二开口使得第二氧化层由各个开口曝露出来，接着以图案化掩模为掩模移除部分的第二氧化层和第一多晶硅层，以在第一多晶硅层中形成二个第一沟槽，其中第一沟槽各包含一侧壁，各个侧壁不和基底的上表面垂直，然后形成一第三氧化层填入各个第一沟槽以及各个开口，并且使得第三氧化层的上表面和图案化掩模的上表面切齐，之后，完全移除图案化掩模以及位于图案化掩模正下方的第二氧化层和第一多晶硅层以形成一第二沟槽，并且使得剩余的第一多晶硅层和剩余的第三氧化层共同构成二个堆叠结构，其中在各个堆叠结构中的第一多晶硅层包含二个锐角，接着移除部分的堆叠结构中的第三氧化层以扩大第二沟槽并且使得在各个堆叠结构中的各个锐角完全曝露出来，接续形成一第四氧化层顺应地覆盖各个锐角，之后形成一第二多晶硅层填入第二沟槽，再在各个堆叠结构中各形成一第三沟槽穿透第三氧化层和第一多晶硅层，然后形成一第五氧化层覆盖第二多晶硅层和第一多晶硅层，接着形成二个第三多晶硅层分别填满各个第三沟槽，最后形成二个第四沟槽穿透各个第三多晶硅层。
依据本发明的第二较佳实施例，本发明的一种闪存存储器结构，包含：一基底，一堆叠栅极设置于基底上，堆叠栅极包含一抹除栅极以及二浮置栅极，其中各个浮置栅极分别位于抹除栅极的相对两侧，并且各个浮置栅极各具有一第一锐角延伸至抹除栅极的下方并且各个第一锐角与该抹除栅极重叠，二个选择栅极位于堆叠栅极的二侧，一穿隧氧化层位于堆叠栅极和基底之间以及各个选择栅极和基底之间，一栅极间氧化层位于抹除栅极和各个浮置栅极之间以及各个选择栅极和抹除栅极之间以及一第一掺杂区位于抹除栅极下方的基底内，并且第一掺杂区部分和各个浮置栅极重叠。
附图说明
图1至图13为依据本发明的第一较佳实施例所绘示一种闪存存储器的制作方法；
图2A为依据第一较佳实施例所绘示的第一沟槽的侧壁；
图2B为依据第二较佳实施例所绘示的第一沟槽的侧壁；
图14为依据本发明的第一较佳实施例所制作的闪存存储器。
主要元件符号说明
10 基底 12 浅沟槽隔离
14 浅沟槽隔离 16 第一氧化层
18 第一多晶硅层 20 第二氧化层
22 图案化掩模 24 开口
26 第一沟槽 28 侧壁
30 第三氧化层 32 第二沟槽
34 堆叠结构 36 锐角
38 第一掺杂区 40 第四氧化层
42 第二多晶硅层 44 第三沟槽
46 第五氧化层 48 第六氧化层
50 第三多晶硅层 52 掩模层
54 牺牲层 56 第四沟槽
58 第二掺杂区 60 源极/漏极掺杂区
62 位线 80 基底
82 堆叠栅极 84 抹除栅极
86 浮置栅极 88 锐角
90 选择栅极 92 穿隧氧化层
94 栅极间氧化层 96 第一掺杂区
98 第二掺杂区 100 闪存存储器
102 位线 104 第一部分
106 第二部分 108 锐角
110 弧面 200 低压晶体管
300 闪存存储器
具体实施方式
图1至图13为依据本发明的第一较佳实施例所绘示一种闪存存储器的制作方法。如图1所示，首先提供一基底10，基底划分为一存储器区A和一低压晶体管区B，一浅沟槽隔离12可以选择性地设置在存储器区A的基底10中，另一浅沟槽隔离14可以选择性地设置在低压晶体管区B的基底10中，基底10的存储器区A和低压晶体管区B内依序覆盖有一第一氧化层16、一第一多晶硅层18、一第二氧化层20和一图案化掩模22覆盖存储器区A和低压晶体管区B，第一氧化层16为和第二氧化层20较佳为氧化硅，第一多晶硅层18较佳为多晶硅，图案化掩模22较佳为氮化硅，此外在存储器区A内的图案化掩模22具有二开口24使得第二氧化层20由各个开口24曝露出来。另外，浅沟槽隔离12和浅沟槽隔离14穿过多晶硅层
如图2A所示，以图案化掩模22为掩模移除部分的第二氧化层20和第一多晶硅层18，以在第一多晶硅层18中形成二个第一沟槽26，其中各个第一沟槽26各包含一侧壁28，各个侧壁28不和基底10的上表面垂直。再者第一沟槽26的侧壁28可以为弧形，或者如图2B所示，第一沟槽26的侧壁28可以为一斜面，但不限于此，其它的侧壁轮廓，只要是符合侧壁28不和基底10的上表面垂直的特点，即可使用在本发明，在后续的描述是以图2A中所示的第一沟槽26的侧壁28为弧形为例。另外，第二氧化层20和第一多晶硅层18较佳可以利用干蚀刻来移除，当然其它的移除方式，例如湿蚀刻，也可以视不同需求使用。此外，图案化掩模较佳为氮化硅。
如图3所示，形成一第三氧化层30填满各个第一沟槽26以及各个开口24，并且使得第三氧化层30的上表面和图案化掩模22的上表面切齐，详细来说，第三氧化层30的形成步骤可以为先形成第三氧化层30填满各个第一沟槽26以及各个开口24并且覆盖图案化掩模22，之后利用化学机械研磨去除高于图案化掩模22的上表面的第三氧化层30，第三氧化层30较佳为氧化硅。
如图4所示，完全移除存储器区A内和低压晶体管区B内的图案化掩模22以及位于图案化掩模22正下方的第二氧化层20和第一多晶硅层18，以在存储器区A内形成至少一第二沟槽32，并且使得剩余的第一多晶硅层18和剩余的第三氧化层30共同构成二个堆叠结构34，也就是说每个堆叠结构34中包含部分的第一多晶硅层18和部分的第三氧化层30，此外在堆叠结构34中的第一多晶硅层18的上表面为一凹槽状，并且第一多晶硅层18包含二个锐角36，各个锐角36具有一尖端P1，尖端P1指向远离堆叠结构34的方向。另外在低压晶体管区B内的图案化掩模22、第二氧化层20和第一多晶硅层18皆完全被移除。此处的移除步骤可以利用干蚀刻进行。另外第二沟槽32的数量可以视最终的闪存存储器的数量调整，在图4中以一个完整的第二沟槽32，两个部分的第二沟槽32为例。接着形成光致抗蚀剂(图未示)覆盖低压晶体管区B，曝露存储器区A，以堆叠结构34为掩模进行一离子注入制作工艺以在存储器区A内的基底10中形成一第一掺杂区38，换句话说第一掺杂区38位于第二沟槽32正下方的基底10中。然后移除光致抗蚀剂。
如图5所示，移除部分的堆叠结构34中的第三氧化层30以扩大第二沟槽32并且使得在各个堆叠结构34中的锐角36的尖端P1完全曝露出来，在移除部分的堆叠结构34中的第三氧化层30的同时，在存储器区A内未被第一多晶硅层18覆盖的第一氧化层16以及在低压晶体管区B内的第一氧化层16也同时被移除，使得部分的基底10曝露出来。第三氧化层30和第一氧化层16较佳可以利用湿蚀刻移除。
如图6所示，形成一第四氧化层40顺应地覆盖第一多晶硅层18的各个锐角36、第三氧化层30和曝露的基底10，此时第一多晶硅层18被第三氧化层30、第四氧化层40和第一氧化层16共同包覆，第四氧化层40较佳为氧化硅。接着进行一快速热制作工艺，使得第四氧化层40更致密，此时在基底10中的第一掺杂区38会因为加热制作工艺而扩散，使得第一掺杂区38和第一多晶层18部分重叠。
如图7所示，形成一第二多晶硅层42填入存储器区A的第二沟槽32，使得第二多晶硅层42和第三氧化层30的上表面切齐，如图8所示，在各个堆叠结构34中各形成一第三沟槽44穿透第三氧化层30和第一多晶硅层18，使得第一氧化层16由第三沟槽44的底部曝露出来，而第一多晶硅层18由第三沟槽44的侧壁曝露出来。
如图9所示，进行一氧化制作工艺，氧化第一多晶硅层18和第二多晶硅层42以在第一多晶硅层18和第二多晶硅层42的表面以形成一第五氧化层46覆盖第二多晶硅层42和第一多晶硅层18，第五氧化层46较佳为氧化硅，接续将由第三沟槽44的底部曝露出来的第一氧化层16以及位于低压晶体管区B的第一氧化层40移除。
如图10所示，以热氧化法形成一第六氧化层48覆盖各个第三沟槽44的底部以及低压晶体管区B的基底10，然后全面地形成一第三多晶硅层50覆盖存储器区A以及填入各第三沟槽44，并且第三多晶硅层50覆盖低压晶体管区B的第六氧化层48，然后形成掩模层52覆盖低压晶体管区B的第三多晶硅层50，再形成一牺牲层54，例如多晶硅层，顺应地覆盖第三多晶硅层50和掩模层52，请参阅图11，接着以掩模层52为停止层，利用化学机械研磨去除牺牲层54和部分的第三多晶硅层50，使得剩余的第三多晶硅层50的上表面和掩模层52的上表面切齐，请参阅图12，以掩模层52为掩模，回蚀刻存储器区A的第三多晶硅层50，使得第三多晶硅层50分成三个不相连的第三多晶硅层50，其中二个第三多晶硅层50位于存储器区A，一个位于低压晶体管区B，并且各个第三多晶硅层50的上表面和第五氧化层46的上表面切齐。
如图13所示，移除掩模层52，然后在存储器区内A的两个第三多晶硅层50中形成各形成一个第四沟槽56穿透第三多晶硅层50和第六氧化层48，使得基底10曝露出来，并且在形成第四沟槽56的同时也图案化低压晶体管区B的第三多晶硅层50以及第六氧化层48，使得剩余的第三多晶硅层50在低压晶体管区B内形成一栅极电极，剩余的第六氧化层48在低压晶体管区B内形成一栅极氧化层。之后进行一离子注入制作工艺以在各个第四沟槽56下方的基底10形成一第二掺杂区58并且同时在栅极电极的两侧各形成一源极/漏极掺杂区60，此时栅极电极、栅极氧化层和源极/漏极掺杂区60构成一低压晶体管200，而位于二个第四沟槽56之间的第一多晶硅层18、第二多晶硅层42、第三多晶硅层50、第三氧化层30、第四氧化层40、第五氧化层46、第六氧化层48、第一掺杂区38以及第二掺杂区58共同构成本发明的闪存存储器100。另外，在闪存存储器100形成后可在第四沟槽56内填入一导电层作为一位线62。
图14为依据本发明的第一较佳实施例的制作方法所绘示的闪存存储器。如图14所示，一种闪存存储器300，包含：一基底80，一堆叠栅极82设置于基底80上，堆叠栅极82包含一抹除栅极84以及二浮置栅极86，其中各个浮置栅极86分别位于抹除栅极84的相对两侧，并且各个浮置栅极86各具有一锐角88延伸至抹除栅极84的下方并且各个锐角88与抹除栅极84部分重叠，二个选择栅极90位于堆叠栅极82的二侧，一穿隧氧化层92位于堆叠栅极82和基底80之间以及各个选择栅极90和基底80之间，一栅极间氧化层94位于抹除栅极84和各个浮置栅极86之间以及各个选择栅极90和抹除栅极84之间，一第一掺杂区96位于抹除栅极84下方的基底80内，并且第一掺杂区96部分和各个浮置栅极86重叠。此外，二个第二掺杂区98分别位于各个选择栅极90的一侧的基底80中，在选择栅极90的一侧设置有一位线102接触第二掺杂区98。选择栅极90、抹除栅极84和浮置栅极86较佳为多晶硅，穿隧氧化层92和栅极间氧化层94较佳为氧化硅。
另外，抹除栅极84包含一第一部分104和一第二部分106，第一部分104的宽度大于第二部分106，前述两个锐角88皆位于第一部104分的下方，各个锐角具有一尖端P2，尖端P2指向抹除栅极84，再者，抹除栅极84也有两个锐角108，此两个锐角108各自对应到两个浮置栅极86的锐角88，详细来说抹除栅极84的两个锐角108各具有一尖端P3，此两个尖端P3各自指向一个浮置栅极86。再者，抹除栅极84的底面和穿隧氧化层92接触，各个浮置栅极86的底面也和穿隧氧化层92接触，抹除栅极84的底面和各个浮置栅极86的底面切齐。此外各个浮置栅极86的上表面为一弧面110，弧面110的高度随着远离抹除栅极84的方向降低。另外，前述的弧面110可以代换成一斜面，也就是说浮置栅极86的上表面可以为斜面，斜面的高度随着远离抹除栅极的方向降低，斜面轮廓请参阅图2B的侧壁28的斜面。
值得注意的是：本发明的闪存存储器300在进行写入模式时，电荷是由第一掺杂区96穿透穿隧氧化层92进入至少其中一个浮置栅极86，电荷进入那一个浮置栅极86或是同时进入两个浮置栅极86是由选择栅极90控制，也就是说本发明并非利用控制栅极进行写入，换而言之，本发明的闪存存储器300在写入模式时电荷不是由控制栅极进入浮置栅极86，所以本发明的闪存存储器300没有控制栅极。此外当进行抹除模式时，电荷由至少其中一个浮置栅极86中穿透栅极间氧化层94进入抹除栅极84，由于浮置栅极86具有尖端P2，在尖端P2会形成较高的电场，因此在进行抹除模式，即使采用较低的操作电压，电荷依然可以轻易的从浮置栅极86利用博勒-诺德汉穿隧(Fowler-Nordheim tunneling)效应进入抹除栅极。
下文表一中所例示的是本发明的闪存存储器分别在读取模式、抹除模式和写入模式时，选择栅极90、位线102、抹除栅极84和第一掺杂区96的操作电压，举例而言，在写入模式时选择栅极90的电压为0.8～1伏特，位线102电压为0.45伏特，抹除栅极84电压为5伏特，第一掺杂区96电压为6.5伏特。另外，在表一中所列出的数值只是本发明的闪存存储器的操作模式中多个较佳实施例中的一种，选择栅极90、位线102、抹除栅极84和第一掺杂区96的操作电压，可随着元件的需求不同而调整。
表一
本发明的闪存存储器的制作方法整合了低压晶体管和闪存存储器的制作工艺，尤其是本发明的闪存存储器不是利控制栅极进行写入模式，反而是利用位于抹除栅极和浮置栅极下方的第一掺杂区进行写入模式，如此一来可以节省掉控制栅极所占据的空间，增加元件集成度。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (19)

1.一种闪存存储器的制作方法，包含：
提供一基底其上依序覆盖有一第一氧化层、一第一多晶硅层、一第二氧化层和一图案化掩模，其中该图案化掩模具有二开口使得该第二氧化层由各该开口曝露出来；
以该图案化掩模为掩模移除部分的该第二氧化层和该第一多晶硅层，以在该第一多晶硅层中形成二个第一沟槽，其中该多个第一沟槽各包含一侧壁，该多个侧壁不和该基底的上表面垂直；
形成一第三氧化层填入该多个第一沟槽以及该多个开口，并且使得该第三氧化层的上表面和该图案化掩模的上表面切齐；
完全移除该图案化掩模以及位于该图案化掩模正下方的该第二氧化层和该第一多晶硅层以形成一第二沟槽，并且使得剩余的该第一多晶硅层和剩余的该第三氧化层共同构成二个堆叠结构，其中在各该堆叠结构中的该第一多晶硅层包含二个锐角；
移除部分的该堆叠结构中的该第三氧化层以扩大该第二沟槽并且使得在各该堆叠结构中的各该锐角完全曝露出来；
形成一第四氧化层顺应地覆盖该多个锐角；
形成一第二多晶硅层填入该第二沟槽；.
在各该堆叠结构中各形成一第三沟槽穿透该第三氧化层和该第一多晶硅层；
形成一第五氧化层覆盖该第二多晶硅层和该第一多晶硅层；
形成二第三多晶硅层分别填满各该第三沟槽；以及
形成二第四沟槽穿透各该第三多晶硅层。
2.如权利要求1所述的闪存存储器的制作方法，另包含：在形成该第二沟槽和该多个堆叠结构之后，形成一第一掺杂区于该第二沟槽正下方的该基底中。
3.如权利要求1所述的闪存存储器的制作方法，其中各该堆叠结构中的该第一多晶层的上表面为一凹槽状。
4.如权利要求3所述的闪存存储器的制作方法，其中各该堆叠结构中的该第一多晶层的该锐角具有一尖端，尖端指向远离该堆叠结构的方向。
5.如权利要求1所述的闪存存储器的制作方法，另包含：在移除部分的堆叠结构中的该第三氧化层以扩大该第二沟槽时，同时移除未被该第一多晶硅层覆盖的该第一氧化层。
6.如权利要求5所述的闪存存储器的制作方法，另包含：在形成该第四氧化层顺应地覆盖该多个锐角时，该第四氧化层同时形成在未被该第一多晶硅层覆盖的该基底上。
7.如权利要求5所述的闪存存储器的制作方法，其中该第五氧化层的形成方式包含：氧化该第一多晶硅的表面和氧化该第二多晶硅的表面。
8.如权利要求1所述的闪存存储器的制作方法，另包含：在形成该多个第三沟槽后，移除由该多个第三沟槽曝露出来的该第一氧化层，使得部分的该基底由该多个第三沟槽曝露出来。
9.如权利要求8所述的闪存存储器的制作方法，另包含：形成一第六氧化层于由各该第三沟槽曝露出来的该基底上。
10.如权利要求1所述的闪存存储器的制作方法，另包含：在形成该多个第四沟槽之后，形成一第二掺杂区于各该第四沟槽正下方的该基底中。
11.一种闪存存储器，包含：
基底；
堆叠栅极，设置于该基底上，该堆叠栅极包含一抹除栅极以及二浮置栅极，其中该多个浮置栅极分别位于该抹除栅极的相对两侧，并且各该浮置栅极各具有一第一锐角延伸至该抹除栅极的下方并且该多个第一锐角与该抹除栅极重叠；
二选择栅极，位于该堆叠栅极的二侧；
穿隧氧化层，位于该堆叠栅极和该基底之间以及该多个选择栅极和该基底之间；
栅极间氧化层，位于该抹除栅极和各该浮置栅极之间以及该多个选择栅极和该抹除栅极之间；以及
第一掺杂区，位于该抹除栅极下方的基底内，并且该第一掺杂区部分和该多个浮置栅极重叠。
12.如权利要求11的闪存存储器结构，其中当进行写入模式时，电荷由该第一掺杂区穿透该穿隧氧化层进入至少其中一个该多个浮置栅极中。
13.如权利要求11的闪存存储器结构，其中当进行抹除模式时，电荷由至少其中一个该多个浮置栅极中穿透该栅极间氧化层进入该抹除栅极。
14.如权利要求11的闪存存储器结构，另包含二第二掺杂区，分别位于各该选择栅极的一侧的该基底中。
15.如权利要求11的闪存存储器结构，其中该抹除栅极包含一第一部分和一第二部分，该第一部分的宽度大于该第二部分，该多个第一锐角位于该第一部分之下。
16.如权利要求11的闪存存储器结构，其中该抹除栅极的底面和该穿隧氧化层接触，各该浮置栅极的底面和该穿隧氧化层接触，该抹除栅极的底面和各该浮置栅极的底面切齐。
17.如权利要求11的闪存存储器结构，其中各该浮置栅极的上表面为一弧面，该弧面的高度随着远离该抹除栅极的方向降低。
18.如权利要求11的闪存存储器结构，其中各该浮置栅极的上表面为一斜面，该斜面的高度随着远离该抹除栅极的方向降低。
19.如权利要求11的闪存存储器结构，其中该抹除栅极包含二第二锐角各自对应到各该浮置栅极的该第一锐角。
CN201610065119.6A 2016-01-29 2016-01-29 闪存存储器及其制作方法 Pending CN107026171A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201610065119.6A CN107026171A (zh) 2016-01-29 2016-01-29 闪存存储器及其制作方法
US15/081,946 US20170221911A1 (en) 2016-01-29 2016-03-28 Flash memory and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610065119.6A CN107026171A (zh) 2016-01-29 2016-01-29 闪存存储器及其制作方法

Publications (1)

Publication Number Publication Date
CN107026171A true CN107026171A (zh) 2017-08-08

Family

ID=59387717

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610065119.6A Pending CN107026171A (zh) 2016-01-29 2016-01-29 闪存存储器及其制作方法

Country Status (2)

Country Link
US (1) US20170221911A1 (zh)
CN (1) CN107026171A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122920A (zh) * 2017-12-13 2018-06-05 武汉新芯集成电路制造有限公司 提高浮栅型闪存擦除效率的方法以及浮栅型闪存
CN110021606A (zh) * 2018-01-10 2019-07-16 力旺电子股份有限公司 单层多晶硅非挥发性内存单元

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
CN109935591B (zh) * 2019-03-21 2024-03-12 北京时代全芯存储技术股份有限公司 一种记忆体结构及其制造方法
CN112234096A (zh) * 2020-10-27 2021-01-15 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其制备方法
CN117219500B (zh) * 2023-11-09 2024-04-05 绍兴中芯集成电路制造股份有限公司 晶体管器件和闪存存储器的集成结构及其集成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286348A (ja) * 1999-03-29 2000-10-13 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
CN104900650A (zh) * 2014-03-05 2015-09-09 力晶科技股份有限公司 分离栅极闪存存储器及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
KR100645063B1 (ko) * 2005-03-14 2006-11-10 삼성전자주식회사 비휘발성 기억장치 및 그 제조방법
JP5190985B2 (ja) * 2008-02-08 2013-04-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
US8093649B2 (en) * 2008-03-28 2012-01-10 National Tsing Hua University Flash memory cell
US9960172B2 (en) * 2014-11-19 2018-05-01 Globalfoundries Singapore Pte. Ltd. Reliable non-volatile memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286348A (ja) * 1999-03-29 2000-10-13 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
CN104900650A (zh) * 2014-03-05 2015-09-09 力晶科技股份有限公司 分离栅极闪存存储器及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122920A (zh) * 2017-12-13 2018-06-05 武汉新芯集成电路制造有限公司 提高浮栅型闪存擦除效率的方法以及浮栅型闪存
CN108122920B (zh) * 2017-12-13 2019-03-26 武汉新芯集成电路制造有限公司 提高浮栅型闪存擦除效率的方法以及浮栅型闪存
CN110021606A (zh) * 2018-01-10 2019-07-16 力旺电子股份有限公司 单层多晶硅非挥发性内存单元
CN110021606B (zh) * 2018-01-10 2022-02-22 力旺电子股份有限公司 单层多晶硅非挥发性内存单元

Also Published As

Publication number Publication date
US20170221911A1 (en) 2017-08-03

Similar Documents

Publication Publication Date Title
CN107026171A (zh) 闪存存储器及其制作方法
CN100530600C (zh) 形成非易失性半导体内存组件的方法
CN102751334B (zh) 非易失性存储器元件及其制造方法
CN102956462B (zh) 双栅极式闪存
US8106444B2 (en) Semiconductor device
US7951670B2 (en) Flash memory cell with split gate structure and method for forming the same
US20060001081A1 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
CN102088001B (zh) 快闪存储器及其制作方法
CN100438045C (zh) 制造半导体器件阵列的方法
CN1885559B (zh) 半导体器件及其形成方法
US20080191262A1 (en) Non-volatile memory and fabricating method thereof
TWI555213B (zh) 快閃記憶體閘極結構及其製作方法
CN103904031B (zh) 半导体结构制造方法及制成的结构
CN105990363B (zh) 双位闪存存储器结构及其制造方法
CN100461374C (zh) 非挥发性存储器及其制造方法与操作方法
JP2009289902A (ja) Ｎａｎｄ型フラッシュメモリおよびその製造方法
TWI685948B (zh) 記憶體結構及其製造方法
CN107863298A (zh) 浮栅型闪存的制作方法及浮栅型闪存
CN209496870U (zh) 一种记忆体结构
CN100527423C (zh) 自我对准非挥发性存储器及其制造方法
CN102054841A (zh) 一种与非门闪存及其制造方法
CN105762150B (zh) 闪存存储器及其制造方法
JP2006332098A (ja) 半導体装置およびその製造方法
CN103579362B (zh) 半导体装置及其制作方法
JP4819491B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170808