CN107863298A - 浮栅型闪存的制作方法及浮栅型闪存 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 216
- 238000002360 preparation method Methods 0.000 title claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 123
- 229920005591 polysilicon Polymers 0.000 claims abstract description 122
- 230000004888 barrier function Effects 0.000 claims abstract description 45
- 239000007787 solid Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 42
- 238000007254 oxidation reaction Methods 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 235000008429 bread Nutrition 0.000 claims description 2
- VDGJOQCBCPGFFD-UHFFFAOYSA-N oxygen(2-) silicon(4+) titanium(4+) Chemical compound [Si+4].[O-2].[O-2].[Ti+4] VDGJOQCBCPGFFD-UHFFFAOYSA-N 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 22
- 238000010168 coupling process Methods 0.000 abstract description 22
- 238000005859 coupling reaction Methods 0.000 abstract description 22
- 239000010410 layer Substances 0.000 description 231
- 230000008569 process Effects 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 210000003323 beak Anatomy 0.000 description 13
- 238000005530 etching Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 238000003860 storage Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 3
- 238000010301 surface-oxidation reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- QRSFFHRCBYCWBS-UHFFFAOYSA-N [O].[O] Chemical compound [O].[O] QRSFFHRCBYCWBS-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 230000000802 nitrating effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及浮栅型闪存的制作方法及浮栅型闪存，其中浮栅型闪存的制作方法包括形成第一多晶硅层以用于形成浮栅，在第一多晶硅层上方形成垫氧化层和阻挡层并形成贯穿二者的开口，该开口部分覆盖用于形成堆叠栅极的浮栅区，氧化该开口暴露的第一多晶硅层，从而使得浮栅区的第一多晶硅层表面形成凹坑，在去除阻挡层、垫氧化层以及表面氧化层之后，在第一多晶硅层上形成极间介质层和用于形成控制上的第二多晶硅层，最终在浮栅区形成堆叠栅极，该堆叠栅极中，控制栅和浮栅的堆叠面具有高度起伏的结构，从而可以增加控制栅和浮栅的耦合面积，提高控制栅到浮栅的耦合效率。本发明另外提供了上述具有高度起伏堆叠面的浮栅型闪存。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及浮栅型闪存的制作方法及浮栅型闪存。
背景技术
存储器用于存储大量数字信息，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，存储器大致可以分为两大类：易失(volatile)和非易失(non-volatile)。易失存储器在系统关闭时立即失去存储在内的信息：它需要持续的电源供应以维持数据。大部分的随机存储器(RAM)都属于此类。非易失存储器在系统关闭或无电源供应时仍能保持数据信息。
快闪存储器(FlashMemory)又称闪存，已经成为非易失存储器的主流存储器，其具有集成度高、存储速度快、易于擦除和重写等优点，因而在微微、自动化控制等多项领域得到了广泛的应用，闪存特别适合应用在携带式的装置上，已成为业界研究的主流之一。
浮栅型闪存就是一种非易失存储器。一般而言，浮栅型闪存都有着类似的原始单元架构，它们都有层叠的栅极结构，该栅极结构包括浮栅(或浮置栅极)和至少部分覆盖浮栅的控制栅(控制栅极)，其中，控制栅通过通过耦合以控制浮栅中的电子的储存与释放，因此提高控制栅到浮栅的耦合效率(couplingratio)对于浮栅型闪存的工作效率至关重要。
发明内容
本发明的目的是提供一种浮栅型闪存的制作方法以及利用所述方法制备的浮栅型闪存，通过增加控制栅和浮栅之间的耦合面积以增加控制栅和浮栅之间的耦合效率。
为实现上述目的，本发明提供了一种浮栅型闪存的制作方法，包括如下步骤：
提供基底，所述基底上包括浮栅区；在所述基底上依次叠加形成隧穿氧化层、第一多晶硅层、垫氧化层和阻挡层；刻蚀所述阻挡层和所述垫氧化层，形成贯穿所述阻挡层和所述垫氧化层的开口，所述开口部分覆盖所述浮栅区；氧化所述开口下方的所述第一多晶硅层，在所述开口内形成表面氧化层；以及去除剩余的所述阻挡层、所述垫氧化层以及所述表面氧化层，在所述第一多晶硅层表面形成了凹坑，所述凹坑部分覆盖所述浮栅区。
可选的，在所述第一多晶硅层表面形成凹坑之后，还包括以下步骤：
在所述第一多晶硅层表面依次叠加形成极间介质层和第二多晶硅层；在所述浮栅区形成堆叠栅极，所述堆叠栅极包括沿所述基底表面依次叠加的第一多晶硅层、极间介质层和第二多晶硅层；以及在所述堆叠栅极两侧的基底进行源漏注入并退火，形成源极区和漏极区。
可选的，所述开口覆盖所述浮栅区的中间区域，所述凹坑覆盖所述浮栅区的中间区域。
可选的，所述开口覆盖所述浮栅区的边缘区域，所述凹坑覆盖所述浮栅区的边缘区域。
可选的，所述浮栅区的边缘区域覆盖有两个以上的所述开口。
可选的，所述垫氧化层包括二氧化硅，所述阻挡层包括氮化硅。
可选的，利用局部氧化工艺在所述开口内形成所述表面氧化层，所述表面氧化层的面积大于所述开口的面积。
可选的，所述表面氧化层包括中间厚边缘薄的弧面结构。
可选的，所述表面氧化层的厚度是
另外，本发明还提供了一种浮栅型闪存，利用了上述的浮栅型闪存的制作方法，包括堆叠栅极，所述堆叠栅极包括沿基底表面依次堆叠的浮栅和控制栅，其中，所述控制栅和所述浮栅的堆叠面包括弧面。
本发明提供的浮栅型闪存的制作方法，通过增加第二多晶硅层(用以形成控制栅)和第一多晶硅层(用以形成浮栅)的耦合面积以增加耦合效率，具体利用在浮栅区的部分区域形成表面氧化层并去除该氧化层从而使极间介质层、第二多晶硅层与第一多晶硅层形成的堆叠面的面积增加，有利于增大控制栅和浮栅之间的耦合电容，从而可以提高控制栅对浮栅的耦合效率。
进一步的，利用局部氧化的方式在第一多晶硅层上形成表面氧化层，氧原子向阻挡层下方渗入进行氧化从而在开口两侧形成鸟嘴区，在从鸟嘴区向开口的方向，表面氧化层的厚度逐渐增加，在去除表面氧化层后，可以在剩余的第一多晶硅层的浮栅区形成侧壁和底面逐渐过渡连接的弧状的凹坑，在依次覆盖极间介质层和第二多晶硅层并刻蚀形成堆叠栅极之后，控制栅与浮栅具有弧面形状的高度起伏的堆叠面，弧面形状的堆叠面有利于控制栅和浮栅之间形成均匀的耦合电容，可以增加所形成的浮栅型闪存的可靠性。
本发明的浮栅型闪存，控制栅和浮栅有较大的耦合面积，电压可以有效地从控制栅耦合到浮栅。
附图说明
图1是一种浮栅型闪存的剖面示意图。
图2是本发明实施例的浮栅型闪存的制作方法的流程示意图。
图3是本发明实施例的浮栅型闪存的制作方法中形成阻挡层后的剖面示意图。
图4a至图4e是本发明实施例一的浮栅型闪存的制作方法的剖面示意图。
图5a至图5e是本发明实施例二的浮栅型闪存的制作方法的剖面示意图。
附图标记说明：
100、200-浮栅型闪存；110-栅极结构；111-浮栅；103、211-极间介质层；112-控制栅；101、203-隧穿氧化层；201-基底；205-第一多晶硅层；207-垫氧化层；209-阻挡层；10-浮栅区；11-中间区域；12-边缘区域；20-第一开口；20'-第二开口；30-鸟嘴区；40-凹坑；210-第一表面氧化层；210'-第二表面氧化层；213-第二多晶硅层；220-第一堆叠栅极；220'-第二堆叠栅极。
具体实施方式
以下结合附图和具体实施例对本发明的浮栅型闪存的制作方法以及浮栅型闪存作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
图1是一种浮栅型闪存的剖面示意图。如图1所示，浮栅型闪存100具有在基底上形成的层叠的栅极结构110以及位于栅极结构110两侧的n+离子掺杂的源极区(S)和漏极区(D)，其中，栅极结构110包括浮栅111、极间介质层103以及至少部分覆盖浮栅111的控制栅112，其中，浮栅111被埋在隧穿氧化层101和极间介质层103之间，由于与外部电路并没有连接，是处于浮置状态，用以存储电荷，控制栅112的位置在浮栅111之上，控制栅112用于控制数据的输入与输出，它通常和外部的电极例如字线(word line)相连接。极间介质层103的作用是隔绝浮栅111和控制栅112。
由于控制栅112通过耦合以控制浮栅111中的电子的储存与释放，因此，控制栅112与浮栅111之间的耦合效率直接影响到浮栅型闪存100的写入和擦除效率。提高控制栅112到浮栅111的耦合效率对于浮栅型闪存100的工作效率至关重要。现有工艺条件下，要增大控制栅112到浮栅111的耦合效率需要减薄极间介质层103的厚度，但是减薄极间介质层103的同时会降低电荷的存储时间，容易导致浮栅型闪存100的存储单元性能不稳定。
图2本发明实施例的浮栅型闪存的制作方法的流程示意图。如图2所示，本实施例的浮栅型闪存的制作方法包括如下步骤：
S1：提供基底，所述基底上包括浮栅区；
S2：在所述基底上依次叠加形成隧穿氧化层、第一多晶硅层、垫氧化层和阻挡层；
S3：刻蚀所述阻挡层和所述垫氧化层，形成贯穿所述阻挡层和所述垫氧化层的开口，所述开口部分覆盖所述浮栅区；
S4：氧化所述开口下方的所述第一多晶硅层，在所述开口内形成表面氧化层；
S5：去除剩余的所述阻挡层、所述垫氧化层以及所述表面氧化层，在所述第一多晶硅层表面形成凹坑，所述凹坑部分覆盖所述浮栅区；
S6：在所述第一多晶硅层表面依次叠加形成极间介质层和第二多晶硅层；以及，
S7：在所述浮栅区形成堆叠栅极，所述堆叠栅极包括沿所述基底表面依次叠加的第一多晶硅层、极间介质层和第二多晶硅层；以及
S8：在所述堆叠栅极两侧的基底进行源漏注入并退火，形成源极区和漏极区。
图3是本发明实施例的浮栅型闪存的制作方法中形成阻挡层后的剖面示意图。如图3所示，结合步骤S1至步骤S2，在基底201上依次叠加形成有隧穿氧化层203、第一多晶硅层205、垫氧化层207和阻挡层209。基底201上设置有浮栅区10。
基底201的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。基底201还可以根据设计需求注入一定的掺杂粒子以改变电学参数。本发明目的是形成浮栅型闪存，因而在基底201上可根据需要设置一个或多个浮栅区10，浮栅区10用于形成浮栅型闪存的浮栅，浮栅区10通常设置于基底201上的存储区，在每个浮栅区10可最终形成一个存储单元(cell)。
需要说明的是，本实施例重点描述的是增加浮栅和控制栅的耦合面积，因此，在步骤S1和步骤S2之前，可以认为在基底101上已经完成了但不限于下列工艺步骤：在基底101上已形成有隔离沟道(如浅沟槽隔离结构，STI)，并且在基底101上进行了阱注入(例如深N阱注入)、其他离子注入(例如调整阈值电压的离子注入)及退火等步骤，但是，本领域技术人员应当理解，为使得图示能清楚的表达本申请的核心思想，图中仅以示意图的形成表示了浮栅区10及周围的器件和结构，但这并不代表本发明涉及的浮栅型闪存的制作工艺仅包括这些部分或步骤，公知的闪存结构和工艺步骤也可包含在其中。
隧穿氧化层203形成于基底201表面，以利于在进行离子注入时，阻止离子有可能穿过浮栅进入基底201，进而影响基底201的电压状态，对闪存形成造成不利影响。形成隧穿氧化层203的方法可以采用现有技术中常用的热炉管工艺或快速热氧化工艺。本实施例中，隧穿氧化层203的材料可以为氧化硅或掺氮的氧化硅。厚度可以为至
第一多晶硅层205覆盖隧穿氧化层203，第一多晶硅层205可采用本领域常用的沉积方法形成，例如化学气相沉积法形成，第一多晶硅层205也可以包括掺杂离子，掺杂多晶硅的方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成，也可以是利用化学气相沉积法形成掺杂多晶硅层并在临场进行掺杂。第一多晶硅层205的厚度例如为用于最终形成浮栅型闪存的浮栅，但不限于此，第一多晶硅层205的厚度可以根据所需形成的浮栅的要求而定，例如，在另一实施例中，第一多晶硅层205的厚度为至
垫氧化层207和阻挡层209依次叠加沉积在第一多晶硅层205表面，垫氧化层207，阻挡层209，垫氧化层207可以是二氧化硅，其作用是保护第一多晶硅层205以及作为沉积阻挡层209的应力缓冲层，厚度约至阻挡层209可以是氮化硅，其可以用作后续刻蚀工艺的保护层，厚度约至
在上述浮栅型闪存的制作方法的步骤S3，在垫氧化层207和阻挡层209中形成贯穿阻挡层209和垫氧化层207的开口，所述开口部分覆盖浮栅区10。根据开口位置的不同，下面分别以实施例一和实施例二对步骤S3至步骤S8进行说明，但是本领域技术人员应当理解，实施例一和实施例二用以本领域技术人员完全理解本发明浮栅型闪存的制作方法，但本发明浮栅型闪存的制作方法并不限于下列实施例一和实施例二中的技术方案，在不违背本发明浮栅型闪存的制作方法的内涵前提下，本领域技术人员可以对本发明浮栅型闪存的制作方法的实施方式进行各种调整。
实施例一
图4a至图4e是本发明实施例一的浮栅型闪存的制作方法的剖面示意图。以下结合图4a至图4e和步骤S3至步骤S8对本实施例浮栅型闪存的制作方法进行说明。
结合图4a和步骤S3，刻蚀阻挡层209和垫氧化层207，在垫氧化层207和阻挡层209中形成贯穿阻挡层209和垫氧化层207的第一开口20，第一开口20部分覆盖浮栅区10。本实施例中，第一开口20暴露出位于浮栅区10范围内的中间区域11的第一多晶硅层205。
可以利用干法刻蚀去除第一开口20处的阻挡层209和垫氧化层207，刻蚀气体可以是选自HBr、Cl2、SF6、O2、N2、NF3、Ar、He和CF4组成的组中的一种或几种，本实施例中，刻蚀阻挡层209和垫氧化层207可利用同一光罩，并且所形成的第一开口20垂直于基底201的截面为矩形，在本发明某些实施例中，刻蚀阻挡层209和垫氧化层207也可利用不同的光罩即刻蚀工艺，第一开口20垂直于基底201的截面也可以是梯形或其他形状。
本实施例中，第一开口20暴露出了位于浮栅区10的中间区域11的第一多晶硅层205。中间区域21的位置可以不限定于浮栅区10范围内的正中心部分，中间区域21可以理解为是浮栅区10范围内不包括浮栅区10边缘的其他部分区域。
结合图4b和步骤S4，氧化第一开口20下方的第一多晶硅层205，在第一开口20内形成第一表面氧化层210。本实施例中，位于中间区域21的第一多晶硅层205被第一开口20暴露，本步骤对位于中间区域21的第一多晶硅层205进行氧化，形成第一表面氧化层210。
第一开口20内的第一多晶硅层205被氧化，从而开口内的第一多晶硅层205与未被第一开口20暴露的第一多晶硅层205相比，第一开口20暴露的第一多晶硅层205变薄，并在其表面形成了第一表面氧化层210，第一多晶硅层205的表面形成了高低起伏的形状，本实施例中由于第一开口20位于浮栅区10的中间区域11，从而与表面齐平的第一多晶硅层205相比，在浮栅区10的第一多晶硅层205具有高低起伏的表面从而表面积增加，有利于后续叠加于第一多晶硅层205上的第二多晶硅层在浮栅区10与第一多晶硅层205的堆叠面积，在形成堆叠栅极之后，使得控制栅与浮栅的耦合面积增大。
优选方式中，可以采用局部氧化工艺对第一开口20暴露的第一多晶硅层205进行氧化。局部氧化工艺是一种选择氧化方法，具体可利用氧化速度较快的湿法氧化工艺对中间区域21的第一多晶硅层205进行氧化从而使中间区域21的第一多晶硅层205变薄，所形成的局部氧化层即本实施例中的第一表面氧化层210，第一表面氧化层210的厚度比消耗掉的第一多晶硅层205的厚度大，并且，在局部氧化工艺中，氧原子会发生侧向侵入(lateralincursion)进入被阻挡层209覆盖的垫氧化层207，从而在阻挡层209下进行氧化过程把阻挡层209的边缘抬高，形成鸟嘴(Bird’s beak)区30。在鸟嘴区30形成的氧化层也是第一表面氧化层210的一部分，鸟嘴区30形成的氧化层的厚度小于未被阻挡层209覆盖的厚度，因而，利用局部氧化工艺，所形成的第一表面氧化层210的厚度沿第一开口20内部向阻挡层209下方其厚度逐渐降低，第一表面氧化层210厚度范围约至本实施例中，鸟嘴区30的产生使得被氧化之后，剩余的第一多晶硅层205因厚度的不同而表面积增大，并且剩余的第一多晶硅层205的厚度变化沿第一开口20向鸟嘴区30具有较连续的过渡，有利于后续在浮栅区10叠加于第一多晶硅层205的第二多晶硅层213具有高度连续过渡的重合面。
需要说明的是，虽然本实施例在步骤S4中优选局部氧化工艺，但本发明不限于此，也可以利用其他氧化工艺形成第一表面氧化层210，例如，在另外的实施例中，也可以利用ISSG(in situ steam generation,原位蒸汽生成)或者快速热退火等工艺形成第一表面氧化层210。
结合图4c和步骤S5，去除剩余的阻挡层209、垫氧化层207以及第一表面氧化层210，在剩余的第一多晶硅层205表面形成位于浮栅区10的凹坑40。
可以利用本领域常用的工艺去除阻挡层209、垫氧化层207以及第一表面氧化层210，本实施例中，可以利用干法刻蚀工艺去除阻挡层209、垫氧化层207以及第一表面氧化层210。
经过步骤S5，在浮栅区10的第一多晶硅层205，其表面不再是平面，而是具有位于浮栅区10的凹坑40。本实施例中，第一开口20暴露浮栅区10的中间区域21，从而氧化后所形成的第一表面氧化层210覆盖中间区域21，在去除第一表面氧化层210之后，浮栅区10的第一多晶硅层205中间厚两边薄，即形成了凹坑40。并且，优选利用局部氧化工艺形成第一表面氧化层210，第一表面氧化层210还包括在鸟嘴区30由于氧原子侧向侵入阻挡层209而形成的氧化层，从而在去除第一表面氧化层210之后，第一多晶硅层205的厚度沿凹坑40边缘向凹坑40中心逐渐降低，凹坑40沿鸟嘴区30向中间区域21，其侧壁与底部具有连续过渡的弧面形状。
结合图4d和步骤S6，在剩余的第一多晶硅层205表面依次叠加形成极间介质层211和第二多晶硅层213。
极间介质层211用以将浮栅和控制栅相隔，它的组成可以是氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)堆叠层，ONO堆叠层的形成方法例如是先以热氧化法形成一层氧化硅后，利用化学气相沉积法于氧化硅层上形成氮化硅层，接着再用湿氢以及氧气氧化部分氮化硅层而形成另一层氧化硅层，ONO堆叠层的厚度例如分别是约至至 至但不限于此，极间介质层211也可以是二氧化硅等绝缘材料。
第二多晶硅层213后续用以形成控制栅，第二多晶硅层213覆盖极间介质层211，第二多晶硅层213的厚度约至
本实施例中，经过步骤S3至S5，在浮栅区10的第一多晶硅层205表面形成凹坑40，凹坑40的深度约至从而浮栅区10的第一多晶硅层205较步骤S2初形成的具有平整表面的第一多晶硅层205表面积增大，在依次叠加覆盖极间介质层211和第二多晶硅层213之后，可以增加浮栅区10的第二多晶硅层213与第一多晶硅层205的堆叠面积，在后续形成堆叠的浮栅和控制栅之后，其耦合电容增大，可提高控制栅对浮栅的耦合效率。
结合图4e和步骤S7和步骤S8，首先执行步骤S7，在浮栅区10形成第一堆叠栅极220，第一堆叠栅极220包括沿基底201表面依次叠加的第一多晶硅层205、极间介质层211和第二多晶硅层213。其中，第一多晶硅层205用作第一堆叠栅极220的浮栅，第二多晶硅层213用作第一堆叠栅极220的控制栅。
接着执行步骤S8，在第一堆叠栅极220两侧进行源漏注入并退火，形成源极区(S)和漏极区(D)。本实施例中，基底201例如是p型硅基底，在源极区(S)和漏极区(D)注入的离子可以是n+离子。
步骤S7刻蚀第二多晶硅层213、极间介质层211以及第一多晶硅层205形成第一堆叠栅极220，以及步骤S8形成源极区(S)和漏极区(D)的方法可以利用本领域常用的工艺，本实施例不再赘述。
经过步骤S8，在基底201上形成的第一堆叠栅极220中，控制栅222和浮栅221的堆叠面并不是平面，与堆叠面是平面的堆叠栅极相比，第一堆叠栅极220中控制栅222与浮栅221具有更大的堆叠面积，即在浮栅型闪存工作中，在控制栅222与浮栅221之间，形成了较大面积的耦合电容，从而可以提高控制栅222对浮栅221的耦合效率。
本实施例中，通过在浮栅区10的第一多晶硅层205表面形成两边高中间低的凹坑40，从而增加了控制栅222和浮栅221的堆叠面积，但本发明不限于此种实施方式，下面以实施例二为例，对本发明浮栅型闪存的制作方法的增加浮栅区10的第一多晶硅层205的上表面积的方法进行说明。
实施例二
图5a至图5e是本发明实施例二的浮栅型闪存的制作方法的剖面示意图。以下结合图5a至图5e和步骤S3至步骤S8对本实施例浮栅型闪存的制作方法进行说明。
本实施例主要描述完成步骤S1至步骤S2的覆盖有隧穿氧化层203、第一多晶硅层205、垫氧化层207和阻挡层209的基底201做进一步处理。
结合图5a和步骤S3，刻蚀阻挡层209和垫氧化层207，在垫氧化层207和阻挡层209中形成贯穿阻挡层209和垫氧化层207的第二开口20'，第二开口20'部分覆盖浮栅区10。刻蚀阻挡层209和垫氧化层207的方法以及第二开口20'的形状可参考实施例一中针对步骤S3的描述。本实施例与实施例一的主要不同在于，在浮栅区10的边缘区形成第二开口20'，并且第二开口20'暴露出的是位于浮栅区10的边缘区域12的第一多晶硅层205，本实施例对边缘区域12的位置和面积并不做严格限制，边缘区域12只要包括浮栅区10的边缘即可。
本实施例中，第二开口20'暴露出了第一多晶硅层205的边缘。并且，实施例一中的第一开口20和实施例二中的第二开口20'均只能暴露出部分位于浮栅区10的第一多晶硅层205，因此，本实施例中的第二开口20'并不覆盖浮栅区10的全部边缘。如此设置的目的是为了使浮栅区10的第一多晶硅层205表面形成高度不一致的结构。
本实施例中，可以在浮栅区10的边缘区域12形成一个或多个第二开口20'，并且，多个第二开口20'覆盖不同边缘区域12，并且均暴露出了位于浮栅区10的边缘区域12的第一多晶硅层205。如图5a所示，本实施例中，在位于浮栅区10两侧的边缘区域12，形成两个第二开口20'。
结合图5b和步骤S4，氧化第二开口20'下方的第一多晶硅层205，在第二开口20'内形成第二表面氧化层210'。本实施例中，位于边缘区域12的第一多晶硅层205被第二开口20'底面暴露，本步骤对包括边缘区域22的第一多晶硅层205进行氧化，形成第二表面氧化层210'。
第二表面氧化层210'的形成工艺可以参照实施例一的描述。优选方案中，可以利用局部氧化工艺形成第二表面氧化层210'，即，在每个第二开口20'内，第二表面氧化层210'包括位于鸟嘴区30的部分，在从第二开口20'指向鸟嘴区30的方向，第二表面氧化层210'的厚度逐渐降低。由于第二开口20'覆盖浮栅区10的边缘区域12，因而在浮栅区10，在第二开口20'内的第一多晶硅层205被氧化之后，剩余的第一多晶硅层205的厚度沿边缘区域向浮栅区10内部的方向逐渐增加，即剩余的第一多晶硅层205具有从浮栅区10边缘向浮栅区中部逐渐增加的厚度分布。
结合图5c和步骤S5，去除剩余的阻挡层209、垫氧化层207以及第二表面氧化层210'，在剩余的第一多晶硅层205表面形成位于浮栅区10的凹坑40。
结合图5d和步骤S6，在剩余的第一多晶硅层205表面依次叠加形成极间介质层211和第二多晶硅层213。
结合图5e和步骤S7和步骤S8，首先执行步骤S7，在浮栅区10形成第二堆叠栅极220'，第二堆叠栅极220'包括沿基底201表面依次叠加的第一多晶硅层205、极间介质层211和第二多晶硅层213。其中，刻蚀后剩余的第一多晶硅层205用作第二堆叠栅极220'的浮栅，刻蚀后剩余的第二多晶硅层213用作第二堆叠栅极220'的控制栅。
接着执行步骤S8，在第二堆叠栅极220'两侧进行源漏注入并退火，形成源极区(S)和漏极区(D)。本实施例中，基底201例如是p型硅基底，在源极区(S)和漏极区(D)注入的离子可以是n+离子。
本实施例中，步骤S6至步骤S8可以采用与实施例一相同或相似的工艺进行，所形成的第二堆叠栅极220'与实施例一中的第一堆叠栅极220相比，由于第二开口20'和第一开口20的位置不同，所形成的第二表面氧化层210'和第一表面氧化层210的位置也不同，对于氧化后剩余的第一多晶硅层205，其表面所形成的凹坑40的位置也不同，从而在浮栅区10，第一多晶硅层205的厚度变化方式与实施例一的情形存在区别，具体的，在实施例一中，凹坑40位于浮栅区10的中间区域11，从而第一堆叠栅极220的浮栅具有从浮栅区边缘向中间区域11厚度减薄的结构，进而控制栅与浮栅的堆叠面具有边缘高中间低的起伏形状，而在实施例二中，凹坑40覆盖浮栅区10的边缘区域12，使得浮栅区10的第一多晶硅层205表面形成边缘区域12低而中间区域10高的结构，第二堆叠栅极220'的浮栅包括浮栅区10的第一多晶硅层205，从而实施例二中的控制栅与浮栅的堆叠面具有边缘低中间高的起伏形状。
虽然实施例一和实施例二中浮栅和控制栅的堆叠面具有不同的高度起伏形状，但是，两种形状都可以增加浮栅区10的第一多晶硅层205的表面积，相对于平面的第一多晶硅层205，实施例一和实施例二中控制栅与浮栅的堆叠面的面积增加，从而可以增加控制栅与浮栅之间的耦合电容，对于最终形成的浮栅型闪存来说，控制栅对浮栅的耦合效率可以得到提高。
需要说明的是，经过步骤S1至步骤S8，在形成堆叠栅极以及源极(S)和漏极(D)之后，还可在基底101上形成相应的字线以及位线等，以形成完整的浮栅型闪存。
实施例三
本实施例主要描述一种浮栅型闪存200，利用如实施例一和/或实施例二所描述的浮栅型闪存的制作方法，如图4e(或图5e)所示，浮栅型闪存200包括第一堆叠栅极220(或第二堆叠栅极220')，其浮栅和控制栅的堆叠面具有高度起伏的形状，与堆叠面是等高平面的堆叠栅极相比，本实施例中浮栅型闪存200的控制栅和浮栅的耦合面积较大，可形成较大的耦合电容，有利于提高控制栅对浮栅的耦合效率。
优选方式中，浮栅型闪存200可采用实施例一或实施例二所描述的浮栅型闪存的形成方法，并且，在形成表面氧化层时，可以利用局部氧化工艺，所形成的表面氧化层还包括在鸟嘴区30形成的部分，表面氧化层的厚度从鸟嘴区到开口(如第一开口20或第二开口20')区域逐渐增加，在去除表面氧化层(如第一表面氧化层210或第二表面氧化层210')之后，剩余的第一多晶硅层205在浮栅区10形成厚度逐渐变化的结构，在第一多晶硅层205上方形成极间介质层和第二多晶硅层之后，刻蚀这三层以在浮栅区10形成堆叠栅极(如第一堆叠栅极220或者第二堆叠栅极220')，其中，控制栅包括剩余的第二多晶硅层213，而浮栅包括剩余的第一多晶硅层205，并且，控制栅和浮栅的堆叠面是高度逐渐变化的弧面形状，与包括突变结构的堆叠面相比，弧面形状的堆叠面有利于控制栅和浮栅之间形成均匀的耦合电容，可以增加所形成的浮栅型闪存200的可靠性，使得存储单元保持稳定的写和擦除性能。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同和相似的部分互相参见即可。对于实施例公开的结构而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种浮栅型闪存的制作方法，其特征在于，包括：
提供基底，所述基底上包括浮栅区；
在所述基底上依次叠加形成隧穿氧化层、第一多晶硅层、垫氧化层和阻挡层；
刻蚀所述阻挡层和所述垫氧化层，形成贯穿所述阻挡层和所述垫氧化层的开口，所述开口部分覆盖所述浮栅区；
氧化所述开口下方的所述第一多晶硅层，在所述开口内形成表面氧化层；以及
去除剩余的所述阻挡层、所述垫氧化层以及所述表面氧化层，在所述第一多晶硅层表面形成了凹坑，所述凹坑部分覆盖所述浮栅区。
2.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，在所述第一多晶硅层表面形成凹坑之后，还包括：
在所述第一多晶硅层表面依次叠加形成极间介质层和第二多晶硅层；
在所述浮栅区形成堆叠栅极，所述堆叠栅极包括沿所述基底表面依次叠加的第一多晶硅层、极间介质层和第二多晶硅层；以及
在所述堆叠栅极两侧的基底进行源漏注入并退火，形成源极区和漏极区。
3.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，所述开口覆盖所述浮栅区的中间区域，所述凹坑覆盖所述浮栅区的中间区域。
4.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，所述开口覆盖所述浮栅区的边缘区域，所述凹坑覆盖所述浮栅区的边缘区域。
5.如权利要求4所述的浮栅型闪存的制作方法，其特征在于，所述浮栅区的边缘区域覆盖有两个以上的所述开口。
6.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，所述垫氧化层包括二氧化硅，所述阻挡层包括氮化硅。
7.如权利要求1至6任一项所述的浮栅型闪存的制作方法，其特征在于，利用局部氧化工艺在所述开口内形成所述表面氧化层，所述表面氧化层的面积大于所述开口的面积。
8.如权利要求7所述的浮栅型闪存的制作方法，其特征在于，所述表面氧化层包括中间厚边缘薄的弧面结构。
9.如权利要求7所述的浮栅型闪存的制作方法，其特征在于，所述表面氧化层的厚度是
10.一种浮栅型闪存，利用如权利要求1至9任一项所述的浮栅型闪存的制作方法，其特征在于，包括堆叠栅极，所述堆叠栅极包括沿基底表面依次堆叠的浮栅和控制栅，其中，所述控制栅和所述浮栅的堆叠面包括弧面。
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| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180330 |
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| RJ01 | Rejection of invention patent application after publication |