JP2000286348A

JP2000286348A - 不揮発性半導体記憶装置

Info

Publication number: JP2000286348A
Application number: JP8680699A
Authority: JP
Inventors: Masahiro Ono; 正寛小野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-03-29
Filing date: 1999-03-29
Publication date: 2000-10-13
Anticipated expiration: 2019-03-29
Also published as: JP4222675B2

Abstract

(57)【要約】【課題】デバイス特性向上を図る上で有利な不発性半
導体記憶装置を提供する。【解決手段】本発明の不揮発性半導体記憶装置は、ソ
ース・ドレイン領域６１，７４を有するＰ型のシリコン
基板５１上に形成されたゲート酸化膜５３，６９と、前
記ソース領域６１の両端部にそれぞれ隣接するように前
記ゲート酸化膜５３上に形成されたフローティングゲー
ト６７と、前記フローティングゲート６７と前記ドレイ
ン領域７４に隣接するように前記ゲート酸化膜６９上に
形成されたコントロールゲート７０と、前記フローティ
ングゲート６７にトンネル酸化膜６２Ｂを介して隣接す
るように前記ソース領域６１上に形成され、かつある間
隔を存して前記ソース領域６１とコンタクト接続された
消去ゲート６４とを具備したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、更に言えば、スプリットゲート型のフラ
ッシュメモリのデバイス特性の向上並びに微細化を可能
にする不揮発性半導体記憶装置を提供するものである。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler- Nordheim tunnelling)によってフロー
ティングゲートからコントロールゲートへ電荷を引き抜
くことでデータの消去が行われる。

【０００３】図７及び図８はフローティングゲートを有
する不揮発性半導体記憶装置のメモリセル部分を示す平
面図及び断面図である。この図においては、コントロー
ルゲートがフローティングゲートと並んで配置されるス
プリットゲート構造を示している。

【０００４】Ｐ型のシリコン基板１の表面領域に、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択的
に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子
分離膜２（図７参照）が短冊状に形成され、素子領域が
区画される。シリコン基板１上に、酸化膜３Ａを介し、
隣り合う素子分離膜２の間に跨るようにしてフローティ
ングゲート４が配置される。このフローティングゲート
４は、１つのメモリセル毎に独立して配置される。ま
た、フローティングゲート４上の選択酸化膜５は、選択
酸化法によりフローティングゲート４の中央部で厚く形
成され、フローティングゲート４の端部を鋭角にしてい
る。これにより、データの消去動作時にフローティング
ゲート４の端部で電界集中が生じ易いようにしている。

【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。

【０００６】隣り合うコントロールゲート６間の基板領
域及び隣り合うフローティングゲート４間の基板領域に
は、Ｎ型のドレイン領域７及びソース領域８が形成され
る。ドレイン領域７は、コントロールゲート６の間で素
子分離膜２に囲まれてそれぞれが独立し、ソース領域８
は、コントロールゲート６の延在する方向に連続する。
これらのフローティングゲート４、コントロールゲート
６、ドレイン領域７及びソース領域８によりメモリセル
トランジスタが構成される。

【０００７】そして、前記コントロールゲート６上に、
酸化膜９を介して、金属配線１０がコントロールゲート
６と交差する方向に配置される。この金属配線１０は、
コンタクトホール１１を通して、ドレイン領域７に接続
される。そして、各コントロールゲート６は、ワード線
となり、コントロールゲート６と平行に延在するソース
領域８は、ソース線となる。また、ドレイン領域７に接
続される金属配線１０は、ビット線となる。

【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。

【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７（電極）の電位を０．５Ｖ、ソース領域８（電極）の
高電位を１２Ｖとする。これにより、ソース領域８に高
電位を印加することで、コントロールゲート６及びフロ
ーティングゲート４間とフローティングゲート４及びソ
ース領域８間とのカップリング比（コントロールゲート
６及びフローティングゲート４間の容量＜フローティン
グゲート４及びソース領域８間の容量）によりフローテ
ィングゲート４の電位が９Ｖ程度に持ち上げられ、ドレ
イン領域７付近で発生するホットエレクトロンがフロー
ティングゲート４側へ加速され、酸化膜３Ａを通してフ
ローティングゲート４に注入されてデータの書き込みが
行われる。

【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。

【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流（セル電流もしくは読み出しセル電流とも言う）は流
れない。逆に、フローティングゲート４に電荷（電子）
が注入されていなければ、フローティングゲート４の電
位が高くなるため、フローティングゲート４の下にチャ
ネルが形成されてドレイン電流が流れる。

【００１２】

【発明が解決しようとする課題】このような不揮発性半
導体記憶装置では、フローティングゲート４に蓄積され
た電荷（電子）をコントロールゲート６に引き抜くこと
で、データ消去を行っている。即ち、コントロールゲー
ト６は上記読み出し動作時の読み出し電流発生用と消去
ゲートとしての役割が持っていた。

【００１３】そのため、上述したように消去動作時に高
電圧が印加されるコントロールゲート６下のゲート酸化
膜厚は、信頼性確保のために薄くできなかった。従っ
て、読み出し電流の発生効率が低いと共に、しきい値電
圧が比較的高くなるので、書き込み効率が低い、低電圧
動作に不向きといった構造上の問題があった。

【００１４】更には、図９に示すように読み出し動作時
には、選択されたメモリセルと同一のワード線（ＷＬ
１）に接続されている非選択のメモリセルのデータが消
去されてしまうという、いわゆるリードディスターブ不
良が発生する危険性もあった。

【００１５】また、前述したように書き込み時にフロー
ティングゲート４に高電位を印加する際、実際にはソー
ス領域８に高電位を印加することでフローティングゲー
ト４を高電位にしているが、ソース領域８は拡散領域か
ら成るため、自ずと高抵抗となり、ソース電位降下によ
る書き込み動作遅延の原因となっていた。

【００１６】更に、フローティングゲート４とコントロ
ールゲート６との間で、それぞれ高いマスク合せ精度が
要求されるといった課題があり、更なる微細化を図ろう
とした場合に支障があった。

【００１７】従って、本発明はデバイス特性に優れ、微
細化に有利な不発性半導体記憶装置を提供することを目
的とする。

【００１８】

【課題を解決するための手段】そこで、本発明の不揮発
性半導体記憶装置は、図１に示すようにソース・ドレイ
ン領域６１，７４を有するＰ型のシリコン基板５１上に
形成されたゲート酸化膜５３，６９と、前記ソース領域
６１の両端部にそれぞれ隣接するように前記ゲート酸化
膜５３を介して形成されたフローティングゲート６７
と、前記フローティングゲート６７と前記ドレイン領域
７４に隣接するように前記ゲート酸化膜６９を介して形
成されたコントロールゲート７０と、前記フローティン
グゲート６７にトンネル酸化膜６２Ｂを介して隣接する
ように前記ソース領域６１上に形成され、かつある間隔
を存して前記ソース領域６１とコンタクト接続された消
去ゲート６４とを具備したことを特徴とするものであ
る。

【００１９】また、図２に示すように前記ソース領域６
１と消去ゲート６４との間には、データの書き込み動作
時にはオンしてソース領域６１と消去ゲート６４間を導
通させ、消去動作時にはオフしてソース領域６１と消去
ゲート６４間を遮断するＭＯＳトランジスタ９０ａ，９
０ｂから成るスイッチ機構を具備したことを特徴とする
ものである。

【００２０】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置に係る一実施形態について図面を参照しながら説
明する。

【００２１】ここで、本発明の不揮発性半導体記憶装置
の第１の特徴は、図１に示すように一導電型、例えばＰ
型のシリコン基板５１の表層に形成したソース領域６１
の両端部にそれぞれ隣接するように第１のゲート酸化膜
５３上に形成されたフローティングゲート６７と、前記
フローティングゲート６７とドレイン領域７４に隣接す
るように第２のゲート酸化膜６９上に形成されたコント
ロールゲート７０と、前記フローティングゲート６７に
トンネル酸化膜６２Ｂを介して隣接するように前記ソー
ス領域６１上に形成され、かつある間隔を存して前記ソ
ース領域６１とコンタクト接続された消去ゲート６４と
を具備させたことである。

【００２２】また、第２の特徴は、図２に示すように前
記ソース領域６１と消去ゲート６４との間には、データ
の書き込み動作時にはオンしてソース領域６１と消去ゲ
ート６４間を導通させ、消去動作時にはオフしてソース
領域６１と消去ゲート６４間を遮断するＭＯＳトランジ
スタ９０ａ，９０ｂから成るスイッチ機構を具備させた
ことである。

【００２３】以下、上記不揮発性半導体記憶装置の製造
工程を説明しながら、本発明構造について詳しく説明す
る。

【００２４】先ず、図３（ａ）に示すように、半導体シ
リコン基板５１には素子分離膜５２が形成されている。
尚、素子分離膜５２はＬＯＣＯＳ法によるものであって
も良いが、本実施形態ではトレンチ法を用いた素子分離
膜５２を形成している。このトレンチ素子分離膜は、周
知な工程により形成されているもので、例えば、前記基
板５１上を熱（ゲート）酸化しておよそ８０Å〜１５０
Åの膜厚の第１のゲート酸化膜５３を形成し、その上に
およそ１５００Åの膜厚のポリシリコン膜５４を形成し
た後に、このポリシリコン膜５４にＰＯＣｌ₃を熱拡散
源としてリンドープを施して導電化を図る。尚、リンイ
オンやヒ素イオン等のＮ型不純物をイオン注入する導電
化方法でも良い。次に、このポリシリコン膜５４上にお
よそ２００Åの膜厚のシリコン酸化膜を形成し、その上
におよそ５００Åの膜厚のシリコン窒化膜を形成し、レ
ジスト膜をマスクにして前記シリコン窒化膜，シリコン
酸化膜，ポリシリコン膜５４，シリコン酸化膜５３、そ
して基板５１の一部をエッチング除去して基板５１の一
部にまで到達する凹部を形成した後に、この凹部を完全
に埋設するだけのシリコン酸化膜（素子分離膜５２を構
成する）を全面に形成する。そして、ＣＭＰ（化学的機
械研磨）法を用いて、ポリシリコン膜５４上面が露出す
るまで研磨してなるものである。

【００２５】以下の説明に用いる図１（ａ）及び図３
（ｂ）〜図６（ｃ）までは、特にメモリセル部の形成工
程を説明するために用いたメモリセル部の形成領域を示
す断面図であり、図３（ａ）の紙面に対して垂直方向か
ら観たものである。

【００２６】次に、図３（ｂ）に示すように全面におよ
そ２００Åの膜厚のシリコン酸化膜５５を形成し、その
上におよそ４０００Åの膜厚のシリコン窒化膜５６を形
成し、レジスト膜５７をマスクにして前記シリコン窒化
膜５６，シリコン酸化膜５５，ポリシリコン膜５４の一
部をエッチング除去してポリシリコン膜５４の一部にま
で到達する凹部５８を形成する。そして、レジスト膜５
７を除去した後に、この凹部５８を完全に埋設するだけ
のシリコン酸化膜を全面に形成し、ＣＭＰ法を用いて全
面を研磨することで、凹部５８内をシリコン酸化膜５９
で埋設する（図３（ｃ）参照）。

【００２７】続いて、図４（ａ）に示すようにレジスト
膜６０を形成し、このレジスト膜６０をマスクにして前
記シリコン窒化膜５６を等方性エッチングした後に，シ
リコン酸化膜５５，ポリシリコン膜５４を異方性エッチ
ングする。本工程により後述する隣り合うメモリセルを
構成するフローティングゲート形成用のポリシリコン膜
５４同士が分離される。続けて、リンイオンやヒ素イオ
ン等のＮ型不純物をイオン注入することで、この隣り合
うフローティングゲート６７間の基板表層にソース領域
６１を形成する。尚、ソース領域６１は、後述するドレ
イン領域と共に後工程のアニール工程によりイオンが拡
散されることで、ソース・ドレイン領域となるが、ここ
では便宜的に説明している。

【００２８】更に、図４（ｂ）に示すように全面をフッ
酸処理して前記ポリシリコン膜５４上のシリコン酸化膜
５９を後退させて（シリコン酸化膜５９Ａ参照）、ポリ
シリコン膜５４の尖鋭部５４Ａを露出させた後に、全面
にＬＰＣＶＤ法によりおよそ２５０Åの膜厚のＣＶＤシ
リコン酸化膜（例えば、ＨＴＯ（High Temperature Oxi
de）膜やＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜
等）６２を形成している。尚、このシリコン酸化膜６２
が後述するトンネル酸化膜６２Ｂとなる。また、トンネ
ル酸化膜６２Ｂは、前記ＣＶＤシリコン酸化膜を形成し
た後に、熱酸化を行うようにしてＣＶＤシリコン酸化膜
と熱酸化膜から構成しても良い。更に、前記尖鋭部５４
Ａの存在により、後述するフローティングゲート６７に
蓄積されている電荷（電子）を消去ゲート６４に引き抜
く際（データの消去動作時）に、この尖鋭部５４Ａで電
界集中が生じ易くなり、消去効率が向上する。

【００２９】続いて、図４（ｃ）に示すように前述した
隣り合うフローティングゲート６７間の凹部６３が完全
に埋設するだけの導電化されたポリシリコン膜を形成し
た後に、ＣＭＰ法により全面を研磨することで、凹部６
３内がポリシリコン膜から成る消去ゲート６４により埋
設される。そして、少なくとも前記消去ゲート６４を完
全に被覆するようにレジスト膜６５を形成した後に（図
５（ａ）参照）、このレジスト膜６５をマスクにして前
記シリコン酸化膜５９の側部に形成されたシリコン窒化
膜５６を等方性エッチングする。

【００３０】次に、図５（ｂ）に示すように全面をフッ
酸処理してポリシリコン膜５４上のシリコン酸化膜５５
を除去すると共に、シリコン酸化膜５９Ａ，６２を後退
させてシリコン酸化膜５９Ｂ，６２Ａを形成した後に、
更にレジスト膜６５をマスクにしてポリシリコン膜５４
を異方性エッチングすることでフローティングゲート６
７を形成する。このエッチング工程により、シリコン酸
化膜５３の一部も削られる（シリコン酸化膜５３Ａ参
照）。尚、完全にエッチング除去されても構わない。

【００３１】続いて、図５（ｃ）に示すように全面にＣ
ＶＤ法によりおよそ４００Åの膜厚のシリコン酸化膜を
形成した後に、このシリコン酸化膜をエッチバックして
前記フローティングゲート６７とシリコン酸化膜５９Ｂ
の積層部の側壁部にのみ残膜させて、シリコン酸化膜６
８を形成する。このエッチバック工程により、シリコン
酸化膜５３Ａが完全に削られる。

【００３２】更に、図６（ａ）に示すように全面を熱
（ゲート）酸化しておよそ５０Åの膜厚の第２のゲート
酸化膜６９を形成し、その上におよそ４０００Åの膜厚
の導電化されたポリシリコン膜を形成した後に、このポ
リシリコン膜を異方性エッチングすることでシリコン酸
化膜６８の側壁部にコントロールゲート７０を形成す
る。尚、その後に、消去ゲート６４を完全に被覆するよ
うに不図示のレジスト膜を形成し、このレジスト膜をマ
スクにして前記コントロールゲート形成用のポリシリコ
ン膜をエッチング除去することで隣り合うメモリセル用
のコントロールゲート７０が完全に分離される。

【００３３】続けて、全面にリンイオンあるいはヒ素イ
オン等のＮ型不純物をイオン注入することで、前記コン
トロールゲート７０に隣接するように基板表層に低濃度
のドレイン領域７１を形成する。更に、図６（ｂ）に示
すように全面にＣＶＤ法によりおよそ１５００Åの膜厚
のシリコン酸化膜を形成した後に、このシリコン酸化膜
をエッチバックして前記コントロールゲート７０の側壁
部にのみ残膜させて、側壁絶縁膜７３を形成する。この
とき、シリコン酸化膜の膜厚あるいはエッチバック量を
調整することで、コントロールゲート７０上部が露出す
るように設定しておくことで、後述する高濃度のドレイ
ン領域７４の形成位置上のゲート酸化膜６９を除去する
と共に、ゲート酸化時に消去ゲート６４上に形成された
シリコン酸化膜も除去される。

【００３４】そして、全面にリンイオン及びヒ素イオン
等のＮ型不純物をイオン注入することで、前記側壁絶縁
膜７３に隣接するように基板表層に高濃度のドレイン領
域７４を形成して、ＤＤＤ構造のドレイン領域となる。

【００３５】次に、図６（ｃ）に示すように全面に被シ
リサイド化膜としての金属膜、例えばチタン（Ｔｉ）膜
をスパッタ形成した後に、このチタン膜を蒸着し熱処理
（ラピット・サーマル・アニール、以下ＲＴＡと称
す。）を加えることでシリサイド化を図り、側壁絶縁膜
７３，シリコン酸化膜５９Ｂ上の未反応のチタン膜を除
去することで、前記ドレイン領域７４，コントロールゲ
ート７０，消去ゲート６４の表層にそれぞれ選択的、自
己整合的にチタンシリサイド（ＴｉＳｉ₂）膜７５，７
６，７７を形成する。尚、ＲＴＡ処理は、過剰なシリサ
イド化が進まないように２ステップで行っている。即
ち、第１回目のＲＴＡ処理をおよそ６５０℃〜７００℃
で、１０〜４５秒ほど行い、続いて第２回目のＲＴＡ処
理をおよそ７５０℃〜８５０℃で、１０〜４５秒ほど行
っている。このドレイン領域７４，コントロールゲート
７０，消去ゲート６４上に形成されたチタンシリサイド
（ＴｉＳｉ₂）膜７５，７６，７７により低抵抗化が図
られている。

【００３６】そして、図１（ａ）に示すように、全面に
ＢＰＳＧ膜から成る層間絶縁膜７８を形成した後に、前
記ドレイン領域７４上にコンタクトするコンタクトホー
ル７９を形成し、このドレイン領域７４上に不図示のバ
リアメタル膜（例えば、チタン膜及びチタンナイトライ
ド（ＴｉＮ）膜との積層膜）を介してコンタクトプラグ
（例えば、タングステン膜から成る）８０を形成し、こ
のコンタクトプラグ８０上に金属膜８１（例えば、Ａ
ｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）を
形成し、金属配線を形成している。尚、バリアメタル膜
を介して直接、例えば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃ
ｕ，Ａｌ−Ｓｉ−Ｃｕ等から成る金属配線を形成するも
のであっても良い。

【００３７】以上の工程を経て、不揮発性半導体記憶装
置が形成される。図１（ｂ）は、図１（ａ）のメモリセ
ルの各構成要素を示すためにその一部を便宜的に図示し
た平面図である。ここで、図１（ｂ）に示す平面図にお
いて、不図示の領域で前記消去ゲート６４は分割され、
下層のソース領域６１が露出するように構成されてい
る。このソース領域６１が露出した領域で（図２（ｂ）
に示す模式的な平面図参照）、ソース領域６１と消去ゲ
ート６４とは後述するスイッチ機構を介して接続されて
いる。

【００３８】以下、図２（ａ）の等価回路図に示すよう
な、ある間隔毎にソース領域６１と消去ゲート６４との
間に介在し、ソース領域６１と消去ゲート６４とを電気
的に接続するスイッチ機構について説明する。

【００３９】スイッチ機構は、一般的なＭＯＳトランジ
スタ９０ａ，９０ｂから成り、図２（ａ）に示すように
第１の拡散領域（例えば、ソース領域）が前記消去ゲー
ト６４（ＥＧ）にコンタクト接続され、第２の拡散領域
（例えば、ドレイン領域）が前記ソース領域６１（Ｓ
Ｌ）にコンタクト接続され、そのゲート電極が信号線Ｃ
にコンタクト接続されているものである。

【００４０】尚、ソース領域６１（ＳＬ）を介して隣り
合うようにして形成される一対のメモリセルを丸で囲ん
だＡ，Ｂで示す。この一対のメモリセルＡ，Ｂが、ソー
ス領域６１（ＳＬ）に沿って多数配置されており、ある
間隔毎（セル面積にもよるが、例えば、１６ビットある
いは３２ビット毎、それ以上）に複数のＭＯＳトランジ
スタ９０ａ，９０ｂ…が形成されている。もちろん、１
個でも良い。

【００４１】そして、詳しい説明は、後述するデータの
書き込み、消去及び読み出しの各動作説明の項目に譲る
が、データの書き込み動作時には各ＭＯＳトランジスタ
９０ａ，９０ｂがオンすることでソース領域６１と消去
ゲート６４間が導通し、消去動作時にはオフすることで
ソース領域６１と消去ゲート６４間が遮断されるように
機能する。

【００４２】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。

【００４３】先ず、書き込み動作においては、例えば、
コントロールゲート７０の電位を１Ｖ、ドレイン領域７
４（電極）の電位を０．５Ｖ、ソース領域６１（電極）
の電位を１０Ｖ、消去ゲート６４の電位を１０Ｖとす
る。

【００４４】このとき、前記スイッチ機構としての各Ｍ
ＯＳトランジスタ９０ａ，９０ｂの各部の電位は以下の
通りとなり、即ち、前記消去ゲート６４（ＥＧ）にコン
タクト接続されたソース領域（電極）には１０Ｖが、ま
た前記ソース領域６１（ＳＬ）にコンタクト接続された
ドレイン領域（電極）にも１０Ｖが、信号線Ｃにコンタ
クト接続されたゲート電極にはおよそ１４Ｖの電位が印
加されるため、各ＭＯＳトランジスタ９０ａ，９０ｂが
オンしてソース領域６１の電位はおよそ１０Ｖとなる。
更に言えば、書き込み動作時において、フローティング
ゲート６７への電位の供給は、従来の拡散領域構成のソ
ース領域６１からの供給に加えて（拡散領域に比して低
抵抗な）導電体の消去ゲート６４からも供給されること
になり、動作特性の向上が図れ、書き込み効率が向上す
る。

【００４５】これにより、ソース領域６１及び消去ゲー
ト６４に高電位を印加することで、コントロールゲート
７０及びフローティングゲート６７間とフローティング
ゲート６７及び基板（ソース領域６１）間とのカップリ
ング比（コントロールゲート７０及びフローティングゲ
ート６７間の容量＜フローティングゲート６７及びソー
ス領域６１間の容量）によりフローティングゲート６７
の電位が１１Ｖ程度に持ち上げられ、ドレイン領域７４
付近で発生するホットエレクトロンがフローティングゲ
ート６７側へ加速され、ゲート酸化膜５３を通してフロ
ーティングゲート６７に注入されてデータの書き込みが
行われる。

【００４６】一方、消去動作においては、例えば、ドレ
イン領域７４，ソース領域６１及びコントロールゲート
７０の電位を０Ｖとし、消去ゲート６４の電位を１４Ｖ
とする。尚、このときのフローティングゲート６７の電
位は、フローティング状態である。これにより、フロー
ティングゲート６７内に蓄積されている電荷（電子）
が、フローティングゲート６７の尖鋭部５４ＡからＦ−
Ｎ（Fowler-Nordheim tunnelling）伝導によって前記ト
ンネル酸化膜６２Ｂを突き抜けてコントロールゲート７
０に放出されてデータが消去される。

【００４７】このとき、各ＭＯＳトランジスタ９０ａ，
９０ｂの各部の電位は以下の通りとなり、即ち、前記消
去ゲート６４（ＥＧ）にコンタクト接続されたソース領
域（電極）には１４Ｖが、また前記ソース領域６１（Ｓ
Ｌ）にコンタクト接続されたドレイン領域（電極）には
０Ｖが、信号線Ｃにコンタクト接続されたゲート電極に
は信号線Ｃからおよそ０Ｖの電位が印加されるため、各
ＭＯＳトランジスタ９０ａ，９０ｂがオフしてソース領
域６１と消去ゲート６４間が遮断される。

【００４８】そして、読み出し動作においては、例え
ば、コントロールゲート７０の電位を２Ｖとし、ドレイ
ン領域７４を１Ｖ、ソース領域６１及び消去ゲート６４
の電位を０Ｖとする。尚、このときのフローティングゲ
ート６７の電位は、フローティング状態である。そし
て、このときにフローティングゲート６７に電荷（電
子）が注入されていると、フローティングゲート６７の
電位が低くなるため、フローティングゲート６７の下に
はチャネルが形成されずドレイン電流（セル電流もしく
は読み出しセル電流とも言う）は流れない。逆に、フロ
ーティングゲート６７に電荷（電子）が注入されていな
ければ、フローティングゲート６７の電位が高くなるた
め、フローティングゲート６７の下にチャネルが形成さ
れてドレイン電流が流れる。この場合の各ＭＯＳトラン
ジスタ９０ａ，９０ｂも、ソース領域６１及び消去ゲー
ト６４の電位が共に０Ｖとし、信号線ＣのゲートにはＶ
ｃｃ電圧を入れておく。これによって、読み出し動作時
のドレイン電流もソース領域６１を流れるときに比して
高くできる。

【００４９】ここで、本発明の特徴を整理すると、従来
構造で消去ゲートの役目も兼ねていたセル（読み出し）
電流のコントロールゲート６に代えて、消去専用の消去
ゲート６４を形成したことで、消去動作時にコントロー
ルゲートに高電圧が印加されることがなくなり、その下
のゲート酸化膜６９の膜厚（ゲート酸化膜６９＜フロー
ティングゲート６７下のゲート酸化膜５３＜消去ゲート
６４下のゲート酸化膜５３＋トンネル酸化膜６２Ｂ）は
適正な膜厚に設定でき、従来構成に比して読み出し電流
を増大させることができる。そのため、例えば、多値化
を図る場合等にも有効である。更に、しきい値電圧が比
較的低くなり、書き込み動作時のコントロールゲート７
０−フローティングゲート６７間の電界を上げられるの
で、書き込み効率が高く、低電圧動作に有利な構造であ
る。

【００５０】また、書き込み動作時において、フローテ
ィングゲート６７への電位の供給は、従来の拡散領域構
成のソース領域６１からの供給に加えて導電体の消去ゲ
ート６４からも供給されることになり、書き込み効率の
向上が図れる。

【００５１】更には、読み出し動作時に読み出し電圧を
印加するコントロールゲート７０が従来構造のように消
去ゲートを兼ねないため、従来の読み出し動作時に発生
していた、選択されたメモリセルと同一のワード線（Ｗ
Ｌ１）に接続されている非選択のメモリセルのデータが
消去されてしまうという、いわゆるリードディスターブ
不良の発生を回避できる。従って、トンネル酸化膜６２
Ｂの膜厚の低減が図れ、消去動作時にこのトンネル酸化
膜６２Ｂにトラップされる電荷（電子）の割合も膜厚に
比例して減ることになり、データの書き換え回数を増大
させることができる。

【００５２】また、消去ゲート６４とフローティングゲ
ート６７とコントロールゲート７０とをセルフアライン
で形成できるために、微細化に有利な構成である。

【００５３】また、前記素子分離膜５２が基板５１の一
部を削って形成した凹部内にＣＶＤ法によるシリコン酸
化膜を埋め込み形成しているため、従来のＬＯＣＯＳ法
による素子分離膜に比して、より短い素子分離領域内に
厚い素子分離膜を形成できるため、素子分離能力が向上
する。

【００５４】

【発明の効果】本発明によれば、消去専用ゲートを形成
したことで、消去動作時にコントロールゲートに高電圧
が印加されることがなくなり、その下のゲート酸化膜厚
は適正な膜厚に設定でき、読み出し電流の発生効率を向
上させることができる。

【００５５】また、しきい値電圧が比較的低くなるの
で、書き込み効率が高く、低電圧動作に有利な構造であ
る。

【００５６】更に、書き込み動作時において、フローテ
ィングゲートへの電位の供給を、従来の拡散領域構成の
ソース領域からの供給に加えて消去ゲートからも供給す
ることで、動作特性の向上が図れ、書き込み効率を向上
させることができる。

【００５７】また、従来構成における読み出し動作時に
発生していたリードディスターブ不良の発生を回避でき
る。

【００５８】また、消去ゲートとフローティングゲート
とコントロールゲートとをセルフアラインで形成できる
ために、微細化に有利な構成である。

【図面の簡単な説明】

【図１】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す図である。

【図２】本発明の一実施形態の不発性半導体記憶装置に
おけるソース領域と消去ゲートとの接続状態を説明する
ための図である。

【図３】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す図である。

【図４】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す図である。

【図５】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す図である。

【図６】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す図である。

【図７】従来の不発性半導体記憶装置を示す平面図であ
る。

【図８】従来の不発性半導体記憶装置を示す断面図であ
る。

【図９】従来の不発性半導体記憶装置の課題を説明する
ための図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４８１Ｆターム(参考） 5B025 AA01 AB01 AC01 AE05 AE07 AE08 5F001 AA21 AA22 AA32 AA33 AB03 AB30 AC02 AC06 AC20 AD12 AD41 AE02 AE03 AE08 AG02 AG07 AG10 AG12 AG21 AG29 AG30 5F083 EP14 EP26 EP30 ER02 ER05 ER09 ER14 ER17 ER22 GA01 GA09 GA15 GA30 JA35 JA36 JA39 JA40 JA53 MA05 MA06 MA20 PR10 PR29

Claims

【特許請求の範囲】

【請求項１】第１，第２の拡散領域を有する半導体基
板上にフローティングゲートとコントロールゲートとを
有する不揮発性半導体記憶装置において、隣り合うメモリセル同士の前記フローティングゲートに
トンネル酸化膜を介して隣接するように形成され、かつ
ある間隔を存して前記第１の拡散領域とコンタクト接続
された消去ゲートとを具備したことを特徴とする不揮発
性半導体記憶装置。
【請求項２】第１，第２の拡散領域を有する半導体基
板上に形成された第１，第２のゲート酸化膜と、前記第１の拡散領域の両端部にそれぞれ隣接するように
前記第１のゲート酸化膜上に形成されたフローティング
ゲートと、前記フローティングゲートと前記第２の拡散領域に隣接
するように第２のゲート酸化膜上に形成されたコントロ
ールゲートと、前記フローティングゲートにトンネル酸化膜を介して隣
接するように前記第１の拡散領域上に形成され、かつあ
る間隔を存して当該第１の拡散領域とコンタクト接続さ
れた消去ゲートとを具備したことを特徴とする不揮発性
半導体記憶装置。
【請求項３】前記第１の拡散領域と前記消去ゲートと
の間には、両者間を導通あるいは遮断するスイッチ機構
が形成されていることを特徴とする請求項１あるいは請
求項２に記載の不揮発性半導体記憶装置。
【請求項４】前記スイッチ機構は、データの書き込み
動作時にはオンし、消去動作時にはオフするＭＯＳトラ
ンジスタから成ることを特徴とする請求項１あるいは請
求項２あるいは請求項３に記載の不揮発性半導体記憶装
置。