JP2009044164A - 浮遊ゲート、制御ゲート、選択ゲート、及び浮遊ゲートの上にオーバーハングをもつ消去ゲートを有する、改善されたスプリット・ゲート型不揮発性フラッシュメモリ・セル、アレイ、及び製造方法 - Google Patents
浮遊ゲート、制御ゲート、選択ゲート、及び浮遊ゲートの上にオーバーハングをもつ消去ゲートを有する、改善されたスプリット・ゲート型不揮発性フラッシュメモリ・セル、アレイ、及び製造方法 Download PDFInfo
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Abstract
【解決手段】基板内の第2の電導型の第1の領域と、第2の電導型の第2の領域と、第1の領域と第2の領域との間のチャネル領域とを有する、改善されたスプリット・ゲート型不揮発性メモリ・セルが、第1の導電型の実質的に単結晶の基板内に作製される。このセルは、チャネル領域の一部の上方にある選択ゲートと、チャネル領域の別の部分の上にある浮遊ゲートと、浮遊ゲートの上方にある制御ゲートと、浮遊ゲートに隣接する消去ゲートとを有する。消去ゲートは、浮遊ゲートの上に延びるオーバーハングを有する。浮遊ゲートと消去ゲートとの間の垂直方向の分離の寸法に対するオーバーハングの寸法の比は、およそ1.0から2.5までの間であり、これが消去の効率を向上させる。
【選択図】図1A
Description
これまで、従来技術では、特定の制限内での浮遊ゲートに対する消去ゲートのオーバーハングが消去の効率を高めることを教示又は開示することができなかった。
本発明はまた、前述のメモリ・セルのアレイにも関する。
Verase=(FTV+QFG/Ctotal)/(1−CR)である。Ctotalは、浮遊ゲート22と全ての周囲ノードとの間の全静電容量である。CRは、消去ゲート24と浮遊ゲート22との間の結合比である。CR=CEG-FG/Ctotalであり、ここで、CEG-FGは、消去ゲート24と浮遊ゲート22との間の静電容量である。QFGは、「1」の状態に対応する浮遊ゲートにかかる実効電荷である。FTVは、セルを「1」の状態まで消去するために必要とされる、消去ゲート24と浮遊ゲート22との間の電圧差である。「EGオーバーハング」が「Tox」より著しく小さいときは、浮遊ゲート22のコーナー部に隣接するトンネル酸化物内の電子トンネリング障壁が、すぐ隣の結合ゲート26の低い電位に電気的に露出されて、FTVの増加をもたらし、Veraseの増加をもたらす。「EGオーバーハング」が「Tox」より著しく大きいときは、CRが増加し、このことが、Veraseも増加させる。図2に示されるように、グラフ30は、「EGオーバーハング」/「Tox」がおよそ1.6であるときに、Veraseの最小値を示す。Veraseの要件が減少すると、電荷ポンプへの要件も同様に減少する。したがって、消去の効率が高まる。
消去中、−6から−9ボルトのオーダーの負の電圧を選択制御ゲート26に印加することができる。その場合、選択消去ゲート24に印加される電圧をおよそ7−9ボルトまで下げることができる。消去ゲート24の「オーバーハング」は、選択制御ゲート26に印加された負の電圧からトンネリング障壁を遮断する。
プログラミング中、浮遊ゲートの下のチャネル部分が反転した状態で、有効なホット電子注入によって選択されたセルをプログラムする。ホット電子を生成するために、3−6ボルトの中電圧を選択SLに印加する。選択制御ゲート26及び選択消去ゲート24に、高電圧(6−9ボルト)までバイアスをかけ、高い結合比を利用し、浮遊ゲートへの電圧結合を最大にする。浮遊ゲートに結合された高圧が、FGチャネルの反転を引き起こし、スプリット・エリアにおいて横方向の場を集め、ホット電子をより効率的に生成する。さらに、電圧は、高い垂直方向場を提供して、ホット電子を浮遊ゲート内に引き付け、注入エネルギー障壁を減少させる。
各々が浮遊ゲートに結合されるので、読み取り中、プログラム動作と読み取り動作との間のバランスに応じて、選択制御ゲート26及び選択消去ゲート24にかかる電圧を平衡させることができる。したがって、最適なウィンドウを達成するために、選択制御ゲート26及び選択消去ゲート24の各々に印加される電圧は、0Vから3.7Vまでの範囲にある電圧の組み合わせとすることができる。さらに、RC結合のために、選択制御ゲートにかかる電圧は好ましいものではないので、選択消去ゲート24にかかる電圧は、より迅速な読み取り動作をもたらすことができる。
12:基板
14:第1の領域
16:第2の領域
18:チャネル領域
20:選択ゲート
22:浮遊ゲート
24:消去ゲート
26:制御ゲート
40:二酸化シリコン層
42、46、60:ポリシリコン層
44:絶縁層
48:複合層
49:二酸化シリコン
50:窒化シリコン
51、52、54、62:スペーサ
56:薄い二酸化シリコン層
70:ビット線
72:ビット線コンタクト
S1、S2:スタック
Claims (23)
- 基板内の第2の導電型の第1の領域と、前記第2の導電型の第2の領域と、前記第1の領域と前記第2の領域の間のチャネル領域とを有する、第1の導電型の実質的に単結晶の基板内の不揮発性メモリ・セルにおいて、前記チャネル領域の第1の部分から絶縁され、離間配置された選択ゲートと、該チャネル領域の第2の部分から絶縁され、離間配置され、かつ、該選択ゲートに最も近い第1の端部及び該選択ゲートからさらに離れた第2の端部を有する浮遊ゲートと、前記浮遊ゲートの前記第2の端部の最も近くにある、該基板から絶縁され、離間配置された消去ゲートと、該浮遊ゲート、該選択ゲート、及び前記消去ゲートから絶縁され、離間配置され、該浮遊ゲートの上方に配置され、該消去ゲートと該選択ゲートとの間にある制御ゲートとを備え、
前記消去ゲートは、電気的に接続された2つの部分、すなわち前記浮遊ゲートの前記第2の端部に横方向に隣接し、これから絶縁される第1の部分と、該浮遊ゲートの上に重なり、これから絶縁され、前記制御ゲートに隣接する第2の部分とを有し、
前記消去ゲートの前記第2の部分は、前記第1の領域から前記第2の領域への方向に対して実質的に垂直な方向に測定された第1の長さだけ、前記浮遊ゲートから分離され、
前記消去ゲートの前記第2の部分は、前記制御ゲートに最も近い端部を有し、該消去ゲートの前記第1の部分は、前記浮遊ゲートに最も近い端部を有し、
前記消去ゲートの前記第2の部分は、前記第1の長さの方向に対して実質的に垂直な方向に、前記制御ゲートに最も近い該消去ゲートの該第2の部分の前記端部から前記浮遊ゲートに最も近い該消去ゲートの前記第1の部分の前記端部まで測定された第2の長さだけ、該浮遊ゲートの上に重なり、
前記第1の長さに対する前記第2の長さの比が、およそ1.0から2.5までの間であることを特徴とするセル。 - 前記消去ゲートの前記2つの部分はモノリシックに形成されることを特徴とする、請求項1に記載のセル。
- 前記消去ゲートの前記2つの部分は、互いに電気的に接続された2つの別個の部分であることを特徴とする、請求項1に記載のセル。
- 前記浮遊ゲートは、前記消去ゲートの前記第1の部分に最も近い該浮遊ゲートの前記第2の端部にある、鋭利なコーナー部を有することを特徴とする、請求項2に記載のセル。
- 前記コーナー部は、消去動作中、前記浮遊ゲートから前記消去ゲートへの電子の流れを容易にすることを特徴とする、請求項4に記載のセル。
- 前記浮遊ゲートは、前記第2の領域の部分から絶縁され、離間配置され、前記消去ゲートは、該第2の領域から絶縁され、離間配置されることを特徴とする、請求項2に記載のセル。
- 前記選択ゲートを絶縁し、離間配置する、前記チャネル領域の前記第1の部分は、前記第1の領域に当接することを特徴とする、請求項6に記載のセル。
- 前記選択ゲートは、複合絶縁材料によって前記浮遊ゲートの前記第1の端部から分離されることを特徴とする、請求項2に記載のセル。
- 前記複合絶縁材料は、二酸化シリコン及び窒化シリコンであることを特徴とする、請求項8に記載のセル。
- 前記選択ゲートは、均一な絶縁材料によって前記浮遊ゲートの前記第1の端部から分離されることを特徴とする、請求項2に記載のセル。
- 前記均一な絶縁材料は、二酸化シリコンであることを特徴とする、請求項10に記載のセル。
- 第1の導電型の実質的に単結晶材料の基板と、
各々が、
前記基板内の第2の導電型の第1の領域と、
前記基板内の前記第2の導電型の第2の領域と、
前記基板内の前記第1の領域と前記第2の領域との間のチャネル領域と、
前記チャネル領域の第1の部分から絶縁され、離間配置された選択ゲートと、
前記チャネル領域の第2の部分から絶縁され、離間配置され、かつ、前記選択ゲートに最も近い第1の端部及び該選択ゲートから最も遠く離れた第2の端部を有する浮遊ゲートと、
前記浮遊ゲートの前記第2端部の最も近くにある、前記基板から絶縁され、離間配置された消去ゲートと、
前記浮遊ゲート、前記選択ゲート、及び前記消去ゲートから絶縁され、離間配置され、該浮遊ゲートの上方に配置され、該消去ゲートと該選択ゲートとの間にある制御ゲートとを有する、
複数の行及び列で配置された複数の不揮発性メモリ・セルと、
を備え、
前記消去ゲートは、電気的に接続された2つの部分、すなわち前記浮遊ゲートの前記第2の端部に横方向に隣接し、これから絶縁される第1の部分と、該浮遊ゲートの上に重なり、これから絶縁され、前記制御ゲートに隣接する第2の部分とを有し、
前記消去ゲートの前記第2の部分は、前記第1の領域から前記第2の領域への方向に対して実質的に垂直な方向で測定された第1の長さだけ、前記浮遊ゲートから分離され、
前記消去ゲートの前記第2の部分は、前記制御ゲートに最も近い端部を有し、該消去ゲートの前記第1の部分は、前記浮遊ゲートに最も近い端部を有し、
前記消去ゲートの前記第2の部分は、前記第1の長さの方向に対して実質的に垂直な方向に、前記制御ゲートに最も近い該消去ゲートの該第2の部分の前記端部から、前記浮遊ゲートに最も近い該消去ゲートの前記第1の部分の前記端部まで測定された第2の長さだけ、該浮遊ゲートの上に重なり、
前記第1の長さに対する前記第2の長さの比が、およそ1.0から2.5までの間であり、
一方の側で互いに隣接するセルが共通の第1の領域を有し、別の側で互いに隣接するセルが共通の第2の領域を有することを特徴とする不揮発性メモリ・セルのアレイ。 - 前記別の側で互いに隣接するセルは、共通の消去ゲートを有することを特徴とする、請求項12に記載のアレイ。
- 前記消去ゲートの前記2つの部分はモノリシックに形成されることを特徴とする、請求項13に記載のアレイ。
- 前記消去ゲートの前記2つの部分は、互いに電気的に接続された2つの別個の部分であることを特徴とする、請求項12に記載のアレイ。
- 前記浮遊ゲートは、前記消去ゲートの前記第1の部分に最も近い該浮遊ゲートの前記第2の端部にある、鋭いコーナー部を有することを特徴とする、請求項14に記載のアレイ。
- 前記コーナー部は、消去動作中、前記浮遊ゲートから前記消去ゲートへの電子の流れを容易にすることを特徴とする、請求項16に記載のアレイ。
- 前記浮遊ゲートは、前記第2の領域の部分から絶縁され、離間配置され、前記消去ゲートは、該第2の領域から絶縁され、離間配置されることを特徴とする、請求項14に記載のアレイ。
- 前記選択ゲートを絶縁し、離間配置する、前記チャネル領域の前記第1の部分は、前記第1の領域に当接することを特徴とする、請求項18に記載のアレイ。
- 前記選択ゲートは、複合絶縁材料によって、前記浮遊ゲートの前記第1の端部から分離されることを特徴とする、請求項12に記載のアレイ。
- 前記複合絶縁材料は、二酸化シリコン及び窒化シリコンであることを特徴とする、請求項20に記載のアレイ。
- 前記選択ゲートは、均一な絶縁材料によって前記浮遊ゲートの前記第1の端部から分離されることを特徴とする、請求項12に記載のアレイ。
- 前記均一な絶縁材料は、二酸化シリコンであることを特徴とする、請求項22に記載のアレイ。
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