KR101600213B1 - 분리된 소거 게이트를 구비한 스플리트 게이트 비-휘발성 플로팅 게이트 메모리 셀을 프로그래밍하는 방법 - Google Patents

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Abstract

비-휘발성 메모리 셀의 프로그래밍 동안, 전압 펄스들이 상기 셀의 다른 요소들에 인가된 후, 지연 시간 후에 전압 펄스가 상기 셀의 소거 게이트에 인가된다. 소거 게이트 전압 펄스는 다른 전압 펄스들의 인가가 중단되면 실질적으로 동시에 중단된다.

Description

분리된 소거 게이트를 구비한 스플리트 게이트 비-휘발성 플로팅 게이트 메모리 셀을 프로그래밍하는 방법{A METHOD OF PROGRAMMING A SPLIT GATE NON-VOLATILE FLOATING GATE MEMORY CELL HAVING A SEPARATE ERASE GATE}
본 발명은 플로팅 게이트를 구비한 비-휘발성 메모리 셀을 프로그래밍하는 방법에 관한 것으로, 보다 구체적으로 분리된 소거 게이트를 구비한 스플리트 게이트 비-휘발성 메모리 셀을 프로그래밍하는 방법에 관한 것이다.
상부에 전하를 저장하기 위한 플로팅 게이트를 구비한 비-휘발성 메모리 셀은 당해 분야에서 잘 알려져 있다. 도 1을 참조하면, 종래의 비-휘발성 메모리 셀(10)의 단면도가 도시되어있다. 메모리 셀(10)은 예컨대, P형과 같은 제1 도전형(conductivity type)의 단결정 기판(single crystalline substrate)(12)을 포함한다. 기판(12)의 표면 또는 기판(12)의 표면 근처에는 예컨대, N형과 같은 제2 도전형의 제1 영역(14)이 마련된다. 제1 영역(14)으로부터 이격되어 또한 제2 도전형의 제2 영역(16)이 마련된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 마련된다. 폴리실리콘(polysilicon)으로 이루어진 워드 라인(20)이, 채널 영역(18)의 제1 부분 위에 위치한다. 워드 라인(20)은 예컨대, 실리콘 (이)산화물(silicon (di)oxide)과 같은 절연층(22)에 의해 채널 영역(18)으로부터 이격되어 있다. 또한 폴리실리콘으로 이루어진 플로팅 게이트(24)는 워드 라인(20)에 바로 인접하면서 그로부터 이격되어 있고, 채널 영역(18)의 또 다른 부분 위에 위치한다. 플로팅 게이트(24)는 또 다른 절연층(30)에 의해 채널 영역(18)으로부터 분리되는데, 이 다른 절연층(18)도 또한 일반적으로 실리콘 (이)산화물이다. 또한 폴리실리콘으로 이루어진 커플링 게이트(26)가 플로팅 게이트(24) 위에 위치하고, 또 다른 절연층(32)에 의해 그로부터 절연된다. 플로팅 게이트(24)의 다른 측 상에 그로부터 이격되고, 또한 폴리실리콘으로 이루어진 소거 게이트(28)가 마련된다. 소거 게이트(28)는 제2 영역(16) 위에 위치하고 그로부터 절연된다. 소거 게이트(28)는 커플링 게이트(26)에 인접하면서 그로부터 이격되어 있다. 소거 게이트(28)는 플로팅 게이트(24) 위에 작은 돌출부(slight overhang)를 가질 수 있다. 메모리 셀(10)의 동작에서, 플로팅 게이트(24)상에 저장된 전하가 제1 영역(14)과 제2 영역(16) 사이의 전류 흐름을 제어한다. 플로팅 게이트(24)의 상부가 음적(nagatively)으로 충전(charge)되면, 메모리 셀은 프로그램된다. 플로팅 게이트(24)의 상부가 양적(positively)으로 충전되면, 메모리 셀은 소거된다. 메모리 셀(10)은 USP 7,868,375호에 충분하게 개시되어 있으며, 상기 문헌은 그 전체가 참고로서 본 명세서에 통합된다.
메모리 셀(10)은 아래와 같이 동작한다. 프로그래밍 동작 동안, 전자들이 역전(inversion)으로 플로팅 게이트(24)의 아래 있는 채널 영역(18)의 부분에 있는 전자들이 열-전자 주입(hot-electron injection)을 통해 플로팅 게이트(24)에 주입될 때, 펄스형상의 제1 양 전압(positive voltage)이 워드 라인(20)에 인가되어, 워드 라인(20)의 아래 있는 채널 영역(18)의 부분이 도전성으로 된다. 또한 펄스형상의 제2 양 전압이, 플로팅 게이트(24)에 커플링되는 전압을 최대화시키는 커플링 게이트(26)와 플로팅 게이트(24) 사이의 고 커플링 비율을 이용하도록, 커플링 게이트(26)에 인가된다. 또한 펄스형상의 제3 양 전압이, 플로팅 게이트(24)에 커플링되는 전압을 최대화시키는 소거 게이트(28)와 플로팅 게이트(24) 사이의 커플링 비율을 이용하도록, 소거 게이트(28)에 인가된다. 또한 펄스형상의 전압 차(voltage differential)가, 채널(18) 내 열 전자들의 생성을 제공하기 위해, 제1 영역(14)과 제2 영역(16) 사이에 인가된다. 제1 양 전압, 제2 양 전압, 제3 양 전압 및 전압 차 모두는 실질적으로 동시에 인가되고, 실질적으로 동시에 중단된다. 프로그래밍 동작 동안, 플로팅 게이트(24) 상의 포텐셜(potential)은 프로그래밍 동작이 시작할 때의 최고값으로부터 프로그래밍 동작이 끝날 때의 최저 값으로 점증적(monotonically)으로 감소한다.
소거 동작 동안, 전자들이 플로팅 게이트(24)로부터 제거될 때, 높은 양 전압이 소거 게이트(28)에 인가된다. 음 전압 또는 접지 전압이 커플링 게이트(26) 및/또는 워드 라인(20)에 인가될 수 있다. 전자들은, 플로팅 게이트(24)와 소거 게이트(28) 사이의 절연층을 관통하는 파울러-노드하임 터널링(Fowler-Nordheim tunneling)에 의해, 플로팅 게이트(24)로부터 소거 게이트(28)로 전송된다. 특히, 플로팅 게이트(24)는 소거 게이트(28)에 대면하는 샤프 팁(sharp tip)을 구비하여 형성될 수 있고, 이로써 전자들의 상기 터널링을 촉진시킨다.
판독 동작 동안, 제1 양 전압이 워드 라인(20)에 인가되어 워드 라인(20)의 아래 있는 채널 영역(18)의 부분을 턴온시킨다. 제2 양 전압이 커플링 게이트(26)에 인가된다. 전압 차가 제1 영역(14)과 제2 영역(16)에 인가된다. 플로팅 게이트(24)가 프로그램되었으면, 즉 플로팅 게이트(24)가 전자들을 저장하고 있으면, 커플링 게이트(26)에 인가된 제2 양 전압은 플로팅 게이트(24)상에 저장된 음 전자(negative electron)들을 극복(overcome)할 수 없으며, 플로팅 게이트(24)의 아래 있는 채널 영역(18)의 부분은 비-도전성을 유지한다. 따라서 무 전류 또는 무시할 정도로 작은 양의 전류가 제1 영역(14)과 제2 영역(16) 사이에 흐를 것이다. 그러나 플로팅 게이트(24)가 프로그램되지 않았으면, 즉 플로팅 게이트(24)가 중립또는 양적으로 충전된 상태를 유지하고 있다면, 커플링 게이트(26)에 인가된 제2 양 전압이 플로팅 게이트(24)의 아래 있는 채널 영역(18)의 부분을 도전성이 되도록 할 수 있다. 따라서 전류가 제1 영역(14)과 제2 영역(16) 사이에 흐를 것이다.
잘 알려진 바와 같이, 메모리 셀(10)은 전형적으로 반도체 웨이퍼 상에, 복수의 메모리 셀(10)의 행과 열을 구비한 어레이로 형성된다. 플로팅 게이트 비-휘발성 메모리 셀의 어레이의 용도 중 하나는 스마트 카드이다. 그러나 이러한 애플리케이션에서, 비-휘발성 메모리 셀의 어레이는 반드시 높은 프로그램/소거 내구성(program/erase endurance)을 가져야 한다. 종래 기술에서는, 프로그래밍 동안, 열 전자들이 채널 영역(18)으로부터 플로팅 게이트(24)로 주입되도록, 플로팅 게이트(24) 상에 충분한 포텐셜들을 유도하기 위해, 높은 전압이 커플링 게이트(26)와 소거 게이트(28)에 인가되었다. 그러나 프로그래밍 동작의 시작시, 플로팅 게이트(24) 상에 유도된 최대 포텐셜은 채널 영역(18)과 절연층(30) 사이의 계면(interface)뿐만 아니라 플로팅 게이트(24)와 채널 영역(18) 사이의 절연층(30)에 비교적 빠른 열화(degradation)를 야기할 수 있다. 이러한 영역들의 열화는 메모리 셀의 프로그램/소거 내구성에 영향을 미치는 중요한 인자이다.
종래 기술은 또한 메모리 셀의 내구성을 증가시키기 위해, 프로그래밍 동안, 워드 라인 게이트(20)와 커플링 게이트(26)(소거 게이트는 제외)를 구비한 메모리 셀의 커플링 게이트(26)에 램프 전압(ramped voltage)을 인가하는 것을 개시하고 있다. “Method For Endurance Optimization of The HIMOS Flash Memory Cell”(by Yao et al, IEEE 43rd Annual International Reliability Physics Symposium, San Jose, 2005, pp. 662-663)를 참조한다.
메모리 셀(10)은 프로그래밍을 행하기 위해 제2 영역(16)으로의 높은 전압 인가가 필요하지 않으며, 이는 높은 프로그램/소거 내구성이 가능하게 한다. 그럼에도 불구하고, 프로그래밍의 종래 기술의 방법은 높은 프로그램/소거 내구성을 위해 최적화되지 않았다. 따라서 본 발명의 일 목적은 내구성을 더욱 증가시키기 위하여, 도 1에 도시된 유형의 메모리 셀을 프로그래밍하기 위한 파라미터들을 최적화하는 것이다.
본 발명은 상면(top surface)을 구비하고, 제1 도전형의 단결정 기판을 구비하는 타입의 비-휘발성 메모리 셀을 프로그래밍하는 방법이다. 제2 도전형의 제1 영역은 상기 상면을 따라서 상기 기판 내에 마련된다. 상기 제2 도전형의 제2 영역은 상기 제1 영역으로부터 이격되어, 상기 상면을 따라서 상기 단결정 기판 내에 마련되며, 상기 제1 영역과 상기 제2 영역 사이에 채널 영역을 구비한다. 워드 라인 게이트는 제1 절연층에 의해 상기 채널 영역으로부터 이격되고, 상기 채널 영역의 제1 부분 위에 위치한다. 플로팅 게이트는 상기 워드 라인 게이트에 인접하면서 그로부터 분리되어, 상기 채널 영역의 다른 부분 위에 위치한다. 상기 플로팅 게이트는 제2 절연층에 의해 상기 채널 영역으로부터 분리된다. 커플링 게이트는 상기 플로팅 게이트 위에 위치하고, 제3 절연층에 의해 그로부터 절연된다. 소거 게이트는 상기 플로팅 게이트에 인접하게 위치하고 상기 워드 라인 게이트와 반대측 면상에 마련된다. 소거 게이트는 상기 제2 영역 위에 위치하면서 그로부터 절연된다. 이 프로그래밍 방법에서는, 제1 양 전압이 상기 워드 라인 게이트의 아래 있는 상기 채널 영역의 부분을 턴온시키기 위해, 상기 워드 라인 게이트에 인가된다. 전압 차(voltage differential)가 상기 채널 영역 내에서 열 전자들이 생성되도록 하기 위해, 실질적으로 상기 제1 양 전압과 동시에, 상기 제1 영역과 상기 제2 영역 사이에 인가된다. 제2 양 전압이, 열 전자들이 상기 채널 영역으로부터 상기 플로팅 게이트로 주입되도록 하기 위해, 실질적으로 상기 제1 양 전압과 동시에, 상기 커플링 게이트에 인가된다. 제3 양 전압이, 소거 게이트에 인가된다. 프로그래밍 동작 동안에 상기 플로팅 게이트의 최대 포텐셜을 감소시켜서 상기 메모리 셀의 프로그램/소거 내구성을 향상시키기 위해, 제1 및 제2 양 전압 및 상기 제1 영역과 제2 영역 사이의 전압 차의 인가를 시작한 후, 지연 기간(period of delay) 후에 제3 양 전압이 인가된다.
도 1은 본 발명의 프로그래밍 방법을 적용가능하고, 그 상부에 전하들을 저장하기 위한 플로팅 게이트를 구비한 종래 기술의 비-휘발성 메모리 셀의 단면도이다.
도 2는 본 발명의 방법에서, 도 1의 메모리 셀을 프로그래밍하는데 사용되는 전압들에 대한 다양한 파형을 나타내는 그래프들이다.
도 3은 플로팅 게이트상에 전압 포텐셜을 나타내는 그래프로서, 소거 게이트와 제어 게이트로의 전압 펄스가 실질적으로 동시에 인가되는 종래 기술 방법의 결과와, 소거 게이트와 제어 게이트로의 전압 펄스가 실질적으로 동시에 인가되지 않은 본 발명의 결과를 나타낸다.
도 2를 참조하면, 도 1에 도시된 메모리 셀(10)을 프로그램하기 위해 본 발명의 방법에서 사용되는, 다양한 파형의 그래프가 도시되어 있다. 본 발명의 방법에서는, 실질적으로 펄스 형태 형상(pulse form shape)(50)의 제1 양 전압이 워드 라인 게이트(20)에 인가된다. 워드 라인 게이트(20)에 인가된 펄스는 도 2에서 펄스 Vwl로서 식별된다. 실질적으로 펄스 형태 형상(52)의 제2 양 전압이 커플링 게이트(26)에 인가된다. 커플링 게이트(26)에 인가된 펄스는 도 2에서 펄스 Vcg로서 식별된다. 펄스 Vwl 및 Vcg는 실질적으로 동시에 인가되고, 실질적으로 동시에 중단된다. 제2 영역(16)에 인가되는 전압 Vcs(54)와 제1 영역(14)에 인가되는 전압 Vdp(56)으로 구성되는 전압 차도 또한 실질적으로 펄스 형태 형상이고, 또한 실질적으로 펄스 Vwl 및 Vcg와 동시에 인가된다. 실질적으로 펄스 형태 형상(60)의 제3 양 전압이 소거 게이트(28)에 인가된다. 소거 게이트(28)에 인가되는 펄스는 도 2에서 펄스 Veg로서 식별된다. 펄스 Vwl과 Vcg의 시작 이후에 지연 기간 T 후에 펄스 Veg가 인가되지만, 펄스 Veg는 실질적으로 펄스 Vwl 및 Vcg와 동시에 인가가 중단된다.
본 발명의 프로그래밍 방법에 있어서는, 제1 양 전압이 워드 라인 게이트에 인가되어, 워드 라인 게이트의 아래 있는 채널 영역의 부분을 턴온시킨다. 전압 차가 실질적으로 제1 양 전압과 동시에 제1 영역과 제2 영역 사이에 인가되어, 채널 영역 내의 열 전자들의 생성을 제공한다. 제2 양 전압이 실질적으로 제1 양 전압과 동시에 커플링 게이트에 인가되어, 플로팅 게이트에 높은 포텐셜을 유도하고, 이로써 열 전자들이 채널 영역으로부터 플로팅 게이트로 주입된다. 제3 양 전압이 소거 게이트에 인가되어, 플로팅 게이트에 주입되어질 전자들을 끌어당기기 위한 추가 전압을 제공한다. 메모리 셀의 프로그램/소거 내구성을 향상시키기 위해, 제1 양 전압, 제2 양 전압 및 제1 영역과 제2 영역 사이로의 전압 차의 인가로부터 지연 기간 후에, 제3 양 전압이 인가된다.
종래 기술에서는, 펄스 Vcg, 펄스 Vwl 및 펄스 Veg가 모두 실질적으로 동시에 인가되었을 때, 플로팅 게이트(24)에 의한 전압 경험(voltage experience)이 최고 피크이고, 플로팅 게이트(24)와 채널 영역(18) 사이의 절연층(30)은 최대로 스트레스를 받는다. 이것이 메모리 셀(10)의 내구성을 감소시킨다.
본 발명에서는, Veg의 인가를 지연시킴으로써, 프로그래밍 동작 동안에 최대 플로팅 게이트 포텐셜이 감소되고, 이로써 채널 영역(18)과 절연층(30) 사이의 계면뿐만 아니라, 플로팅 게이트(24) 및 채널 영역(18) 사이의 절연층(30)의 열화를 감소시키고, 따라서 메모리 셀(10)의 내구성을 증가시킨다.
도 3을 참조하면, 제어 게이트(26)로의 전압 인가로부터 지연 기간 후에 인가된 소거 게이트(28)로의 전압 펄스의 결과로서, 플로팅 게이트(24) 상의 전압의 그래프(82) 뿐만 아니라, 종래 기술의 방법에서처럼, 소거 게이트(28)와 제어 게이트(26)에 실질적으로 동시에 인가되는 전압 펄스의 결과로서, 플로팅 게이트(24) 상의 전압의 그래프(80)를 도시하고 있다. 지연 기간 T후에 일어나는 소거 게이트(28)로의 전압 인가를 지연시킴으로 인해, 본 발명의 방법에 따른 피크 전압 VFG2이 종래 기술의 방법을 따른 피크 전압 VFG1 보다 더 낮다. 결과적으로, 채널 영역(18)과 절연층(30) 사이의 계면뿐만 아니라, 플로팅 게이트(24) 및 채널 영역(18) 사이의 결연층의 열화가 감소된다.

Claims (7)

  1. 상면(top surface)을 구비하고, 제1 도전형의 단결정 기판을 구비하는 비-휘발성 메모리 셀을 프로그래밍하는 방법으로서,
    상기 비-휘발성 메모리 셀은
    상기 상면을 따라서 상기 기판 내에 마련된 제2 도전형의 제1 영역; 상기 제1 영역으로부터 이격되어, 상기 제1 영역과 제2 영역 사이에 마련되는 채널 영역을 구비한 상기 상면을 따라서 상기 기판 내에 마련된 제2 도전형의 상기 제2 영역; 제1 절연층에 의해 상기 채널 영역으로부터 이격되어, 상기 채널 영역의 제1 부분 위에 위치한 워드 라인 게이트; 상기 워드 라인 게이트에 인접하면서 그로부터 분리되어, 상기 채널 영역의 다른 부분 위에 위치하며, 제2 절연층에 의해 상기 채널 영역으로부터 분리되어 있는 플로팅 게이트; 상기 플로팅 게이트 위에 위치하고, 제3 절연층에 의해 그로부터 절연되는 커플링 게이트; 및 상기 플로팅 게이트에 인접하게 위치하고 상기 워드 라인 게이트와 반대측 면상에 마련되며, 상기 제2 영역 위에 위치하면서 그로부터 절연되는 소거 게이트를 구비하고,
    상기 방법은
    상기 워드 라인 게이트의 아래 있는 상기 채널 영역의 부분을 턴온시키기 위해, 상기 워드 라인 게이트에 제1 양 전압(positive voltage)을 인가하는 단계;
    상기 제1 영역과 상기 제2 영역 사이에 전압 차(voltage differential)를 인가하는 단계;
    열 전자들이 상기 채널 영역으로부터 상기 플로팅 게이트로 주입되도록, 제2 양 전압을 상기 커플링 게이트에 인가하는 단계; 및
    전자들이 상기 플로팅 게이트에 주입되도록, 상기 제1 및 제2 양 전압 및 상기 제1 영역과 제2 영역 사이의 전압 차의 인가를 시작한 후, 지연 기간(period of delay) 후에 상기 소거 게이트에 제3 양 전압을 인가하는 단계를 구비하고,
    상기 제3 양 전압은, 상기 제2 양 전압을 상기 커플링 게이트에 인가하는 단계에 의한 상기 전자의 상기 플로팅 게이트로의 주입에 기인하여 포텐셜 감소를 경험하는 상기 플로팅 게이트에 추가적인 포텐셜을 제공하는 방법.
  2. 청구항 1에 있어서,
    상기 제2 및 제3 양 전압의 인가는 동시에 중단하는 방법.
  3. 청구항 1에 있어서,
    상기 제1 영역과 제2 영역 사이의 상기 전압 차는, 상기 제1 및 제2 양 전압이 인가되는 동안 인가되는 방법.
  4. 청구항 1에 있어서,
    상기 제1, 제2, 및 제3 양 전압의 각각은 펄스 모양 신호이고, 상기 제3 양 전압은 지연된 펄스 신호인 방법.
  5. 청구항 4에 있어서,
    상기 제2 및 제3 양 전압의 인가는 동시에 중단하는 방법.
  6. 청구항 1에 있어서,
    상기 지연 기간은 상기 프로그래밍 동작 동안 상기 플로팅 게이트상의 최대 포텐셜을 감소시키기에 충분한 길이를 갖는 방법.
  7. 청구항 1에 있어서,
    상기 소거 게이트는 상기 플로팅 게이트 위에 돌출부(overhang)를 가지는 방법.
KR1020147013133A 2011-11-01 2012-10-10 분리된 소거 게이트를 구비한 스플리트 게이트 비-휘발성 플로팅 게이트 메모리 셀을 프로그래밍하는 방법 KR101600213B1 (ko)

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