JP2001028428A - 半導体集積回路装置およびその製造方法ならびにその動作方法 - Google Patents

半導体集積回路装置およびその製造方法ならびにその動作方法

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JP2001028428A JP20024299A JP20024299A JP2001028428A JP 2001028428 A JP2001028428 A JP 2001028428A JP 20024299 A JP20024299 A JP 20024299A JP 20024299 A JP20024299 A JP 20024299A JP 2001028428 A JP2001028428 A JP 2001028428A
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小林　　孝
Hideaki Kurata
英明 倉田
Naoki Kobayashi
小林　　直樹
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均 久米
Katsutaka Kimura
勝高 木村
Shunichi Saeki
俊一 佐伯
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Abstract

(57)【要約】 【課題】 第３ゲートを有する半導体集積回路装置にお
いて、微細化と動作速度向上を図るとともに絶縁膜の欠
陥密度低減を図る。 【解決手段】 半導体基板１００中に形成された第１導
電型のウェル１０１と、ウェル１０１中の第２導電型の
ソース／ドレイン拡散層領域１０５と、半導体基板１０
０上に絶縁膜１０２を介して形成された浮遊ゲート１０
３ｂと、浮遊ゲート１０３ｂと絶縁膜１１０a を介して
形成された制御ゲート１１１a と、前記制御ゲートを接
続して形成されたワード線と、前記半導体基板、浮遊ゲ
ート、制御ゲートと絶縁膜を介して形成され、浮遊ゲー
ト及び制御ゲートとは異なる第３のゲート１０７a を有
する半導体集積回路装置において、上記第３のゲートが
ワード線及びチャネルと垂直な方向に存在する浮遊ゲー
トの隙間に埋込まれて存在するように配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
およびその製造方法に関し、特に電気的書き換えが可能
な不揮発性半導体記憶装置の高集積化、高信頼化、低電
圧動作を実現する技術に関する。
【０００２】
【従来の技術】電気的書き換えが可能な不揮発性半導体
記憶装置のうち、一括消去が可能なものとしていわゆる
フラッシュメモリが知られている。フラッシュメモリは
携帯性、耐衝撃性に優れ、電気的に一括消去が可能なこ
とから、近年、携帯型パーソーナルコンピュータやデジ
タルスチルカメラ等の小型携帯情報機器のファイル（記
憶装置）として急速に需要が拡大している。その市場の
拡大にはメモリセル面積の縮小によるビットコストの低
減が重要な要素であり、たとえば、１９９６年１１月１
０日、応用物理学会発行、「応用物理」第６５巻１１
号、ｐ１１１４〜ｐ１１２４に記載されているように、
これを実現する様々なメモリセル方式が提案されてい
る。
【０００３】また、たとえば、特許第２６９４６１８号
公報（文献１）には３層ポリシリコンゲートを用いた仮
想接地型のメモリセルが記載されている。すなわち、こ
のメモリセルは、半導体基板中のウェルに形成された半
導体領域および３つのゲートから構成される。３つのゲ
ートは、ウェル上に形成された浮遊ゲート、浮遊ゲート
上に形成された制御ゲート、および隣り合う制御ゲー
ト、浮遊ゲート間に形成された消去ゲートである。３つ
のゲートはポリシリコンからなり、各々絶縁膜で分離さ
れ、浮遊ゲートとウェルとの間も絶縁膜で分離されてい
る。制御ゲートは行方向に接続されてワード線を構成し
ている。ソースおよびドレイン拡散層は列方向に形成さ
れ、隣接するメモリセルと拡散層を共用する仮想接地型
である。これにより行方向のピッチ縮小を図っている。
消去ゲートはチャネルと平行で、かつ、ワード線（制御
ゲート）の間にワード線と平行に配置される。
【０００４】この文献１記載のメモリセルへの書込みの
際は、ワード線およびドレインにそれぞれ独立した正の
電圧を印加し、ウェル、ソースおよび消去ゲートは０Ｖ
とする。これによりドレイン近傍のチャネル部でホット
エレクトロンが発生し、浮遊ゲートに電子が注入され、
メモリセルのしきい値が上昇する。消去の際は、消去ゲ
ートに正の電圧を印加し、ワード線、ソース、ドレイン
およびウェルは０Ｖとする。これにより浮遊ゲートから
消去ゲートに電子が放出され、しきい値が低下する。
【０００５】また、たとえば特開平９−３２１１５７号
公報（文献２）には、スプリットゲート型のメモリセル
が開示され、拡散層と浮遊ゲートとのオーバーラップを
大きくとり、拡散層の電位により浮遊ゲート電位を大と
するとともに、ワード線に低い電圧を印加することによ
り、情報書き込みの際のホットエレクトロンの発生と注
入効率を高める方法が提案されている。
【０００６】また、たとえばインターナショナル エレ
クトロン デバイシズ ミーティング テクニカル ダ
イジェスト１９８９、６０３頁から６０６頁 (Internat
ional Electron Devices Meeting, 1989, pp. 603-606)
（文献３）には、浮遊ゲート電位をワード線で制御する
とともに、浮遊ゲートおよび制御ゲートとは異なる第３
ゲートによりスプリットチャネルを制御する方法が論じ
られている。
【０００７】
【発明が解決しようとする課題】しかし、前記したメモ
リセルにおいては、高集積化を進めるといくつかの問題
が生じることを本発明者らは認識した。なお、以下の問
題点は、本発明者らによって検討されたものであり、特
に公知にされたわけではない。
【０００８】第１に、メモリセルの微細化を図るために
は、データ線が延在する方向に垂直な方向（データ線配
置方向）の縮小とともにワード線が延在する方向に垂直
な方向（ワード線配置方向）の縮小も必要である。ワー
ド線配置方向の縮小には、ワード線幅およびワード線間
隔の縮小が有効である。しかし、ワード線幅を縮小する
とその抵抗値が増大し、書込みや読出しの際、ワード線
電圧の立上りが遅延してしまう。このため、動作速度が
低下するといった問題を生じる。これを防ぐため、ワー
ド線の材料としてポリシリコン単層膜に代えて、ポリシ
リコン膜とその金属シリサイド膜との積層膜（いわゆる
ポリサイド膜）を用いる手段がある。ポリサイド膜によ
れば、同じ膜厚のポリシリコン単層膜よりも抵抗値の低
い膜が得られ、ワード線抵抗の上昇を抑えることができ
る。また、今後微細化が進みワード線幅が更に縮小され
る場合には、ポリサイド膜に代えて、ポリシリコン膜と
金属膜との積層膜（いわゆるポリメタル膜）を用いる手
段がある。ポリメタル膜によれば、同一膜厚のポリサイ
ド膜よりもさらに抵抗値が低くでき、さらなるワード線
幅の縮小に対処できる。
【０００９】ところが、ワード線の材料としてポリサイ
ド膜やポリメタル膜を用いると、以下のような問題を生
じる。すなわち、前記文献に記載のメモリセルにあって
は、データ線方向と垂直な方向に消去ゲートとワード線
とが延在するように配置されている。このようなメモリ
セルにおいて、ワード線の間隔を最小加工寸法の２倍に
まで縮小するためには、ワード線および浮遊ゲートを連
続してパターニングした後、形成された浮遊ゲートの隙
間に絶縁膜を形成し、この後、消去ゲートを形成する必
要がある。ところが、浮遊ゲートと消去ゲートとの間の
絶縁膜を形成する際の前工程としての洗浄工程で、ポリ
サイドあるいはポリメタル中の金属が洗浄液に溶出す
る。この溶出金属は浮遊ゲートの側壁に再付着し、その
後の絶縁膜形成過程で金属が絶縁膜中に取り込まれる。
この結果、絶縁膜の欠陥密度が増大し、信頼性を損なう
という問題を生じる。
【００１０】第２に、前記文献記載のメモリセルにおい
ては、チャネル部の一部分に浮遊ゲートが存在しないス
プリットチャネル型と呼ばれるメモリセル構造が採用さ
れている。そして、前記メモリセルにおけるスプリット
チャネルの制御は、そのスプリットチャネル上に存在す
る制御ゲート（ワード線）の電位を制御することにより
行われる。従って、ワード線はスプリットゲートとして
の機能も有することとなる。
【００１１】ところで、メモリセルへのデータの書込み
の際には、ホットエレクトロンの発生および注入効率を
増大する必要がある。このためには、浮遊ゲートの電位
を大きくしてチャネル部の垂直方向の電界を大とすると
ともに、スプリットゲートの電位を低くしてチャネル水
平方向の電界を増大することが効果的である。
【００１２】しかしながら前記文献１記載のメモリセル
では、スプリットゲートの電位はワード線電位によって
制御されるから、浮遊ゲートとスプリットゲートの電位
を独立に制御することはできない。すなわち、ワード線
の電位によって浮遊ゲートおよびスプリットゲートの両
電位を制御せざるを得ず、ホットエレクトロンの発生お
よび注入効率を同時に増大できないという問題がある。
このため、データの書込みの際に、注入電流に対し、非
常に大きなチャネル電流が流れてしまい、複数のメモリ
セルを同時に書込めないという問題がある。さらに、高
い書込み速度が得られないという問題も生じる。
【００１３】また、スプリットチャネル型のメモリセル
であってホットエレクトロンの発生および注入効率を同
時に増大する方法として、前記文献２記載の手段が考え
得るが、この方法では、微細化に伴い、拡散層と浮遊ゲ
ートのオーバーラップが取り難くなるという問題が生じ
る。
【００１４】さらに、前記文献３記載の技術により、浮
遊ゲート電位をワード線で制御するとともに、浮遊ゲー
トおよび制御ゲートとは異なる第３ゲートによりスプリ
ットチャネルを制御する方法が考え得るが、この技術に
おいては微細化に関する検討、観点が欠落している。
【００１５】本発明の目的は、微細化に好適で、動作速
度が速く、かつ欠陥密度の小さな半導体集積回路装置お
よびその製造方法を提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、浮遊ゲートおよび制御ゲートとは機能の異なる
第３ゲートが、ワード線（制御ゲート、第２ゲート）お
よびチャネルと垂直な方向あるいは平行な方向に存在す
る浮遊ゲート（第１ゲート）の隙間に埋込まれて存在す
る構造とするものである。
【００１８】以下、本発明の概要を列記して示す。
【００１９】１．半導体基板の主面に形成された第１導
電型のウェルと、ウェル内に第１方向に延在して形成さ
れた第２導電型の半導体領域と、半導体基板上に第１絶
縁膜を介して形成された第１ゲートと、第１ゲート上に
第２絶縁膜を介して形成された第２ゲートと、第１ゲー
トと第３絶縁膜を介して形成された第３ゲートとを有
し、第３ゲートが、第１方向に延在して形成され、第１
ゲートの隙間に埋め込んで形成されている。
【００２０】２．前記項１記載の半導体集積回路装置で
あって、第１ゲートが、第３ゲートに対して対称に、ま
た第３ゲートが第１ゲートに対して対称に形成されてい
る。
【００２１】３．半導体基板の主面に形成された第１導
電型のウェルと、ウェル内に第１方向に延在して形成さ
れた第２導電型の半導体領域と、半導体基板上に第１絶
縁膜を介して形成された第１ゲートと、第１ゲート上に
第２絶縁膜を介して形成された第２ゲートと、第３ゲー
トとを有し、第３ゲートの端面が、隣接する第１ゲート
間に対向する端面であって第１方向に平行して存在する
第１ゲートの端面と第３絶縁膜を介して対向して形成さ
れている。
【００２２】４．半導体基板の主面に形成された第１導
電型のウェルと、ウェル内に形成された第２導電型の半
導体領域と、半導体基板上に第１絶縁膜を介して形成さ
れた第１ゲートと、第１ゲート上に第２絶縁膜を介して
形成された第２ゲートと、第１ゲートと第３絶縁膜を介
して形成された第３ゲートとを有し、第３ゲートの上面
が、第１ゲート上面より低い位置に存在する。
【００２３】５．前記項１〜４のいずれか一項に記載の
半導体集積回路装置であって、第１ゲートが浮遊ゲート
であり、第２ゲートが制御ゲートであり、第３ゲートが
消去ゲートである第１の構成、第１ゲートが浮遊ゲート
であり、第２ゲートが制御ゲートであり、第３ゲートが
スプリットチャネルを制御するゲートである第２の構
成、第１ゲートが浮遊ゲートであり、第２ゲートが制御
ゲートであり、第３ゲートが消去ゲートとスプリットチ
ャネルを制御するゲートの両方の機能を有するゲートで
ある第３の構成、の何れかの構成を有する。
【００２４】６．前記項５記載の半導体集積回路装置で
あって、第３ゲートは、その一部分が第２導電型の半導
体領域の上に存在する。
【００２５】７．前記項１〜４のいずれか一項に記載の
半導体集積回路装置であって、第１ゲートが浮遊ゲート
であり、第２ゲートが制御ゲートであり、第３ゲートが
消去ゲートであり、第３ゲートは、その全面が第２導電
型の半導体領域の上に存在する。
【００２６】８．半導体基板の主面に形成された第１導
電型のウェルと、ウェル内に形成された第２導電型の半
導体領域と、半導体基板上に第１絶縁膜を介して形成さ
れた第１ゲートと、第１ゲート上に第２絶縁膜を介して
形成された第２ゲートと、第１ゲートと第３絶縁膜を介
して形成された第３ゲートとを有し、第３ゲートが消去
ゲートとスプリットチャネルを制御するゲートの両方の
機能を有する。
【００２７】前記半導体集積回路装置。
【００２８】９．前記項１〜８のいずれか一項に記載の
半導体集積回路装置であって、第３絶縁膜が、窒素を添
加したシリコン酸化膜である。
【００２９】１０．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有し、第１絶縁膜の膜
厚が、第２または第３絶縁膜のいずれか一方の膜厚に比
較して大きい。
【００３０】１１．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有し、第２ゲートが、
ポリシリコン膜と金属珪化物膜の積層膜で構成され、第
１ゲート間の隙間に第３ゲートが埋込まれて存在する。
【００３１】１２．前記項１１記載の半導体集積回路装
置であって、金属珪化物膜がタングステンシリサイド膜
である。
【００３２】１３．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有し、第２ゲートが、
金属膜を含む積層膜で構成されている。
【００３３】１４．前記項１３記載の半導体集積回路装
置であって、第２ゲートが、ポリシリコン膜とバリアメ
タル膜と金属膜との積層膜で構成されている。
【００３４】１５．前記項１３または１４記載の半導体
集積回路装置であって、第１ゲート間の隙間に第３ゲー
トが埋込まれて存在する。
【００３５】１６．前記項１３、１４または１５記載の
半導体集積回路装置であって、バリアメタル膜が、タン
グステン膜、チタン膜、タンタル膜、単体遷移金属元素
からなる金属膜またはその窒化物膜もしくは珪化物膜、
またはアルミニウム窒化物膜、コバルトシリサイド膜、
モリブデンシリサイド膜、チタンタングステン膜、また
はそれらの合金膜のいずれかに属する。
【００３６】１７．前記項１１〜１６のいずれか一項に
記載の半導体集積回路装置であって、第１ゲート間の隙
間が、第１ゲートの端面のうち第２ゲートの延在方向に
平行な端面で形成されている第１の構成、第１ゲート間
の隙間が、第１ゲートの端面のうち第２ゲートの延在方
向に垂直な端面で形成されている第２の構成、の何れか
の構成を有する。
【００３７】１８．半導体基板中に形成された第１導電
型のウェルと、ウェル中に形成された第２導電型の半導
体領域と、半導体領域を接続して形成されたローカルソ
ース線およびローカルデータ線と、ローカルソース線お
よびローカルデータ線を選択する選択トランジスタと、
半導体基板上に第１絶縁膜を介して形成された第１ゲー
トと、第１ゲートと第２絶縁膜を介して形成された第２
ゲートと、第２ゲートを接続して形成されたワード線
と、第１ゲートと第３絶縁膜を介して形成され、第１お
よび第２ゲートとは機能の異なる第３ゲートとを有する
半導体集積回路装置であって、第３ゲートの結束部が、
選択トランジスタにより構成されるメモリセルブロック
内で選択トランジスタに最も近い位置に存在するワード
線と、選択トランジスタのゲートとの間に存在する。
【００３８】１９．前記項１８記載の半導体集積回路装
置であって、第３ゲートの結束部分と、メモリセルブロ
ック内の選択トランジスタに最も近く存在するワード線
との間にダミーゲートが存在する。
【００３９】２０．前記項１８または１９記載の半導体
集積回路装置であって、メモリセルブロック内に存在す
る第３ゲートのすべてが、メモリセルブロック端のいず
れか一方または両方で結束されている第１の構成、メモ
リセルブロック内に存在する第３ゲートが、メモリセル
ブロック端で１本おきに結束されている第２の構成、の
何れかの構成を有する。
【００４０】２１．前記項２０記載の半導体集積回路装
置であって、第３ゲートの結束部分にコンタクト孔が配
置されている第１の構成、第３ゲートとダミーゲートと
が、コンタクト孔と金属配線とを介して接続されている
第２の構成、の何れかの構成を有する。
【００４１】２２．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｐ型で
あり、第３ゲート、ウェルおよび半導体領域の一方であ
るソースの電位に対して正電位を第２ゲートである制御
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正電位を第３ゲートに印加することにより消去を行う。
【００４２】２３．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｎ型で
あり、第３ゲート、ウェルおよび半導体領域の一方であ
るソースの電位に対して負電位を第２ゲートである制御
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正電位を第３ゲートに印加することにより消去を行う。
【００４３】２４．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｎ型で
あり、第３ゲート、ウェルおよび半導体領域の一方であ
るソースの電位に対して正電位を第２ゲートである制御
ゲートに印加することにより書き込みを行い、制御ゲー
トの電位に対し正電位を第３ゲートに印加することによ
り消去を行う。
【００４４】２５．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｐ型で
あり、第３ゲート、ウェルおよび半導体領域の一方であ
るソースの電位に対して正電位を第２ゲートである制御
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、ウェルの電位に対し負電
位を制御ゲートに印加し、第３ゲートの電位を０Ｖとす
ることにより消去を行う。
【００４５】２６．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｐ型で
あり、第３ゲート、ウェルおよび半導体領域の一方であ
るソースの電位に対して正電位を第２ゲートである制御
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正の電位をウェルに印加することにより消去を行う。
【００４６】２７．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｎ型で
あり、第３ゲート、ウェルおよび半導体領域の一方であ
るソースの電位に対して負電位を第２ゲートである制御
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、ウェルの電位に対し負電
位を制御ゲートに印加し、第３ゲートの電位を０Ｖとす
ることにより消去を行う。
【００４７】２８．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｎ型で
あり、第３ゲート、ウェルおよび半導体領域の一方であ
るソースの電位に対して負電位を第２ゲートである制御
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正の電位をウェルに印加することにより消去を行う。
【００４８】２９．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｐ型で
あり、ウェルおよび半導体領域の一方であるソースの電
位に対して正電位を第２ゲートである制御ゲート、第３
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正電位を第３ゲートに印加することにより消去を行う。
【００４９】３０．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｐ型で
あり、ウェルおよび半導体領域の一方であるソースの電
位に対して正電位を第２ゲートである制御ゲート、第３
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、ウェルの電位に対し負電
位を制御ゲートに印加することにより消去を行う。
【００５０】３１．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｐ型で
あり、ウェルおよび半導体領域の一方であるソースの電
位に対して正電位を第２ゲートである制御ゲート、第３
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正の電位をウェルに印加することにより消去を行う。
【００５１】３２．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｐ型で
あり、ウェルおよび半導体領域の一方であるソースの電
位に対して正電位を第２ゲートである制御ゲート、第３
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正の電位をソースまたはドレインの一方に印加すること
により消去を行う。
【００５２】３３．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｎ型で
あり、ウェルおよび半導体領域の一方であるソースの電
位に対して負電位を第２ゲートである制御ゲート、第３
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正電位を第３ゲートに印加することにより消去を行う。
【００５３】３４．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｎ型で
あり、ウェルおよび半導体領域の一方であるソースの電
位に対して負電位を第２ゲートである制御ゲート、第３
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、ウェルの電位に対し負電
位を制御ゲートに印加することにより消去を行う。
【００５４】３５．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の動作方法であって、第１導電型のウェルがｎ型で
あり、ウェルおよび半導体領域の一方であるソースの電
位に対して負電位を第２ゲートである制御ゲート、第３
ゲートおよび半導体領域の他方であるドレインに印加す
ることにより書き込みを行い、制御ゲートの電位に対し
正の電位をウェルに印加することにより消去を行う。
【００５５】３６．前記項２２〜３５のいずれか一項に
記載の半導体集積回路装置の動作方法であって、書込み
の際、第３ゲートの電位の絶対値が、制御ゲートの電位
の絶対値に比べ小さい。
【００５６】３７．前記項２２〜３６のいずれか一項に
記載の半導体集積回路装置の動作方法であって、書込み
によって形成されるしきい値の分布が４レベル以上であ
る。
【００５７】３８．（ａ）半導体基板中に第１導電型の
ウェルを形成する工程と、（ｂ）半導体基板上に第１絶
縁膜を介して第１ゲートとなるストライプ状のパターン
を形成する工程と、（ｃ）ウェル中にパターンに対して
平行に延在する第２導電型の半導体領域を形成する工程
と、（ｄ）ストライプ状のパターンによって形成される
隙間に、第３絶縁膜を形成し、さらに第３ゲートをパタ
ーンの隙間を埋め込むように形成する工程と、（ｅ）ス
トライプ状のパターンと垂直な方向に延在する第２ゲー
トパターンを形成する工程と、を含む。
【００５８】３９．前記項３８記載の半導体集積回路装
置の製造方法であって、第１ゲートとなるストライプ状
のパターンが第３ゲートに対し対称に、また第３ゲート
が第１ゲートとなるストライプ状のパターンに対し対称
に存在するように加工する。
【００５９】４０．前記項３９記載の半導体集積回路装
置の製造方法であって、第３ゲートはストライプ状のパ
ターンに対し自己整合的に形成される。
【００６０】４１．（ａ）半導体基板中に第１導電型の
ウェルを形成する工程と、（ｂ）半導体基板上に第１絶
縁膜を介して第１ゲートを形成する工程と、（ｃ）ウェ
ル中に第２導電型の半導体領域を形成する工程と、
（ｄ）第１ゲートによって形成される隙間に、第３絶縁
膜を形成し、さらに第３ゲートをパターンの隙間を埋め
込むように形成する工程と、（ｄ）第２ゲートを形成す
る工程と、を含み、第３ゲートの表面が第１ゲートの表
面より低い位置となるよう第３ゲートを加工する。
【００６１】４２．前記項３８〜４１のいずれか一項に
記載の半導体集積回路装置の製造方法であって、第３ゲ
ートは、その全面が第２導電型の半導体領域の上に存在
するように形成される第１の方法、第３ゲートは、その
一部分が第２導電型の半導体領域の上に存在するように
形成される第２の方法、の何れかの方法を有する。
【００６２】４３．前記項３８〜４１のいずれか一項に
記載の半導体集積回路装置の製造方法であって、第３ゲ
ートは、その一部分が第２導電型の半導体領域の上に存
在するように形成され、第２導電型の半導体領域を斜め
イオン打込み法により形成する。
【００６３】４４．前記項３８〜４３のいずれか一項に
記載の半導体集積回路装置の製造方法であって、第３絶
縁膜が、窒素を添加したシリコン酸化膜である。
【００６４】４５．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の製造方法であって、第２ゲートをポリシリコン膜
と金属珪化物膜との積層膜とし、第２ゲートの形成は第
３ゲートの形成より後の工程とする。
【００６５】４６．前記項４５記載の半導体集積回路装
置の製造方法であって、金属珪化物膜がタングステンシ
リサイド膜である。
【００６６】４７．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に形成された第２導電型の
半導体領域と、半導体基板上に第１絶縁膜を介して形成
された第１ゲートと、第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、第１ゲートと第３絶縁膜を
介して形成された第３ゲートとを有する半導体集積回路
装置の製造方法であって、第２ゲートが、金属膜を含む
積層膜で構成されている。
【００６７】４８．前記項４７記載の半導体集積回路装
置の製造方法であって、第２ゲートが、ポリシリコン膜
とバリアメタル膜と金属膜との積層膜で構成されされて
いる。
【００６８】４９．前記項４７または４８記載の半導体
集積回路装置の製造方法であって、第２ゲートが、第１
ゲート間の隙間に第３ゲートが埋込まれて存在する。
【００６９】５０．前記項４７記載の半導体集積回路装
置の製造方法であって、バリアメタル膜が、タングステ
ン膜、チタン膜、タンタル膜、単体遷移金属元素からな
る金属膜またはその窒化物膜もしくは珪化物膜、または
アルミニウム窒化物膜、コバルトシリサイド膜、モリブ
デンシリサイド膜、チタンタングステン膜、またはそれ
らの合金膜のいずれかに属する。
【００７０】５１．半導体基板中に形成された第１導電
型のウェルと、ウェル中に形成された第２導電型の半導
体領域と、半導体領域を接続して形成されたローカルソ
ース線およびローカルデータ線と、ローカルソース線お
よびローカルデータ線を選択する選択トランジスタと、
半導体基板上に第１絶縁膜を介して形成された第１ゲー
トと、第１ゲートと第２絶縁膜を介して形成された第２
ゲートと、第２ゲートを接続して形成されたワード線と
を有し、選択トランジスタで区切られるローカルソース
線およびローカルデータ線上のメモリセルでメモリセル
ブロックが構成され、メモリセルブロックがワード線方
向に配列されてメモリセルアレイが構成される半導体集
積回路装置であって、メモリセルブロックを挟んで両側
に、ワード線と同一方向に配設された各々１本ずつの電
源線を有し、ローカルソース線およびローカルデータ線
は、選択トランジスタを介して、電源線の一方とワード
線に垂直な方向に配線された信号線とに接続され、また
は、電源線の両方に接続される。
【００７１】５２．前記項５１記載の半導体集積回路装
置であって、ローカルデータ線のうち一のローカルデー
タ線は、選択トランジスタを介して、電源線と信号線と
の両方に接続される第１の構成、ローカルデータ線のう
ち一のローカルデータ線が、メモリセルブロックの一端
で選択トランジスタを介して信号線に接続され、一のロ
ーカルデータ線に隣接する隣接ローカルデータ線が、メ
モリセルブロックの他端で選択トランジスタを介して信
号線に接続される第２の構成、の何れかの構成を有す
る。
【００７２】５３．前記項５２記載の半導体集積回路装
置であって、ローカルデータ線のうち一のローカルデー
タ線は、メモリセルブロックの一端で選択トランジスタ
を介して信号線に接続され、メモリセルブロックの他端
で選択トランジスタを介して電源線に接続される。
【００７３】５４．前記項５３記載の半導体集積回路装
置であって、ワード線の延在方向に垂直な方向に配設し
た信号線とｎ番目（ｎは整数）に配設されたローカルデ
ータ線とを接続する第１選択トランジスタ、メモリセル
ブロックの一端にワード線と同一方向に配設した電源線
とｎ＋１番目のローカルデータ線とを接続する第２選択
トランジスタ、信号線とｎ＋１番目のローカルデータ線
とを接続する第３選択トランジスタ、および、メモリセ
ルブロックの他端にワード線と同一方向に配設した電源
線とｎ番目のローカルデータ線とを接続する第４選択ト
ランジスタを有し、第１および第２選択トランジスタの
ゲート信号が同一信号であり、第３および第４選択トラ
ンジスタのゲート信号が同一信号である。
【００７４】５５．前記項５１記載の半導体集積回路装
置であって、ローカルソース線とローカルデータ線に接
続される選択トランジスタのゲート信号が同一信号であ
る第１の構成、ローカルソース線に接続される全ての選
択トランジスタのゲート信号が同一信号である第２の構
成、の何れかの構成を有する。
【００７５】５６．半導体基板中に形成された第１導電
型のウェルと、ウェル中に形成された第２導電型の半導
体領域と、半導体領域を接続して形成されたローカルソ
ース／データ線と、ローカルソース／データ線を選択す
る選択トランジスタと、半導体基板上に第１絶縁膜を介
して形成された第１ゲートと、第１ゲートと第２絶縁膜
を介して形成された第２ゲートと、第２ゲートを接続し
て形成されたワード線とを有し、選択トランジスタで区
切られるローカルソース／データ線上のメモリセルでメ
モリセルブロックが構成され、メモリセルブロックがワ
ード線方向に配列されてメモリセルアレイが構成され、
ローカルソース／データ線は、それがメモリセルのロー
カルソース線として機能する場合には隣接するメモリセ
ルのローカルデータ線として機能する半導体集積回路装
置であって、メモリセルブロックを挟んで両側に、ワー
ド線と同一方向に配設された各々１本ずつの電源線と、
ワード線に垂直な方向に配線した信号線とを有し、ロー
カルソース／データ線は、選択トランジスタを介して、
電源線のうち何れか一方と信号線との両方に接続され
る。
【００７６】５７．前記項５６記載の半導体集積回路装
置であって、ｎ番目（ｎは整数）のローカルソース／デ
ータ線が、メモリセルブロックの一端で選択トランジス
タを介して信号線に接続され、ｎ＋１番目のローカルソ
ース／データ線が、メモリセルブロックの他端で選択ト
ランジスタを介して信号線に接続される第１の構成、ｎ
番目（ｎは整数）のローカルソース／データ線が、メモ
リセルブロックの一端で選択トランジスタを介して電源
線に接続され、ｎ＋１番目のローカルソース／データ線
が、メモリセルブロックの他端で選択トランジスタを介
して電源線に接続される第２の構成、の何れかの構成を
有する。
【００７７】５８．前記項５６または５７記載の半導体
集積回路装置であって、１本のローカルソース／データ
線は、メモリセルブロックの一端で選択トランジスタを
介して信号線に接続され、メモリセルブロックの他端で
選択トランジスタを介して電源線に接続される。
【００７８】５９．前記項５８記載の半導体集積回路装
置であって、ワード線と垂直方向に配線した信号線とｎ
番目（ｎは整数）のローカルソース／データ線とを接続
する第１選択トランジスタ、メモリセルブロックの一端
にワード線と同一方向に配線した電源線とｎ＋１番目の
ローカルソース／データ線とを接続する第２選択トラン
ジスタ、信号線とｎ＋１番目のローカルソース／データ
線とを接続する第３選択トランジスタ、および、メモリ
セルブロックの他端にワード線と同一方向に配線した電
源線とｎ番目のローカルソース／データ線とを接続する
第４選択トランジスタを有し、第１および第２選択トラ
ンジスタのゲート信号が同一信号であり、第３および第
４選択トランジスタのゲート信号が同一信号である。
【００７９】６０．前記項５６〜５９のいずれか一項に
記載の半導体集積回路装置であって、ワード線と垂直方
向に配線した１本の信号線は、ローカルソース／データ
線２本分で共用する第１の構成、ローカルソース／デー
タ線と、信号線とを選択トランジスタを介して接続する
場合、選択トランジスタのローカルソース／データ線と
は異なる側の半導体領域と信号線との接続部分は、２つ
のメモリセルブロック間で共用する第２の構成、電源線
は、２つのメモリセルブロック間で共用する第３の構
成、の何れかの構成を有する。
【００８０】６１．半導体基板中に形成された第１導電
型のウェルと、ウェル中に形成された第２導電型の半導
体領域と、半導体領域を接続して形成されたローカルソ
ース／データ線と、ローカルソース／データ線を選択す
る選択トランジスタと、半導体基板上に第１絶縁膜を介
して形成された第１ゲートと、第１ゲートと第２絶縁膜
を介して形成された第２ゲートと、第２ゲートを接続し
て形成されたワード線と、第１ゲートと第３絶縁膜を介
して形成され、第１および第２ゲートとは機能の異なる
第３ゲートとを有し、選択トランジスタで区切られるロ
ーカルソース線およびローカルデータ線上のメモリセル
でメモリセルブロックが構成され、メモリセルブロック
がワード線方向に配列されてメモリセルアレイが構成さ
れる半導体集積回路装置であって、第３ゲートの結束部
が、メモリセルブロック内で選択トランジスタに最も近
い位置に存在するワード線と、選択トランジスタのゲー
トとの間に存在し、メモリセルブロック内に存在する第
３ゲートが、メモリセルブロック端で１本おきに結束さ
れ、メモリセルブロックを挟んで両側に、ワード線と同
一方向に配設された各々１本ずつの電源線と、ワード線
に垂直な方向に配線した信号線とを有し、ローカルソー
ス／データ線は、選択トランジスタを介して、電源線の
内いずれか一方および信号線の両方に接続される。
【００８１】６２．前記項６１記載の半導体集積回路装
置であって、ｎ番目（ｎは整数）のローカルソース／デ
ータ線が、メモリセルブロックの一端で選択トランジス
タを介して信号線に接続され、ｎ＋１番目のローカルソ
ース／データ線が、メモリセルブロックの他端で選択ト
ランジスタを介して信号線に接続される第１の構成、ｎ
番目（ｎは整数）のローカルソース／データ線が、メモ
リセルブロックの一端で選択トランジスタを介して電源
線に接続され、ｎ＋１番目のローカルソース／データ線
が、メモリセルブロックの他端で選択トランジスタを介
して電源線に接続される第２の構成、の何れかの構成を
有する。
【００８２】６３．前記項６１または６２記載の半導体
集積回路装置であって、１本のローカルソース／データ
線は、メモリセルブロックの一端で選択トランジスタを
介して信号線に接続され、メモリセルブロックの他端で
選択トランジスタを介して電源線に接続される。
【００８３】６４．前記項６３に記載の半導体集積回路
装置であって、ワード線と垂直方向に配線した信号線と
ｎ番目（ｎは整数）のローカルソース／データ線とを接
続する第１選択トランジスタ、メモリセルブロックの一
端にワード線と同一方向に配線した電源線とｎ＋１番目
のローカルソース／データ線とを接続する第２選択トラ
ンジスタ、信号線とｎ＋１番目のローカルソース／デー
タ線とを接続する第３選択トランジスタ、および、メモ
リセルブロックの他端にワード線と同一方向に配線した
電源線とｎ番目のローカルソース／データ線とを接続す
る第４選択トランジスタを有し、第１および第２選択ト
ランジスタのゲート信号が同一信号であり、第３および
第４選択トランジスタのゲート信号が同一信号である。
【００８４】６５．前記項６１〜６４のいずれか一項に
記載の半導体集積回路装置であって、ワード線と垂直方
向に配線した１本の信号線は、ローカルソース／データ
線２本分で共用する第１の構成、ローカルソース／デー
タ線と、信号線とを選択トランジスタを介して接続する
場合、選択トランジスタのローカルソース／データ線と
は異なる側の半導体領域と信号線との接続部分は、２つ
のメモリセルブロック間で共用する第２の構成、電源線
は、２つのメモリセルブロック間で共用する第３の構
成、ローカルソース／データ線は、選択トランジスタを
介して、ワード線と垂直方向に配線した信号線に接続
し、信号線にセンス回路を接続し、ｎ番目（ｎは整数）
の信号線に接続するセンス回路は、複数のメモリセルブ
ロックからなるメモリセルアレイの一端で接続し、ｎ＋
１番目の信号線に接続するセンス回路はメモリセルアレ
イの他端で接続する第４の構成、選択トランジスタを介
してローカルソース／データ線と接続される信号線と、
センス回路のと間にスイッチを設け、スイッチを切換え
ることにより、１つのセンス回路を複数の信号線で共用
する第５の構成、の何れかの構成を有する。
【００８５】６６．半導体基板中に形成された第１導電
型のウェルと、ウェル中に形成された第２導電型の半導
体領域と、半導体領域を接続して形成されたローカルソ
ース／データ線と、ローカルソース／データ線を選択す
る選択トランジスタと、半導体基板上に第１絶縁膜を介
して形成された第１ゲートと、第１ゲートと第２絶縁膜
を介して形成された第２ゲートと、第２ゲートを接続し
て形成されたワード線と、第１ゲートと第３絶縁膜を介
して形成され、第１および第２ゲートとは機能の異なる
第３ゲートとを有し、選択トランジスタで区切られるロ
ーカルソース線およびローカルデータ線上のメモリセル
でメモリセルブロックが構成され、メモリセルブロック
がワード線方向に配列されてメモリセルアレイが構成さ
れる半導体集積回路装置であって、第３ゲートの結束部
が、メモリセルブロック内で選択トランジスタに最も近
い位置に存在するワード線と、選択トランジスタのゲー
トとの間に存在し、メモリセルブロック内に存在する第
３ゲートが、メモリセルブロック端で１本おきに結束さ
れ、メモリセルブロックを挟んで両側に、ワード線と同
一方向に配設された各々１本ずつの電源線と、ワード線
に垂直な方向に配線した信号線とを有し、ローカルソー
ス／データ線は、選択トランジスタを介して、電源線と
信号線の両方へ接続する。
【００８６】６７．前記項６６記載の半導体集積回路装
置であって、ローカルソース／データ線は、選択トラン
ジスタを介して信号線に接続し、接続は全て、メモリセ
ルブロックの一端で行なわれる第１の構成、ローカルソ
ース／データ線は、選択トランジスタを介してセルブロ
ックの一端にワード線と同一方向に配線した電源線に接
続し、接続は全て、メモリセルブロックの一端で行なわ
れる第２の構成、の何れかの構成を有する。
【００８７】６８．前記項６６または６７記載の半導体
集積回路装置であって、１本のローカルソース／データ
線は、メモリセルブロックの一端で選択トランジスタを
介して信号線に接続し、メモリセルブロックの他端で選
択トランジスタを介して電源線に接続する。
【００８８】６９．前記項６８記載の半導体集積回路装
置であって、ワード線と垂直方向に配線した信号線とｎ
番目（ｎは整数）のローカルソース／データ線とを接続
する第１選択トランジスタ、信号線とｎ＋１番目のロー
カルソース／データ線とを接続する第２選択トランジス
タ、メモリセルブロックの他端にワード線と同一方向に
配線した電源線とｎ番目のローカルソース／データ線と
を接続する第３選択トランジスタ、および、電源線とｎ
＋１番目のローカルソース／データ線とを接続する第４
選択トランジスタ、を有し、全ての第１選択トランジス
タのゲート信号は同一信号であり、全ての第２選択トラ
ンジスタのゲート信号は同一信号であり、第１および第
２の選択トランジスタのゲート信号は異なる信号であ
り、全ての第３選択トランジスタのゲート信号は同一信
号であり、全ての第４選択トランジスタのゲート信号は
同一信号であり、第３および第４の選択トランジスタの
ゲート信号は異なる信号である。
【００８９】７０．前記項６６〜６９のいずれか一項に
記載の半導体集積回路装置であって、信号線は、ローカ
ルソース／データ線２本分で共用する第１の構成、ロー
カルソース／データ線と信号線とを選択トランジスタを
介して接続する場合、選択トランジスタのローカルソー
ス／データ線とは異なる側の半導体領域と信号線との接
続部分は、２つのメモリセルブロック間で共用する第２
の構成、電源線は、２つのメモリセルブロック間で共用
する第３の構成、ローカルソース／データ線は、選択ト
ランジスタを介して信号線に接続し、信号線にセンス回
路を接続し、ｎ番目（ｎは整数）の信号線に披続するセ
ンス回路は複数のメモリセルブロックからなるメモリセ
ルアレイの一端で接続し、ｎ＋１番目の信号線に接続す
るセンス回路はメモリセルアレイの他端で接続する第４
の構成、選択トランジスタを介してローカルソース／デ
ータ線と接続される信号線とセンス回路との間にスイッ
チを設け、スイッチを切換えることにより、１つのセン
ス回路を複数の信号線で共用する第５の構成、の何れか
の構成を有する。
【００９０】７１．半導体基板の主面に形成された第１
導電型のウェルと、ウェル内に第１方向に延在して形成
された第２導電型の半導体領域と、半導体基板上に第１
絶縁膜を介して形成された第１ゲートと、第１ゲート上
に第２絶縁膜を介して形成された第２ゲートと、第２ゲ
ートを接続して形成されたワード線と、第１ゲートと第
３絶縁膜を介して形成された第３ゲートとを有し、第３
ゲートがワード線と垂直な方向に存在する第１ゲートの
隙間に埋込まれて形成された半導体集積回路装置であっ
て、第３ゲートを駆動するためのデコーダが、ワード線
の延在方向に配置される。
【００９１】７２．前記項７１記載の半導体集積回路装
置であって、第３ゲートを駆動するためのデコーダは、
メモリセルアレイの一端に配置する第１の構成、第３ゲ
ートを駆動するためのデコーダは、選択トランジスタで
囲まれた複数のワード線上に存在するメモリセルアレイ
からなるメモリセルブロックを選択するためのブロック
デコーダに隣接して配置する第２の構成、第３ゲートを
駆動するためのデコーダは、メモリセルブロックを選択
するためのブロックデコーダと隣接して、メモリセルア
レイを挾んで両端に配置する第３の構成、の何れかの構
成を有する。
【００９２】７３．前記項２０記載の半導体集積回路装
置であって、第３ゲートがワード線と垂直な方向に存在
する第１ゲートの隙間に埋込まれて形成され、第３ゲー
トを駆動するためのデコータが、ワード線の延在方向に
配置される。
【００９３】７４．前記項７３記載の半導体集積回路装
置であって、第３ゲートを駆動するためのデコーダは、
メモりセルアレイの一端に配置する第１の構成、第３ゲ
ートを駆動するためのデコーダは、メモリセルブロック
を選択するためのブロックデコーダに隣接して配置され
る第２の構成、第３ゲートを駆動するためのデコーダ
は、メモリセルブロックを選択するためのブロックデコ
ーダと隣接して、メモリセルアレイを挟んで両端に配置
する第３の構成、の何れかの構成を有する。
【００９４】７５．前記項１８または１９記載の半導体
集積回路装置であり、メモリセルブロック内に存在する
第３ゲートのすべてが、メモリセルブロック端のいずれ
か一方または両方で結束されている半導体集積回路装置
であって、第３ゲートの選択信号は、メモリセルブロッ
クの選択信号から生成する。
【００９５】７６．前記項１８または１９記載の半導体
集積回路装置であり、メモリセルブロック内に存在する
第３ゲートのすべてが、メモリセルブロック端のいずれ
か一方または両方で結束されている半導体集積回路装置
であって、第３ゲートの選択信号は、メモリセルブロッ
クの選択信号と、メモリセルブロックを更に２分割する
ための信号から生成する第１の構成、第３ゲートの選択
信号は、選択トランジスタのゲート選択信号から生成す
る第２の構成、の何れかの構成を有する。
【００９６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００９７】（実施の形態１）図１は、本発明の実施の
形態１である半導体集積回路装置の一例を示した一部平
面図であり、図２（ａ）、（ｂ）および（ｃ）は、各
々、図１におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−Ｃ′線
断面図である。なお、図１の平面図において、図面を見
やすくするため各部材にハッチングを施し、一部の部材
は省略している。
【００９８】本実施の形態の半導体集積回路装置は、い
わゆるフラッシュメモリのメモリセルを有し、このメモ
リセルは半導体基板１００の主面に形成されたウェル１
０１中のソース／ドレイン拡散層１０５、第１ゲート
（浮遊ゲート）１０３ｂ、第２ゲート（制御ゲート）１
１１ａ、および第３ゲート１０７ａを有する。各メモリ
セルの制御ゲート（第２ゲート）１１１ａは行方向（ｘ
方向）に接続され、ワード線ＷＬを形成している。
【００９９】浮遊ゲート（第１ゲート）１０３ｂとウェ
ル１０１はゲート絶縁膜（第１絶縁膜）１０２に、浮遊
ゲート１０３ｂと第３ゲート１０７ａは絶縁膜（第３絶
縁膜）１０６ａに、浮遊ゲート１０３ｂとワード線（制
御ゲート）１１１ａは絶縁膜（第２絶縁膜）１１０ａ
に、第３ゲート１０７ａとワード線１１１ａは絶縁膜１
０８ａにより、それぞれ分離されている。
【０１００】ソース／ドレイン拡散層１０５はワード線
１１１ａの延在方向（ｘ方向）に垂直な方向（ｙ方向）
に延在して配置され、列方向（ｙ方向）のメモリセルの
ソース／ドレインを接続するローカルソース線およびロ
ーカルデータ線として機能する。すなわち、本実施の形
態の半導体集積回路装置は、メモリセル毎にコンタクト
孔を持たない、いわゆるコンタクトレス型のアレイから
構成される。この拡散層１０５に垂直な方向（ｘ方向）
にチャネルが形成される。
【０１０１】第３ゲート１０７ａの２つの端面は、前記
浮遊ゲート１０３ｂの端面のうちワード線１１１ａおよ
びチャネルとそれぞれ垂直な２つの端面と、それぞれ絶
縁膜１０６ａを介して対向して存在する。
【０１０２】また、第３ゲート１０７ａはワード線１１
１ａおよびチャネルと垂直な方向（ｙ方向）に存在する
浮遊ゲート１０３ｂの隙間に埋込まれて存在する。さら
に、浮遊ゲート１０３ｂが第３ゲート１０７ａに対し対
称に、また前記第３ゲート１０７ａが浮遊ゲート１０３
ｂに対し対称に存在する。
【０１０３】第３ゲート１０７ａは拡散層１０５の上に
配置され、拡散層１０５と同様、ワード線１１１ａおよ
びチャネルに垂直に、すなわち列方向（ｙ方向）に配置
される。
【０１０４】このような構造では、浮遊ゲート１０３ａ
と制御ゲート１１１ａ以外の第３ゲート１０７ａが存在
する場合であっても、ワード線ＷＬ方向（ｘ方向）、お
よびローカルデータ線方向（ｙ方向）のピッチを最小加
工寸法の２倍とすることができる。従って、メモリセル
面積をクロスポイント型のアレイでは最小の４Ｆ
2 （Ｆ：最小加工寸法）に縮小することが可能となる。
【０１０５】次に、図３〜図５を用いて本メモリセルの
製造方法を示す。図３〜図５は、実施の形態１の半導体
集積回路装置の製造方法の一例を示した断面図である。
【０１０６】まず、半導体基板１００にｐ型（第１導電
型）のウェル１０１を形成し、ウェル１０１上にたとえ
ば熱酸化法により１２ｎｍ程度のゲート絶縁膜（第１絶
縁膜）１０２を形成する（図３（ａ））。
【０１０７】続いて浮遊ゲート１０３ｂとなるリン
（Ｐ）をドーピングしたポリシリコン膜１０３とシリコ
ン窒化膜１０４を順次堆積する（図３（ｂ））。ポリシ
リコン膜１０３とシリコン窒化膜１０４の堆積には、た
とえばＣＶＤ（Chemical Vapor Deposition ）法を用い
ることができる。
【０１０８】次にリソグラフィとドライエッチング技術
により前記シリコン窒化膜１０４およびポリシリコン膜
１０３をパターニングする。このパターニングによりシ
リコン窒化膜１０４およびポリシリコン膜１０３は、シ
リコン窒化膜１０４ａおよびポリシリコン膜１０３ａと
なる（図３（ｃ））。シリコン窒化膜１０４ａおよびポ
リシリコン膜１０３ａは、ｙ方向に延在して形成される
ようにストライプ状にパターニングされる。
【０１０９】その後、イオン打込み法によりひ素（Ａ
ｓ）イオンを打込み、メモリセルのソース／ドレインと
なる拡散層１０５を形成する（図３（ｄ））。拡散層１
０５は、メモリセルのソース線またはデータ線として機
能する。このイオン注入の際にはシリコン窒化膜１０４
ａおよびポリシリコン膜１０３ａがマスクとして機能
し、拡散層１０５はポリシリコン膜１０３ａに対して自
己整合的に形成される。なお、シリコン窒化膜１０４ａ
およびポリシリコン膜１０３ａがｙ方向に延在してスト
ライプ状に形成されているため、拡散層１０５はｙ方向
に延在して形成される。
【０１１０】なお、本工程でエッチングされる部材（シ
リコン窒化膜１０４ａおよびポリシリコン膜１０３ａ）
には金属膜あるいは金属化合物が含まれていないため、
このエッチング工程後の洗浄工程では金属が溶出しエッ
チングされた部材壁面に溶出金属が再付着することがな
い。このため、次工程で説明する絶縁膜１０６に金属
（不純物）が含まれることが無く、絶縁膜１０６の欠陥
を低く抑え、信頼性を高めることができる。
【０１１１】次に、浮遊ゲート１０３ｂと第３ゲート１
０７ａを分離するための絶縁膜１０６を以下の方法によ
り形成する（図３（ｅ））。まず、減圧化学気相成長法
（ＬＰＣＶＤ：Low Pressure Chemical Vapor Depositi
on）により１０．５ｎｍ程度のシリコン酸化膜を堆積す
る。続いてこのシリコン酸化膜をアンモニア雰囲気中で
熱処理し、前記シリコン酸化膜に窒素を導入する。その
後、窒素が導入されたシリコン酸化膜にウェット酸化処
理を行う。これは、アンモニア中での熱処理によりシリ
コン酸化膜中に導入された水素を除去するためである。
【０１１２】以上の工程により形成した絶縁膜１０６
は、膜中の電荷トラップ量が小さく、高い書換え耐性を
有している。すなわち、仮に絶縁膜１０６中に電荷がト
ラップされるとトラップされた電子は放置状態で第３ゲ
ートに移動し、この移動電子の量が多いとリテンション
不良を引き起こす可能性が大きくなる。移動電子量はト
ラップ密度とともに増大するから、絶縁膜１０６中のト
ラップ量が多いとリテンション不良を引き起こす確率が
高くなる。しかし、本実施の形態では、膜中の電荷トラ
ップ量が抑制されるため、リテンション不良を抑制し、
高い書換え耐性を実現できる。また、絶縁膜１０６に金
属不純物が含まれないことは前記の通りである。
【０１１３】その後、第３ゲート１０７ａとなるリン
（Ｐ）をドーピングしたポリシリコン膜１０７を浮遊ゲ
ートパターン１０３ａの隙間が完全に埋まるように堆積
する（図４（ａ））。ポリシリコン膜１０７の形成には
たとえばＣＶＤ法を用いる。
【０１１４】その後、たとえば異方性ドライエッチング
を行い、ポリシリコン膜１０７をエッチバックする。こ
れにより浮遊ゲートパターン１０３ａの隙間に所定の厚
さに残した第３ゲート１０７ａを形成する（図４
（ｂ））。ここで、前記エッチバック後残存するポリシ
リコン膜（第３ゲート１０７ａ）の膜厚は、浮遊ゲート
ポリシリコン１０３ａの膜厚に比べて小さいことが望ま
しい。このように第３ゲート１０７ａの膜厚を浮遊ゲー
ト１０３ｂの膜厚よりも小さくすることにより消去時の
内部動作電圧を低減することができる。
【０１１５】その後、シリコン酸化膜１０８を浮遊ゲー
トパターン１０３ａの隙間が完全に埋まるように堆積す
る（図４（ｃ））。シリコン酸化膜１０８の堆積には、
たとえばＣＶＤ法を用いる。
【０１１６】次に、シリコン酸化膜１０８をたとえば化
学的機械研磨法（ＣＭＰ法：Chemical Mechanical Poli
shing ）によりシリコン窒化膜１０４ａが露出するまで
研磨する。（シリコン窒化膜１０４ａおよびシリコン酸
化膜１０６および１０８はそれぞれ１０４ｂ、１０６ａ
および１０８ａとなる（図４（ｄ））。
【０１１７】その後、たとえば熱リン酸水溶液を用いて
シリコン窒化膜１０４ｂを除去し、ポリシリコン１０３
ａの表面を露出させる（図５（ａ））。次に、リン
（Ｐ）をドーピングしたポリシリコン膜１０９を堆積し
（図５（ｂ））、これを異方性ドライエッチングする
（ポリシリコン膜１０９は１０９ａとなる）（図５
（ｃ））。本ポリシリコン膜１０９ａはポリシリコン１
０３ａと電気的に接続しており、この２層のポリシリコ
ンで浮遊ゲートを形成する。ポリシリコン１０９ａは浮
遊ゲートの表面積を増大し、メモリセルのカップリング
比を増大する効果がある。これにより書込み／消去時の
内部動作電圧の低減が可能となる。
【０１１８】次に、図３（ｅ）で示した方法と同一の手
法により、浮遊ゲートとワード線を分離する窒素を添加
したシリコン酸化膜（膜厚１０．５ｎｍ程度）１１０を
形成する（図５（ｄ））。
【０１１９】その後、ポリシリコン膜、窒化タングステ
ン膜、タングステン膜の積層膜、いわゆるポリメタル膜
を堆積し、これをリソグラフィとドライエッチング技術
によりパターニングしてワード線１１１ａを形成する。
このパターニングは、ワード線１１１ａがｘ方向に延在
するように、すなわち拡散層１０５、第３ゲート１０７
ａの延在方向（ｙ方向）に垂直な方向（ｘ方向）に延在
するようにパターニングされる。
【０１２０】さらにシリコン酸化膜１１０、ポリシリコ
ン膜１０９ａ、１０３ａをエッチングし、浮遊ゲートを
完成した（これによりシリコン酸化膜１１０は１１０ａ
に、ポリシリコン１０３ａ、１０９ａはそれぞれ１０３
ｂおよび１０９ｂとなる）（図５（ｅ））。なお、この
エッチング工程では、シリコン酸化膜１１０がエッチン
グされる段階ではシリコン酸化膜がエッチングできる条
件でエッチングを行うが、ポリシリコン膜１０９ａ、１
０３ａがエッチングされる段階では、シリコンはエッチ
ングされるがシリコン酸化膜はエッチングされない選択
エッチングの条件でエッチングを行う。これにより、シ
リコン酸化膜である絶縁膜１０８ａがエッチングストッ
パとして機能し、絶縁膜１０８ａ下部の第３ゲート１０
７ａがエッチングされることはない。すなわち、このエ
ッチング工程により、第３ゲート１０７ａはｙ方向に延
在して形成されたストライプ状の形体を維持しつつ、浮
遊ゲート１０３ｂは、ｘ方向、ｙ方向の両方向において
分断され、島状の浮遊ゲートが形成される。
【０１２１】その後、図には示していないが、層間絶縁
膜を形成した後、ワード線１１１ａ、ソース／ドレイン
拡散層１０５、ウェル１０１、第３ゲート１０７ａに至
るコンタクト孔を形成し、続いて金属膜を堆積してこれ
をパターニングして配線とし、メモリセルを完成でき
る。
【０１２２】図６はメモリセルアレイの構成を示した回
路図である。ソース／ドレインとなる拡散層１０５（…
Ｄn-2 ，Ｄn-1 ，Ｄn ，Ｄn+1 ，Ｄn+2 …）はワード線
ＷＬ（ＷＬ0 ，ＷＬ1 …ＷＬm ）の方向（ｘ方向）と垂
直な方向（ｙ方向）に延在し、ｙ方向に隣接するメモリ
セルを接続する配線の役割を有している。また、拡散層
１０５は、ｘ方向（ワード線ＷＬの延在方向）に隣接す
るメモリセル間で共有される。この各拡散層配線Ｄｎの
ｙ方向の両端にはソース線あるいはデータ線を選択する
選択ＭＯＳトランジスタが配置されている。この選択Ｍ
ＯＳで囲まれた領域をアレイブロックと呼ぶ。第３ゲー
ト（補助ゲート）ＡＧはｙ方向に延在して配置され、ア
レイブロックの上下端（ｙ方向の両端）で１つに結束さ
れる。
【０１２３】図７〜図１２は第３ゲート１０７ａの取出
し部分のレイアウトを示したものである。本実施の形態
の半導体集積回路装置では、ローカルデータ線もしくは
ローカルソース線を選択する選択トランジスタのゲート
１１３により囲まれた部分がメモリセルアレイブロック
を構成している。いずれの方法であっても、第３ゲート
パターン１０７ａは浮遊ゲートポリシリコンパターン１
０３ａ（１０３ａはエッチングされて浮遊ゲート１０３
ｂとなるものである）に対して自己整合的に形成され
る。
【０１２４】図７〜図９に示す半導体集積回路装置にあ
っては、アレイブロックの両側で、列方向（ｙ方向）に
伸びた第３ゲート１０７ａのすべてが１つに束ねられる
よう、ポリシリコン１０３ａがパターニングされてい
る。これに対し、図１０〜図１２に示す半導体集積回路
装置にあっては、列方向（ｙ方向）に伸びた第３ゲート
１０７ａが１本おきにアレイブロックの片側（上側もし
くは下側の各々）で、束ねられるよう、ポリシリコン１
０３ａがパターニングされる。いずれの場合であって
も、第３ゲートの結束部１１４は、ブロック端のワード
線１１１ｚと選択トランジスタのゲート１１３の間に配
置される。なお、ワード線１１１ｚと第３ゲートの結束
部１１４の間に、ワード線１１１ａと同一材質のダミー
パターン１１２を配置してもよい。
【０１２５】前記した第３ゲート１０７ａの結束部１１
４に至るコンタクト孔１１５を形成し、これに金属配線
１１６を接続することにより第３ゲート１０７ａに給電
を行う。コンタクト孔１１５および金属配線１１６の配
置方法としては以下の様な方法がある。
【０１２６】まず第１の方法は、図７および図１０に示
したように、第３ゲート１０７ａの結束部１１４の端部
に１個または複数個のコンタクト孔１１５を配置し、こ
れを金属配線１１６によりメモリアレイの外部に引出
す。本方法の利点は、メモリアレイ上の金属配線レイア
ウトが容易な点にある。
【０１２７】第２の方法は、図８および図１１に示した
ように、第３ゲート１０７ａの結束部１１４のほぼ全域
にわたって、コンタクト孔１１５を配置し、これを金属
配線１１６により接続して引出す。本方法の利点は、第
３ゲートの結束部１１４の抵抗による電圧降下を抑制で
きる点にある。
【０１２８】第３の方法は、図９および図１２に示した
ように、第２の方法と同様に第３ゲートの結束部１１４
のほぼ全域にわたって、ある間隔でコンタクト孔１１５
を配置するとともに、ダミーパターン１１２にもほぼ全
域にわたって、ある間隔でコンタクト孔１１８を配置す
る。そして、コンタクト孔１１５と１１８を金属配線１
１６により接続する。本方法にあっては、抵抗の低いポ
リメタル膜で各第３ゲート１０７ａを接続していること
となるので、第２の方法と同様、第３ゲートの結束部１
１４の抵抗に起因した電圧降下を抑制できる。また、コ
ンタクト孔１１５と１１８の距離が近いため、金属配線
１１６を短くすることができ、第１の方法と同様、メモ
リアレイ上の金属配線レイアウトが容易となる。つま
り、第１の方法と第２の方法のそれぞれの利点を併せ持
つという特徴を有する。半導体集積回路装置の目標とす
る仕様に応じて、図７から図１２のいずれかの方法を選
択することができる。
【０１２９】次に、前記方法により形成したメモリセル
の書込み時、消去時、および読出し時の電圧印加条件お
よび動作方法を、図１３〜図１５を用いて説明する。図
１３は書き込み動作を、図１４は消去動作を、図１５は
読み出し動作の例を各々示し、（ａ）は等価回路図を、
（ｂ）あるいは（ｃ）はタイミングチャートを示す。図
１３〜図１５の（ａ）において点線で囲まれたセルで選
択的にそれぞれの動作が行われる。
【０１３０】まず、書き込み動作を説明する。今選択さ
れたメモリセルをセルＭとする。図１３（ａ）に示した
ように、選択セルＭのワード線ＷＬｎ（選択ワード線）
にたとえば１２Ｖ程度の正の電圧を印加し、選択セルＭ
のドレインとなる拡散層Ｄｎにたとえば５Ｖ程度の正の
電圧を印加する。また、選択セルＭのソースとなる拡散
層Ｄｎ−１は０Ｖに保持する。このようにソース・ドレ
インおよびワード線を前記所定の電圧に維持することに
よりメモリセルＭのチャネル領域ににホットエレクトロ
ンが生じ、これが浮遊ゲートに注入される。
【０１３１】このとき、すべての第３ゲートＡＧ、ウェ
ル、非選択ワード線ＷＬｎ＋１は０Ｖに保持され、拡散
層Ｄｎ−２、Ｄｎ＋１、Ｄｎ＋２はそれぞれ０Ｖ、５
Ｖ、フローティング状態とする。これにより、拡散層Ｄ
ｎ−２および拡散層Ｄｎ−１が同電位（０Ｖ）に保た
れ、また、拡散層Ｄｎおよび拡散層Ｄｎ＋１が同電位
（５Ｖ）に保たれ、さらに、拡散層Ｄｎ＋１および拡散
層Ｄｎ＋２間の電位差は拡散層Ｄｎ＋２がフローティン
グゆえほとんど電位差を生じない。このため、メモリセ
ルＭ−１、Ｍ＋１、Ｍ＋２のチャネルにはホットエレク
トロンは発生せず、隣接するメモリセルＭ−１、Ｍ＋
１、Ｍ＋２への誤書き込みを防止できる。これによりメ
モリセルＭのみでホットエレクトロン注入が起こり、選
択メモリセルＭの浮遊ゲートに電子が蓄積されてメモリ
セルのしきい値が上昇し、書込みが行われる。このよう
に、本実施の形態の半導体集積回路装置にあっては、隣
接するメモリセル４個を１つの単位とし、その内の１セ
ルを選択して書込みが行われる。従って、１つのワード
線上のすべてのセルに書込みを行うためには、最低４回
の書込み動作を実施する。
【０１３２】図１３（ｂ）および（ｃ）は、選択ワード
線ＷＬｎおよび拡散層Ｄｎ、Ｄｎ＋１への電圧印加のタ
イミングの一例を示したタイミングチャートである。図
１３（ｂ）に示す一例、および同図（ｃ）に示す他の例
の二通りの例がある。
【０１３３】図１３（ｂ）に示すように、時刻ｔ０の時
点で選択ワード線ＷＬｎに＋１２Ｖを印加した後、時刻
ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎ、Ｄｎ＋１に＋
５Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ２−ｔ
１）だけ前記電圧を維持した後、時刻ｔ２で拡散層Ｄ
ｎ、Ｄｎ＋１の電位を０Ｖに戻す。その後時刻ｔ３（ｔ
２＜ｔ３）で選択ワード線ＷＬｎの電位を０Ｖに戻す。
このようなタイミングで書き込みを行う場合、ドレイン
電圧印加時間が短いため、ドレインディスターブを緩和
できるという効果がある。
【０１３４】あるいは、図１３（ｃ）に示すように、時
刻ｔ０の時点で拡散層Ｄｎ、Ｄｎ＋１に＋５Ｖを印加し
た後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線Ｗ
Ｌｎに＋１２Ｖを印加する。所定の書き込み時間ｔ（ｔ
＝ｔ２−ｔ１）だけ前記電圧を維持した後、時刻ｔ２で
選択ワード線ＷＬｎの電位を０Ｖに戻す。その後時刻ｔ
３（ｔ２＜ｔ３）で拡散層Ｄｎ、Ｄｎ＋１の電位を０Ｖ
に戻す。このようなタイミングで書き込みを行う場合、
ワード線電圧印加時間が短いため、ワードディスターブ
を緩和できるという効果がある。
【０１３５】次に、消去動作を説明する。図１４（ａ）
に示したように、選択ワード線ＷＬｎにたとえば−１
３．５Ｖの負の電圧を、また、すべての第３ゲートＡＧ
にたとえば３．３Ｖといった比較的小さな正の電圧を印
加する。各拡散層Ｄｎ−２〜Ｄｎ＋２、ウェル、非選択
ワード線ＷＬｎ＋１は０Ｖである。これにより、ワード
線ＷＬｎ上のすべてのメモリセルにおいて、浮遊ゲート
から第３ゲートにファウラー−ノールドハイム型トンネ
リング現象により電子の放出が生じ、メモリセルのしき
い値が低下して消去が行われる。
【０１３６】なお、消去の際は、複数のワード線に同時
に負の電圧、たとえば−１３．５Ｖを印加し、すべての
第３ゲートＡＧにたとえば３．３Ｖといった比較的小さ
な正の電圧、各拡散層Ｄ、ウェルを０Ｖとしてもよい。
この場合、負の電圧が印加されたワード線上のセルで消
去が行なわれる。
【０１３７】また、すべての第３ゲートＡＧに比較的大
きな電圧、たとえば１７Ｖを印加し、すべてのワード
線、各拡散層Ｄ、ウェルを０Ｖとしてもよい。この場
合、ブロック内のすべてのメモリセルで消去が行なわれ
る。
【０１３８】本実施の形態にあっては、消去速度は酸化
膜電界に強く依存するのに対し、書込み速度は酸化膜電
界にあまり依存しない。従って、メモリセルの製造方法
の説明の際述べたように、浮遊ゲート１０３ｂと半導体
基板１００を分離するゲート絶縁膜１０２の膜厚が、浮
遊ゲート１０３ｂと制御ゲート１１１ａを分離するシリ
コン酸化膜１１０や、浮遊ゲート１０３ｂと第３ゲート
１０７ａを分離するシリコン酸化膜１０６の膜厚に比べ
大となっている。
【０１３９】なお、従来技術にあっては、浮遊ゲートと
消去ゲート間の電子のトンネル膜として、浮遊ゲートポ
リシリコン膜を熱酸化して形成したシリコン酸化膜が用
いられている場合があった。しかしながら、ポリシリコ
ン上の熱酸化膜は多量のトラップを有し、書換え回数の
増加とともに酸化膜中に電子が捕獲されるため、酸化膜
に印加される電界が実効的に低下し、消去速度が低下す
るという問題があった。このため、書換え回数の増加と
ともに消去ゲートに印加する電圧を増大するという手法
が提案されていた。本実施の形態の方法により形成した
シリコン酸化膜は、膜中のトラップ量がウェル上の酸化
膜と同等であり、書換えを繰り返しても消去速度の低下
を生じない。
【０１４０】図１４（ｂ）は、選択ワード線ＷＬｎおよ
び第３ゲートＡＧへの電圧印加のタイミングの一例を示
したタイミングチャートである。
【０１４１】図１４（ｂ）に示すように、時刻ｔ０の時
点で選択ワード線ＷＬｎに−１３．５Ｖを印加した後、
時刻ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧに＋
３．３Ｖを印加する。所定の消去時間ｔ（ｔ＝ｔ２−ｔ
１）だけ前記電圧を維持した後、時刻ｔ２で第３ゲート
ＡＧの電位を０Ｖに戻す。その後時刻ｔ３（ｔ２＜ｔ
３）で選択ワード線ＷＬｎの電位を０Ｖに戻す。このよ
うな消去動作では、第３ゲートＡＧの電位によって消去
時間が制御されることとなる。この場合、第３ゲートＡ
Ｇの電圧の方がワード線電圧に比べて切換える電圧幅が
小さいため、切換え時間を短くできる。従って、第３ゲ
ートＡＧで消去時間を直接制御する本消去動作は、消去
時間の制御性に優れているという効果がある。また、第
３ゲートＡＧによる、非選択メモリセルへのディスター
ブが低減できるという効果もある。
【０１４２】次に、読み出し動作を説明する。図１５
（ａ）に示したように、選択セルＭのワード線ＷＬｎに
たとえば３．３Ｖといった正の電圧を、また、選択セル
Ｍのドレインとなる拡散層Ｄｎにたとえば１Ｖの正の電
圧を印加する。選択セルＭのソースとなる拡散層Ｄｎ−
１、すべての第３ゲートＡＧ、ウェル、非選択ワード線
ＷＬｎ＋１は０Ｖに保持される。更に拡散層Ｄｎ−２、
Ｄｎ＋１、Ｄｎ＋２はそれぞれ０Ｖ、１Ｖ、フローティ
ング状態とし、書き込みの場合と同様に、誤読出しを防
止する。このように、本半導体集積回路装置であって
は、書込みと同様、隣接するメモリセル４個を１つの単
位とし、その内の１セルを選択して読出しが行われる。
従って、１つのワード線上のすべてのセルで読出しを行
うためには、最低４回の読出し動作を実施する。
【０１４３】図１５（ｂ）および（ｃ）は、選択ワード
線ＷＬｎおよび拡散層Ｄｎ、Ｄｎ＋１への電圧印加のタ
イミングの一例を示したタイミングチャートである。同
図（ｂ）および（ｃ）に示す二通りの例がある。
【０１４４】図１５（ｂ）に示すように、時刻ｔ０の時
点で選択ワード線ＷＬｎに＋３．３Ｖを印加した後、時
刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎ、Ｄｎ＋１に
＋１Ｖを印加する。所定の読み出し時間ｔ（ｔ＝ｔ２−
ｔ１）だけ前記電圧を維持した後、時刻ｔ２で拡散層Ｄ
ｎ、Ｄｎ＋１の電位を０Ｖに戻す。その後時刻ｔ３（ｔ
２＜ｔ３）で選択ワード線ＷＬｎの電位を０Ｖに戻す。
このようなタイミングで書き込みを行う場合、ドレイン
電圧印加時間が短いため、ドレインディスターブを緩和
できるという効果がある。
【０１４５】あるいは、図１５（ｃ）に示すように、時
刻ｔ０の時点で拡散層Ｄｎ、Ｄｎ＋１に＋１Ｖを印加し
た後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線Ｗ
Ｌｎに＋３．３Ｖを印加する。所定の書き込み時間ｔ
（ｔ＝ｔ２−ｔ１）だけ前記電圧を維持した後、時刻ｔ
２で選択ワード線ＷＬｎの電位を０Ｖに戻す。その後時
刻ｔ３（ｔ２＜ｔ３）で拡散層Ｄｎ、Ｄｎ＋１の電位を
０Ｖに戻す。このようなタイミングで書き込みを行う場
合、ワード線電圧印加時間が短いため、ワードディスタ
ーブを緩和できるという効果がある。
【０１４６】本実施の形態の半導体集積回路装置によれ
ば、メモリセルＭは、浮遊ゲートおよび制御ゲート以外
の第３ゲートを有するにもかかわらず、ローカルデータ
線方向およびワード線方向の寸法を、それぞれ最小加工
寸法Ｆの２倍とすることが可能である。このため、メモ
リセル面積を４Ｆ2 に縮小することができる。また、ワ
ード線としてポリメタル構造を用いたため、書込みおよ
び読出し動作時のワード線の立上りの遅延時間を縮小す
ることが可能である。また、第３ゲート形成後、ポリメ
タル構造のワード線を形成したため、浮遊ゲート−第３
ゲート間のシリコン酸化膜の欠陥密度を低減可能であ
る。また、書込み／消去時の内部動作電圧の絶対値の最
大値を１３．５Ｖに低減することが可能である。
【０１４７】なお、本実施の形態とは異なり、浮遊ゲー
トパターンを形成後、第３ゲートを、浮遊ゲートパター
ンによって形成される隙間に形成し、この後ワード線を
浮遊ゲートパターンに対して垂直に形成し、これをマス
クに浮遊ゲートを更にパターニングし、その後、ソース
／ドレインとなる拡散層を形成する方法も考えられる。
この場合には、チャネルとワード線は互いに直交し、第
３ゲートは浮遊ゲート端面のうち、チャネルに平行な面
で浮遊ゲートと対向することになる。しかしながら、こ
の方法であっては、第３ゲートを形成後、拡散層のイオ
ン打込みを行うこととなるため、第３ゲートの下部に拡
散層を形成することが困難である。従って、拡散層を接
続するためには、各メモリセル毎にコンタクト孔を配し
て導電体を接続する必要があり、本実施の形態に比べセ
ル面積が増大するという問題を生じる。従って、メモリ
セル微細化と欠陥密度低減の両立を図るためには、第３
ゲートの配置方向は、本実施の形態で述べたように、そ
の２つの端面を、前記浮遊ゲートの端面のうちワード線
およびチャネルとそれぞれ垂直な方向に存在する２つの
端面と、それぞれ対向して存在することが必然である。
【０１４８】（実施の形態２）図１６は、本発明の実施
の形態２である半導体集積回路装置の一例を示した断面
図である。本実施の形態の半導体集積回路装置の平面図
は、実施の形態１の図１と同様であり、図１６（ａ）、
（ｂ）および（ｃ）は、各々、図１におけるＡ−Ａ′、
Ｂ−Ｂ′およびＣ−Ｃ′線断面図である。
【０１４９】本実施の形態の半導体集積回路装置は、実
施の形態１の半導体集積回路装置と、ソース／ドレイン
拡散層２０５において相違するのみであり、その他の部
材の材料、構造、配置等は実施の形態１と同様である。
従って、実施の形態１と相違する部分について説明し、
その他の説明は省略する。
【０１５０】ソース／ドレイン拡散層２０５はワード線
１１１ａに垂直に配置され、列方向（ｘ方向）のメモリ
セルのソース／ドレインを接続するローカルソース線お
よびローカルデータ線として存在する。この点は実施の
形態１と同様であり、メモリセル毎にコンタクト孔を持
たない、いわゆるコンタクトレス型のアレイから構成さ
れ、メモリセルの形成密度が向上できる点は実施の形態
１と同様である。よって、本実施の形態の半導体集積回
路装置も、実施の形態１と同様、メモリセル面積を４Ｆ
2 （Ｆ：最小加工寸法）に縮小できる。
【０１５１】一方、本実施の形態のソース／ドレイン拡
散層２０５は、実施の形態１とは異なり、ソース／ドレ
インを形成する１対の拡散層２０５が浮遊ゲートパター
ン１０３ａに対し非対称の位置関係にあり、一方の拡散
層が浮遊ゲートとオーバーラップしないオフセット構造
となっている。また、実施の形態１にあっては消去ゲー
トとなる第３ゲートはその全面が拡散層１０５上に存在
したが、本実施の形態では、第３ゲート１０７ａと拡散
層２０５はそれぞれの一部分がオーバーラップするよう
に存在する。これにより、本実施の形態では第３ゲート
１０７ａ下のウェル中にもチャネルが形成され、本実施
の形態の第３ゲート１０７ａは消去ゲートとしてばかり
ではなく、その下部に存在するチャネルを制御するゲー
トとしても機能する。これにより、書込み時のホットエ
レクトロンの発生および注入効率が増大し、チャネル電
流の小さな領域での書込みが可能となる。従って、従来
と同程度の電流供給能力をもつ内部電源で、キロバイト
オーダー以上の多数個のメモリセルの並列書込みが可能
となる。
【０１５２】次に、本実施の形態の半導体集積回路装置
の製造方法を説明する。本実施の形態の製造方法は、実
施の形態１における図３（ｃ）に示す工程までは、実施
の形態１と同様である。
【０１５３】実施の形態１の図３（ｃ）に示すように、
シリコン窒化膜１０４ａおよびポリシリコン膜１０３ａ
を形成後、図１７に示すように、斜めイオン打込み法に
よりひ素（Ａｓ）イオンをウェル１０１に打込み、メモ
リセルのソース／ドレインとなる拡散層２０５を形成す
る。拡散層２０５は斜めイオン打込み法により形成され
るため、照射イオンがシリコン窒化膜１０４ａおよびポ
リシリコン膜１０３ａで遮蔽され、ポリシリコン膜１０
３ａ間の全領域には拡散層２０５は形成されない。ま
た、斜め方向からイオンが照射されるため、ポリシリコ
ン膜１０３ａ下部に一部にも拡散層２０５が形成され
る。これにより前記の通り第３ゲート１０７ａと拡散層
２０５とがそれぞれの一部分がオーバーラップするよう
に形成され、第３ゲート１０７ａ下のウェル１０１中に
もチャネルが形成されるようになる。
【０１５４】その後、実施の形態１の図３（ｅ）〜図５
（ｅ）に示す工程と同様の工程を施し、メモリセルを完
成できる。
【０１５５】図１８は本実施の形態のメモリセルアレイ
の構成を示した回路図である。ソース／ドレインとなる
拡散層１０５（…Ｄn-2 ，Ｄn-1 ，Ｄn ，Ｄn+1 ，Ｄ
n+2 …）、ワード線ＷＬ（ＷＬ0 ，ＷＬ1 …ＷＬm ）、
ソース線あるいはデータ線を選択する選択ＭＯＳトラン
ジスタ、アレイブロックについては実施の形態１と同様
である。本実施の形態では、第３ゲート（ＡＧ）を、実
施の形態１の図１０〜１２に示すと同様に、列方向（ｙ
方向）に伸びた第３ゲート１０７ａが１本おきにアレイ
ブロックの片側（上側もしくは下側の各々）で、束ねら
れるよう、ポリシリコン１０３ａがパターニングされ、
１本おきに束ねられた第３ゲート１０７ａ（ＡＧ）に別
々の電位が印加できるようにしている。なお、第３ゲー
トの結束部１１４は、ブロック端のワード線１１１ｚと
選択トランジスタのゲート１１３の間に配置できること
は実施の形態１と同様である。また、第３ゲート１０７
ａの結束部１１４、コンタクト孔１１５、金属配線１１
６についても実施の形態１と同様である。
【０１５６】次に、前記方法により形成したメモリセル
の書込み時、消去時、および読出し時の電圧印加条件お
よび動作方法を、図１９〜図２１を用いて説明する。図
１９は書き込み動作を、図２０は消去動作を、図２１は
読み出し動作の例を各々示し、（ａ）は等価回路図を、
（ｂ）〜（ｇ）はタイミングチャートを示す。図１９〜
図２１の（ａ）において点線で囲まれたセルで選択的に
それぞれの動作が行われる。
【０１５７】書込みの際は、図１９（ａ）に示したよう
に、選択セルＭのワード線ＷＬｎにたとえば１２Ｖ程度
の正の電圧を、また、選択セルＭのドレインとなる拡散
層Ｄｎにたとえば５Ｖ程度の正の電圧を印加する。ま
た、選択セルＭおよびＭ＋２の第３ゲートＡＧｅには、
第３ゲートによって構成されるＭＯＳトランジスタのし
きい値程度の電圧、たとえば２Ｖ程度を印加する。選択
セルＭのソースとなる拡散層Ｄｎ−１、ウェル、非選択
ワード線ＷＬｎ＋１は０Ｖに保持される。前記バイアス
条件により、浮遊ゲートと第３ゲートの境界部下のチャ
ネルに大きな横方法および縦方向の電界が形成される。
これによりホットエレクトロンの発生および注入効率が
増大し、チャネル電流が小さいにもかかわらず、高速の
書込みが可能となる。これにより、１ｍＡ程度の電流供
給能力を有する内部電源を用いても、キロバイト以上の
メモリセルの並列書込みが可能となる。
【０１５８】なお、選択セルＭに隣接するメモリセルＭ
−１、Ｍ＋１では、第３ゲートＡＧｏを０Ｖとする。こ
れによりメモリセルＭおよびＭ＋２の少なくともいずれ
か１つが書込み状態にあっても、それに隣接するメモリ
セルＭ−１およびＭ＋１においては第３ゲートＡＧｏが
スイッチの機能を果たし、チャネルがＯＦＦとなってチ
ャネルに電流が流れない。従ってホットエレクトロンが
発生しないので書込みが起こらない。
【０１５９】このように、本半導体集積回路装置にあっ
ては、隣接するメモリセル２個を１つの単位とし、その
内の１セルを選択して書込みが行われる。従って、１つ
のワード線上のすべてのセルに書込みを行うためには、
実施の形態１より少ない最低２回の書込みで動作が完了
する。
【０１６０】以上の第３ゲートＡＧ（ＡＧｅ，ＡＧｏ）
によりもたらされる高効率のホットエレクトロン注入と
隣接セルの誤書込み防止により書込み単位の増大が可能
であり、大容量フラッシュメモリに不可欠な書込み速度
の向上が図れる。
【０１６１】図１９（ｂ）〜（ｇ）は、選択ワード線Ｗ
Ｌｎおよび拡散層Ｄｎ、第３ゲートＡＧｅへの電圧印加
のタイミングの一例を示したタイミングチャートであ
る。図１９（ｂ）〜（ｇ）に示すように、６通りの例が
ある。
【０１６２】図１９（ｂ）に示すように、時刻ｔ０の時
点で選択ワード線ＷＬｎに＋１２Ｖを印加した後、時刻
ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋２Ｖ
を印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で
拡散層Ｄｎに＋５Ｖを印加する。所定の書き込み時間ｔ
（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ
３で拡散層Ｄｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜
ｔ４）で第３ゲートＡＧｅの電位を０Ｖに戻し、さらに
時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬｎの電位を
０Ｖに戻す。あるいは、図１９（ｄ）に示すように、時
刻ｔ０の時点で第３ゲートＡＧｅに＋２Ｖを印加した
後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線ＷＬ
ｎに＋１２Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ
２）の時点で拡散層Ｄｎに＋５Ｖを印加する。所定の書
き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持し
た後、時刻ｔ３で拡散層Ｄｎの電位を０Ｖに戻し、時刻
ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬｎの電位を０Ｖ
に戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で第３ゲートＡ
Ｇｅの電位を０Ｖに戻す。これらのタイミングで書き込
みを行う場合、ドレイン電圧印加時間が短いため、ドレ
インディスターブを緩和できるという効果がある。
【０１６３】また、図１９（ｃ）に示すように、時刻ｔ
０の時点で選択ワード線ＷＬｎに＋１２Ｖを印加した
後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに＋５
Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点
で第３ゲートＡＧｅに＋２Ｖを印加する。所定の書き込
み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した
後、時刻ｔ３で第３ゲートＡＧｅの電位を０Ｖに戻し、
時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を０Ｖに戻
し、さらに時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬ
ｎの電位を０Ｖに戻す。あるいは、図１９（ｅ）に示す
ように、時刻ｔ０の時点で拡散層Ｄｎに＋５Ｖを印加し
た後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線Ｗ
Ｌｎに＋１２Ｖを印加する。その後、時刻ｔ２（ｔ１＜
ｔ２）の時点で第３ゲートＡＧｅに＋２Ｖを印加する。
所定の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧
を維持した後、時刻ｔ３で第３ゲートＡＧｅの電位を０
Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬ
ｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）
で拡散層Ｄｎの電位を０Ｖに戻す。これらのタイミング
で書き込みを行う場合、第３ゲートＡＧｅの電位によっ
て書き込み時間ｔが制御されることとなる。この場合、
第３ゲートＡＧｅの電圧の方がワード線電圧あるいは拡
散層電圧に比べて切換える電圧幅が小さいため、切換え
時間を短くできる。従って、第３ゲートＡＧｅで書き込
み時間ｔを直接制御する本動作は、書き込み時間の制御
性に優れているという効果がある。
【０１６４】また、図１９（ｆ）に示すように、時刻ｔ
０の時点で拡散層Ｄｎに＋５Ｖを印加した後、時刻ｔ１
（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋２Ｖを印
加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で選択
ワード線ＷＬｎに＋１２Ｖを印加する。所定の書き込み
時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、
時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖに戻し、時
刻ｔ４（ｔ３＜ｔ４）で第３ゲートＡＧｅの電位を０Ｖ
に戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で拡散層Ｄｎの
電位を０Ｖに戻す。あるいは、図１９（ｇ）に示すよう
に、時刻ｔ０の時点で第３ゲートＡＧｅに＋２Ｖを印加
した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに
＋５Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の
時点で選択ワード線ＷＬｎに＋１２Ｖを印加する。所定
の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維
持した後、時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖ
に戻し、時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を
０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で第３ゲー
トＡＧｅの電位を０Ｖに戻す。これらのタイミングで書
き込みを行う場合、ワード線電圧印加時間が短いため、
ワードディスターブを緩和できるという効果がある。
【０１６５】次に、消去動作を説明する。図２０（ａ）
に示したように、選択ワード線ＷＬｎにたとえば−１
３．５Ｖの負の電圧を、また、すべての第３ゲートＡＧ
ｅ，ＡＧｏにたとえば３．３Ｖといった比較的小さな正
の電圧を印加する。各拡散層Ｄｎ−２〜Ｄｎ＋２、ウェ
ル、非選択ワード線ＷＬｎ＋１は０Ｖである。これによ
り、ワード線ＷＬｎ上のすべてのメモリセルにおいて、
浮遊ゲートから第３ゲートにファウラー−ノールドハイ
ム型トンネリング現象により電子の放出が生じ、メモリ
セルのしきい値が低下して消去が行われる。
【０１６６】なお、複数のワード線に同時に負の電圧、
たとえば−１３．５Ｖを印加し、すべての第３ゲートＡ
Ｇｅ，ＡＧｏにたとえば３．３Ｖといった比較的小さな
正の電圧、各拡散層Ｄ、ウェルを０Ｖとしてもよいこ
と、また、すべての第３ゲートＡＧに比較的大きな電
圧、たとえば１７Ｖを印加し、すべてのワード線、各拡
散層Ｄ、ウェルを０Ｖとしてもよいことは実施の形態１
と同様である。
【０１６７】また、ワード線ＷＬｎにたとえば−９Ｖの
負の電圧を印加し、各拡散層Ｄにたとえば４Ｖの正の電
圧を印加し、全ての第３ゲートＡＧ、ウェル、非選択ワ
ード線ＷＬｎ＋１を０Ｖとしても良い。これにより、ワ
ード線ＷＬｎ上の全てのメモリセルにおいて、浮遊ゲー
トから拡散層Ｄにファウラー−ノールドハイム型トンネ
リング現象により電子の放出が生じ、メモリセルのしき
い値が低下して消去が行われる。
【０１６８】図２０（ｂ）は、選択ワード線ＷＬｎおよ
び第３ゲートＡＧｅ，ＡＧｏへの電圧印加のタイミング
の一例を示したタイミングチャートである。消去のタイ
ミングは実施の形態１と同様であり、実施の形態１で説
明した通りである。
【０１６９】次に、読出しの際は、図２１（ａ）に示し
たように、選択セルＭのワード線ＷＬｎにたとえば３．
３Ｖといった正の電圧を、また、選択セルＭのドレイン
となる拡散層Ｄｎにたとえば１Ｖの正の電圧を印加す
る。また、選択セルＭおよびセルＭ＋２の第３ゲートＡ
Ｇｅには、たとえば３．３Ｖ程度の電圧を印加し、第３
ゲート下のチャネルを完全にオン状態とする。選択セル
Ｍのソースとなる拡散層Ｄｎ−１、ウェル、非選択ワー
ド線ＷＬｎ＋１は０Ｖに保持される。一方、選択セルＭ
に隣接するメモリセルＭ−１、Ｍ＋１では、第３ゲート
ＡＧｏを０Ｖとする。これによりメモリセルＭおよびＭ
＋２の少なくともいずれか１つが読出し状態にあって
も、メモリセルＭ−１およびＭ＋１ではチャネルが形成
されることがなく、誤読出しが防止できる。
【０１７０】このように、本メモリセルでは、書込みと
同様、隣接するメモリセル２個を１つの単位とし、その
内の１セルを選択して読出しが行われる。従って、１つ
のワード線上のすべてのセルで読出しを行うためには、
実施の形態１よりも少ない２回の読出し動作を実施す
る。
【０１７１】図２１（ｂ）〜（ｇ）は、選択ワード線Ｗ
Ｌｎおよび拡散層Ｄｎ、第３ゲートＡＧｅへの電圧印加
のタイミングの一例を示したタイミングチャートであ
る。図２１（ｂ）〜（ｇ）に示すように、６通りの例が
ある。
【０１７２】図２１（ｂ）に示すように、時刻ｔ０の時
点で選択ワード線ＷＬｎに＋３．３Ｖを印加した後、時
刻ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋
３．３Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）
の時点で拡散層Ｄｎに＋１Ｖを印加する。所定の読み出
し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した
後、時刻ｔ３で拡散層Ｄｎの電位を０Ｖに戻し、時刻ｔ
４（ｔ３＜ｔ４）で第３ゲートＡＧｅの電位を０Ｖに戻
し、さらに時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬ
ｎの電位を０Ｖに戻す。あるいは、図２１（ｄ）に示す
ように、時刻ｔ０の時点で第３ゲートＡＧｅに＋３．３
Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択
ワード線ＷＬｎに＋３．３Ｖを印加する。その後、時刻
ｔ２（ｔ１＜ｔ２）の時点で拡散層Ｄｎに＋１Ｖを印加
する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前
記電圧を維持した後、時刻ｔ３で拡散層Ｄｎの電位を０
Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬ
ｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）
で第３ゲートＡＧｅの電位を０Ｖに戻す。これらのタイ
ミングで書き込みを行う場合、ドレイン電圧印加時間が
短いため、ドレインディスターブを緩和できるという効
果がある。
【０１７３】また、図２１（ｃ）に示すように、時刻ｔ
０の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加した
後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに＋１
Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点
で第３ゲートＡＧｅに＋３．３Ｖを印加する。所定の読
み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持し
た後、時刻ｔ３で第３ゲートＡＧｅの電位を０Ｖに戻
し、時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を０Ｖ
に戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で選択ワード線
ＷＬｎの電位を０Ｖに戻す。あるいは、図２１（ｅ）に
示すように、時刻ｔ０の時点で拡散層Ｄｎに＋１Ｖを印
加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード
線ＷＬｎに＋３．３Ｖを印加する。その後、時刻ｔ２
（ｔ１＜ｔ２）の時点で第３ゲートＡＧｅに＋３．３Ｖ
を印加する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）
だけ前記電圧を維持した後、時刻ｔ３で第３ゲートＡＧ
ｅの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で選択
ワード線ＷＬｎの電位を０Ｖに戻し、さらに時刻ｔ５
（ｔ４＜ｔ５）で拡散層Ｄｎの電位を０Ｖに戻す。
【０１７４】また、図２１（ｆ）に示すように、時刻ｔ
０の時点で拡散層Ｄｎに＋１Ｖを印加した後、時刻ｔ１
（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋３．３Ｖ
を印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で
選択ワード線ＷＬｎに＋３．３Ｖを印加する。所定の読
み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持し
た後、時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖに戻
し、時刻ｔ４（ｔ３＜ｔ４）で第３ゲートＡＧｅの電位
を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で拡散層
Ｄｎの電位を０Ｖに戻す。あるいは、図２１（ｇ）に示
すように、時刻ｔ０の時点で第３ゲートＡＧｅに＋３．
３Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡
散層Ｄｎに＋１Ｖを印加する。その後、時刻ｔ２（ｔ１
＜ｔ２）の時点で選択ワード線ＷＬｎに＋３．３Ｖを印
加する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ
前記電圧を維持した後、時刻ｔ３で選択ワード線ＷＬｎ
の電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で拡散層
Ｄｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ
５）で第３ゲートＡＧｅの電位を０Ｖに戻す。これらの
タイミングで書き込みを行う場合、ワード線電圧印加時
間が短いため、ワードディスターブを緩和できるという
効果がある。
【０１７５】なお、前記したように本実施の形態では、
書込みおよび読出しの際、第３ゲートに対して１本おき
に同一の電圧が印加される。従って第３ゲートの取出し
部のレイアウトとしては、前記の通り、アレイブロック
の上下であって、列方向に伸びた第３ゲート（消去ゲー
ト）１０７ａが１本おきに束ねられるような構造である
必要がある。
【０１７６】本実施の形態によれば、実施の形態１で説
明した効果に加え、書込み単位の増大が可能となり書込
み速度の増大が図れる。すなわち、本実施の形態では、
第３ゲート１０７ａ（ＡＧｅ，ＡＧｏ）を一本おきに配
置し、各々別電圧を印加できるように構成しているた
め、書き込みおよび読み出しに必要な動作の回数を低減
できる。また、第３ゲート１０７ａ下部の一部にもチャ
ネル領域を形成するため、第３ゲート１０７ａを消去ゲ
ートとしてのみならず、チャネル制御を行う制御ゲート
としての機能をも持たせることができる。このため、第
３ゲート１０７ａにより制御ゲート１１１ａとは独立に
チャネル内の電界を制御でき、書き込み効率を向上でき
る。この結果、少ないチャネル電流での効率的、高速な
書き込みを実現できる。
【０１７７】（実施の形態３）図２２は、本発明の実施
の形態３である半導体集積回路装置の一例を示した一部
平面図であり、図２３（ａ）、（ｂ）および（ｃ）は、
各々、図２２におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−
Ｃ′線断面図である。なお、図２２の平面図において、
図面を見やすくするため各部材にハッチングを施し、一
部の部材は省略している。図２３（ａ）、（ｂ）および
（ｃ）は、各々、図２２におけるＡ−Ａ′、Ｂ−Ｂ′お
よびＣ−Ｃ′線断面図である。
【０１７８】本実施の形態の半導体集積回路装置の構成
は、浮遊ゲート１０３ｂと第３ゲート１０７ａとの間の
絶縁膜６０６ａの膜厚を厚膜化した点を除き、実施の形
態２の半導体集積回路装置とほぼ同様であり、その他の
部材の材料、構造、配置等は実施の形態２と同様であ
る。従って、実施の形態２と相違する部分について説明
し、その他の説明は省略する。
【０１７９】本実施の形態の絶縁膜６０６ａは、その膜
厚を約３０ｎｍと厚くしたものである。この結果、本実
施の形態では、消去の際の電子放出を浮遊ゲート１０３
ｂから基板（ウェル１０１）とするものである。このた
め、浮遊ゲート１０３ｂと基板（ウェル１０１）との間
の絶縁膜１０２の膜厚を１０ｎｍとする。この点も実施
の形態２と相違する。
【０１８０】本実施の形態の半導体集積回路装置の製造
方法は、実施の形態２における図１７の工程までは実施
の形態２と同様である（図２４（ａ））。ただし、実施
の形態２で引用する実施の形態１の図３（ａ）に示すゲ
ート絶縁膜１０２は前記の通り、その膜厚が１０ｎｍ程
度となるように形成する。その後、図２４（ｂ）に示す
ように、浮遊ゲートと第３ゲートを分離するための窒素
を添加したシリコン酸化膜６０６を実施の形態１の図３
（ｅ）と同様の方法により形成する。本実施の形態では
浮遊ゲートに蓄積した電子を半導体基板へ放出するた
め、シリコン酸化膜６０６の膜厚は比較的厚い３０ｎｍ
とする。なお、実施の形態２と同様、窒素を添加したシ
リコン酸化膜６０６を用いることにより、書込みの際、
本シリコン酸化膜中に電子が注入／トラップされるのを
抑制することが可能である。
【０１８１】その後、実施の形態２と同様に、実施の形
態１の図４（ａ）〜図５（ｅ）に示す工程と同様の工程
を施し、メモリセルを完成できる。なお、シリコン酸化
膜６０６は、前記工程の途中でエッチングされ、シリコ
ン酸化膜６０６ａとなる。
【０１８２】図２５はメモリセルアレイの構成を示した
図である。ソース／ドレインとなる拡散層Ｄｎ（Ｄｎ−
２〜Ｄｎ＋２）、ワード線ＷＬ（ＷＬ０〜ＷＬｍ）およ
び選択ＭＯＳトランジスタ、アレイブロックについては
実施の形態１、２と同様である。第３ゲートＡＧについ
ては、実施の形態２と同様である。
【０１８３】次に、前記方法により形成したメモリセル
の書込み時、消去時、および読出し時の電圧印加条件お
よび動作方法を説明する。図２６は消去動作の例を示
し、（ａ）は等価回路図を、（ｂ）はタイミングチャー
トを示す。図２６（ａ）において点線で囲まれたセルで
選択的に消去動作が行われる。なお、書き込みおよび読
み出し動作については実施の形態２と同様であるため、
説明を省略する。
【０１８４】消去の際は図２６（ａ）に示したように、
選択ワード線ＷＬｎにたとえば−１６Ｖの負の電圧を印
加し、すべての第３ゲートＡＧｅ，ＡＧｏ、各拡散層
Ｄ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖとする。
これにより、ワード線ＷＬｎ上のすべてのメモリセル
で、浮遊ゲートからウェルにファウラー−ノールドハイ
ム型トンネリング現象により電子の放出が生じ、メモリ
セルのしきい値が低下して消去が行われる。このよう
に、消去動作はワード線を１つの単位とするセクタ毎に
行われる。
【０１８５】なお、消去の際は、複数のワード線に同時
に負の電圧、たとえば−１６Ｖを印加し、すべての第３
ゲートＡＧ、各拡散層Ｄ、ウェルを０Ｖとしてもよい。
この場合、負の電圧が印加されたワード線上のすべての
セルで消去が行なわれる。
【０１８６】また、消去の際には、ウェルに正の電圧、
たとえば１６Ｖを印加し、全ての第３ゲートＡＧ、各拡
散層Ｄを０Ｖとしてもよい。この際、選択ワード線０
Ｖ、非選択ワード線を１６Ｖとすれば、１本または複数
のワード線上の全てのセルで消去が行われる。
【０１８７】また、消去の際には、ワード線ＷＬｎにた
とえば−９Ｖの負の電圧を印加し、各拡散層Ｄにたとえ
ば４Ｖの正の電圧を印加し、全ての第３ゲートＡＧ、ウ
ェル、非選択ワード線ＷＬｎ＋１を０Ｖとしても良い。
これにより、ワード線ＷＬｎ上の全てのメモリセルにお
いて、浮遊ゲートから拡散層Ｄにファウラー−ノールド
ハイム型トンネリング現象により電子の放出が生じ、メ
モリセルのしきい値が低下して消去が行われる。
【０１８８】図２６（ｂ）は、選択ワード線ＷＬｎへの
電圧印加のタイミングの一例を示したタイミングチャー
トである。本実施の形態では、第３ゲートＡＧは消去ゲ
ートとしては機能しないので、選択ワード線ＷＬｎの操
作のみで消去動作が行われる。図２６（ｂ）に示すよう
に、時刻ｔ０の時点で選択ワード線ＷＬｎに−１６Ｖを
印加した後、時刻ｔ３（ｔ０＜ｔ３）で選択ワード線Ｗ
Ｌｎの電位を０Ｖに戻す。
【０１８９】本実施の形態によれば、実施の形態１、２
で説明した効果と同様な効果が得られる。
【０１９０】（実施の形態４）図２７は、本発明の実施
の形態４である半導体集積回路装置の製造方法の一例を
示した一部断面図である。本実施の形態の半導体集積回
路装置の構造、第３ゲートの取出し方法、アレイ構成、
および動作方式は、実施の形態２と同様である。よっ
て、ここでの説明を省略する。一方、本実施の形態の製
造方法は、実施の形態２と相違する。以下、その相違す
る部分について図２７を用いて工程順に説明する。
【０１９１】まず、半導体基板１００上にｐ型ウェル１
０１を形成する（図２７（ａ））。ウェル１０１の形成
には不純物拡散法、イオン注入法等を用いることができ
る。
【０１９２】続いて半導体基板１００上にたとえばフォ
トレジスト膜（図示せず）をパターニングし、このフォ
トレジスト膜をマスクとしてひ素（Ａｓ）イオンをイオ
ン注入により打ち込む。このひ素イオンは半導体基板１
００に対し、概ね垂直に打ち込む。これによりメモリセ
ルのソース／ドレインとなる拡散層２０５を形成する
（図２７（ｂ））。
【０１９３】次に、実施の形態１と同様に、たとえば熱
酸化法により１２ｎｍ程度のゲート絶縁膜１０２を形成
し、続いて第１ゲートとなるリンをドーピングしたポリ
シリコン膜１０３とシリコン窒化膜１０４を順次堆積し
た（図２７（ｃ））。
【０１９４】次に、実施の形態１と同様に、たとえばリ
ソグラフィとドライエッチング技術により前記シリコン
窒化膜１０４およびポリシリコン膜１０３をパターニン
グした（シリコン窒化膜およびポリシリコン膜はそれぞ
れ１０４ａ、１０３ａとなる）（図２７（ｄ））。この
パターニングは、ポリシリコン膜１０３ａの一方の端面
が拡散層２０５の中央付近に来るようにマスク合わせを
して行う。つまり、ポリシリコン膜１０３ａと後に形成
される第３ゲートとの両方に跨って拡散層２０５が配置
されるようにパターニングする。
【０１９５】次に、浮遊ゲートと第３ゲートを分離する
ための窒素を添加したシリコン酸化膜１０６を実施の形
態１の図３（ｅ）と同様の方法により１０．５ｎｍ形成
する（図２７（ｅ））。
【０１９６】その後の工程は実施の形態２と同様、実施
の形態１の図３（ｅ）〜図５（ｅ）に示す工程と同様で
あるため、その説明を省略する。
【０１９７】本実施の形態によれば、拡散層２０５を形
成した後にゲート絶縁膜１０２を形成するため、ゲート
絶縁膜１０２の信頼性を向上し、半導体集積回路装置の
歩留りの向上が図れるという効果がある。さらに内部動
作電圧の低減が図れるという効果がある。また、書込み
速度が増大できるという効果がある。
【０１９８】なお、ワード線ＷＬｎに比較的高い負の電
圧、たとえば−１７Ｖを印加し、全ての第３ゲートＡ
Ｇ、各拡散層Ｄ、ウェル、非選択ワード線ＷＬｎ＋１を
０Ｖとして消去動作を行っても良い。これにより、ワー
ド線ＷＬｎ上の全てのメモリセルにおいて、浮遊ゲート
からウェルにファウラー−ノールドハイム型トンネリン
グ現象により電子の放出が生じ、メモリセルのしきい値
が低下して消去が行われる。
【０１９９】（実施の形態５）図２８は、本発明の実施
の形態５である半導体集積回路装置の一例を示した一部
平面図であり、図２９（ａ）、（ｂ）および（ｃ）は、
各々、図２８におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−
Ｃ′線断面図である。なお、図２９の平面図において、
図面を見やすくするため各部材にハッチングを施し、一
部の部材は省略している。
【０２００】図２８および図２９に示したように、本実
施の形態のメモリセルはウェル３０１中のソース／ドレ
イン拡散層３０６、第１ゲート３０４ｂおよび３１０ｂ
（浮遊ゲート）、第２ゲート３１２ａ（制御ゲート）、
および第３ゲート３０８ａを有する。各メモリセルの制
御ゲート３１２ａは行方向（ｘ方向）に接続され、ワー
ド線を形成している。浮遊ゲート３０４ｂとウェル３０
１はゲート絶縁膜３０３に、浮遊ゲート３０４ｂおよび
３１０ｂと第３ゲート３０８ａは絶縁膜３０７に、浮遊
ゲート３０４ｂとワード線（制御ゲート）３１２ａは絶
縁膜３１１ａに、第３ゲート３０８ａとワード線３１２
ａは絶縁膜３０９ａにより、それぞれ分離されている。
【０２０１】ソース／ドレイン拡散層３０６はワード線
３１２ａに垂直に配置され、列方向（ｙ方向）のメモリ
セルのソース／ドレインを接続するローカルソース線お
よびローカルデータ線として存在する。
【０２０２】すなわち、本実施の形態の半導体集積回路
装置は、メモリセル毎にコンタクト孔を持たない、いわ
ゆるコンタクトレス型のアレイから構成される。この拡
散層３０６に垂直な方向（ｘ方向）にチャネルが形成さ
れる。
【０２０３】第３ゲート３０８ａの２つの端面は、前記
浮遊ゲート３０４ｂの端面のうちワード線３１２ａおよ
びチャネルとそれぞれ垂直な方向に存在する２つの端面
と、それそれ絶縁膜を介して対向して存在する。
【０２０４】第３ゲート３０８ａはワード線３１２ａお
よびチャネルと垂直な方向（ｙ方向）に存在する浮遊ゲ
ート３０４ｂの隙間に埋込まれて存在する。さらに、浮
遊ゲート３０４ｂが第３ゲート３０８ａに対し対称に、
また前記第３ゲート３０８ａが浮遊ゲート３０４ｂに対
し対称に存在する。
【０２０５】本実施の形態であっては、実施の形態１お
よび２とは異なり、ワード線方向に隣接するメモリセル
の拡散層３０６はシリコン酸化膜からなる素子分離領域
３０２により分離されている。第３ゲートはその全面が
素子分離領域３０２および拡散層３０６にオーバーラッ
プするように配置される。
【０２０６】次に、図３０〜図３３を用いて本実施の形
態のメモリセルの製造方法を示す。まず、半導体基板３
００上にｐ型ウェル３０１を形成した後、たとえばフォ
トリソグラフィおよびエッチング技術による溝形成と、
ＣＶＤ法によるたとえばシリコン酸化膜の堆積により前
記溝を埋め込み、その後半導体基板３００上の前記シリ
コン酸化膜をたとえばＣＭＰ法により除去する技術を用
いて、たとえばシリコン酸化膜からなる素子分離領域３
０２を形成する（図３０（ａ））。
【０２０７】次に、実施の形態１と同様に、熱酸化法に
よりゲート絶縁膜３０３を形成し、続いて浮遊ゲートと
なるリンをドーピングしたポリシリコン膜３０４とシリ
コン窒化膜３０５を順次堆積する（図３０（ｂ））。
【０２０８】次に、実施の形態１と同様に、前記シリコ
ン窒化膜３０５およびポリシリコン膜３０４をパターニ
ングする（シリコン窒化膜およびポリシリコン膜はそれ
ぞれ３０５ａ、３０４ａとなる）（図３０（ｃ））。
【０２０９】その後、イオン打込み法によりひ素イオン
を打込み、メモリセルのソース／ドレインとなる拡散層
３０６を形成する（図３１（ａ））。
【０２１０】次に、浮遊ゲートと第３ゲートを分離する
ための絶縁膜３０７を実施の形態１の図３（ｅ）に示し
たのと同様の方法により形成し（図３１（ｂ））、その
後、第３ゲートとなるリンをドーピングしたポリシリコ
ン膜３０８を浮遊ゲートパターン３０４ａの隙間が完全
に埋まるように堆積する（図３１（ｃ））。
【０２１１】さらに、実施の形態１と同様に、ポリシリ
コン膜３０８をエッチバックして浮遊ゲートパターン３
０４ａの隙間に所定の厚さ残したポリシリコン３０８ａ
を形成する（図３２（ａ））。ここで、ポリシリコン膜
３０８ａの膜厚を浮遊ゲートポリシリコン３０４ａの膜
厚に比べて小さくし、消去時の内部動作電圧を低減する
ことができる点は実施の形態１と同様である。その後、
実施の形態１と同様に、シリコン酸化膜３０９を浮遊ゲ
ートパターン３０４ａの隙間が完全に埋まるように堆積
し（図３２（ｂ））、これを化学的機械研磨法（ＣＭＰ
法）によりシリコン窒化膜３０５ａが露出するまで研磨
し（シリコン窒化膜３０５ａおよびシリコン酸化膜３０
９はそれぞれ３０５ｂおよび３０９ａとなる（図３２
（ｃ））、その後、熱リン酸水溶液を用いてシリコン窒
化膜３０５ｂを除去してポリシリコン３０４ａの表面を
露出させる（図３２（ｄ））。
【０２１２】さらに、実施の形態１と同様に、リンをド
ーピングしたポリシリコン膜３１０を堆積し（図３３
（ａ））、これをパターニングしてポリシリコン膜３１
０ａを形成する（図３３（ｂ））。本ポリシリコン膜３
１０ａはポリシリコン３０４ａと電気的に接続してお
り、この２層のポリシリコンで浮遊ゲートを形成する。
ポリシリコン３１０ａは浮遊ゲートの表面積を増大し、
メモリセルのカップリング比を増大する効果がある。こ
れにより書込み／消去時の内部動作電圧の低減が可能で
ある。
【０２１３】次に、実施の形態１の図３（ｅ）で示した
方法と同一の手法により、浮遊ゲートとワード線を分離
する窒素を添加したシリコン酸化膜３１１を形成し（図
３３（ｃ））、その後、ポリシリコン膜、窒化タングス
テン膜、タングステン膜の積層膜、いわゆるポリメタル
膜３１２を堆積する（図３３（ｄ））。さらに、実施の
形態１と同様に、たとえばリソグラフィとドライエッチ
ング技術によりポリメタル膜３１２をパターニングして
ワード線を形成し（ポリメタル膜３１２は３１２ａとな
る）、その後、シリコン酸化膜３１１、ポリシリコン膜
３１０ａ、３０４ａをエッチングし、浮遊ゲートを完成
する（これによりポリシリコン３０４ａ、３１０ａはそ
れぞれ３０４ｂおよび３１０ｂとなる）。その後、図に
は示していないが、層間絶縁膜を形成した後、ワード線
３１２ａ、ソース／ドレイン拡散層３０６、ウェル３０
１、第３ゲート３０８ａに至るコンタクト孔を形成し、
続いて金属膜を堆積してこれをパターニングして配線と
し、メモリセルを完成する。
【０２１４】図３４はメモリセルアレイの構成を示した
図である。ソース／ドレインとなる拡散層ＳｎおよびＤ
ｎはワード線の延在方向（ｘ方向）と垂直な方向（ｙ方
向）に延在し、ｘ方向に隣接するメモリセルを接続する
配線の役割を有している。本実施の形態においては、実
施の形態１〜４とは相違し、ｘ方向に隣接するセル間に
は素子分離領域が形成されている。このため、ｙ方向に
隣接するセル間での拡散層の共有はなされず、ソース線
とデータ線の機能は各々拡散層Ｓｎ（ソース線）および
拡散層Ｄｎ（データ線）に固定される。すなわち仮想接
地型ではない。この各拡散層配線ＳｎおよびＤｎのｙ方
向の両端にはソース線あるいはデータ線を選択する選択
ＭＯＳトランジスタが配置されている。ソース線を選択
する選択ＭＯＳは図において上側に配置され、データ線
を選択する選択ＭＯＳは図において下側に配置される。
このように、本実施の形態では、拡散層の上下両端に選
択ＭＯＳが形成されず、各拡散層に一本おきに上下互い
違いに配置されるため、選択ＭＯＳを形成するための面
積が緩和される。この選択ＭＯＳで囲まれた領域をアレ
イブロックと呼ぶ。第３ゲート（補助ゲート）ＡＧはｙ
方向に延在して配置され、アレイブロックの上下端（ｙ
方向の両端）で１つに結束される。
【０２１５】次に、前記方法により形成したメモリセル
の書込み時、消去時、および読出し時の電圧印加条件お
よび動作方法を図３５〜図３７を用いて説明する。図３
５は書き込み動作を、図３６は消去動作を、図３７は読
み出し動作の例を各々示し、（ａ）は等価回路図を、
（ｂ）あるいは（ｃ）はタイミングチャートを示す。図
３５〜図３７の（ａ）において点線で囲まれたセルで選
択的にそれぞれの動作が行われる。
【０２１６】書込みの際は、図３５（ａ）に示したよう
に、選択セルＭのワード線ＷＬｎにたとえば１２Ｖ程度
の正の電圧を、また、選択セルＭのドレインとなる拡散
層Ｄｎにたとえば５Ｖ程度の正の電圧を印加し、選択セ
ルＭのソースとなる拡散層Ｓｎは０Ｖの電圧に保持す
る。このようにソース・ドレインおよびワード線を前記
所定の電圧に維持することによりメモリセルＭのチャネ
ル領域ににホットエレクトロンが生じ、これが浮遊ゲー
トに注入される。非選択セルのソース・ドレイン（拡散
層Ｄｎ−１，Ｄｎ＋１，Ｄｎ＋２，Ｓｎ−１，Ｓｎ＋
１，Ｓｎ＋２）、すべての第３ゲートＡＧ、ウェル、非
選択ワード線ＷＬｎ＋１は０Ｖに保持される。これによ
り選択メモリセルＭのみでホットエレクトロン注入が起
こり、浮遊ゲートに電子が蓄積されてメモリセルのしき
い値が上昇し、書込みが行われる。本半導体集積回路装
置では、ワード線方向（ｘ方向）に隣接するメモリセル
間に素子分離領域３０２が存在するため、隣接メモリセ
ル間で拡散層を共有しない。従って、ワード線方向に隣
接するメモリセルを同時に書込むことが可能である。
【０２１７】図３５（ｂ）および（ｃ）は、選択ワード
線ＷＬｎおよびドレイン拡散層Ｄｎへの電圧印加のタイ
ミングの一例を示したタイミングチャートである。同図
（ｂ）および（ｃ）に示す二通りの例がある。図３５
（ｂ）および（ｃ）に示すタイミングは、実施の形態１
における図１３（ｂ）、（ｃ）のタイミングとほぼ同様
である。ただし、本実施の形態のドレイン拡散層Ｄｎへ
の電圧印加のタイミングは、図１３（ｂ）、（ｃ）にお
ける拡散層Ｄｎ，Ｄｎ＋１のタイミングを置き換えたも
のとする。従って、印加タイミングの説明および効果の
説明は実施の形態１と同様であり、ここでの説明は省略
する。
【０２１８】次に、消去の際は、図３６（ａ）に示した
ように、選択ワード線ＷＬｎにたとえば−１３．５Ｖの
負の電圧を、また、すべての第３ゲートＡＧにたとえば
３．３Ｖといった比較的小さな正の電圧を印加する。ま
た、各拡散層（Ｄｎ−１〜Ｄｎ＋２、Ｓｎ−１〜Ｓｎ＋
２）、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖであ
る。これにより、ワード線ＷＬｎ上のすべてのメモリセ
ルで、浮遊ゲートから第３ゲートにファウラー−ノール
ドハイム型トンネリング現象により電子の放出が生じ、
メモリセルのしきい値が低下して消去が行われる。
【０２１９】図３６（ｂ）は、選択ワード線ＷＬｎおよ
び第３ゲートＡＧへの電圧印加のタイミングの一例を示
したタイミングチャートである。この印加タイミング
は、実施の形態１における図１４（ｂ）の場合と同様で
あるため説明を省略する。
【０２２０】なお、消去の際は、複数のワード線に同時
に負の電圧、たとえば−１３．５Ｖを印加し、すべての
第３ゲートＡＧにたとえば３．３Ｖといった比較的小さ
な正の電圧、各拡散層Ｄ，Ｓ、ウェルを０Ｖとしてもよ
い。この場合、負の電圧が印加されたワード線上のセル
で消去が行なわれる。
【０２２１】また、すべての第３ゲートＡＧに比較的大
きな電圧、たとえば１７Ｖを印加し、すべてのワード
線、各拡散層Ｄ、ウェルを０Ｖとしてもよい。この場
合、ブロック内のすべてのメモリセルで消去が行なわれ
る。
【０２２２】次に、読出し際は、図３７（ａ）に示した
ように、選択セルＭのワード線ＷＬｎにたとえば３．３
Ｖ程度の正の電圧を、また、選択セルＭのドレインとな
る拡散層Ｄｎにたとえば１Ｖ程度の正の電圧を印加し、
選択セルＭのソースとなる拡散層Ｓｎは０Ｖの電圧に保
持する。一方、非選択セルのソース・ドレイン（拡散層
Ｄｎ−１，Ｄｎ＋１，Ｄｎ＋２，Ｓｎ−１，Ｓｎ＋１，
Ｓｎ＋２）、すべての第３ゲートＡＧ、ウェル、非選択
ワード線ＷＬｎ＋１は０Ｖに保持される。このような電
圧に維持することにより、浮遊ゲート内の電子の有無に
よるチャネルのＯＮまたはＯＦＦを検出でき、情報を読
み出すことができる。
【０２２３】図３７（ｂ）および（ｃ）は、選択ワード
線ＷＬｎおよび拡散層Ｄｎへの電圧印加のタイミングの
一例を示したタイミングチャートである。同図（ｂ）お
よび（ｃ）に示す二通りの例がある。図３７（ｂ）およ
び（ｃ）に示すタイミングは、実施の形態１における図
１５（ｂ）、（ｃ）のタイミングとほぼ同様である。た
だし、本実施の形態のドレイン拡散層Ｄｎへの電圧印加
のタイミングは、図１５（ｂ）、（ｃ）における拡散層
Ｄｎ，Ｄｎ＋１のタイミングを置き換えたものとする。
よって、印加タイミングの説明および効果の説明は実施
の形態１と同様であり、ここでの説明は省略する。
【０２２４】本実施の形態によれば、前記方法により形
成したメモリセルは、ワード線としてポリメタル構造を
用いたため、書込みおよび読出し動作時のワード線の立
上りの遅延時間を縮小することが可能である。また、第
３ゲート形成後、ポリメタル構造のワード線を形成した
ため、浮遊ゲート−第３ゲート間のシリコン酸化膜の欠
陥密度を低減可能である。また、書込み／消去時の内部
動作電圧の絶対値の最大値を１３．５Ｖに低減すること
が可能である。
【０２２５】さらに、本実施の形態では、浮遊ゲートの
一部にポリシリコン３１０ｂを有するため、浮遊ゲート
と制御ゲートの対向面積が増加し、両ゲートのカップリ
ングが増大する。このため、消去電圧のマージンが増加
し、消去電圧の低減余裕が増す。
【０２２６】（実施の形態６）図３８は、本発明の実施
の形態６である半導体集積回路装置の一例を示した一部
平面図であり、図３９（ａ）、（ｂ）および（ｃ）は、
各々、図３８におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−
Ｃ′線断面図である。なお、図３８の平面図において、
図面を見やすくするため各部材にハッチングを施し、一
部の部材は省略している。
【０２２７】図３８および図３９に示したように、本実
施の形態のメモリセルはウェル４０１中のソース／ドレ
イン拡散層４０５、第１ゲート（浮遊ゲート）４０４
ａ、第２ゲート（制御ゲート）４０９ａ、および第３ゲ
ート４０７ａを有する。各メモリセルの制御ゲート４０
９ａは行方向（ｘ方向）に接続され、ワード線を形成し
ている。浮遊ゲート４０４ａとウェル４０１はゲート絶
縁膜４０３に、浮遊ゲート４０４ａと第３ゲート４０７
ａは絶縁膜４０６ａに、浮遊ゲート４０４ａとワード線
（制御ゲート）４０９ａは絶縁膜４０８により、それぞ
れ分離されている。
【０２２８】ソース／ドレイン拡散層４０５はワード線
４０９ａに垂直に配置され、列方向（ｙ方向）のメモリ
セルのソース／ドレインを接続するローカルソース線お
よびローカルデータ線として存在する。この拡散層４０
５に垂直な方向にチャネルが形成される。
【０２２９】第３ゲート４０７ａは浮遊ゲートパターン
４０４ａの間に埋め込まれる形で、かつ、浮遊ゲート４
０４ａの端面のうち、ワード線４０９ａおよびチャネル
に平行な端面で絶縁膜４０６ａを介して浮遊ゲートに接
している。本実施の形態の第３ゲート４０７ａはフィー
ルド酸化膜４０２の上に配置され、実施の形態１〜５と
は異なり、ワード線４０９ａおよびチャネルに平行に、
すなわち行方向に配置される。
【０２３０】次に、図４０〜図４２を用いて本実施の形
態のメモリセルの製造方法を示す。まず、半導体基板４
００中にｐ型ウェル４０１を形成し、この上にたとえば
ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて
素子分離領域となるフィールド酸化膜４０２を形成する
（図４０（ａ））。
【０２３１】次にたとえば熱酸化法によりゲート絶縁膜
４０３を形成し（図４０（ｂ））、続いて浮遊ゲートと
なるリンをドーピングしたポリシリコン膜４０４を堆積
する（図４０（ｃ））。その後、たとえばリソグラフィ
とドライエッチング技術により前記ポリシリコン膜４０
４をパターニングし、浮遊ゲート４０４ａを形成する
（図４０（ｄ））。その後、たとえばイオン打込み法に
よりひ素（Ａｓ）イオンを打込み、メモリセルのソース
／ドレインとなる拡散層４０５を形成する（図示せ
ず）。
【０２３２】次に、浮遊ゲートと第３ゲートを分離する
ための絶縁膜４０６を実施の形態１の図３（ｅ）で示し
た方法により形成する（図４１（ａ））。その後、第３
ゲートとなるリンをドーピングしたポリシリコン膜４０
７をたとえばＣＶＤ法により堆積する（図４１
（ｂ））。その後、たとえばリソグラフィとドライエッ
チング技術によりポリシリコン膜４０７をパターニング
して第３ゲートを加工する（ポリシリコン４０７は４０
７ａとなる）（図４１（ｃ））。
【０２３３】その後、図３（ｅ）で示した方法と同一の
手法により、浮遊ゲートとワード線を分離する窒素を添
加したシリコン酸化膜４０８を形成する（図４２
（ａ））。その後、ポリシリコン膜、窒化タングステン
膜、タングステン膜の積層膜、いわゆるポリメタル膜４
０９を堆積し（図４２（ｂ））、これをたとえばリソグ
ラフィとドライエッチング技術によりパターニングして
ワード線４０９ａを形成する（図４２（ｃ））。
【０２３４】その後、図には示していないが、層間絶縁
膜を形成した後、ワード線４０９ａ、ソース／ドレイン
拡散層４０５、ウェル４０１、消去ゲート４０７ａに至
るコンタクト孔を形成し、続いて金属膜を堆積してこれ
をパターニングして配線とし、メモリセルを完成でき
る。
【０２３５】次に、前記方法により形成したメモリセル
の書込み時、消去時、および読出し時の電圧印加条件お
よび動作方法を図４３〜図４５を用いて説明する。図４
３は書き込み動作を、図４４は消去動作を、図４５は読
み出し動作の例を各々示し、（ａ）は等価回路図を、
（ｂ）あるいは（ｃ）はタイミングチャートを示す。図
４３〜図４５の（ａ）において点線で囲まれたセルで選
択的にそれぞれの動作が行われる。
【０２３６】まず、書込みの際は、図４３（ａ）に示し
たように、選択セルＭのワード線ＷＬｎにたとえば１２
Ｖ程度の正の電圧を、また、選択セルＭのドレインとな
る拡散層Ｄｎにたとえば５Ｖ程度の正の電圧を印加す
る。さらに選択セルＭのソースとなる拡散層Ｄｎ−１は
０Ｖに保持される。これにより実施の形態１と同様、誤
書込みの防止ができる。これによりメモリセルＭのみで
ホットエレクトロン注入が起こり、浮遊ゲートに電子が
蓄積されてメモリセルのしきい値が上昇し、書込みが行
われる。一方、すべての第３ゲートＡＧ、ウェル、非選
択ワード線ＷＬｎ＋１は０Ｖに保持される。更に拡散層
Ｄｎ−２、Ｄｎ＋１、Ｄｎ＋２はそれぞれ０Ｖ、５Ｖ、
フローティング状態とする。これにより実施の形態１と
同様、誤書込みの防止ができる。このように、本半導体
集積回路装置では、隣接するメモリセル４個を１つの単
位とし、その内の１セルを選択して書込みが行われる。
従って、１つのワード線上のすべてのセルに書込みを行
うためには、最低４回の書込み動作を実施する。
【０２３７】図４３（ｂ）および（ｃ）は、選択ワード
線ＷＬｎおよび拡散層Ｄｎ，Ｄｎ＋１への電圧印加のタ
イミングの一例を示したタイミングチャートである。同
図（ｂ）および（ｃ）に示す二通りの例がある。同図
（ｂ）および（ｃ）に示すタイミングは、実施の形態１
における図１３（ｂ）、（ｃ）のタイミングと同様であ
る。
【０２３８】次に、消去動作を説明する。図４４（ａ）
に示したように、第３ゲートＡＧｎ＋１を選択し、これ
にたとえば１６Ｖといった正の電圧を印加する。各拡散
層Ｄ、ウェル、すべてのワード線は０Ｖに保持される。
これにより、第３ゲートＡＧｎ＋１に平行して隣接する
２行のメモリセルＭ−１〜Ｍ＋２、Ｍ−１’〜Ｍ＋２’
（点線で囲んだ部分）では、浮遊ゲートから第３ゲート
にファウラー−ノールドハイム型トンネリング現象によ
り電子の放出が生じ、メモリセルのしきい値が低下して
消去が行われる。すなわち、本方法では２ワード線単位
で消去が行われる。この際、選択する第３ゲートＡＧは
複数本であってもよい。
【０２３９】消去の別の方法としては、図４４（ｂ）に
示したように、選択ワード線ＷＬｎにたとえば−１３．
５Ｖの負の電圧を、また、隣接する第３ゲートＡＧにた
とえば３．３Ｖといった比較的小さな正の電圧を印加す
る。各拡散層Ｄ、ウェル、非選択ワード線ＷＬｎ＋１は
０Ｖである。これにより、ワード線ＷＬｎ上のすべての
メモリセルで、浮遊ゲートから第３ゲートに電子の放出
が生じ、消去が行われる。図４４（ｃ）は、選択ワード
線ＷＬｎおよび第３ゲートＡＧへの電圧印加のタイミン
グの一例を示したタイミングチャートである。この印加
タイミングは、実施の形態１における図１４（ｂ）の場
合と同様であるため説明を省略する。
【０２４０】更に、消去の別の方法としては、複数のワ
ード線に同時に負の電圧、たとえば−１３．５Ｖを印加
し、すべての第３ゲートＡＧにたとえば３．３Ｖといっ
た比較的小さな正の電圧、各拡散層Ｄ、ウェルを０Ｖと
してもよい。この場合、負の電圧が印加されたワード線
上のセルで消去が行なわれる。
【０２４１】次に、読出し動作を説明する。図４５
（ａ）に示したように、選択セルＭのワード線ＷＬｎに
たとえば３．３Ｖといった正の電圧を、また、選択セル
Ｍのドレインとなる拡散層Ｄｎにたとえば１Ｖの正の電
圧を印加する。選択セルＭのソースとなる拡散層Ｄｎ−
１、すべての第３ゲートＡＧ、ウェル、非選択ワード線
ＷＬｎ＋１は０Ｖに保持される。更に拡散層Ｄｎ−２、
Ｄｎ＋１、Ｄｎ＋２はそれぞれ０Ｖ、１Ｖ、フローティ
ング状態とし、実施の形態１と同様に誤読出しを防止す
る。このように、本半導体集積回路装置では、書込みと
同様、隣接するメモリセル４個を１つの単位とし、その
内の１セルを選択して読出しが行われる。従って、１つ
のワード線上のすべてのセルで読出しを行うためには、
最低４回の読出し動作を実施する。
【０２４２】図４５（ｂ）および（ｃ）は、選択ワード
線ＷＬｎおよび拡散層Ｄｎ，Ｄｎ＋１への電圧印加のタ
イミングの一例を示したタイミングチャートである。同
図（ｂ）および（ｃ）に示す二通りの例がある。同図
（ｂ）および（ｃ）に示すタイミングは、実施の形態１
における図１５（ｂ）、（ｃ）のタイミングと同様であ
る。
【０２４３】本実施の形態によれば、メモリセルは、ワ
ード線としてポリメタル構造を用いたため、書込み、消
去および読出し動作時のワード線の立上りの遅延時間を
縮小することが可能である。また、第３ゲート形成後、
ポリメタル構造のワード線を形成したため、浮遊ゲート
−第３ゲート間のシリコン酸化膜の欠陥密度を低減可能
である。また、書込み／消去時の内部動作電圧の絶対値
の最大値を１３．５Ｖに低減することが可能である。
【０２４４】（実施の形態７）図４６は、本発明の実施
の形態７である半導体集積回路装置の一例を概念的に示
した回路図である。
【０２４５】図４６に示すように、メモリセル８５がマ
トリックス状に配置されメモリセルアレイを構成する。
図４６においてはブロック分割された１つのメモリセル
アレイを示している。メモリセル８５には、実施の形態
１〜５で説明したメモリセルが適用できる。メモリセル
アレイには各メモリセル８５の列方向（ｙ方向）を相互
に接続する拡散層配線Ｄ００〜Ｄ０４が形成され、拡散
層配線Ｄ００にはソース線ＳＳが接続され、拡散層配線
Ｄ０１〜Ｄ０４の上下端には選択トランジスタ（選択Ｍ
ＯＳ）７０が１つずつ配置される。選択トランジスタ７
０のドレインは拡散層配線Ｄ１１〜Ｄ０４に接続され、
選択トランジスタのソースはグローバルデータ線ＤＬｎ
あるいはソース線ＳＳのいずれか一方に接続される。た
だし、選択トランジスタ７０のソースが拡散層配線Ｄｎ
（Ｄ０１〜Ｄ０４）の上端でグローバルデータ線ＤＬｎ
に接続された場合には、下端の選択トランジスタ７０の
ソースはソース線ＳＳに接続さる。逆に、拡散層配線Ｄ
ｎ（Ｄ０１〜Ｄ０４）の上端でソース線ＳＳに接続され
た場合には、下端でグローバルデータ線ＤＬｎに接続さ
れる。これを拡散層配線Ｄｎの１本毎に交互に繰り返
す。このような配置により仮想接地型のメモリアレイが
構成される。
【０２４６】ワード線ＷＬｎ（ＷＬ００〜ＷＬ０ｊ）
は、行方向（ｘ方向）に配置され、ｘ方向に隣接するメ
モリセル８５の制御ゲートとして共有される。
【０２４７】ワード線方向（ｘ方向）に隣接する選択ト
ランジスタ７０のゲートには同一の信号が入力され、各
ブロック毎に２本のゲート配線ＳＴ００，ＳＴ０１が配
置される。また、一本のグローバルデータ線ＤＬｎは、
２本の拡散層配線Ｄｎで共用される。
【０２４８】このような選択トランジスタの構成では、
ワード線方向へ隣接する選択トランジスタのゲート信号
が、各ブロック毎に２本しか無いため、選択トランジス
タ部の面積増加を阻止でき、チップ面積を最小限に抑え
られるという利点がある。また、１本のグローバルデー
タ線が、２本の拡散層配線で共用されるため、グローバ
ルデータ線及びそれに接続するセンス回路の配置が容易
となる、すなわちグローバルデータ線及びセンス回路の
ピッチ緩和ができるという利点がある。さらに、１本の
ワード線上に存在する全てのメモリセルを書込む、ある
いは読出す場合、仮想接地型メモリセルアレイで最低限
必要となる、２回の動作で動作が完了するという利点が
ある。
【０２４９】以下、さらに詳しい回路図と動作タイミン
グチャートを用いて、本実施の形態の半導体集積回路装
置を説明する。図４７は、実施の形態７のメモリセルア
レイ、ブロックデコーダ、サブデコーダ等の配置を示し
た回路図である。図４７においてメモリセルの構成は、
第３ゲート１０７ａ（ＡＧ）がスプリットゲートのチャ
ネルを制御する補助ゲートとしても機能する実施の形態
２〜４のメモリセルを適用した場合を示している。ま
た、図４８〜５０は、本実施の形態の選択トランジスタ
構成を有する半導体集積回路装置における、書込み・消
去・読出し動作を説明するためのタイミングチャートで
ある。なお、図４７では、説明を簡単にするために、２
ブロック分のメモリセルアレイを示し、１ブロック内の
ワード線ＷＬは２本、グローバルデータ線ＤＬは２本と
する。また、サブデコーダ６０はインバータ構成とする
が、インバータ構成に限定する必要はない。
【０２５０】本実施の形態の半導体集積回路装置は、メ
モリセルアレイ８０、補助ゲートデコーダ４０、ブロッ
クデコーダ５０、サブデコーダ６０、ゲートデコーダ２
０、選択トランジスタ７０、およびセンス回路３０を有
する。ワードデコーダは、高速化を図るためにブロック
デコーダ５０、サブデコーダ６０、ゲートデコーダ２０
というように階層化する。
【０２５１】ここでは説明を簡単にするために、サブデ
コーダ６０はメモリセルアレイ８０の左側だけに配置し
ているが、実際にはメモリセルアレイ８０を分割し、メ
モリセルアレイ８０を挟むように配置する。これは、メ
モリ容量が大きくなりワード線ＷＬの長さが延びること
でワード線ＷＬの負荷が増加した際に、メモリセルアレ
イ８０を分割してワード線ＷＬの長さを短縮し、ワード
線ＷＬの負荷を低減するためである。これにより、高速
化が実現できる。
【０２５２】また、サブデコーダ６０をメモリセルアレ
イ８０の両側に配置することで、２つの効果がある。１
つは、ワード線ＷＬとサブデコーダ６０（本図ではイン
バータ）の接続部において、ピッチ緩和ができる点であ
る。サブデコーダ６０は、必ずワード線１本毎に１つ必
要となる。従って、サブデコーダ６０をメモリセルアレ
イ８０の片側に配置した場合には、ワード線１本分のピ
ッチに合わせてワード線ＷＬとサブデコーダ６０を接続
する必要がある。これに対し、サブデコーダ６０をメモ
リセルアレイ８０の両側に配置した場合、例えば偶数ワ
ード線はメモリセルアレイ８０の右側に配置するサブデ
コーダ６０に接続し、奇数ワード線はメモリセルアレイ
８０の左側に配置するサブデコーダ６０に接続する、と
いうように、サブデコーダ６０に接続されるワード線
が、メモリセルアレイ８０の左右に分かれて１本置きに
サブデコーダ６０に接続されれば良い。従って、ワード
線ＷＬとサブデコーダ６０の接続部のレイアウト設計が
容易となる。
【０２５３】さらに別の効果は、サブデコーダ６０配置
のピッチ緩和ができる点である。上述したように、サブ
デコーダ６０は必ずワード線１本毎に１つ必要となる。
従って、サブデコーダ６０をメモリセルアレイ８０の片
側に配置した場合には、ワード線１本分の領域で１つの
サブデコーダ６０を配置する必要がある。これに対し、
サブデコーダ６０をメモリセルアレイ８０の両側に配置
した場合には、ワード線２本分の領域を使って１つのサ
ブデコーダ６０を配置すれば良く、サブデコーダ６０の
レイアウト設計も容易となる。
【０２５４】また、本実施の形態では、１本のグローバ
ルデータ線ＤＬ（例えばＤＬ０）を、２本の拡散層配線
（例えばＤ０１とＤ０２）で共用し、データ線のピッチ
緩和をしている。このため、グローバルデータ線ＤＬ及
びそれに接続するセンス回路３０は、ワード線ＷＬ方向
に並ぶメモリセル２つ分の領域を使って１本のグロ一バ
ルデータ線を配線、あるいはセンス回路３０を配置すれ
ば良い。
【０２５５】また、本実施の形態では、ワード線ＷＬ方
向へ並ぶ選択トランジスタ７０のゲート信号は全て同一
信号である。このため、１ブロックにおける選択トラン
ジスタ７０のゲート信号数は２本だけで構成される。従
って、選択トランジスタ７０部の面積増加を抑制し、チ
ップ面積を最小限に抑えることができる。
【０２５６】また、以下に詳しく述べるが、本実施の形
態では１本のワード線上に存在する全てのメモリセルを
書込む、あるいは読出す場合、仮想接地型メモリセルア
レイで最低限必要となる、２回の動作で動作が完了す
る。
【０２５７】次に、書き込み動作を説明する。図４８
は、書込み動作のタイミングを示したタイミングチャー
トである。
【０２５８】書込みの対象となるメモリセルは、Ｍ０１
とＭ０３と仮定する。まず、全信号の初期電圧は０Ｖと
する。次に、ｔ０のタイミングでゲートデコーダ２０の
出力信号Ｇ０とＧ１を１２Ｖとし、全てのワード線ＷＬ
００〜ＷＬ１１を確実に０Ｖにする。
【０２５９】次に、ｔ１のタイミングで選択ブロックに
おけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを１２Ｖ
にする。
【０２６０】次に、ｔ２のタイミングでゲートデコーダ
２０の出力信号Ｇ０を０Ｖにする。これにより、選択ブ
ロック内の選択ワード線ＷＬ００は１２Ｖ、非選択ワー
ド線ＷＬ０１は０Ｖ、非選択ブロック内のワード線ＷＬ
１０とＷＬ１１は０Ｖとなる。
【０２６１】次に、ｔ３のタイミングで、補助ゲートデ
コーダ４０の出力信号ＡＧ０１を２Ｖにし、書込みの対
象となるメモリセルの補助ゲート（第３ゲートＡＧ）に
２Ｖを印加する。
【０２６２】次に、ｔ４のタイミングで、書込みたいデ
ータによって、センス回路３０からグローバルデータ線
ＤＬ０とＤＬ１に電圧を印加する。例えば、メモリセル
Ｍ０１に書込みデータを書込みたい場合にはグローバル
データ線ＤＬ０を５Ｖ、データを書き込まない場合には
０Ｖにする。また、メモリセルＭ０３に書込みデータを
書込みたい場合にはグローバルデータ線ＤＬ１を５Ｖ、
データを書き込まない場合には０Ｖにする。
【０２６３】次に、ｔ５のタイミングで選択トランジス
タ７０のゲート信号ＳＴ００を８Ｖにする。これによ
り、書込みの対象となるメモリセルＭ０１とＭ０３のソ
ースＤ０１とＤ０３には０Ｖが、ドレインＤ０２とＤ０
４には書込みたいデータに応じた電圧が印加される。例
えば、メモリセルＭ０１に書込みデータを書込みたい場
合にはドレインＤ０２に５Ｖ、データを書き込まない場
合には０Ｖが印加される。また、メモリセルＭ０３に書
込みデータを書込みたい場合にはドレインＤ０４に５
Ｖ、データを書き込まない場合には０Ｖが印加される。
この状態で、書込みの対象となるメモリセルＭ０１とＭ
０３に書込み電圧が印加され、任意のデータが書込まれ
る。
【０２６４】書込み動作を終了する際には、まずｔ６の
タイミングで選択トランジスタ７０のゲート信号ＳＴ０
０を０Ｖにする。これにより、書込みの対象となるメモ
リセルＭ０１とＭ０３のドレインＤ０２とＤ０４は０Ｖ
となる。
【０２６５】次に、ｔ７のタイミングでグローバルデー
タ線ＤＬ０とＤＬ１を０Ｖにする。
【０２６６】次に、ｔ８のタイミングで補助ゲートデコ
ーダ４０の出力信号ＡＧ０１を０Ｖにし、書込みの対象
となるメモリセルの補助ゲートを０Ｖにする。
【０２６７】次に、ｔ９のタイミングでゲートデコーダ
２０の出力信号Ｇ０を１２Ｖにする。これにより、選択
ブロック内の選択ワード線ＷＬ００は０Ｖとなる。
【０２６８】次に、ｔ１０のタイミングで、選択ブロッ
クにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを０
Ｖにする。
【０２６９】最後に、ｔ１１のタイミングでゲートデコ
ーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、書込み動
作を終了する。
【０２７０】本実施の形態の書き込み動作において、メ
モリセルＭ０１とＭ０３に対して書込みを行なう際に
は、選択トランジスタ７０のゲート信号ＳＴ００が８Ｖ
となるｔ５〜ｔ６の間に書込み電圧が印加される。この
選択トランジスタ７０のゲート信号ＳＴ００は、メモリ
セルのドレイン電圧を制御するための信号である。従っ
て、本実施の形態では、選択メモリセルに印加するワー
ド線電圧、補助ゲート電圧、ドレイン電圧のうち、ドレ
イン電圧の印加時間が最も短くなることから、ドレイン
ディスターブを緩和する際に最適な方式と言える。しか
し、選択メモリセルに印加するワード線電圧、補助ゲー
ト電圧、ドレイン電圧のタイミングに関しては、既に実
施の形態１〜６で説明したように、様々なバリェーショ
ンが考えられ、それぞれに特徴がある。従って、本方式
に限定する必要はない。
【０２７１】また、メモリセルＭ００とＭ０２に対して
も書込みを行ない、１ワード線上のメモリセル全てを書
込む場合には、上記した書込み動作をＭ００とＭ０２に
対して同じように繰返せば良い。このように、本方式で
は１本のワード線上に存在する全てのメモリセルに対し
て書込みを行なうためには、２回の動作で完了となる。
従って、書込み動作を２回繰返すことで、書込み単位＝
消去単位＝読出し単位を意識した、セクタ（１ワード
線）動作が可能となる。また、書込み動作を繰返さず、
書込み単位を１／２セクタ（１／２ワード線）としたぺ
一ジ動作も可能である。
【０２７２】なお、本説明で使用した電圧値は一例であ
り、これに限定する必要はない。
【０２７３】次に、消去動作を説明する。図４９は、消
去動作のタイミングを示したタイミングチャートであ
る。
【０２７４】消去の対象となるメモリセルは、ワード線
ＷＬ００上に存在するＭ０１〜Ｍ０３と仮定する。ま
ず、初期電圧は全て０Ｖとする。
【０２７５】次に、ｔ０のタイミングでゲートデコーダ
２０の出力信号Ｇ０とＧ１を−１３．５Ｖとし、全ての
ワード線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０２７６】次にｔ１のタイミングで選択トランジスタ
７０のゲート信号ＳＴ００とＳＴ０１を３．３Ｖとし、
消去の対象となるメモリセルＭ０〜Ｍ０３のドレイン／
ソースＤ００〜Ｄ０４を確実に０Ｖにする。
【０２７７】次に、ｔ２のタイミングで、選択ブロック
におけるサブデコーダ６０のＮＭ０Ｓ電源Ｂ０Ｎを−１
３．５Ｖにする。
【０２７８】次に、ｔ３のタイミングでゲートデコーダ
２０の出力信号Ｇ０を３．３Ｖにする。これにより、選
択ブロック内の選択ワード線ＷＬ００は−１３．５Ｖ、
非選択ワード線ＷＬ０１は０Ｖ、非選択ブロック内のワ
ード線ＷＬ１０とＷＬ１１は０Ｖとなる。
【０２７９】次に、ｔ４のタイミングで補助ゲートデコ
ーダ４０の出力信号ＡＧ００とＧ０１を３．３Ｖにし、
消去の対象となるメモリセルの補助ゲートに３．３Ｖを
印加する。この状態で、消去の対象となるメモリセルＭ
０１〜Ｍ０３に消去電圧が印加され、データが消去され
る。
【０２８０】消去動作を終了する際には、まずｔ５のタ
イミングで補助ゲートデコーダ４０の出力信号ＡＧ００
とＡＧ０１を０Ｖにし、消去の対象となるメモリセルの
補助ゲートを０Ｖにする。
【０２８１】次に、ｔ６のタイミングでゲートデコーダ
２０の出力信号Ｇ０を−１３．５Ｖにする。これによ
り、ワード線ＷＬ００〜ＷＬ１１は全て０Ｖとなる。
【０２８２】次に、ｔ７のタイミングで、選択ブロック
におけるサブデコーダ６０のＮＭ０Ｓ電源Ｂ０Ｎを０Ｖ
にする。
【０２８３】次にｔ８のタイミングで選択トランジスタ
７０のゲート信号ＳＴ００とＳＴ０１を０Ｖにする。
【０２８４】最後にｔ９のタイミングでゲートデコーダ
２０の出力信号Ｇ０とＧ１を０Ｖにして、消去動作を終
了する。
【０２８５】本実施の形態において、メモリセルＭ０〜
Ｍ０３に対して消去を行なう際には、補助ゲート信号Ａ
Ｇ００とＡＧ０１が３．３Ｖとなるｔ４〜ｔ５の間に消
去電圧が印加される。本方式では、選択メモリセルに印
加するワード線電圧と補助ゲート電圧のうち、補助ゲー
ト電圧の印加時間の方が短くなることから、本方式は、
補助ゲートによる、非選択ワード線に接続されたメモリ
セルに対するディスターブを緩和する際に最適な方式と
言える。
【０２８６】また、本実施の形態では、補助ゲート信号
ＡＧ００とＡＧ０１が３．３Ｖとなるｔ４〜ｔ５の間に
消去電圧が印加されるため、消去時間は補助ゲート信号
の電圧立上げ、立下げ時間で決まる。この補助ゲート信
号の電圧切換え幅は３．３Ｖと小さいため、立上げ、立
下げ時間が速い。従って、本方式は消去時間の制御性に
優れた方式と言える。しかし、選択メモリセルに印加す
るワード線電圧と補助ゲート電圧のタイミングに関して
は、既に実施の形態１〜６で説明したように、他のバリ
ェーションも考えられ、それぞれに特徴がある。従っ
て、本方式に限定する必要はない。
【０２８７】また、本方式において、メモリセルＭ０１
〜Ｍ０３に対して消去を行なう際には、選択トランジス
タのゲート信号ＳＴ００とＳＴ０１、及び補助ゲート信
号ＡＧ００とＡＧ０１を、各々同時に動作させる。この
ため、１本のワード線上に存在する全てのメモリセルに
対して消去を行なうためには、１回の動作で完了し、書
込み単位＝消去単位＝読出し単位を意識した、セクタ
（１ワード線）動作が可能となる。
【０２８８】なお、本説明で使用した電圧値は一例であ
り、これに限定する必要はない。
【０２８９】次に、読出し動作を説明する。図５０は、
読出し動作のタイミングを示したタイミングチャートで
ある。
【０２９０】読出しの対象となるメモリセルは、Ｍ０１
とＭ０３と仮定する。まず、全信号の初期電圧は０Ｖと
する。
【０２９１】次に、ｔ０のタイミングでゲートデコーダ
２０の出力信号Ｇ０とＧ１を３．３Ｖとし、全てのワー
ド線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０２９２】次に、ｔ１のタイミングで選択ブロックに
おけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを３．３
Ｖにする。
【０２９３】次に、ｔ２のタイミングでゲートデコーダ
２０の出力信号Ｇ０を０Ｖにする。これにより、選択ブ
ロック内の選択ワード線ＷＬ００は３．３Ｖ、非選択ワ
ード線ＷＬ０１は０Ｖ、非選択ブロック内のワード線Ｗ
Ｌ１０とＷＬ１１は０Ｖとなる。
【０２９４】次に、ｔ３のタイミングで、補助ゲートデ
コーダ４０の出力信号ＡＧ０１を３．３Ｖにし、読出し
の対象となるメモリセルの補助ゲートに３．３Ｖを印加
する。
【０２９５】次に、ｔ４のタイミングで、センス回路３
０からグローバルデータ線ＤＬ０とＤＬ１に１Ｖを印加
する。
【０２９６】次に、ｔ５のタイミングで選択トランジス
タ７０のゲート信号ＳＴ００を３．３Ｖにする。この状
態で、読出しの対象となるメモリセルＭ０１とＭ０３に
読出し電圧が印加され、データが読出される。すなわ
ち、この時に読出しの対象となるメモリセルＭ０１のし
きい値が低い場合には、メモリセルＭ０１がオン状態と
なり電流が流れる。その結果、メモリセルＭ０１のドレ
イン電圧Ｄ０２と、これに接続されたグローバルデータ
線ＤＬ０が０Ｖとなる。また、読出しの対象となるメモ
リセルＭ０１のしきい値が高い場合には、メモリセルＭ
０１はオフ状態となり電流は流れない。このため、メモ
リセルＭ０１のドレイン電圧Ｄ０２と、これに接統され
たグローバルデータ線ＤＬ０は１Ｖのまま保持される。
同様に、読出しの対象となるメモリセルＭ０３において
も、メモリセルのしきい値が低い場合には、メモリセル
Ｍ０３がオン状態となり電流が流れる。その結果、メモ
リセルＭ０３のドレイン電圧Ｄ０４と、これに接続され
たグローバルデータ線ＤＬ１が０Ｖとなる。また、読出
しの対象となるメモリセルＭ０３のしきい値が高い場合
には、メモリセルＭ０３はオフ状態となり電流は流れな
い。このため、メモリセルＭ０３のドレイン電圧Ｄ０４
と、これに接続されたグローバルデータ線ＤＬ１は１Ｖ
のまま保持される。このグローバルデータ線ＤＬの電圧
変化、あるいは電流変化をセンス回路３０によって判別
することで、読出しが行なわれる。
【０２９７】読出し動作を終了する際には、まずｔ６の
タイミングで選択トランジスタ７０のゲート信号ＳＴ０
０を０Ｖにする。これにより、読出しの対象となるメモ
リセルＭ０１とＭ０３のドレインＤ０２とＤ０４は、セ
ンス回路３０から切離される。
【０２９８】次に、ｔ７のタイミングでグローバルデー
タ線ＤＬ０とＤＬ１を０Ｖにする。
【０２９９】次に、ｔ８のタイミングで補助ゲートデコ
ーダ４０の出力信号ＡＧ０１を０Ｖにし、読出しの対象
となるメモリセルの補助ゲートを０Ｖにする。
【０３００】次に、ｔ９のタイミングでゲートデコーダ
２０の出力信号Ｇ０を３．３Ｖにする。これにより、選
択ブロック内の選択ワード線ＷＬ００は０Ｖとなる。
【０３０１】次に、ｔ１０のタイミングで、選択ブロッ
クにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを０
Ｖにする。
【０３０２】最後に、ｔ１１のタイミングでゲートデコ
ーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、読出し動
作を終了する。
【０３０３】本実施の形態において、メモリセルＭ０１
とＭ０３に対して読出しを行なう際には、選択トランジ
スタ７０のゲート信号ＳＴ００が３．３Ｖとなるｔ５−
ｔ６の間に読出し電圧が印加される。この選択トランジ
スタ７０のゲート信号ＳＴ００は、メモリセルのドレイ
ン電圧を制御するための信号である。従って、本方式で
は、選択メモリセルに印加するワード線ＷＬ電圧、補助
ゲート電圧、ドレイン電圧のうち、ドレイン電圧の印加
時間が最も短くなることから、ドレインディスターブを
緩和する際に最適な方式と言える、しかし、選択メモリ
セルに印加するワード線電圧、補助ゲート電圧、ドレイ
ン電圧のタイミングに関しては、既に実施の形態１〜６
で説明したように、様々なバリェーションが考えられ、
それぞれに特徴がある。従って、本方式に限定する必要
はない。
【０３０４】また、メモリセルＭ００とＭ０２に対して
も読出しを行ない、１ワード線ＷＬ上のメモリセル全て
を読出す場合には、上記した読出し動作をＭ００とＭ０
２に対して同じように繰返せば良い。このように、本方
式では１本のワード線上に存在する全てのメモリセルに
対して読出しを行なうためには、２回の動作で完了とな
る。従って、読出し動作を２回繰返すことで、書込み単
位＝消去単位＝読出し単位を意識した、セクタ（１ワー
ド線）動作が可能となる。また、読出し動作を繰返さ
ず、読出し単位を１／２セクタ（１／２ワード線）とし
た、ぺ一ジ動作も可能である。なお、本説明で使用した
電圧値は仮一例であり、これに限定する必要はない。
【０３０５】なお、図５１を用いて、補助ゲート付き仮
想接地型メモリセルアレイの利点を説明する。図５１に
示す半導体集積回路装置は、ワード線方向へ隣接するメ
モリセルのドレイン／ソースを共用した、仮想接地型メ
モリセルアレイを有し、拡散層配線の電圧を、ドレイン
電圧ＶＤｎとソース電圧ＳＳとに切換えるための選択ト
ランジスタを有する。拡散層配線は、選択トランジスタ
を介してグローバルデータ線とソース線に接続され、１
つのメモリセルのドレインにドレイン電圧が印加された
際、ワード線方向へ隣接する他のメモリセルのソース
に、ドレイン電圧が印加されないように制御する補助ゲ
ートを有する。補助ゲートは、ワード線方向へ隣接する
メモリセル１つ置きに、選択トランジスタで囲まれたブ
ロックの上下で結束する。
【０３０６】このような半導体集積回路装置では、１本
のワード線上に存在する全てのメモリセルを書込む、あ
るいは読出す場合、仮想接地型メモリセルアレイで最低
限必要となる、２回の動作で動作が完了することができ
る。
【０３０７】この半導体集積回路装置の動作を以下に説
明する。すなわち、仮想接地型メモリセルアレイでは、
ワード線方向へ隣接するメモリセルのドレインとソース
を共用しているため、書込みや読出し動作のようにドレ
インとソースに異電圧を印加して動作させる場合、スイ
ッチ（選択トランジスタ）によって、ドレイン電圧ＶＤ
とソース電圧ＳＳとに切り換える必要がある。従って、
１本のワード線上に存在する全てのメモリセルを書込
む、あるいは読出す場合、最低２回の動作が必要とな
る。仮に、補助ゲート（ＡＧ００とＡＧ０１）が無いと
仮定し、例えばＤ０２にドレイン電圧を印加した場合、
Ｄ０２の左にあるメモリセルのドレインにドレイン電圧
が印加されると同時に、右にあるメモリセルのソースに
もドレイン電圧が印加される。このソースにドレイン電
圧を印加されたメモリセルを非選択状態にするために
は、ドレイン側（Ｄ０３）にも同電圧を印加する必要が
ある。従って、１本のワード線上に存在する全てのメモ
リセルを書込む、あるいは読出す場合、４回以上の動作
が必要となり高速化に不向きとなる。ところが、この半
導体集積回路装置では補助ゲート（ＡＧ００とＡＧ０
１）を有する。補助ゲート（ＡＧ００とＡＧ０１）は、
例えばＤ０２にドレイン電圧を印加した場合、Ｄ０２の
左にあるセルにのみドレイン電圧が印加されるよう、ス
イッチのような働きをする。すなわち、Ｄ０２にドレイ
ン電圧を印加した際、Ｄ０２の右にあるセルの補助ゲー
ト（ＡＧ００）をオフにして、Ｄ０２の右にあるセルに
はドレイン電圧が印加されないようにする。これによ
り、１本のワード線上に存在する全てのメモリセルを書
込む、あるいは読出す場合、仮想接地型メモリセルアレ
イで最低限必要となる、２回の動作で動作が完了する。
【０３０８】このような補助ゲートの機構は、本実施の
形態の半導体集積回路装置にも適用されているものであ
る。
【０３０９】また、図５２を用いて選択トランジスタの
必要性について説明する。図５２（ａ）には選択トラン
ジスタを設けた場合を示し、図５２（ｂ）には選択トラ
ンジスタを設けない場合の回路図を示す。図５２（ａ）
に示す半導体集積回路装置では、メモリセルのドレイン
／ソース（Ｄ００〜Ｄ１１）は拡散層配線であり、同図
（ａ）では、選択ブロックの拡散層配線と非選択ブロッ
クの拡散層配線とを切離すための選択トランジスタを有
する。このように選択トランジスタを有する場合（同図
（ａ））には、拡散層配線の負荷を低減でき高速化が可
能となり、非選択メモリセル（非選択ワード線に有るメ
モリセル）であるにも関わらず、ドレイン電圧が印加さ
れるメモリセル数が少なくなるため、ドレインディスタ
ーブを低減できる効果がある。このように、本実施の形
態（その他の実施の形態においても）では選択トランジ
スタを配置し、前記のような効果を得ている。なお、こ
こでは、ワード線方向へ隣接するメモリセルのドレイン
／ソースを共用した仮想接地型メモリセルアレイで説明
したが、他のアレイでも同じことが言えることはもちろ
んである。
【０３１０】さらに、本実施の形態では、グローバルワ
ード線のピッチ緩和が実現できるが、これによりセンス
回路のピッチ緩和が実現できることは前記した通りであ
る。この点を図５３および図５４を用いて説明する。
【０３１１】すなわち、図５３に示す半導体集積回路装
置では、グローバルデータ線ＤＬに接続するセンス回路
３０は、メモリセルアレイの片側だけではなく、グロー
バルデータ線１本置きにメモリセルアレイの上下へ交互
に配置できる。これによりグローバルデータ線ＤＬに接
続するセンス回路３０は、メモリセル４ビット分の領域
で配置が可能となる。
【０３１２】また、図５４に示すように、半導体集積回
路装置では、グローバルデータ線ＤＬに接続するセンス
回路３０の間にスイッチＭＯＳトランジスタＹＳを設
け、１つのセンス回路を２本のグローバルデータ線で共
用することができる。これにより、グローバルデータ線
ＤＬに接続するセンス回路３０は、メモリセル４ビット
分の領域で配置が可能となる。
【０３１３】また、前記図５４および図５３の方式の組
合せにより、グローバルデータ線ＤＬに接続するセンス
回路３０は、メモリセル８ビット分の領域で配置が可能
となる。
【０３１４】（実施の形態８）図５５は、本発明の実施
の形態８である半導体集積回路装置の一例を概念的に示
した回路図である。
【０３１５】本実施の形態の半導体集積回路装置は、選
択トランジスタの配置および動作の点で実施の形態７と
相違し、メモリセルについては実施の形態７と同様であ
る。従って、メモリセル８５、メモリセルアレイ８０、
メモリブロック、拡散層配線Ｄ００〜Ｄ０４、ワード線
ＷＬｎについては実施の形態７と同様であるため、説明
を省略する。選択トランジスタ（選択ＭＯＳ）７０が各
拡散層配線Ｄ０１〜Ｄ４０の上下に１つずつ配置され、
選択トランジスタ７０のドレインは拡散層配線Ｄ１１〜
Ｄ０４に接続されることは実施の形態７と同様である。
しかし、選択トランジスタ７０のソースが拡散層配線Ｄ
ｎ（Ｄ０１〜Ｄ０４）の上端でグローバルデータ線ＤＬ
ｎに接続された場合には、下端の選択トランジスタ７０
のソースはソース線ＳＳに接続され、拡散層配線Ｄｎ
（Ｄ０１〜Ｄ０４）の上端でソース線ＳＳに接続された
場合には、下端でグローバルデータ線ＤＬｎに接続さ
れ、これを実施の形態７のように拡散層配線Ｄｎの１本
毎に交互に繰り返すのではなく、ブロック内で統一する
点が実施の形態７と相違する。
【０３１６】ワード線方向（ｘ方向）に隣接する選択ト
ランジスタ７０のゲートには拡散層配線１本おきに同一
の信号が入力され隣接する拡散層配線間では異なる信号
を印加する。各ブロック毎に４本のゲート配線ＳＴ００
〜ＳＴ０３が配置される。また、一本のグローバルデー
タ線ＤＬｎは、２本の拡散層配線Ｄｎで共用される。
【０３１７】このような選択トランジスタの構成では、
選択トランジスタのゲート信号を各ブロック毎４本で構
成することにより、ソース電圧印加のタイミングとドレ
イン電圧印加のタイミングを任意に設定できる。すなわ
ち、ソース電圧が確実に０Ｖとなってからドレイン電圧
を印加することができるため、安定した動作が可能とな
る。また、１本のグローバルデータ線が、２本の拡散層
配線で共用されるため、グローバルデータ線及びそれに
接続するセンス回路の配置が容易となる（ピッチ緩和が
できる）。さらに、１本のワード線上に存在する全ての
メモリセルを書込む、あるいは読出す場合、仮想接地型
メモリセルアレイで最低限必要となる、２回の動作で動
作が完了することができる。
【０３１８】以下、さらに詳しい回路図と動作タイミン
グチャートを用いて、本実施の形態の半導体集積回路装
置を説明する。図５６は、実施の形態８のメモリセルア
レイ、ブロックデコーダ、サブデコーダ等の配置を示し
た回路図である。図５６においてメモリセルの構成は、
第３ゲート１０７ａ（ＡＧ）が補助ゲートとしても機能
する実施の形態２〜４のメモリセルを適用した場合を示
している。また、図５７〜５９は、本実施の形態の選択
トランジスタ構成を有する半導体集積回路装置におけ
る、書込み・消去・読出し動作を説明するためのタイミ
ングチャートである。なお、図５６では、説明を簡単に
するために、２ブロック分のメモリセルアレイ８０を示
し、１ブロック内のワード線ＷＬは２本、グローバルデ
ータ線ＤＬは２本とする。また、サブデコーダ６０はイ
ンバータ構成とするが、インバータ構成に限定する必要
はない。
【０３１９】図５６に示す本実施の形態の半導体集積回
路装置において、メモリセルアレイ８０、補助ゲートデ
コーダ４０、ブロックデコーダ５０、サブデコーダ６
０、ゲートデコーダ２０、選択トランジスタ７０、セン
ス回路３０、ワードデコーダについては実施の形態７と
同様である。また、サブデコーダ６０がメモリセルアレ
イ８０を挟むように配置できること、およびそれによる
ワード線およびサブデコーダのピッチ緩和が可能となる
点も実施の形態７と同様である。さらに、１本のグロー
バルデータ線ＤＬを２本の拡散層配線で共用し、データ
線のピッチ緩和が可能な点も実施の形態７と同様であ
る。なお、図５３，５４で説明したような方法により、
グローバルデータ線ＤＬに接続するセンス回路３０は、
更にピッチ緩和をすることも可能である。
【０３２０】本実施の形態における各ブロックの配置
は、Ｘ軸（ワード線形成方向）に対して対称に配置す
る。これにより、１本のソース線ＳＳを２ブロック間で
共用でき、メモリセルアレイ８０の形成面積を低減でき
る。
【０３２１】また、本実施の形態では、ワード線方向に
並ぶ選択トランジスタ７０のゲート信号は、拡散層配線
１本置きに異なる信号とし、各ブロック毎４本で構成す
る。このため、ソース電圧印加のタイミングとドレイン
電圧印加のタイミングを任意に設定できる。従って、ソ
ース電圧が確実に０Ｖとなってからドレイン電圧を印加
することができるため、安定した動作が可能となる。ま
た、動作説明の所で詳しく述べるが、本方式では１本の
ワード線上に存在する全てのメモリセルを書込む、ある
いは読出す場合、仮想接地型メモリセルアレイ８０で最
低限必要となる、２回の動作で動作が完了する。
【０３２２】書込み動作のタイミングを図５７に示し、
書込み動作を説明する。書込みの対象となるメモリセル
は、Ｍ０１とＭ０３と仮定する。まず、全信号の初期電
圧は０Ｖとする。
【０３２３】次に、ｔ０のタイミングでゲートデコーダ
２０の出力信号Ｇ０とＧ１を１２Ｖとし、全てのワード
線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０３２４】次に、ｔ１のタイミングで、選択ブロック
におけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを１２
Ｖにする。
【０３２５】次に、ｔ２のタイミングでゲートデコーダ
２０の出力信号Ｇ０を０Ｖにする。これにより、選択ブ
ロック内の選択ワード線ＷＬ００は１２Ｖ、非選択ワー
ド線ＷＬ０１は０Ｖ、非選択ブロック内のワード線ＷＬ
１０とＷＬ１１は０Ｖとなる。
【０３２６】次に、ｔ３のタイミングで補助ゲートデコ
ーダ４０の出力信号ＡＧ０１を２Ｖにし、書込みの対象
となるメモリセルの補助ゲートに２Ｖを印加する。
【０３２７】次に、ｔ４のタイミングで書込みたいデー
タによって、センス回路３０からグローバルデータ線Ｄ
Ｌ０とＤＬ１に電圧を印加する。例えば、メモリセルＭ
０１に書込みデータを書込みたい場合にはグローバルデ
ータ線ＤＬ０を５Ｖ、データを書き込まない場合には０
Ｖにする。また、メモリセルＭ０３に書込みデータを書
込みたい場合にはグローバルデータ線ＤＬ１を５Ｖ、デ
ータを書き込まない場合には０Ｖにする。
【０３２８】次に、ｔ５のタイミングで選択トランジス
タ７０のゲート信号ＳＴ０２を８Ｖにし、書込みの対象
となるメモリセルＭ０１とＭ０３のソースＤ０１とＤ０
３を確実に０Ｖにする。
【０３２９】次に、ｔ６のタイミングで選択トランジス
タ７０のゲート信号ＳＴ００を８Ｖにする。これによ
り、書込みの対象となるメモリセルＭ０１とＭ０３のド
レインＤ０２とＤ０４には、書込みたいデータに応じた
電圧が印加される。例えば、メモリセルＭ０１に書込み
データを書込みたい場合にはドレインＤ０２に５Ｖ、デ
ータを書き込まない場合には０Ｖが印加される。また、
メモリセルＭ０３に書込みデータを書込みたい場合には
ドレインＤ０４に５Ｖ、データを書き込まない場合には
０Ｖが印加される。この状態で、書込みの対象となるメ
モリセルＭ０１とＭ０３に書込み電圧が印加され、任意
のデータが書込まれる。
【０３３０】書込み動作を終了する際には、まずｔ７の
タイミングで選択トランジスタ７０のゲート信号ＳＴ０
０を０Ｖにする。これにより、書込みの対象となるメモ
リセルＭ０１とＭ０３のドレインＤ０２とＤ０４は０Ｖ
となる。
【０３３１】次に、ｔ８のタイミングで選択トランジス
タ７０のゲート信号ＳＴ０２を０Ｖにする。
【０３３２】次に、ｔ９のタイミングでグローバルデー
タ線ＤＬ０とＤＬ１を０Ｖにする。
【０３３３】次に、ｔ１０のタイミングで補助ゲートデ
コーダ４０の出力信号ＡＧ０１を０Ｖにし、書込みの対
象となるメモリセルの補助ゲートを０Ｖにする。
【０３３４】次に、ｔ１１のタイミングでゲートデコー
ダ２０の出力信号Ｇ０を１２Ｖにする。これにより、選
択ブロック内の選択ワード線ＷＬ００は０Ｖとなる。
【０３３５】次に、ｔ１２のタイミングで、選択ブロッ
クにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを０
Ｖにする。
【０３３６】最後に、ｔ１３のタイミングでゲートデコ
ーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、書込み動
作を終了する。
【０３３７】本実施の形態では、メモリセルＭ０１とＭ
０３に対して書込みを行なう際には、選択トランジスタ
７０のゲート信号ＳＴ０２を立上げてからＳＴ００を立
上げるため、メモリセルＭ０１とＭ０３のソース電圧が
確実に０Ｖとなってからドレイン電圧が印加される。こ
のため、安定した動作が可能となる。
【０３３８】また、本実施の形態では、メモリセルＭ０
１とＭ０３に対して書込みを行なう際には、選択トラン
ジスタ７０のゲート信号ＳＴ００が８Ｖとなるｔ６〜１
７の間に書込み電圧が印加される。この選択トランジス
タ７０のゲート信号ＳＴ００は、メモリセルのドレイン
電圧を制御するための信号である。従って、本方式で
は、選択メモリセルに印加するワード線電圧、補助ゲー
ト電圧、ドレイン電圧のうち、ドレイン電圧の印加時間
が最も短くなることから、ドレインディスターブを緩和
する際に最適な方式と言える。しかし、選択メモリセル
に印加するワード線電圧、補助ゲート電圧、ドレイン電
圧のタイミングに関しては、既に実施の形態１〜６で説
明したように、様々なバリエーションが考えられ、それ
ぞれに特徴がある。従って、本方式に限定する必要はな
い。
【０３３９】また、メモリセルＭ００とＭ０２に対して
も書込みを行ない、１ワード線上のメモリセル全てを書
込む場合には、上記した書込み動作をＭ００とＭ０２に
対して同じように繰返せば良い。このように、本実施の
形態では１本のワード線ＷＬ上に存在する全てのメモリ
セルに対して書込みを行なうためには、２回の動作で完
了となる。従って、書込み動作を２回繰返すことで、書
込み単位＝消去単位＝読出し単位を意識した、セクタ
（１ワード線）動作が可能となる。また、書込み動作を
繰返さず、書込み単位を１／２セクタ（１／２ワード
線）とした、ぺ一ジ動作も可能である。
【０３４０】なお、本実施の形態で使用した電圧値は一
例であり、これに限定する必要はない。
【０３４１】次に、消去動作のタイミングを図５８に示
し、消去動作を説明する。消去の対象となるメモリセル
は、ワード線ＷＬ００上に存在するＭ０１〜Ｍ０３と仮
定する。まず、初期電圧は全て０Ｖとする。
【０３４２】次に、ｔ０のタイミングでゲートデコーダ
２０の出力信号Ｇ０とＧ１を−１３．５Ｖとし、全ての
ワード線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０３４３】次にｔ１のタイミングで選択トランジスタ
７０のゲート信号ＳＴ００とＳＴ０１を３．３Ｖとし、
消去の対象となるメモリセルＭ０１〜Ｍ０３のドレイン
／ソースＤ００〜Ｄ０４を確実に０Ｖにする。
【０３４４】次に、ｔ２のタイミングで、選択ブロック
におけるサブデコーダ６０のＮＭ０Ｓ電源Ｂ０Ｎを−１
３．５Ｖにする。
【０３４５】次に、ｔ３のタイミングでゲートデコーダ
２０の出力信号Ｇ０を３．３Ｖにする。これにより、選
択ブロック内の選択ワード線ＷＬ００は−１３．５Ｖ、
非選択ワード線ＷＬ０１は０Ｖ、非選択ブロック内のワ
ード線ＷＬ１０とＷＬ１１は０Ｖとなる。
【０３４６】次に、ｔ４のタイミングで補助ゲートデコ
ーダ４０の出力信号ＡＧ００とＡＧ０１を３．３Ｖに
し、消去の対象となるメモリセルの補助ゲートに３．３
Ｖを印加する。この状態で、消去の対象となるメモリセ
ルＭ０〜Ｍ０３に消去電圧が印加され、データが消去さ
れる。
【０３４７】消去動作を終了する際には、まずｔ５のタ
イミングで補助ゲートデコーダ４０の出力信号ＡＧ００
とＡＧ０１を０Ｖにし、消去の対象となるメモリセルの
補助ゲートを０Ｖにする。
【０３４８】次に、ｔ６のタイミングでゲートデコーダ
２０の出力信号Ｇ０を−１３．５Ｖにする。これによ
り、ワード線ＷＬ００〜ＷＬ１１は全て０Ｖとなる。
【０３４９】次に、ｔ７のタイミングで、選択ブロック
におけるサブデコーダ６０のＮＭ０Ｓ電源Ｂ０Ｎを０Ｖ
にする。
【０３５０】次に、ｔ８のタイミングで選択トランジス
タ７０のゲート信号ＳＴ００とＳＴ０１を０Ｖにする。
【０３５１】最後にｔ９のタイミングでゲートデコーダ
２０の出力信号Ｇ０とＧ１を０Ｖにして、消去動作を終
了する。
【０３５２】本実施の形態において、メモリセルＭ０１
〜Ｍ０３に対して消去を行なう際には、補助ゲート信号
ＡＧ００とＡＧ０１が３．３Ｖとなるｔ４〜ｔ５の間に
消去電圧が印加される。本方式では、選択メモリセルに
印加するワード線ＷＬ電圧と補助ゲート電圧のうち、補
助ゲート電圧の印加時間の方が短くなることから、本方
式は、補助ゲートによる、非選択ワード線に接続された
メモリセルに対するディスターブを緩和する際に最適な
方式と言える。
【０３５３】また、本実施の形態では、補助ゲート信号
ＡＧ００とＡＧ０１が３．３Ｖとなるｔ４〜ｔ５の間に
消去電圧が印加されるため、消去時間は補助ゲート信号
の電圧立上げ、立下げ時間で決まる。この補助ゲート信
号の電圧切換え幅は３．３Ｖと小さいため、立上げ、立
下げ時間が速い。従って、本方式は消去時間の制御性に
優れた方式と言える。しかし、選択メモリセルに印加す
るワード線ＷＬ電圧と補助ゲート電圧のタイミングに関
しては、実施の形態１〜６で説明したように、他のバリ
ェーションも考えられ、それぞれに特徴がある。従っ
て、本方式に限定する必要はない。
【０３５４】また、本実施の形態において、メモリセル
Ｍ０〜Ｍ０３に対して消去を行なう際には、選択ブロッ
ク内における選択トランジスタ７０のゲート信号ＳＴ０
０〜ＳＴ０３、及び補助ゲート信号ＡＧ００〜ＡＧ０１
を、各々同時に動作させる。このため、１本のワード線
上に存在する全てのメモリセルに対して消去を行なうた
めには、１回の動作で完了し、書込み単位＝消去単位＝
読出し単位を意識した、セクタ（１ワード線）動作が可
能となる。
【０３５５】なお、本説明で使用した電圧値は一例であ
り、これに限定する必要はない。
【０３５６】次に、読出し動作のタイミングを図５９に
示し、読出し動作を説明する。読出しの対象となるメモ
リセルは、Ｍ０１とＭ０３と仮定する。
【０３５７】まず、全信号の初期電圧は０Ｖとする。次
に、ｔ０のタイミングでゲートデコーダ２０の出力信号
Ｇ０とＧ１を３．３Ｖとし、全てのワード線ＷＬ００〜
ＷＬ１１を確実に０Ｖにする。
【０３５８】次に、ｔ１のタイミングで、選択ブロック
におけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを３．
３Ｖにする。
【０３５９】次に、ｔ２のタイミングでゲートデコーダ
２０の出力信号Ｇ０を０Ｖにする。これにより、選択ブ
ロック内の選択ワード線ＷＬ００は３．３Ｖ、非選択ワ
ード線ＷＬ０１は０Ｖ、非選択ブロック内のワード線Ｗ
Ｌ１０とＷＬ１１は０Ｖとなる。
【０３６０】次に、ｔ３のタイミングで補助ゲートデコ
ーダ４０の出力信号ＡＧ０１を３．３Ｖにし、読出しの
対象となるメモリセルの補助ゲートに３．３Ｖを印加す
る。
【０３６１】次に、ｔ４のタイミングで、センス回路３
０からグローバルデータ線ＤＬ０とＤＬ１に１Ｖを印加
する。
【０３６２】次に、ｔ５のタイミングで選択トランジス
タ７０のゲート信号ＳＴ０２を３．３Ｖにし、読出しの
対象となるメモリセルＭ０１とＭ０３のソースＤ０１と
Ｄ０３を確実に０Ｖにする。
【０３６３】次に、ｔ６のタイミングで選択トランジス
タ７０のゲート信号ＳＴ００を３．３Ｖにする。この状
態で、読出しの対象となるメモリセルＭ０１とＭ０３に
読出し電圧が印加され、データが読出される。すなわ
ち、この時に読出しの対象となるメモリセルＭ０１のし
きい値が低い場合には、メモリセルＭ０１がオン状態と
なり、電流が流れる。その結果、メモリセルＭ０１のド
レインＤ０２と、これに接続されたグローバルデータ線
ＤＬ０が０Ｖとなる。また、読出しの対象となるメモリ
セルＭ０１のしきい値が高い場合には、メモリセルＭ０
１がオフ状態となり電流は流れない。このため、メモリ
セルＭ０１のＤ０２と、これに接続されたグローバルデ
ータ線ＤＬ０は１Ｖのまま保持される。同様に、読出し
の対象となるメモリセルＭ０３においても、メモリセル
のしきい値が低い場合には、メモリセルＭ０３がオン状
態となり、電流が流れる。その結果、メモリセルＭ０３
のドレインＤ０４と、これに接統されたグローバルデー
タ線ＤＬ１が０Ｖと一なる。また、読出しの対象となる
メモリセルＭ０３のしきい値が高い場合には、メモリセ
ルＭ０３がオフ状態となり電流は流れない、このため、
メモリセルＭ０３のＤ０４と、これに接続されたグロー
バルデータ線ＤＬ１は１Ｖのまま保持される。このグロ
ーバルデータ線ＤＬの電圧変化、あるいは電流変化をセ
ンス回路３０によって判別することで、読出しが行なわ
れる。
【０３６４】読出し動作を終了する際には、まずｔ７の
タイミングで選択トランジスタ７０のゲート信号ＳＴ０
０を０Ｖにする。これにより、読出しの対象となるメモ
リセルＭ０１とＭ０３のドレインＤ０２とＤ０４は、セ
ンス回路３０から切離される。
【０３６５】次に、ｔ８のタイミングで選択トランジス
タ７０のゲート信号ＳＴ０２を０Ｖにする。
【０３６６】次に、ｔ９のタイミングでグローバルデー
タ線ＤＬ０とＤＬ１を０Ｖにする。
【０３６７】次に、ｔ１０のタイミングで補助ゲートデ
コーダ４０の出力信号ＡＧ０１を０Ｖにし、読出しの対
象となるメモリセルの補助ゲートを０Ｖにする。
【０３６８】次に、ｔ１１のタイミングでゲートデコー
ダ２０の出力信号Ｇ０を３．３Ｖにする。これにより、
選択ブロック内の選択ワード線ＷＬ００は０Ｖとなる。
【０３６９】次に、ｔ１２のタイミングで、選択ブロッ
クにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを０
Ｖにする。
【０３７０】最後に、ｔ１３のタイミングでゲートデコ
ーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、読出し動
作を終了する。
【０３７１】本実施の形態では、メモリセルＭ０１とＭ
０３に対して読出しを行なう際には、選択トランジスタ
７０のゲート信号ＳＴ０２を立上げてからＳＴ００を立
上げるため、メモリセルＭ０１とＭ０３のソース電圧が
確実に０Ｖとなってからドレイン電圧が印加される。こ
のため、安定した動作が可能となる。
【０３７２】また、本実施の形態では、メモリセルＭ０
１とＭ０３に対して読出しを行なう際には、選択トラン
ジスタ７０のゲート信号ＳＴ００が３．３Ｖとなるｔ６
〜ｔ７の間に読出し電圧が印加される。この選択トラン
ジスタ７０のゲート信号ＳＴ００は、メモリセルのドレ
イン電圧を制御するための信号である。従って、本方式
では、選択メモリセルに印加するワード線電圧、補助ゲ
ート電圧、ドレイン電圧のうち、ドレイン電圧の印加時
間が最も短くなることから、ドレインディスターブを緩
和する際に最適な方式と言える。しかし、選択メモリセ
ルに印加するワード線電圧、補助ゲート電圧、ドレイン
電圧のタイミングに関しては、実施の形態１〜６で説明
したように、様々なバリエーションが考えられ、それぞ
れに特徴がある。従って、本方式に限定する必要はな
い。
【０３７３】また、メモリセルＭ００とＭ０２に対して
も読出しを行ない、１ワード線上のメモリセル全てを読
出す場合には、上記した読出し動作をＭ００とＭ０２に
対して同じように繰返せば良い。
【０３７４】このように、本実施の形態では１本のワー
ド線上に存在する全てのメモリセルに対して読出しを行
なうためには、２回の動作で完了となる。従って、読出
し動作を２回繰返すことで、書込み単位＝消去単位＝読
出し単位を意識した、セクタ（１ワード線）動作が可能
となる。また、読出し動作を繰返さず、読出し単位を１
／２セクタ（１／２ワード線）とした、ぺ一ジ動作も可
能である。なお、本説明で使用した電圧値は一例であ
り、これに限定する必要はない。
【０３７５】（実施の形態９）図６０は、本実施の形態
９の半導体集積回路装置を示した回路図である。本実施
の形態では、デコーダ配置の一例を説明する。なお、メ
モリセルアレイ８０、補助ゲートデコーダ４０、ブロッ
クデコーダ５０、サブデコーダ６０、ゲートデコーダ２
０、選択トランジスタ７０、およびセンス回路３０につ
いては実施の形態７，８と同様である。これらの説明は
省略する。
【０３７６】本実施の形態では、ブロックデコーダ５０
と補助ゲートデコーダ４０は、メモリセルアレイ８０の
片側に１つずつ配置する。１ブロック内の補助ゲート信
号は２本のため、１本のワード線上に存在する全てのメ
モリセルを書込む、あるいは読出す場合、２回の動作で
動作を完了できる。
【０３７７】説明を簡単にするため、図６０において、
２ブロック分の回路図を示す。本実施の形態の半導体集
積回路装置では、１ブロック内のメモリセルアレイ８０
を２分割し、メモリセルアレイを挟むようにサブデコー
ダ６０を配置する。メモリセルアレイ８０の分割数は、
２分割に限定する必要がないことはもちろんである。サ
ブデコーダ６０は、メモリセルアレイの両側に配置し、
補助ゲートデコーダ４０、ブロックデコーダ５０、サブ
デコーダ６０は、ワード線の延長方向へ配置する。
【０３７８】１つのブロック内の補助ゲート信号は、Ａ
Ｇ００とＡＧ０１あるいはＡＧ１０とＡＧ１１の２本で
ある。また、１ブロック内の選択トランジスタ７０のゲ
ート信号は、ＳＴ００とＳＴ０１あるいはＳＴ１０とＳ
Ｔ１１の２本である。
【０３７９】ブロックデコーダ５０の出力信号となる、
サブデコーダのＰＭ０Ｓ電源信号Ｂ０ＰあるいはＢ１Ｐ
とＮＭ０Ｓ電源信号Ｂ０ＮあるいはＢ１Ｎは、ブロック
を選択するためのアドレス選択信号ＡＢＤｉを入力信号
として発生する。
【０３８０】選択トランジスタ７０のゲート信号ＳＴ０
０とＳＴ０１あるいはＳＴ１０とＳＴ１１は、ブロック
を選択するためのアドレス選択信号ＡＢＤｉと、ブロッ
クを更に２分割するためのアドレス選択信号ＡＢＤＳＴ
あるいはＡＢＤＳＢを入力信号として発生する。
【０３８１】補助ゲート信号ＡＧ００とＡＧ０１あるい
はＡＧ１０とＡＧ１１は、ブロック選択信号ＢD ０ある
いはＢＤ１と、ブロックを更に２分割するためのアドレ
ス選択信号ＡＢＤＳＴあるいはＡＢＤＳＢを入力信号と
して発生する。
【０３８２】補助ゲートデコーダ４０の入力信号には、
ブロックデコーダ５０内で発生するブロック選択信号Ｂ
Ｄ０あるいはＢＤ１を使用し、補助ゲートデコーダ４０
はブロックデコーダ５０と隣接して配置される。
【０３８３】補助ゲートデコーダ４０とブロックデコー
ダ５０は、メモリセルアレイの左右どちらか一方（図６
０では左側）に配置するが、補助ゲートデコーダ４０と
ブロックデコーダ５０の位置関係は、逆にしても良い。
【０３８４】なお、後述するように、補助ゲートデコー
ダ４０とブロックデコーダ５０の選択方法には、様々な
バリエーションがあるため、各信号の流れはこれに限定
する必要はない。
【０３８５】本実施の形態によれば、１ブロック内のメ
モリセルアレイ８０を２分割し、メモリセルアレイ８０
を挟むようにサブデコーダ６０を配置することで、ワー
ド線の長さを短くでき、ワード線の負荷が低減されるた
め、半導体集積回路装置の高速化が図れる。
【０３８６】また、サブデコーダ６０をメモリセルアレ
イ８０の両側に配置することで、サブデコーダ６０に接
続されるメモリセルアレイ８０内のワード線は、メモリ
セルアレイ８０の左右に分けて１本置きに取出せば良
い。このため、ワード線とサブデコーダ６０の接続部分
のレイアウト設計が容易となる（ワード線のピッチ緩和
ができる）。
【０３８７】また、サブデコーダ６０をメモリセルアレ
イ８０の両側に配置することで、ワード線２本分の領域
でサブデコーダ素子を配置でき、サブデコーダ６０のレ
イアウト設計が容易となる。
【０３８８】また、補助ゲートデコーダ４０とブロック
デコーダ５０は、１ブロックに対して１つずつしかない
ため、デコーダの面積を最小限に抑えられる。
【０３８９】また、補助ゲートデコーダ４０とブロック
デコーダ５０が隣接しているため、補助ゲートデコーダ
４０の入力となるブロックデコーダ５０の出力信号ＢＤ
０とＢＤ１を遠方まで引回さずに済む。
【０３９０】また、１ブロック内の補助ゲート信号が２
本あるため、１本のワード線上に存在する全てのメモリ
セルを書込む、あるいは読出す場合、仮想接地型メモリ
セルアレイで最低限必要となる２回の動作で動作を完了
できる。
【０３９１】なお、デコーダの配置は、前記したものの
ほか、図６１または図６２に示す構成もある。
【０３９２】図６１に示す半導体集積回路装置は、ブロ
ックデコーダ５０と補助ゲートデコーダ４０は、メモリ
セルアレイ８０を挟んで反対側に１つずつ配置するもの
であり、その他の構成は図６０に示す半導体集積回路装
置と同様である。
【０３９３】このような半導体集積回路装置によれば、
前記した効果に加えて以下の効果がある。すなわち、補
助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１
１）はメモリセルアレイ８０ヘ、ブロックデコーダの出
力信号（ＳＴ００〜ＳＴ１１）は選択トランジスタヘ配
線する必要がある。しかし、補助ゲートデコーダ４０と
ブロックデコーダ５０をメモリセルアレイ８０を挟んで
反対側に配置するため、ブロックデコーダ５０の出力信
号（ＳＴ００〜ＳＴ１１）を補助ゲートデコーダ４０上
に配線したり、補助ゲートデコーダ４０の出力信号（Ａ
Ｇ００〜ＡＧ１１）をブロックデコーダ５０上に配線す
ることがない。このため、補助ゲートデコーダ４０ある
いはブロックデコーダ５０のレイアウトが容易となる。
【０３９４】なお、補助ゲートデコーダ４０とブロック
デコーダ５０の位置関係は、逆にしても良い。
【０３９５】また、図６２に示す半導体集積回路装置
は、ブロックデコーダ５０と補助ゲートデコーダ４０
が、メモリセルアレイ８０の両側に１つずつ配置する構
成を有する。その他の構成は図６０に示す半導体集積回
路装置と同様である。
【０３９６】このような半導体集積回路装置の場合、前
記した効果に加えて、補助ゲートデコーダ４０とブロッ
クデコーダ５０を、メモリセルアレイ８０の両側に配置
することで、ブロックデコーダ５０の出力信号（ＳＴ０
０〜ＳＴ１１，Ｂ０Ｐ，Ｂ１Ｐ，Ｂ０Ｎ，Ｂ１Ｎ）や補
助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１
１）の配線長が半分となり、負荷が低減して半導体集積
回路装置の高速化が可能となる。
【０３９７】（実施の形態１０）図６３〜図６５は、実
施の形態９で説明した半導体集積回路装置に適用可能な
補助ゲートとブロックの選択方式を示す回路ブロック図
である。図６３〜図６５に各々示す３つの方式を例示で
きる。なお、図６３〜図６５では、説明を簡単にするた
め、１ブロックの信号を示す。
【０３９８】まず第１に、図６３に示す選択方式を説明
する。補助ゲート信号（ＡＧ００，ＡＧ０１）は、ブロ
ック選択された信号ＢＤ０と、ブロックを更に２分割す
るための信号ＡＢＤＳＴ／ＡＢＤＳＢによって選択され
た信号を、ＡＧｉｊ発生回路によって電圧変換して発生
する。１ブロック内の補助ゲート信号は２本のため、１
本のワード線上に存在する全てのメモリセルを書込む、
あるいは読出す場合、２回の動作で動作を完了できる。
【０３９９】すなわち、補助ゲートデコーダ４０の入力
信号に、ブロックデコーダ５０内で発生するブロック選
択信号ＢＤ０を使用する。補助ゲート信号ＡＧ００とＡ
Ｇ０１は、ＡＢＤｉによってブロック選択された信号Ｂ
Ｄ０と、ブロックを更に２分割するための信号ＡＢＤＳ
Ｔ／ＡＢＤＳＢによって選択された信号を、ＡＧｉｊ発
生回路によって電圧変換して発生する。
【０４００】このような方式は、信号ＢＤ０と信号ＡＢ
ＤＳＴ／ＡＢＤＳＢは電源電圧Ｖｃｃ系の信号であるた
め、補助ゲート信号ＡＧ００とＡＧ０１に必要な電圧
が、電源電圧Ｖｃｃに近い場合に有効な方式となる。ま
た、１ブロック内に補助ゲート信号が２本ある（ＡＧ０
０とＡＧ０１）ため、１本のワード線上に存在する全て
のメモリセルを書込む、あるいは読出す場合、仮想接地
型メモリセルアレイで最低限必要となる、２回の動作で
動作を完了できる。
【０４０１】次に、図６４に示す選択方式を説明する。
補助ゲート信号（ＡＧ００、ＡＧ０１）は、選択トラン
ジスタのゲート信号（ＳＴ００，ＳＴ０１）をＡＧｉｊ
発生回路によって電圧変換して発生する。１ブロック内
の補助ゲート信号は２本のため、１本のワード線上に存
在する全てのメモリセルを書込む、あるいは読出す場
合、２回の動作で動作を完了できる。
【０４０２】すなわち、補助ゲート信号ＡＧ００とＡＧ
０１は、ＡＢＤｉによってブロック選択された信号ＢD
０と、ブロックを更に２分割するための信号ＡＢＤＳＴ
／ＡＢＤＳＢによって選択された信号をＳＴｉｊ発生回
路によって電圧変換して発生したＳＴ００とＳＴ０１
（選択トランジスタのゲート信号）を、更にＡＧｉｊ発
生回路によって電圧変換して発生する。
【０４０３】このような方式では、補助ゲート信号ＡＧ
００とＡＧ０１を発生するための基準となる電圧が、選
択トランジスタのゲート信号ＳＴ００とＳＴ０１にな
る。従って、補助ゲート信号ＡＧ００とＡＧ０１に必要
な電圧が、選択トランジスタのゲート信号ＳＴ００とＳ
Ｔ０１に近い場合に有効な方式となる。また、補助ゲー
ト信号が２本あるため、１本のワード線上に存在する全
てのメモリセルを書込む、あるいは読出す場合、仮想接
地型メモリセルアレイで最低限必要となる、２回の動作
で動作を完了できる。
【０４０４】次に、図６５に示す選択方式について説明
する。選択トランジスタのゲート信号（ＳＴ００、ＳＴ
０１）は、補助ゲート信号（ＡＧ００、ＡＧ０１）をＳ
Ｔｉｊ発生回路によって電圧変換して発生する。１ブロ
ック内の補助ゲート信号は２本のため、１本のワード線
上に存在する全てのメモリセルを書込む、あるいは読出
す場合、２回の動作で動作を完了できる。
【０４０５】すなわち、前記図６４の場合の逆で、選択
トランジスタのゲート信号ＳＴ００とＳＴ０１は、ＡＢ
Ｄｉによってブロック選択された信号ＢＤ０と、ブロッ
クを更に２分割するための信号ＡＢＤＳＴ／ＡＢＤＳＢ
によって選択された信号をＡＧｉｊ発生回路によって電
圧変換して発生したＡＧ００とＡＧ０１（補助ゲート信
号）を、更にＳＴｉｊ発生回路によって電圧変換して発
生する。
【０４０６】このような場合、選択トランジスタのゲー
ト信号ＳＴ００とＳＴ０１を発生するための基準となる
電圧が、補助ゲート信号ＡＧ００とＡＧ０１になる。従
って、選択トランジスタのゲート信号ＳＴ００とＳＴ０
１に必要な電圧が、補助ゲート信号ＡＧ００とＡＧ０１
に近い場合に有効な方式となる。また、補助ゲート信号
が２本あるため、１本のワード線上に存在する全てのメ
モリセルを書込む、あるいは読出す場合、仮想接地型メ
モリセルアレイで最低限必要となる、２回の動作で動作
を完了できる。
【０４０７】なお、本実施の形態で説明した３つの選択
方式は、任意に実施の形態９に適用できる。
【０４０８】（実施の形態１１）図６６は、本実施の形
態１１の半導体集積回路装置を示した回路図である。本
実施の形態では、デコーダ配置の他の例を説明する。な
お、メモリセルアレイ８０、補助ゲートデコーダ４０、
ブロックデコーダ５０、サブデコーダ６０、ゲートデコ
ーダ２０、選択トランジスタ７０、およびセンス回路３
０については実施の形態７，８と同様である。これらの
説明は省略する。
【０４０９】ブロックデコーダ５０と補助ゲートデコー
ダ４０は、メモリセルアレイ８０の片側に１つずつ配置
する。１ブロック内の補助ゲート信号は１本のため、補
助ゲートは消去ゲートとしてのみ使用する。
【０４１０】説明を簡単にするため、図６６では２ブロ
ック分を示す。１ブロック内のメモリセルアレイ８０を
２分割し、メモリセルアレイ８０を挟むようにサブデコ
ーダ６０を配置する。なお、メモリセルアレイ８０の分
割数は、２分割に限定する必要はない。
【０４１１】サブデコーダ６０は、メモリセルアレイ８
０の両側に配置し、補助ゲートデコーダ４０、ブロック
デコーダ５０、サブデコーダ６０は、ワード線の延長方
向へ配置する。
【０４１２】１ブロック内の補助ゲート信号は、ＡＧ０
０あるいはＡＧ１０の１本であるため、補助ゲートは消
去ゲートとしてのみ使用する。
【０４１３】１ブロック内の選択トランジスタのゲート
信号は、ＳＴ００とＳＴ０１あるいはＳＴ１０とＳＴ１
１の２本であり、ブロックデコーダ５０の出力信号とな
る。
【０４１４】サブデコーダ６０のＰＭ０Ｓ電源信号Ｂ０
ＰあるいはＢ１ＰとＮＭ０Ｓ電源信号Ｂ０ＮあるいはＢ
１Ｎは、ブロックを選択するためのアドレス選択信号Ａ
ＢＤｉを入力信号として発生する。
【０４１５】選択トランジスタのゲート信号ＳＴ００と
ＳＴ０１あるいはＳＴ１０とＳＴ１１は、ブロックを選
択するためのアドレス選択信号ＡＢＤｉと、ブロックを
更に２分割するためのアドレス選択信号ＡＢＤＳＴある
いはＡＢＤＳＢを入力信号として発生する。
【０４１６】補助ゲート信号ＡＧ００あるいはＡＧ１０
は、ブロック選択信号ＢＤ０あるいはＢＤ１を入力信号
として発生する。
【０４１７】補助ゲートデコーダ４０の入力信号には、
ブロックデコーダ５０内で発生するブロック選択信号Ｂ
Ｄ０あるいはＢＤ１を使用し、補助ゲートデコーダ４０
はブロックデコーダ５０と隣接して配置する。
【０４１８】補助ゲートデコーダ４０とブロックデコー
ダ５０は、メモリセルアレイ８０の左右どちらか一方
（図６６では左側）に配置する。ただし、補助ゲートデ
コーダ４０とブロックデコーダ５０の位置関係は、逆に
しても良い。
【０４１９】なお、後述するように、補助ゲートデコー
ダ４０とブロックデコーダ５０の選択方法は、様々なバ
リエーションがあるため、各信号の流れはこれに限定す
る必要はない。
【０４２０】このようなデコーダ配置によれば、以下の
ような効果がある。
【０４２１】すなわち、１ブロック内のメモリセルアレ
イ８０を２分割し、メモリセルアレイ８０を挟むように
サブデコーダ６０を配置することで、ワード線を短くで
き負荷が低減されるため、半導体集積回路装置の高速化
が図れる。
【０４２２】サブデコーダ６０をメモリセルアレイ８０
の両側に配置することで、サブデコーダ６０に接続され
るメモリセルアレイ８０内のワード線は、メモリセルア
レイ８０の左右に分けて１本置きに取出せば良い。この
ため、ワード線とサブデコーダ６０の接続部分のレイア
ウト設計が容易となる（ワード線ピッチ緩和ができ
る）。
【０４２３】サブデコーダ６０をメモリセルアレイ８０
の両側に配置することで、ワード線２本分の領域でサブ
デコーダ素子を配置でき、サブデコーダ６０のレイアウ
ト設計が容易となる。
【０４２４】補助ゲートデコーダ４０とブロックデコー
ダ５０は、１ブロックに対して１つずつしかないため、
デコーダの面積を最小限に抑えられる。
【０４２５】補助ゲートデコーダ４０とブロックデコー
ダ５０が隣接しているため、補助ゲートデコーダ４０の
入力となるブロックデコーダ５０の出力信号ＢＤ０とＢ
Ｄ１を遠方まで引回さずに済む。
【０４２６】なお、デコーダの配置は、前記したものの
ほか、図６７または図６８に示す構成もある。
【０４２７】図６７に示す半導体集積回路装置は、ブロ
ックデコーダ５０と補助ゲートデコーダ４０は、メモリ
セルアレイ８０を挟んで反対側に１つずつ配置するもの
であり、その他の構成は図６６に示す半導体集積回路装
置と同様である。
【０４２８】このような半導体集積回路装置によれば、
前記した効果に加えて以下の効果がある。すなわち、補
助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１
１）はメモリセルアレイ８０ヘ、ブロックデコーダの出
力信号（ＳＴ００〜ＳＴ１１）は選択トランジスタヘ配
線する必要がある。しかし、補助ゲートデコーダ４０と
ブロックデコーダ５０をメモリセルアレイ８０を挟んで
反対側に配置するため、ブロックデコーダ５０の出力信
号（ＳＴ００〜ＳＴ１１）を補助ゲートデコーダ４０上
に配線したり、補助ゲートデコーダ４０の出力信号（Ａ
Ｇ００〜ＡＧ１１）をブロックデコーダ５０上に配線す
ることがない。このため、補助ゲートデコーダ４０ある
いはブロックデコーダ５０のレイアウトが容易となる。
【０４２９】なお、補助ゲートデコーダ４０とブロック
デコーダ５０の位置関係は、逆にしても良い。
【０４３０】また、図６８に示す半導体集積回路装置
は、ブロックデコーダ５０と補助ゲートデコーダ４０
が、メモリセルアレイ８０の両側に１つずつ配置する構
成を有する。その他の構成は図６６に示す半導体集積回
路装置と同様である。
【０４３１】このような半導体集積回路装置の場合、前
記した効果に加えて、補助ゲートデコーダ４０とブロッ
クデコーダ５０を、メモリセルアレイ８０の両側に配置
することで、ブロックデコーダ５０の出力信号（ＳＴ０
０〜ＳＴ１１，Ｂ０Ｐ，Ｂ１Ｐ，Ｂ０Ｎ，Ｂ１Ｎ）や補
助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１
１）の配線長が半分となり、負荷が低減して半導体集積
回路装置の高速化が可能となる。
【０４３２】（実施の形態１２）図６９および図７０
は、実施の形態１１で説明した半導体集積回路装置に適
用可能な補助ゲートとブロックの選択方式を示す回路ブ
ロック図である。図６９，７０の各々示す２つの方式を
例示できる。なお、図６９，７０では、説明を簡単にす
るため、１ブロックの信号を示す。
【０４３３】まず第１に、図６９に示す選択方式を説明
する。補助ゲート信号（ＡＧ００）は、ブロック選択さ
れた信号ＢＤ０をＡＧｉｊ発生回路によって電圧変換し
て発生する。１ブロック内の補助ゲート信号は１本のた
め、補助ゲートは消去ゲートとしてのみ使用する。すな
わち、補助ゲートデコーダ４０の入力信号に、ブロック
デコーダ５０内で発生するブロック選択信号ＢＤ０を使
用する。補助ゲート信号ＡＧ００は、ＡＢＤｉによって
ブロック選択された信号ＢＤ０を、ＡＧｉｊ発生回路に
よって電圧変換して発生する。
【０４３４】このような選択方式によれば、信号ＢＤ０
は電源電圧Ｖｃｃ系の信号であるため、補助ゲート信号
ＡＧ００に必要な電圧が、電源電圧Ｖｃｃに近い場合に
有効な方式となる。
【０４３５】次に、図７０に示す選択方式を説明する。
補助ゲート信号は、サブデコーダ６０のＰＭ０Ｓ電源信
号をＡＧｉｊ発生回路によって電圧変換して発生する。
１ブロック内の補助ゲート信号は１本のため、補助ゲー
トは消去ゲートとしてのみ使用する。すなわち、補助ゲ
ート信号ＡＧ００は、ＡＢＤｉによってブロック選択さ
れた信号ＢＤ０によって選択された信号をＢｉＰ発生回
路によって電圧変換して発生したＢ０Ｐ（サブデコーダ
６０のＰＭ０Ｓ電源信号）を、更にＡＧｉｊ発生回路に
よって電圧変換して発生する。
【０４３６】このような選択方式によれば、補助ゲート
信号ＡＧ００を発生するための基準となる電圧が、サブ
デコーダ６０のＰＭ０Ｓ電源信号Ｂ０Ｐになる。従っ
て、補助ゲート信号ＡＧ００に必要な電圧が、サブデコ
ーダ６０のＰＭ０Ｓ電源信号Ｂ０Ｐに近い場合に有効な
方式となる。
【０４３７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０４３８】たとえば、実施の形態１から６では、ワー
ド線ＷＬの材料としてポリシリコン膜、窒化タングステ
ン膜、タングステン膜の積層膜を用いたが、窒化タング
ステン膜に代えて他のバリアメタル膜、たとえばタング
ステン、チタン、タンタル等の遷移金属元素単体、ある
いはその窒化物、もしくはその珪化物（シリサイド）や
アルミニウム窒化物、コバルトシリサイド、モリブデン
シリサイド、更にはチタンタングステン等の合金膜を用
いても同等の効果が得られる。またポリシリコン膜と金
属珪化物の積層膜、いわゆるポリサイド膜であっても同
様の効果が得られる。
【０４３９】また、実施の形態１から６では、ワード線
ＷＬの材料としてポリシリコン膜、窒化タングステン
膜、タングステン膜の積層膜を用いたが、これに代えて
ポリシリコン膜と金属珪化物の積層膜を用いても同様の
効果が得られる。金属珪化物の代表例としてはタングス
テンシリサイド膜がある。
【０４４０】また、実施の形態１から６では、浮遊ゲー
トと第３ゲートを分離する絶縁膜として窒素を添加した
シリコン酸化膜を用いたが、本半導体集積回路装置を書
換え回数が少ない製品に応用するような場合には、従来
の熱酸化法やＣＶＤ法により形成したシリコン酸化膜を
用いてもよい。
【０４４１】また、実施の形態１から５では、浮遊ゲー
トと制御ゲートを分離する絶縁膜に対しても窒素を添加
したシリコン酸化膜を用いたが、書換え時の内部動作電
圧や書換え速度があまり重要とならないような目的で使
用される場合には、従来広く用いられているシリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の積層膜、いわ
ゆるＯＮＯ膜を用いてもよい。
【０４４２】また、実施の形態１から６では、ｐ型のウ
ェル中にｎ型の拡散層を形成したｎチャネル型のメモリ
セルを例に説明したが、ウェルがｎ型であり、拡散層が
ｐ型となるｐチャネル型のメモリセルであっても同様の
効果が得られる。この場合、実施の形態２、３および４
では、書込みの際の制御ゲート、第３ゲート、およびド
レインの電位はウェル電位に対し相対的に負の値とな
る。実施の形態１、５および６では、書込みの際の制御
ゲートおよびドレインの電位はウェル電位に対し相対的
に負の値となる。これらの場合、ホットエレクトロンに
より電子注入が生じる。
【０４４３】また、実施の形態１、５および６であって
は、メモリセルがｐチャネル型の場合、書込みの際、制
御ゲート電位はウェル電位に対し、相対的に正の値、ま
た、ドレイン電位はウェル電位に対し相対的に負の値と
することもできる。この場合はバンド間トンネル現象に
より浮遊ゲートに電子が注入される。
【０４４４】また、いずれの実施の形態であっても、書
込みの際、浮遊ゲートに蓄積される電子の状態は最低２
状態必要であるが、４状態以上のレベルを形成し、１つ
のメモリセルに２ビット以上のデータを記憶するいわゆ
る多値記憶に適用してもよい。従来の多値記憶では、浮
遊ゲートに蓄積される電子の量を高精度に制御して各レ
ベルのしきい値分布を圧縮しても、２値記憶に比べ、い
ちばん低いしきい値状態といちばん高いしきい値状態の
電圧差が大きくなるという問題があった。このためファ
ウラー−ノールドハイム型の書換えでは、書換え速度が
遅くなるか、書込み電圧が高くなるという問題が生じ
た。本発明によれば、書込みおよび消去をともに１３．
５Ｖ以下と低電圧化できる、言い換えれば書換えの高速
化できるので、多値記憶に極めて有効である。
【０４４５】また、消去の際、実施の形態２および４で
は第３ゲートに制御ゲート電位に対して正の電位を印加
し、浮遊ゲートから第３ゲートへの電子放出を、また、
実施の形態３では、第１導電型のウェルに対し制御ゲー
トに負の電位を印加し、第３ゲートの電位は０Ｖとして
浮遊ゲートからウェルへの電子放出を行ったが、ソース
またはドレイン拡散層と浮遊ゲートのオーバーラップを
比較的大きくとり、浮遊ゲートからソース・ドレインへ
の電子放出を行っても良い。
【０４４６】また、本発明は、いわゆるフラッシュメモ
リのみを有する半導体集積回路装置に適用されるわけで
はなく、たとえば、不揮発性半導体記憶素子（フラッシ
ュメモリ）を有するメモリセルアレイ８０部を備えたワ
ンチップマイクロコンピュータ（半導体装置）に適用し
てもよい。
【０４４７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０４４８】半導体集積回路装置のメモリセル面積を縮
小することが可能である。
【０４４９】半導体集積回路装置の動作速度の向上が図
れる。
【０４５０】半導体集積回路装置のメモリセル内の各ゲ
ート間を分離する絶縁膜の欠陥密度が減少し、半導体集
積回路装置の歩留り向上が図れる。
【０４５１】半導体集積回路装置の内部動作電圧の低減
が図れる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の一例を示した一部平面図である。
【図２】（ａ）、（ｂ）および（ｃ）は、各々、図１に
おけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−Ｃ′線断面図であ
る。
【図３】（ａ）〜（ｅ）は、実施の形態１の半導体集積
回路装置の製造方法の一例を示した断面図である。
【図４】（ａ）〜（ｄ）は、実施の形態１の半導体集積
回路装置の製造方法の一例を示した断面図である。
【図５】（ａ）〜（ｅ）は、実施の形態１の半導体集積
回路装置の製造方法の一例を示した断面図である。
【図６】実施の形態１のメモリセルアレイの構成を示し
た回路図である。
【図７】第３ゲート電極の取出し部分のレイアウトを示
した平面図である。
【図８】第３ゲート電極の取出し部分のレイアウトを示
した平面図である。
【図９】第３ゲート電極の取出し部分のレイアウトを示
した平面図である。
【図１０】第３ゲート電極の取出し部分のレイアウトを
示した平面図である。
【図１１】第３ゲート電極の取出し部分のレイアウトを
示した平面図である。
【図１２】第３ゲート電極の取出し部分のレイアウトを
示した平面図である。
【図１３】実施の形態１の書き込み動作を示し、（ａ）
は等価回路図を、（ｂ）および（ｃ）はタイミングチャ
ートを示す。
【図１４】実施の形態１の消去動作を示し、（ａ）は等
価回路図を、（ｂ）はタイミングチャートを示す。
【図１５】実施の形態１の読み出し動作を示し、（ａ）
は等価回路図を、（ｂ）および（ｃ）はタイミングチャ
ートを示す。
【図１６】（ａ）〜（ｃ）は、本発明の実施の形態２で
ある半導体集積回路装置の一例を示した断面図である。
【図１７】実施の形態２の半導体集積回路装置の製造方
法を示した断面図である。
【図１８】実施の形態２のメモリセルアレイの構成を示
した回路図である。
【図１９】実施の形態２の書き込み動作を示し、（ａ）
は等価回路図を、（ｂ）〜（ｇ）はタイミングチャート
を示す。
【図２０】実施の形態２の消去動作を示し、（ａ）は等
価回路図を、（ｂ）はタイミングチャートを示す。
【図２１】実施の形態２の読み出し動作を示し、（ａ）
は等価回路図を、（ｂ）〜（ｇ）はタイミングチャート
を示す。
【図２２】本発明の実施の形態３である半導体集積回路
装置の一例を示した一部平面図である。
【図２３】（ａ）、（ｂ）および（ｃ）は、各々、図２
２におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−Ｃ′線断面図
である。
【図２４】（ａ）、（ｂ）は、実施の形態３の半導体集
積回路装置の製造方法を工程順に示した断面図である。
【図２５】実施の形態３のメモリセルアレイの構成を示
した図である。
【図２６】実施の形態３の消去動作を示し、（ａ）は等
価回路図を、（ｂ）はタイミングチャートを示す。
【図２７】（ａ）〜（ｅ）は、実施の形態４の半導体集
積回路装置の製造方法を工程順に示した断面図である。
【図２８】本発明の実施の形態５である半導体集積回路
装置の一例を示した一部平面図である。
【図２９】（ａ）、（ｂ）および（ｃ）は、各々、図２
８におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−Ｃ′線断面図
である。
【図３０】（ａ）〜（ｃ）は、実施の形態５の半導体集
積回路装置の製造方法の一例を示した断面図である。
【図３１】（ａ）〜（ｃ）は、実施の形態５の半導体集
積回路装置の製造方法の一例を示した断面図である。
【図３２】（ａ）〜（ｄ）は、実施の形態５の半導体集
積回路装置の製造方法の一例を示した断面図である。
【図３３】（ａ）〜（ｄ）は、実施の形態５の半導体集
積回路装置の製造方法の一例を示した断面図である。
【図３４】実施の形態５のメモリセルアレイの構成を示
した図である。
【図３５】実施の形態５の書き込み動作を示し、（ａ）
は等価回路図を、（ｂ）および（ｃ）はタイミングチャ
ートを示す。
【図３６】実施の形態５の消去動作を示し、（ａ）は等
価回路図を、（ｂ）はタイミングチャートを示す。
【図３７】実施の形態５の読み出し動作を示し、（ａ）
は等価回路図を、（ｂ）および（ｃ）はタイミングチャ
ートを示す。
【図３８】本発明の実施の形態６である半導体集積回路
装置の一例を示した一部平面図である。
【図３９】（ａ）、（ｂ）および（ｃ）は、各々、図３
８におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−Ｃ′線断面図
である。
【図４０】（ａ）〜（ｄ）は、実施の形態６の半導体集
積回路装置の製造方法の一例を示した断面図である。
【図４１】（ａ）〜（ｃ）は、実施の形態６の半導体集
積回路装置の製造方法の一例を示した断面図である。
【図４２】（ａ）〜（ｃ）は、実施の形態６の半導体集
積回路装置の製造方法の一例を示した断面図である。
【図４３】実施の形態６の書き込み動作を示し、（ａ）
は等価回路図を、（ｂ）および（ｃ）はタイミングチャ
ートを示す。
【図４４】実施の形態６の消去動作を示し、（ａ）は等
価回路図の一例を、（ｂ）は等価回路の他の例を、
（ｃ）はタイミングチャートを示す。
【図４５】実施の形態６の読み出し動作を示し、（ａ）
は等価回路図を、（ｂ）および（ｃ）はタイミングチャ
ートを示す。
【図４６】本発明の実施の形態７である半導体集積回路
装置の一例を概念的に示した回路図である。
【図４７】実施の形態７のメモリセルアレイ、ブロック
デコーダ、サブデコーダ等の配置を示した回路図であ
る。
【図４８】実施の形態７の選択トランジスタ構成を有す
る半導体集積回路装置における書込み動作のタイミング
を示したタイミングチャートである。
【図４９】実施の形態７の選択トランジスタ構成を有す
る半導体集積回路装置における消去動作のタイミングを
示したタイミングチャートである。
【図５０】実施の形態７の選択トランジスタ構成を有す
る半導体集積回路装置における読出し動作のタイミング
を示したタイミングチャートである。
【図５１】補助ゲート付き仮想接地型メモリセルアレイ
の利点を説明する回路図である。
【図５２】（ａ）、（ｂ）は、選択トランジスタの必要
性について説明する回路図である。
【図５３】センス回路のピッチ緩和を説明する回路図で
ある。
【図５４】センス回路のピッチ緩和を説明する回路図で
ある。
【図５５】本発明の実施の形態８である半導体集積回路
装置の一例を概念的に示した回路図である。
【図５６】実施の形態８のメモリセルアレイ、ブロック
デコーダ、サブデコーダ等の配置を示した回路図であ
る。
【図５７】実施の形態８の選択トランジスタ構成を有す
る半導体集積回路装置における書込み動作を説明するた
めのタイミングチャートである。
【図５８】実施の形態８の選択トランジスタ構成を有す
る半導体集積回路装置における消去動作を説明するため
のタイミングチャートである。
【図５９】実施の形態８の選択トランジスタ構成を有す
る半導体集積回路装置における読出し動作を説明するた
めのタイミングチャートである。
【図６０】実施の形態９の半導体集積回路装置を示した
回路図である。
【図６１】実施の形態９の半導体集積回路装置の他の例
を示した回路図である。
【図６２】実施の形態９の半導体集積回路装置のさらに
他の例を示した回路図である。
【図６３】実施の形態１０の半導体集積回路装置を示し
た回路図であり、実施の形態９で説明した半導体集積回
路装置に適用可能な補助ゲートとブロックの選択方式を
示す回路ブロック図である。
【図６４】実施の形態１０の半導体集積回路装置の他の
例を示した回路図であり、実施の形態９で説明した半導
体集積回路装置に適用可能な補助ゲートとブロックの選
択方式を示す回路ブロック図である。
【図６５】実施の形態１０の半導体集積回路装置のさら
に他の例を示した回路図であり、実施の形態９で説明し
た半導体集積回路装置に適用可能な補助ゲートとブロッ
クの選択方式を示す回路ブロック図である。
【図６６】実施の形態１１の半導体集積回路装置を示し
た回路図である。
【図６７】実施の形態１１の半導体集積回路装置の他の
例を示した回路図である。
【図６８】実施の形態１１の半導体集積回路装置のさら
に他の例を示した回路図である。
【図６９】実施の形態１２の半導体集積回路装置を示し
た回路図であり、実施の形態１１で説明した半導体集積
回路装置に適用可能な補助ゲートとブロックの選択方式
を示す回路ブロック図である。
【図７０】実施の形態１２の半導体集積回路装置の他の
例を示した回路図であり、実施の形態１１で説明した半
導体集積回路装置に適用可能な補助ゲートとブロックの
選択方式を示す回路ブロック図である。
【符号の説明】
２０ ゲートデコーダ ３０ センス回路 ４０ 補助ゲートデコーダ ５０ ブロックデコーダ ６０ サブデコーダ ７０ 選択トランジスタ ８０ メモリセルアレイ ８５ メモリセル １００ 半導体基板 １０１ ｐ型ウェル １０２ ゲート絶縁膜 １０３ ポリシリコン膜 １０３ａ 浮遊ゲートパターン（浮遊ゲートポリシリコ
ン） １０３ｂ 浮遊ゲート １０４ シリコン窒化膜 １０４ａ シリコン窒化膜 １０４ｂ シリコン窒化膜 １０５ ソース／ドレイン拡散層 １０６ 絶縁膜（シリコン酸化膜） １０６ａ 絶縁膜 １０７ ポリシリコン膜 １０７a 第３ゲート（消去ゲート） １０８ａ 絶縁膜（シリコン酸化膜） １０９ ポリシリコン膜 １０９ａ ポリシリコン膜 １１０ シリコン酸化膜 １１０a 絶縁膜 １１１a 制御ゲート（ワード線） １１１ｚ ワード線 １１２ ダミーパターン １１３ ゲート １１４ 結束部 １１５ コンタクト孔 １１６ 金属配線 １１８ コンタクト孔 ２０５ ソース／ドレイン拡散層 ３００ 半導体基板 ３０１ ｐ型ウェル ３０２ 素子分離領域 ３０３ ゲート絶縁膜 ３０４ ポリシリコン膜 ３０４ａ 浮遊ゲートパターン ３０４ｂ 第１ゲート電極（浮遊ゲート） ３０５ シリコン窒化膜 ３０５ａ シリコン窒化膜 ３０５ｂ シリコン窒化膜 ３０６ ソース／ドレイン拡散層 ３０７ 絶縁膜 ３０８ ポリシリコン膜 ３０８ａ ポリシリコン膜 ３０９ シリコン酸化膜 ３０９ａ 絶縁膜 ３１０ ポリシリコン膜 ３１０ａ ポリシリコン ３１０ｂ ポリシリコン ３１１ シリコン酸化膜 ３１１ａ 絶縁膜 ３１２ ポリメタル膜 ３１２ａ ワード線（制御ゲート、第２ゲート） ４００ 半導体基板 ４０１ ｐ型ウェル ４０２ フィールド酸化膜 ４０３ ゲート絶縁膜 ４０４ ポリシリコン膜 ４０４ａ 浮遊ゲート ４０５ ソース／ドレイン拡散層 ４０６ 絶縁膜 ４０６ａ 絶縁膜 ４０７ ポリシリコン膜 ４０７ａ 消去ゲート（第３ゲート） ４０８ 絶縁膜（シリコン酸化膜） ４０９ ポリメタル膜 ４０９ａ ワード線（制御ゲート） ６０６ シリコン酸化膜 ６０６ａ シリコン酸化膜 ＡＢＤＳＴ、ＡＢＤＳＢ アドレス選択信号 ＡＢＤｉ アドレス選択信号 ＡＧ 第３ゲート電極 ＡＧ００〜ＡＧ０１ 補助ゲート信号 Ｂ０Ｎ ＮＭ０Ｓ電源信号 Ｂ０Ｐ ＰＭ０Ｓ電源信号 ＢＤ０ ブロック選択信号 Ｄ００〜Ｄ０４ ドレイン／ソース ＤＬ グローバルデータ線 Ｄｎ ドレイン拡散層 Ｇ０ 出力信号 Ｍ メモリセル ＳＳ ソース電圧 ＳＴ００〜ＳＴ０３ ゲート信号 ＶＤ ドレイン電圧 Ｖｃｃ 電源電圧 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 倉田 英明 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小林 直樹 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久米 均 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 勝高 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐伯 俊一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 5B025 AA01 AC01 AD08 5F001 AA21 AA23 AA24 AA30 AA31 AB08 AC02 AC06 AD14 AD15 AD41 AD52 AD60 AD62 AE02 AE03 AE08 AG07 AG12 AG30 5F038 CA18 DF05 EZ15 EZ17 EZ18 5F083 EP03 EP05 EP23 EP30 EP33 EP34 EP62 EP67 ER02 ER09 ER18 ER19 ER22 ER30 GA01 GA22 JA35 JA39 JA40 JA53 KA08 KA13 LA01 LA16 LA21 NA01 PR09 PR29 PR33 PR37 ZA28

Claims (76)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面に形成された第１導電
    型のウェルと、前記ウェル内に第１方向に延在して形成
    された第２導電型の半導体領域と、前記半導体基板上に
    第１絶縁膜を介して形成された第１ゲートと、前記第１
    ゲート上に第２絶縁膜を介して形成された第２ゲート
    と、前記第１ゲートと第３絶縁膜を介して形成された第
    ３ゲートとを有し、 前記第３ゲートが、前記第１方向に延在して形成され、
    前記第１ゲートの隙間に埋め込んで形成されていること
    を特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、 前記第１ゲートが、前記第３ゲートに対して対称に、ま
    た前記第３ゲートが前記第１ゲートに対して対称に形成
    されていることを特徴とする半導体集積回路装置。
  3. 【請求項３】 半導体基板の主面に形成された第１導電
    型のウェルと、前記ウェル内に第１方向に延在して形成
    された第２導電型の半導体領域と、前記半導体基板上に
    第１絶縁膜を介して形成された第１ゲートと、前記第１
    ゲート上に第２絶縁膜を介して形成された第２ゲート
    と、第３ゲートとを有し、 前記第３ゲートの端面が、隣接する前記第１ゲート間に
    対向する端面であって前記第１方向に平行して存在する
    前記第１ゲートの端面と第３絶縁膜を介して対向して形
    成されていることを特徴とする半導体集積回路装置。
  4. 【請求項４】 半導体基板の主面に形成された第１導電
    型のウェルと、前記ウェル内に形成された第２導電型の
    半導体領域と、前記半導体基板上に第１絶縁膜を介して
    形成された第１ゲートと、前記第１ゲート上に第２絶縁
    膜を介して形成された第２ゲートと、前記第１ゲートと
    第３絶縁膜を介して形成された第３ゲートとを有し、 前記第３ゲートの上面が、前記第１ゲート上面より低い
    位置に存在することを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１〜４のいずれか一項に記載の半
    導体集積回路装置であって、 前記第１ゲートが浮遊ゲートであり、前記第２ゲートが
    制御ゲートであり、前記第３ゲートが消去ゲートである
    第１の構成、 前記第１ゲートが浮遊ゲートであり、前記第２ゲートが
    制御ゲートであり、前記第３ゲートがスプリットチャネ
    ルを制御するゲートである第２の構成、 前記第１ゲートが浮遊ゲートであり、前記第２ゲートが
    制御ゲートであり、前記第３ゲートが消去ゲートとスプ
    リットチャネルを制御するゲートの両方の機能を有する
    ゲートである第３の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置であ
    って、 前記第３ゲートは、その一部分が前記第２導電型の半導
    体領域の上に存在することを特徴とする半導体集積回路
    装置。
  7. 【請求項７】 請求項１〜４のいずれか一項に記載の半
    導体集積回路装置であって、 前記第１ゲートが浮遊ゲートであり、前記第２ゲートが
    制御ゲートであり、前記第３ゲートが消去ゲートであ
    り、 前記第３ゲートは、その全面が前記第２導電型の半導体
    領域の上に存在することを特徴とする半導体集積回路装
    置。
  8. 【請求項８】 半導体基板の主面に形成された第１導電
    型のウェルと、前記ウェル内に形成された第２導電型の
    半導体領域と、前記半導体基板上に第１絶縁膜を介して
    形成された第１ゲートと、前記第１ゲート上に第２絶縁
    膜を介して形成された第２ゲートと、前記第１ゲートと
    第３絶縁膜を介して形成された第３ゲートとを有し、 前記第３ゲートが消去ゲートとスプリットチャネルを制
    御するゲートの両方の機能を有することを特徴とする半
    導体集積回路装置。
  9. 【請求項９】 請求項１〜８のいずれか一項に記載の半
    導体集積回路装置であって、 前記第３絶縁膜が、窒素を添加したシリコン酸化膜であ
    ることを特徴とする半導体集積回路装置。
  10. 【請求項１０】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有し、 前記第１絶縁膜の膜厚が、前記第２または第３絶縁膜の
    いずれか一方の膜厚に比較して大きいことを特徴とする
    半導体集積回路装置。
  11. 【請求項１１】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有し、 前記第２ゲートが、ポリシリコン膜と金属珪化物膜の積
    層膜で構成され、前記第１ゲート間の隙間に第３ゲート
    が埋込まれて存在することを特徴とする半導体集積回路
    装置。
  12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    であって、 前記金属珪化物膜がタングステンシリサイド膜であるこ
    とを特徴とする半導体集積回路装置。
  13. 【請求項１３】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有し、 前記第２ゲートが、金属膜を含む積層膜で構成されてい
    ることを特徴とする半導体集積回路装置。
  14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    であって、 前記第２ゲートが、ポリシリコン膜とバリアメタル膜と
    金属膜との積層膜で構成されていることを特徴とする半
    導体集積回路装置。
  15. 【請求項１５】 請求項１３または１４記載の半導体集
    積回路装置であって、 前記第１ゲート間の隙間に第３ゲートが埋込まれて存在
    することを特徴とする半導体集積回路装置。
  16. 【請求項１６】 請求項１３、１４または１５記載の半
    導体集積回路装置であって、 前記バリアメタル膜が、タングステン膜、チタン膜、タ
    ンタル膜、単体遷移金属元素からなる金属膜またはその
    窒化物膜もしくは珪化物膜、またはアルミニウム窒化物
    膜、コバルトシリサイド膜、モリブデンシリサイド膜、
    チタンタングステン膜、またはそれらの合金膜のいずれ
    かに属することを特徴とする半導体集積回路装置。
  17. 【請求項１７】 請求項１１〜１６のいずれか一項に記
    載の半導体集積回路装置であって、 前記第１ゲート間の隙間が、前記第１ゲートの端面のう
    ち前記第２ゲートの延在方向に平行な端面で形成されて
    いる第１の構成、 前記第１ゲート間の隙間が、前記第１ゲートの端面のう
    ち前記第２ゲートの延在方向に垂直な端面で形成されて
    いる第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  18. 【請求項１８】 半導体基板中に形成された第１導電型
    のウェルと、前記ウェル中に形成された第２導電型の半
    導体領域と、前記半導体領域を接続して形成されたロー
    カルソース線およびローカルデータ線と、前記ローカル
    ソース線およびローカルデータ線を選択する選択トラン
    ジスタと、前記半導体基板上に第１絶縁膜を介して形成
    された第１ゲートと、前記第１ゲートと第２絶縁膜を介
    して形成された第２ゲートと、前記第２ゲートを接続し
    て形成されたワード線と、前記第１ゲートと第３絶縁膜
    を介して形成され、第１および第２ゲートとは機能の異
    なる第３ゲートとを有する半導体集積回路装置であっ
    て、 前記第３ゲートの結束部が、前記選択トランジスタによ
    り構成されるメモリセルブロック内で前記選択トランジ
    スタに最も近い位置に存在するワード線と、前記選択ト
    ランジスタのゲートとの間に存在することを特徴とする
    半導体集積回路装置。
  19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    であって、 前記第３ゲートの結束部分と、前記メモリセルブロック
    内の前記選択トランジスタに最も近く存在するワード線
    との間にダミーゲートが存在することを特徴とする半導
    体集積回路装置。
  20. 【請求項２０】 請求項１８または１９記載の半導体集
    積回路装置であって、 前記メモリセルブロック内に存在する第３ゲートのすべ
    てが、前記メモリセルブロック端のいずれか一方または
    両方で結束されている第１の構成、 前記メモリセルブロック内に存在する第３ゲートが、前
    記メモリセルブロック端で１本おきに結束されている第
    ２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    であって、 前記第３ゲートの結束部分にコンタクト孔が配置されて
    いる第１の構成、 前記第３ゲートと前記ダミーゲートとが、コンタクト孔
    と金属配線とを介して接続されている第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  22. 【請求項２２】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 前記第１導電型のウェルがｐ型であり、 前記第３ゲート、前記ウェルおよび前記半導体領域の一
    方であるソースの電位に対して正電位を前記第２ゲート
    である制御ゲートおよび前記半導体領域の他方であるド
    レインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正電位を前記第３ゲートに
    印加することにより消去を行うことを特徴とする半導体
    集積回路装置の動作方法。
  23. 【請求項２３】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 前記第１導電型のウェルがｎ型であり、 前記第３ゲート、前記ウェルおよび前記半導体領域の一
    方であるソースの電位に対して負電位を前記第２ゲート
    である制御ゲートおよび前記半導体領域の他方であるド
    レインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正電位を前記第３ゲートに
    印加することにより消去を行うことを特徴とする半導体
    集積回路装置の動作方法。
  24. 【請求項２４】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 前記第１導電型のウェルがｎ型であり、 前記第３ゲート、前記ウェルおよび前記半導体領域の一
    方であるソースの電位に対して正電位を前記第２ゲート
    である制御ゲートに印加することにより書き込みを行
    い、 前記制御ゲートの電位に対し正電位を前記第３ゲートに
    印加することにより消去を行うことを特徴とする半導体
    集積回路装置の動作方法。
  25. 【請求項２５】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 前記第１導電型のウェルがｐ型であり、 前記第３ゲート、前記ウェルおよび前記半導体領域の一
    方であるソースの電位に対して正電位を前記第２ゲート
    である制御ゲートおよび前記半導体領域の他方であるド
    レインに印加することにより書き込みを行い、 前記ウェルの電位に対し負電位を前記制御ゲートに印加
    し、前記第３ゲートの電位を０Ｖとすることにより消去
    を行うことを特徴とする半導体集積回路装置の動作方
    法。
  26. 【請求項２６】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 前記第１導電型のウェルがｐ型であり、 前記第３ゲート、前記ウェルおよび前記半導体領域の一
    方であるソースの電位に対して正電位を前記第２ゲート
    である制御ゲートおよび前記半導体領域の他方であるド
    レインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正の電位を前記ウェルに印
    加することにより消去を行うことを特徴とする半導体集
    積回路装置の動作方法。
  27. 【請求項２７】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 前記第１導電型のウェルがｎ型であり、 前記第３ゲート、前記ウェルおよび前記半導体領域の一
    方であるソースの電位に対して負電位を前記第２ゲート
    である制御ゲートおよび前記半導体領域の他方であるド
    レインに印加することにより書き込みを行い、 前記ウェルの電位に対し負電位を前記制御ゲートに印加
    し、前記第３ゲートの電位を０Ｖとすることにより消去
    を行うことを特徴とする半導体集積回路装置の動作方
    法。
  28. 【請求項２８】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 前記第１導電型のウェルがｎ型であり、 前記第３ゲート、前記ウェルおよび前記半導体領域の一
    方であるソースの電位に対して負電位を前記第２ゲート
    である制御ゲートおよび前記半導体領域の他方であるド
    レインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正の電位を前記ウェルに印
    加することにより消去を行うことを特徴とする半導体集
    積回路装置の動作方法。
  29. 【請求項２９】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 第１導電型のウェルがｐ型であり、 前記ウェルおよび前記半導体領域の一方であるソースの
    電位に対して正電位を前記第２ゲートである制御ゲー
    ト、前記第３ゲートおよび前記半導体領域の他方である
    ドレインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正電位を前記第３ゲートに
    印加することにより消去を行うことを特徴とする半導体
    集積回路装置の動作方法。
  30. 【請求項３０】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 第１導電型のウェルがｐ型であり、 前記ウェルおよび前記半導体領域の一方であるソースの
    電位に対して正電位を前記第２ゲートである制御ゲー
    ト、前記第３ゲートおよび前記半導体領域の他方である
    ドレインに印加することにより書き込みを行い、 前記ウェルの電位に対し負電位を前記制御ゲートに印加
    することにより消去を行うことを特徴とする半導体集積
    回路装置の動作方法。
  31. 【請求項３１】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 第１導電型のウェルがｐ型であり、 前記ウェルおよび前記半導体領域の一方であるソースの
    電位に対して正電位を前記第２ゲートである制御ゲー
    ト、前記第３ゲートおよび前記半導体領域の他方である
    ドレインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正の電位を前記ウェルに印
    加することにより消去を行うことを特徴とする半導体集
    積回路装置の動作方法。
  32. 【請求項３２】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 第１導電型のウェルがｐ型であり、 前記ウェルおよび前記半導体領域の一方であるソースの
    電位に対して正電位を前記第２ゲートである制御ゲー
    ト、前記第３ゲートおよび前記半導体領域の他方である
    ドレインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正の電位をソースまたはド
    レインの一方に印加することにより消去を行うことを特
    徴とする半導体集積回路装置の動作方法。
  33. 【請求項３３】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 第１導電型のウェルがｎ型であり、 前記ウェルおよび前記半導体領域の一方であるソースの
    電位に対して負電位を前記第２ゲートである制御ゲー
    ト、前記第３ゲートおよび前記半導体領域の他方である
    ドレインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正電位を前記第３ゲートに
    印加することにより消去を行うことを特徴とする半導体
    集積回路装置の動作方法。
  34. 【請求項３４】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 第１導電型のウェルがｎ型であり、 前記ウェルおよび前記半導体領域の一方であるソースの
    電位に対して負電位を前記第２ゲートである制御ゲー
    ト、前記第３ゲートおよび前記半導体領域の他方である
    ドレインに印加することにより書き込みを行い、 前記ウェルの電位に対し負電位を前記制御ゲートに印加
    することにより消去を行うことを特徴とする半導体集積
    回路装置の動作方法。
  35. 【請求項３５】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の動作方法であって、 第１導電型のウェルがｎ型であり、 前記ウェルおよび前記半導体領域の一方であるソースの
    電位に対して負電位を前記第２ゲートである制御ゲー
    ト、前記第３ゲートおよび前記半導体領域の他方である
    ドレインに印加することにより書き込みを行い、 前記制御ゲートの電位に対し正の電位を前記ウェルに印
    加することにより消去を行うことを特徴とする半導体集
    積回路装置の動作方法。
  36. 【請求項３６】 請求項２２〜３５のいずれか一項に記
    載の半導体集積回路装置の動作方法であって、 前記書込みの際、第３ゲートの電位の絶対値が、制御ゲ
    ートの電位の絶対値に比べ小さいことを特徴とする半導
    体集積回路装置の動作方法。
  37. 【請求項３７】 請求項２２〜３６のいずれか一項に記
    載の半導体集積回路装置の動作方法であって、 前記書込みによって形成されるしきい値の分布が４レベ
    ル以上であることを特徴とする半導体集積回路装置の動
    作方法。
  38. 【請求項３８】 （ａ）半導体基板中に第１導電型のウ
    ェルを形成する工程と、 （ｂ）前記半導体基板上に第１絶縁膜を介して第１ゲー
    トとなるストライプ状のパターンを形成する工程と、 （ｃ）前記ウェル中に前記パターンに対して平行に延在
    する第２導電型の半導体領域を形成する工程と、 （ｄ）前記ストライプ状のパターンによって形成される
    隙間に、第３絶縁膜を形成し、さらに第３ゲートを前記
    パターンの隙間を埋め込むように形成する工程と、 （ｅ）前記ストライプ状のパターンと垂直な方向に延在
    する第２ゲートパターンを形成する工程と、 を含むことを特徴とする半導体集積回路装置の製造方
    法。
  39. 【請求項３９】 請求項３８記載の半導体集積回路装置
    の製造方法であって、 前記第１ゲートとなるストライプ状のパターンが第３ゲ
    ートに対し対称に、また前記第３ゲートが第１ゲートと
    なるストライプ状のパターンに対し対称に存在するよう
    に加工することを特徴とする半導体集積回路装置の製造
    方法。
  40. 【請求項４０】 請求項３９記載の半導体集積回路装置
    の製造方法であって、 前記第３ゲートは前記ストライプ状のパターンに対し自
    己整合的に形成されることを特徴とする半導体集積回路
    装置の製造方法。
  41. 【請求項４１】 （ａ）半導体基板中に第１導電型のウ
    ェルを形成する工程と、 （ｂ）前記半導体基板上に第１絶縁膜を介して第１ゲー
    トを形成する工程と、 （ｃ）前記ウェル中に第２導電型の半導体領域を形成す
    る工程と、 （ｄ）前記第１ゲートによって形成される隙間に、第３
    絶縁膜を形成し、さらに第３ゲートを前記パターンの隙
    間を埋め込むように形成する工程と、 （ｅ）第２ゲートを形成する工程と、を含み、 前記第３ゲートの表面が前記第１ゲートの表面より低い
    位置となるよう第３ゲートを加工することを特徴とする
    半導体集積回路装置の製造方法。
  42. 【請求項４２】 請求項３８〜４１のいずれか一項に記
    載の半導体集積回路装置の製造方法であって、 前記第３ゲートは、その全面が前記第２導電型の半導体
    領域の上に存在するように形成される第１の方法、 前記第３ゲートは、その一部分が前記第２導電型の半導
    体領域の上に存在するように形成される第２の方法、 の何れかの方法を有することを特徴とする半導体集積回
    路装置の製造方法。
  43. 【請求項４３】 請求項３８〜４１のいずれか一項に記
    載の半導体集積回路装置の製造方法であって、 前記第３ゲートは、その一部分が前記第２導電型の半導
    体領域の上に存在するように形成され、前記第２導電型
    の半導体領域を斜めイオン打込み法により形成すること
    を特徴とする半導体集積回路装置の製造方法。
  44. 【請求項４４】 請求項３８〜４３のいずれか一項に記
    載の半導体集積回路装置の製造方法であって、 前記第３絶縁膜が、窒素を添加したシリコン酸化膜であ
    ることを特徴とする半導体集積回路装置の製造方法。
  45. 【請求項４５】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の製造方法であって、 前記第２ゲートをポリシリコン膜と金属珪化物膜との積
    層膜とし、前記第２ゲートの形成は前記第３ゲートの形
    成より後の工程とすることを特徴とする半導体集積回路
    装置の製造方法。
  46. 【請求項４６】 請求項４５記載の半導体集積回路装置
    の製造方法であって、 前記金属珪化物膜がタングステンシリサイド膜であるこ
    とを特徴とする半導体集積回路装置の製造方法。
  47. 【請求項４７】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に形成された第２導電型
    の半導体領域と、前記半導体基板上に第１絶縁膜を介し
    て形成された第１ゲートと、前記第１ゲート上に第２絶
    縁膜を介して形成された第２ゲートと、前記第１ゲート
    と第３絶縁膜を介して形成された第３ゲートとを有する
    半導体集積回路装置の製造方法であって、 前記第２ゲートが、金属膜を含む積層膜で構成されてい
    ることを特徴とする半導体集積回路装置の製造方法。
  48. 【請求項４８】 請求項４７記載の半導体集積回路装置
    の製造方法であって、 前記第２ゲートが、ポリシリコン膜とバリアメタル膜と
    金属膜との積層膜で構成されされていることを特徴とす
    る半導体集積回路装置の製造方法。
  49. 【請求項４９】 請求項４７または４８記載の半導体集
    積回路装置の製造方法であって、 前記第２ゲートが、前記第１ゲート間の隙間に第３ゲー
    トが埋込まれて存在することを特徴とする半導体集積回
    路装置の製造方法。
  50. 【請求項５０】 請求項４７記載の半導体集積回路装置
    の製造方法であって、 前記バリアメタル膜が、タングステン膜、チタン膜、タ
    ンタル膜、単体遷移金属元素からなる金属膜またはその
    窒化物膜もしくは珪化物膜、またはアルミニウム窒化物
    膜、コバルトシリサイド膜、モリブデンシリサイド膜、
    チタンタングステン膜、またはそれらの合金膜のいずれ
    かに属することを特徴とする半導体集積回路装置の製造
    方法。
  51. 【請求項５１】 半導体基板中に形成された第１導電型
    のウェルと、前記ウェル中に形成された第２導電型の半
    導体領域と、前記半導体領域を接続して形成されたロー
    カルソース線およびローカルデータ線と、前記ローカル
    ソース線およびローカルデータ線を選択する選択トラン
    ジスタと、前記半導体基板上に第１絶縁膜を介して形成
    された第１ゲートと、前記第１ゲートと第２絶縁膜を介
    して形成された第２ゲートと、前記第２ゲートを接続し
    て形成されたワード線とを有し、 前記選択トランジスタで区切られるローカルソース線お
    よびローカルデータ線上のメモリセルでメモリセルブロ
    ックが構成され、前記メモリセルブロックが前記ワード
    線方向に配列されてメモリセルアレイが構成される半導
    体集積回路装置であって、 前記メモリセルブロックを挟んで両側に、前記ワード線
    と同一方向に配設された各々１本ずつの電源線を有し、 前記ローカルソース線およびローカルデータ線は、前記
    選択トランジスタを介して、前記電源線の一方と前記ワ
    ード線に垂直な方向に配線された信号線とに接続され、
    または、前記電源線の両方に接続されることを特徴とす
    る半導体集積回路装置。
  52. 【請求項５２】 請求項５１記載の半導体集積回路装置
    であって、 前記ローカルデータ線のうち一のローカルデータ線は、
    前記選択トランジスタを介して、電源線と信号線との両
    方に接続される第１の構成、 前記ローカルデータ線のうち一のローカルデータ線が、
    前記メモリセルブロックの一端で選択トランジスタを介
    して信号線に接続され、前記一のローカルデータ線に隣
    接する隣接ローカルデータ線が、前記メモリセルブロッ
    クの他端で選択トランジスタを介して前記信号線に接続
    される第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  53. 【請求項５３】 請求項５２記載の半導体集積回路装置
    であって、 前記ローカルデータ線のうち一のローカルデータ線は、
    前記メモリセルブロックの一端で前記選択トランジスタ
    を介して信号線に接続され、前記メモリセルブロックの
    他端で前記選択トランジスタを介して電源線に接続され
    ることを特徴とする半導体集積回路装置。
  54. 【請求項５４】 請求項５３記載の半導体集積回路装置
    であって、 前記ワード線の延在方向に垂直な方向に配設した信号線
    とｎ番目（ｎは整数）に配設されたローカルデータ線と
    を接続する第１選択トランジスタ、前記メモリセルブロ
    ックの一端に前記ワード線と同一方向に配設した電源線
    とｎ＋１番目のローカルデータ線とを接続する第２選択
    トランジスタ、前記信号線とｎ＋１番目のローカルデー
    タ線とを接続する第３選択トランジスタ、および、前記
    メモリセルブロックの他端にワード線と同一方向に配設
    した電源線とｎ番目のローカルデータ線とを接続する第
    ４選択トランジスタを有し、 前記第１および第２選択トランジスタのゲート信号が同
    一信号であり、前記第３および第４選択トランジスタの
    ゲート信号が同一信号であることを特徴とする半導体集
    積回路装置。
  55. 【請求項５５】 請求項５１記載の半導体集積回路装置
    であって、 前記ローカルソース線と前記ローカルデータ線に接続さ
    れる選択トランジスタのゲート信号が同一信号である第
    １の構成、 前記ローカルソース線に接続される全ての選択トランジ
    スタのゲート信号が同一信号である第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  56. 【請求項５６】 半導体基板中に形成された第１導電型
    のウェルと、前記ウェル中に形成された第２導電型の半
    導体領域と、前記半導体領域を接続して形成されたロー
    カルソース／データ線と、前記ローカルソース／データ
    線を選択する選択トランジスタと、前記半導体基板上に
    第１絶縁膜を介して形成された第１ゲートと、前記第１
    ゲートと第２絶縁膜を介して形成された第２ゲートと、
    前記第２ゲートを接続して形成されたワード線とを有
    し、 前記選択トランジスタで区切られるローカルソース／デ
    ータ線上のメモリセルでメモリセルブロックが構成さ
    れ、前記メモリセルブロックが前記ワード線方向に配列
    されてメモリセルアレイが構成され、 前記ローカルソース／データ線は、それが前記メモリセ
    ルのローカルソース線として機能する場合には隣接する
    メモリセルのローカルデータ線として機能する半導体集
    積回路装置であって、 前記メモリセルブロックを挟んで両側に、前記ワード線
    と同一方向に配設された各々１本ずつの電源線と、前記
    ワード線に垂直な方向に配線した信号線とを有し、 前記ローカルソース／データ線は、前記選択トランジス
    タを介して、前記電源線のうち何れか一方と前記信号線
    との両方に接続されることを特徴とする半導体集積回路
    装置。
  57. 【請求項５７】 請求項５６記載の半導体集積回路装置
    であって、 ｎ番目（ｎは整数）の前記ローカルソース／データ線
    が、前記メモリセルブロックの一端で前記選択トランジ
    スタを介して前記信号線に接続され、ｎ＋１番目の前記
    ローカルソース／データ線が、前記メモリセルブロック
    の他端で前記選択トランジスタを介して前記信号線に接
    続される第１の構成、 ｎ番目（ｎは整数）の前記ローカルソース／データ線
    が、前記メモリセルブロックの一端で前記選択トランジ
    スタを介して前記電源線に接続され、ｎ＋１番目の前記
    ローカルソース／データ線が、前記メモリセルブロック
    の他端で前記選択トランジスタを介して前記電源線に接
    続される第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  58. 【請求項５８】 請求項５６または５７記載の半導体集
    積回路装置であって、 １本の前記ローカルソース／データ線は、前記メモリセ
    ルブロックの一端で前記選択トランジスタを介して前記
    信号線に接続され、前記メモリセルブロックの他端で前
    記選択トランジスタを介して前記電源線に接続されるこ
    とを特徴とする半導体集積回路装置。
  59. 【請求項５９】 請求項５８記載の半導体集積回路装置
    であって、 ワード線と垂直方向に配線した信号線とｎ番目（ｎは整
    数）のローカルソース／データ線とを接続する第１選択
    トランジスタ、前記メモリセルブロックの一端にワード
    線と同一方向に配線した電源線とｎ＋１番目のローカル
    ソース／データ線とを接続する第２選択トランジスタ、
    前記信号線とｎ＋１番目のローカルソース／データ線と
    を接続する第３選択トランジスタ、および、前記メモリ
    セルブロックの他端にワード線と同一方向に配線した電
    源線とｎ番目のローカルソース／データ線とを接続する
    第４選択トランジスタを有し、 前記第１および第２選択トランジスタのゲート信号が同
    一信号であり、前記第３および第４選択トランジスタの
    ゲート信号が同一信号であることを特徴とする半導体集
    積回路装置。
  60. 【請求項６０】 請求項５６〜５９のいずれか一項に記
    載の半導体集積回路装置であって、 ワード線と垂直方向に配線した１本の信号線は、ローカ
    ルソース／データ線２本分で共用する第１の構成、 前記ローカルソース／データ線と、前記信号線とを選択
    トランジスタを介して接続する場合、選択トランジスタ
    のローカルソース／データ線とは異なる側の半導体領域
    と前記信号線との接続部分は、２つのメモリセルブロッ
    ク間で共用する第２の構成、 前記電源線は、２つのメモリセルブロック間で共用する
    第３の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  61. 【請求項６１】 半導体基板中に形成された第１導電型
    のウェルと、前記ウェル中に形成された第２導電型の半
    導体領域と、前記半導体領域を接続して形成されたロー
    カルソース／データ線と、前記ローカルソース／データ
    線を選択する選択トランジスタと、前記半導体基板上に
    第１絶縁膜を介して形成された第１ゲートと、前記第１
    ゲートと第２絶縁膜を介して形成された第２ゲートと、
    前記第２ゲートを接続して形成されたワード線と、前記
    第１ゲートと第３絶縁膜を介して形成され、第１および
    第２ゲートとは機能の異なる第３ゲートとを有し、 前記選択トランジスタで区切られるローカルソース線お
    よびローカルデータ線上のメモリセルでメモリセルブロ
    ックが構成され、前記メモリセルブロックが前記ワード
    線方向に配列されてメモリセルアレイが構成される半導
    体集積回路装置であって、 前記第３ゲートの結束部が、前記メモリセルブロック内
    で前記選択トランジスタに最も近い位置に存在するワー
    ド線と、前記選択トランジスタのゲートとの間に存在
    し、 前記メモリセルブロック内に存在する第３ゲートが、前
    記メモリセルブロック端で１本おきに結束され、 前記メモリセルブロックを挟んで両側に、前記ワード線
    と同一方向に配設された各々１本ずつの電源線と、前記
    ワード線に垂直な方向に配線した信号線とを有し、 前記ローカルソース／データ線は、選択トランジスタを
    介して、前記電源線の内いずれか一方および前記信号線
    の両方に接続されることを特徴とする半導体集積回路装
    置。
  62. 【請求項６２】 請求項６１記載の半導体集積回路装置
    であって、 ｎ番目（ｎは整数）の前記ローカルソース／データ線
    が、前記メモリセルブロックの一端で前記選択トランジ
    スタを介して信号線に接続され、ｎ＋１番目の前記ロー
    カルソース／データ線が、前記メモリセルブロックの他
    端で前記選択トランジスタを介して前記信号線に接続さ
    れる第１の構成、 ｎ番目（ｎは整数）の前記ローカルソース／データ線
    が、前記メモリセルブロックの一端で前記選択トランジ
    スタを介して前記電源線に接続され、ｎ＋１番目の前記
    ローカルソース／データ線が、前記メモリセルブロック
    の他端で選択トランジスタを介して前記電源線に接続さ
    れる第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  63. 【請求項６３】 請求項６１または６２記載の半導体集
    積回路装置であって、 １本の前記ローカルソース／データ線は、前記メモリセ
    ルブロックの一端で前記選択トランジスタを介して前記
    信号線に接続され、前記メモリセルブロックの他端で前
    記選択トランジスタを介して前記電源線に接続されるこ
    とを特徴とする半導体集積回路装置。
  64. 【請求項６４】 請求項６３に記載の半導体集積回路装
    置であって、 ワード線と垂直方向に配線した信号線とｎ番目（ｎは整
    数）のローカルソース／データ線とを接続する第１選択
    トランジスタ、前記メモリセルブロックの一端にワード
    線と同一方向に配線した電源線とｎ＋１番目のローカル
    ソース／データ線とを接続する第２選択トランジスタ、
    前記信号線とｎ＋１番目のローカルソース／データ線と
    を接続する第３選択トランジスタ、および、前記メモリ
    セルブロックの他端にワード線と同一方向に配線した電
    源線とｎ番目のローカルソース／データ線とを接続する
    第４選択トランジスタを有し、 前記第１および第２選択トランジスタのゲート信号が同
    一信号であり、前記第３および第４選択トランジスタの
    ゲート信号が同一信号であることを特徴とする半導体集
    積回路装置。
  65. 【請求項６５】 請求項６１〜６４のいずれか一項に記
    載の半導体集積回路装置であって、 ワード線と垂直方向に配線した１本の信号線は、ローカ
    ルソース／データ線２本分で共用する第１の構成、 前記ローカルソース／データ線と、前記信号線とを選択
    トランジスタを介して接続する場合、選択トランジスタ
    のローカルソース／データ線とは異なる側の半導体領域
    と前記信号線との接続部分は、２つのメモリセルブロッ
    ク間で共用する第２の構成、 前記電源線は、２つのメモリセルブロック間で共用する
    第３の構成、 前記ローカルソース／データ線は、選択トランジスタを
    介して、ワード線と垂直方向に配線した信号線に接続
    し、前記信号線にセンス回路を接続し、ｎ番目（ｎは整
    数）の前記信号線に接続するセンス回路は、複数のメモ
    リセルブロックからなるメモリセルアレイの一端で接続
    し、ｎ＋１番目の前記信号線に接続するセンス回路は前
    記メモリセルアレイの他端で接続する第４の構成、 前記選択トランジスタを介してローカルソース／データ
    線と接続される前記信号線と、センス回路のと間にスイ
    ッチを設け、前記スイッチを切換えることにより、１つ
    のセンス回路を複数の前記信号線で共用する第５の構
    成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  66. 【請求項６６】 半導体基板中に形成された第１導電型
    のウェルと、前記ウェル中に形成された第２導電型の半
    導体領域と、前記半導体領域を接続して形成されたロー
    カルソース／データ線と、前記ローカルソース／データ
    線を選択する選択トランジスタと、前記半導体基板上に
    第１絶縁膜を介して形成された第１ゲートと、前記第１
    ゲートと第２絶縁膜を介して形成された第２ゲートと、
    前記第２ゲートを接続して形成されたワード線と、前記
    第１ゲートと第３絶縁膜を介して形成され、第１および
    第２ゲートとは機能の異なる第３ゲートとを有し、 前記選択トランジスタで区切られるローカルソース線お
    よびローカルデータ線上のメモリセルでメモリセルブロ
    ックが構成され、前記メモリセルブロックが前記ワード
    線方向に配列されてメモリセルアレイが構成される半導
    体集積回路装置であって、 前記第３ゲートの結束部が、前記メモリセルブロック内
    で前記選択トランジスタに最も近い位置に存在するワー
    ド線と、前記選択トランジスタのゲートとの間に存在
    し、 前記メモリセルブロック内に存在する第３ゲートが、前
    記メモリセルブロック端で１本おきに結束され、 前記メモリセルブロックを挟んで両側に、前記ワード線
    と同一方向に配設された各々１本ずつの電源線と、前記
    ワード線に垂直な方向に配線した信号線とを有し、 前記ローカルソース／データ線は、前記選択トランジス
    タを介して、前記電源線と前記信号線の両方へ接続する
    ことを特徴とする半導体集積回路装置。
  67. 【請求項６７】 請求項６６記載の半導体集積回路装置
    であって、 前記ローカルソース／データ線は、選択トランジスタを
    介して前記信号線に接続し、前記接続は全て、メモリセ
    ルブロックの一端で行なわれる第１の構成、 前記ローカルソース／データ線は、選択トランジスタを
    介してセルブロックの一端にワード線と同一方向に配線
    した電源線に接続し、前記接続は全て、メモリセルブロ
    ックの一端で行なわれる第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  68. 【請求項６８】 請求項６６または６７記載の半導体集
    積回路装置であって、 １本のローカルソース／データ線は、メモリセルブロッ
    クの一端で選択トランジスタを介して信号線に接続し、
    前記メモリセルブロックの他端で選択トランジスタを介
    して電源線に接続することを特徴とする半導体集積回路
    装置。
  69. 【請求項６９】 請求項６８記載の半導体集積回路装置
    であって、 ワード線と垂直方向に配線した信号線とｎ番目（ｎは整
    数）のローカルソース／データ線とを接続する第１選択
    トランジスタ、前記信号線とｎ＋１番目のローカルソー
    ス／データ線とを接続する第２選択トランジスタ、前記
    メモリセルブロックの他端にワード線と同一方向に配線
    した電源線とｎ番目のローカルソース／データ線とを接
    続する第３選択トランジスタ、および、前記電源線とｎ
    ＋１番目のローカルソース／データ線とを接続する第４
    選択トランジスタ、を有し、 全ての前記第１選択トランジスタのゲート信号は同一信
    号であり、 全ての前記第２選択トランジスタのゲート信号は同一信
    号であり、 前記第１および第２の選択トランジスタのゲート信号は
    異なる信号であり、 全ての前記第３選択トランジスタのゲート信号は同一信
    号であり、 全ての前記第４選択トランジスタのゲート信号は同一信
    号であり、 前記第３および第４の選択トランジスタのゲート信号は
    異なる信号であることを特徴とする半導体集積回路装
    置。
  70. 【請求項７０】 請求項６６〜６９のいずれか一項に記
    載の半導体集積回路装置であって、 前記信号線は、ローカルソース／データ線２本分で共用
    する第１の構成、 ローカルソース／データ線と前記信号線とを選択トラン
    ジスタを介して接続する場合、前記選択トランジスタの
    ローカルソース／データ線とは異なる側の半導体領域と
    前記信号線との接続部分は、２つのメモリセルブロック
    間で共用する第２の構成、 前記電源線は、２つのメモリセルブロック間で共用する
    第３の構成、 ローカルソース／データ線は、選択トランジスタを介し
    て前記信号線に接続し、前記信号線にセンス回路を接続
    し、ｎ番目（ｎは整数）の前記信号線に披続するセンス
    回路は複数のメモリセルブロックからなるメモリセルア
    レイの一端で接続し、ｎ＋１番目の前記信号線に接続す
    るセンス回路は前記メモリセルアレイの他端で接続する
    第４の構成、 選択トランジスタを介してローカルソース／データ線と
    接続される前記信号線とセンス回路との間にスイッチを
    設け、前記スイッチを切換えることにより、１つのセン
    ス回路を複数の前記信号線で共用する第５の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  71. 【請求項７１】 半導体基板の主面に形成された第１導
    電型のウェルと、前記ウェル内に第１方向に延在して形
    成された第２導電型の半導体領域と、前記半導体基板上
    に第１絶縁膜を介して形成された第１ゲートと、前記第
    １ゲート上に第２絶縁膜を介して形成された第２ゲート
    と、前記第２ゲートを接続して形成されたワード線と、
    前記第１ゲートと第３絶縁膜を介して形成された第３ゲ
    ートとを有し、前記第３ゲートが前記ワード線と垂直な
    方向に存在する第１ゲートの隙間に埋込まれて形成され
    た半導体集積回路装置であって、 前記第３ゲートを駆動するためのデコーダが、前記ワー
    ド線の延在方向に配置されることを特徴とする半導体集
    積回路装置。
  72. 【請求項７２】 請求項７１記載の半導体集積回路装置
    であって、 前記第３ゲートを駆動するためのデコーダは、メモリセ
    ルアレイの一端に配置する第１の構成、 前記第３ゲートを駆動するためのデコーダは、選択トラ
    ンジスタで囲まれた複数のワード線上に存在するメモリ
    セルアレイからなるメモリセルブロックを選択するため
    のブロックデコーダに隣接して配置する第２の構成、 前記第３ゲートを駆動するためのデコーダは、前記メモ
    リセルブロックを選択するためのブロックデコーダと隣
    接して、メモリセルアレイを挾んで両端に配置する第３
    の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  73. 【請求項７３】 請求項２０記載の半導体集積回路装置
    であって、 前記第３ゲートが前記ワード線と垂直な方向に存在する
    第１ゲートの隙間に埋込まれて形成され、 前記第３ゲートを駆動するためのデコータが、前記ワー
    ド線の延在方向に配置されることを特徴とする半導体集
    積回路装置。
  74. 【請求項７４】 請求項７３記載の半導体集積回路装置
    であって、 前記第３ゲートを駆動するためのデコーダは、メモりセ
    ルアレイの一端に配置する第１の構成、 前記第３ゲートを駆動するためのデコーダは、前記メモ
    リセルブロックを選択するためのブロックデコーダに隣
    接して配置される第２の構成、 前記第３ゲートを駆動するためのデコーダは、前記メモ
    リセルブロックを選択するためのブロックデコーダと隣
    接して、メモリセルアレイを挟んで両端に配置する第３
    の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
  75. 【請求項７５】 請求項１８または１９記載の半導体集
    積回路装置であり、 前記メモリセルブロック内に存在する第３ゲートのすべ
    てが、前記メモリセルブロック端のいずれか一方または
    両方で結束されている半導体集積回路装置であって、 前記第３ゲートの選択信号は、メモリセルブロックの選
    択信号から生成することを特徴とする半導体集積回路装
    置。
  76. 【請求項７６】 請求項１８または１９記載の半導体集
    積回路装置であり、 前記メモリセルブロック内に存在する第３ゲートのすべ
    てが、前記メモリセルブロック端のいずれか一方または
    両方で結束されている半導体集積回路装置であって、 前記第３ゲートの選択信号は、メモリセルブロックの選
    択信号と、前記メモリセルブロックを更に２分割するた
    めの信号から生成する第１の構成、 前記第３ゲートの選択信号は、選択トランジスタのゲー
    ト選択信号から生成する第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
    路装置。
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