JPH11111866A - 半導体記憶装置およびその書き込み・消去方法 - Google Patents

Abstract

(57)【要約】 【課題】 単一電源動作が可能で、書き込み速度を速く
することのできる消去ゲート電極を備えたフローティン
グゲート型半導体記憶装置、およびその書き込み、消去
方法を実現する。 【構成】 フローティングゲート電極５と半導体基板１
との間、およびフローティングゲート電極５と消去ゲー
ト電極１０との間の両方に、トンネリング媒体となりう
る絶縁膜４（薄い酸化シリコン膜）および１１（ポリシ
リコン酸化膜）を備え、半導体基板１にＯＶを印加し、
コントロールゲート電極７に正の電圧（１２Ｖ）印加
し、半導体基板１側から電子１４をトンネリングさせ、
フローティングゲート電極５に電子を蓄積させ、また半
導体基板１に０Ｖを印加し、消去ゲート電極１０に正の
電圧（２０Ｖ）を印加し、トンネリング現象により、フ
ローティングゲート電極５に蓄積された電子１５を消去
ゲート電極１０側に引き抜く。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き込み
・消去可能な消去ゲート電極を備えたフローティングゲ
ート型の半導体記憶装置およびその書き込み・消去方法
に関するものである。

【０００２】

【従来の技術】電気的に書き込み可能な不揮発性メモリ
として、フローティングゲート構造のＥＰＲＯＭ（Elec
trically Programable Read Only Memory）がよく知ら
れてている。このＥＰＲＯＭは半導体基板上に形成され
たソース領域とドレイン領域にはさまれたチャネル領域
上に第１の絶縁膜を介してフローティングゲート電極が
形成され、さらにフローティングゲート電極上に第２の
絶縁膜を介してコントロールゲート電極が形成された構
造を有している。

【０００３】このＥＰＲＯＭの書き込み方法は、ドレイ
ン領域とコントロールゲート電極に高電圧を印加し、半
導体基板のドレイン近傍のチャネル領域でホットエレク
トロンを発生させ、このホットエレクトロンをフローテ
ィングゲート電極へ加速注入することにより行なわれ
る。

【０００４】一方、ＥＰＲＯＭの消去方法は、従来紫外
線を照射することにより行なっていたが、近年、上記第
１の絶縁膜を１０ｎｍ程度まで薄膜化することにより、
この薄い絶縁膜を介してフローテイングゲート電極から
ソース領域、またはドレイン領域、またはチャネル領域
にトンネリング現象を利用して、電子を放出させること
により消去を行なう方法が考案されている。

【０００５】さらに近年、上述の基板側に電子を放出を
させて消去させる代わりに、独立した消去用のゲート電
極を用いて消去を行なうメモリセル構造が提案されてい
る。（例えば、特開平４−３４０７６７）この消去ゲー
ト電極を用いたメモリセル構造では、消去ゲート電極と
フローティングゲート電極との間にトンネリング絶縁膜
を形成し、消去ゲート電極に消去電圧を印加して、電子
をフローティングゲート電極から消去ゲート電極にトン
ネリングさせることにより、消去を行なう。通常、この
ような消去ゲート電極を用いた半導体記憶装置は、全メ
モリセルまたはブロック単位のメモリセル群が同時に消
去されることから、一般にフラッシュメモリと言われて
いる。

【０００６】この消去ゲート電極を備えた従来のフロー
ティングゲート型半導体記憶装置の平面図および断面図
を図１５、図１６に示す。図１６（ａ）は図１５のＡ−
Ａ’断面図、図１６（ｂ）は図１５のＢ−Ｂ’断面図で
ある。図１５および図１６において、１０１は半導体基
板、１０２はソース領域、１０３はドレイン領域、１０
４は３０ｎｍ程度の厚いゲート絶縁膜、１０５はフロー
ティングゲート電極、１０６は層間絶縁膜、１０７はコ
ントロールゲート電極、１０８および１０９は素子分離
に用いる酸化シリコン膜、１１０は消去ゲート電極、１
１１はトンネル絶縁膜となるポリシリコン酸化膜、１１
２および１１３は消去ゲート電極１１０とフローティン
グゲート電極１０５を電気的に絶縁する酸化シリコン膜
である。

【０００７】この従来の消去ゲート電極を備えたフロー
ティングゲート型の半導体記憶装置の書き込み方法は、
ドレイン領域１０３に７Ｖと、コントロールゲート電極
１０７に１２Ｖ程度の高電圧を同時に印加して、ドレイ
ン領域１０３近傍のチャネル領域でホットエレクトロン
を発生させ、このホットエレクトロンをチャネル側から
ゲート絶縁膜１０４を通過させて、フローティングゲー
ト電極１０５に加速注入し、フローティングゲート電極
１０５に電子を蓄積することにより行なわれる。このよ
うなホットエレクトロンを用いた書き込みには、ゲート
絶縁膜１０４を電子のトンネリングが起こらないように
厚くする必要があり、通常２０−４０ｎｍの厚さの酸化
シリコン膜が用いられる。

【０００８】また、読み出し方法は、ソース領域１０２
とドレイン領域１０３との間に１．５Ｖ、コントロール
ゲート電極１０７に５Ｖ程度の動作電圧を印加し、ソー
ス領域１０２とドレイン領域１０３との間に流れる電流
のレベルを検出することにより行なわれる。

【０００９】一方、消去方法は、消去ゲート電極１１０
に２０Ｖ、半導体基板１０１に０Ｖを印加し、フローテ
ィングゲート電極１０５に蓄積された電子を、ポリシリ
コン酸化膜よりなるトンネリング絶縁膜１１１をトンネ
リング通過させ、フローティングゲート電極１０５から
消去ゲート電極１１０に電子を引き抜くことにより、消
去を行なう。

【００１０】

【発明が解決しようとする課題】ところで、上述のごと
き従来の消去ゲート電極を備えたフローティングゲート
型半導体記憶装置の構造および書き込み・消去方法にお
いては、書き込み時にコンロールゲート電極１０７に１
２Ｖ、ドレイン領域１０３に７Ｖ程度の高電圧を同時に
印加して、ドレイン領域１０３近傍のチャネル領域でホ
ットエレクトロンを発生させ、このホットエレクトロン
をチャネル側から厚い酸化シリコン膜１０４を通過させ
て、フローティングゲート電極１０５に注入させる方法
を用いるが、この方法だと、チャネル領域で発生したホ
ットエレクトロンのフローティングゲート電極１０５へ
の注入効率は非常に低く（１／１００００〜１／１００
０００）、そのほとんどはドレイン領域１０３に流れて
しまい、書き込み時に大量の電流（ｍＡオーダ）を消費
する。従って、この従来の構造、書き込み方式では、チ
ップ内部の昇圧回路（昇圧回路は電流容量があまりとれ
ない）で高電圧を発生させる単一電源化動作が困難であ
るといった問題点を有していた。

【００１１】さらに、上述したように従来の構造、書き
込み方法ではビット当りの書き込み時の電流がｍＡオー
ダと非常に多いため、同時に書き込むビット数に制限が
あり、通常１バイト程度と小さく、ビット当りの書き込
み速度を速くできないといった問題点を有していた。

【００１２】本発明は、上記の従来の課題を解決するも
ので、消去ゲート電極を備えたフローティングゲート構
造の半導体記憶装置において、単一電源動作が可能で、
書き込み速度を速くすることのできる新しい構造、およ
びその書き込み・消去方法を提供することを目的とする
ものである。

【００１３】

【課題を解決するための手段】この目的を達成するため
に本発明は、フローティングゲート電極と半導体基板と
の間、およびフローティングゲート電極と消去ゲート電
極との間の両方にトンネリング媒体となりうる絶縁膜を
備えていることを特徴とし、さら書き込み・消去を行な
う際に、共にトンネリング現象を利用することを特徴と
する。

【００１４】具体的には、請求項１記載の発明は、一導
電型の半導体基板内にソース領域およびドレイン領域を
備え前記半導体基板上の所定の領域にトンネリング媒体
となりうる第１の絶縁膜を備え、前記第１の絶縁膜上に
フローティングゲート電極を備え、前記フローティング
ゲート電極上に第２の絶縁膜を介してコントロールゲー
ト電極を備え、前記フローティングゲート電極とトンネ
リング媒体となりうる第３の絶縁膜を介して接すると共
に、前記コントロールゲート電極と第４の絶縁膜を介し
て接する消去ゲート電極を少なくとも備えていることを
特徴とする。

【００１５】また、請求項２記載の発明は、一導電型の
半導体基板内に設けられた前記半導体基板と反対導電型
のウエル領域を備え、前記ウエル領域内にソース領域お
よびドレイン領域を備え、前記ウエル領域の表面上の所
定の領域にトンネリング媒体となりうる第１の絶縁膜を
備え、前記第１の絶縁膜上にフローティングゲート電極
を備え、前記フローティングゲート電極上に第２の絶縁
膜を介してコントロールゲート電極を備え、前記フロー
ティングゲート電極とトンネリング媒体となりうる第３
の絶縁膜を介して接すると共に、前記コントロールゲー
ト電極と第４の絶縁膜を介して接する消去ゲート電極を
少なくとも備えていることを特徴とする。

【００１６】更に、請求項３記載の発明は、前記トンネ
リング媒体となりうる第１の絶縁膜の厚みが５ｎｍから
１５ｎｍの範囲内であることを特徴とする。

【００１７】加えて、請求項４記載の発明は、前記トン
ネリング媒体となりうる第３の絶縁膜が、ポリシリコン
酸化膜であることを特徴とする。

【００１８】また、請求項５記載の発明は、一導電型の
半導体基板内にソース領域およびドレイン領域を備え前
記半導体基板上の所定の領域にトンネリング媒体となり
うる第１の絶縁膜を備え、前記第１の絶縁膜上にフロー
ティングゲート電極を備え、前記フローティングゲート
電極上に第２の絶縁膜を介してコントロールゲート電極
を備え、前記フローティングゲート電極とトンネリング
媒体となりうる第３の絶縁膜を介して接すると共に、前
記コントロールゲート電極と第４の絶縁膜を介して接す
る消去ゲート電極を備えた半導体記憶装置の書き込み・
消去方法であって、前記コントロールゲート電極に正の
電圧を印加するとともに前記半導体基板に前記コントロ
ールゲート電極に印加するより低い電圧を印加し、発生
した電子をトンネル現象により前記第１の絶縁膜を通過
させ、前記フローティングゲート電極に電子を蓄積する
一方、前記消去ゲート電極に正の電圧を印加するととも
に前記半導体基板に前記消去ゲート電極に印加するより
低い電圧を印加し、前記フローティングゲート電極に蓄
積された電子を、トンネル現象により前記第３の絶縁膜
を通過させ、前記フローティングゲート電極から消去ゲ
ート電極に電子を引き抜くことを特徴とする。

【００１９】更に、請求項６記載の発明は、一導電型の
半導体基板内に設けられた前記半導体基板と反対導電型
のウエル領域を備え、前記ウエル領域内にソース領域お
よびドレイン領域を備え、前記ウエル領域の表面上の所
定の領域にトンネリング媒体となりうる第１の絶縁膜を
備え、前記第１の絶縁膜上にフローティングゲート電極
を備え、前記フローティングゲート電極上に第２の絶縁
膜を介してコントロールゲート電極を備え、前記フロー
ティングゲート電極とトンネリング媒体となりうる第３
の絶縁膜を介して接すると共に、前記コントロールゲー
ト電極と第４の絶縁膜を介して接する消去ゲート電極を
備えた半導体記憶装置の書き込み・消去方法であって、
前記コントロールゲート電極に正の電圧を印加するとと
もに前記ウエル領域に前記コントロールゲート電極に印
加するより低い電圧を印加し、発生した電子をトンネル
現象により前記第１の絶縁膜を通過させ、前記フローテ
ィングゲート電極に電子を蓄積する一方、前記消去ゲー
ト電極に正の電圧を印加するとともに前記ウエル領域に
前記消去ゲート電極に印加するより低い電圧を印加し、
前記フローティングゲート電極に蓄積された電子を、ト
ンネル現象により前記第３の絶縁膜を通過させ、前記フ
ローティングゲート電極から消去ゲート電極に電子を引
き抜くことを特徴とする。

【００２０】加えて、請求項７記載の発明は、一導電型
の半導体基板内にソース領域およびドレイン領域を備え
前記半導体基板上の所定の領域にトンネリング媒体とな
りうる第１の絶縁膜を備え、前記第１の絶縁膜上にフロ
ーティングゲート電極を備え、前記フローティングゲー
ト電極上に第２の絶縁膜を介してコントロールゲート電
極を備え、前記フローティングゲート電極とトンネリン
グ媒体となりうる第３の絶縁膜を介して接すると共に、
前記コントロールゲート電極と第４の絶縁膜を介して接
する消去ゲート電極を備えた半導体記憶装置の書き込み
・消去方法であって、前記消去ゲート電極に負の電圧を
印加するとともに前記半導体基板に前記消去ゲート電極
に印加するより高い電圧を印加し、電子をトンネル現象
により前記第３の絶縁膜を通過させ、前記フローティン
グゲート電極に電子を蓄積する一方、前記コントロール
ゲート電極に接地電圧もしくは負の電圧を印加するとと
もに前記ドレイン領域または前記ソース領域に正の電圧
を印加し、前記フローティングゲート電極に蓄積された
電子を、トンネル現象により前記第３の絶縁膜を通過さ
せ、前記フローティングゲート電極から前記ドレイン領
域または前記ソース領域に電子を引き抜くことを特徴と
する。

【００２１】加えて更に、請求項８記載の発明は、一導
電型の半導体基板内に設けられた前記半導体基板と反対
導電型のウエル領域を備え、前記ウエル領域内にソース
領域およびドレイン領域を備え、前記ウエル領域の表面
上の所定の領域にトンネリング媒体となりうる第１の絶
縁膜を備え、前記第１の絶縁膜上にフローティングゲー
ト電極を備え、前記フローティングゲート電極上に第２
の絶縁膜を介してコントロールゲート電極を備え、前記
フローティングゲート電極とトンネリング媒体となりう
る第３の絶縁膜を介して接すると共に、前記コントロー
ルゲート電極と第４の絶縁膜を介して接する消去ゲート
電極を備えた半導体記憶装置の書き込み・消去方法であ
って、前記消去ゲート電極に負の電圧を印加するととも
に前記ウエル領域に前記消去ゲート電極に印加するより
高い電圧を印加し、電子をトンネル現象により前記第３
の絶縁膜を通過させ前記フローティングゲート電極に電
子を蓄積する一方、前記コントロールゲート電極に接地
電圧もしくは負の電圧を印加するとともに前記ドレイン
領域または前記ソース領域に正の電圧を印加し、前記フ
ローティングゲート電極に蓄積された電子を、トンネル
現象により前記第３の絶縁膜を通過させ、前記フローテ
ィングゲート電極から前記ドレイン領域または前記ソー
ス領域に電子を引き抜くことを特徴とする。

【００２２】以上の方法により、請求項１、請求項２、
請求項３、および請求項４の発明の半導体記憶装置で
は、フローテイングゲート電極下の半導体基板上または
半導体基板内に形成されたウエル表面上、およびフロー
ティングゲート電極と消去ゲート電極との間の両方にト
ンネリング媒体となりうる絶縁膜を備えているため、書
き込み・消去を行なう際に、共にトンネリング現象を利
用することが可能となる。絶縁膜のトンネリング電流
は、通常数μＡ以下であり、従来のホットエレクトロン
注入方式（１バイト当り数十ｍＡオーダ必要）に比べ、
１／１００００以下と非常に小さくでき、消去ゲート電
極を備えたフローティングゲート型半導体記憶装置の単
一電源化が可能となる。さらに、本発明の構造だと、ホ
ットエレクトロン注入方式を用いなくても書き込み・消
去が可能なため、書き込み時の電流が非常に少なく、同
時に書き込むビット数を増加させることが可能となり、
従来のホツトエレクトロン方式（通常１バイトを同時に
書き込む）に比べ、１００−１０００倍の容量を同時に
書き込むことが可能となり、バイト当りの書き込み速度
が非常に速くなる。また、請求項２のごとき半導体基板
内にウエル領域を用いると、分離した各々のウエル領域
に別々に電圧を印加することが可能となり、選択的書き
込み・消去が可能となる。

【００２３】請求項５および請求項６の発明の半導体記
憶装置の書き込み・消去方法では、半導体基板側からト
ンネリング現象を利用してフローティングゲート電極に
電子を蓄積して書き込み、一方フローティングゲート電
極に蓄積した電子をトンネリング現象を利用して、消去
ゲートに放出させて消去（書き込み・消去の定義は反対
でもよい）するため、書き込み・消去時に流れる電流
は、数μＡ以下と非常に少なく、従来のホットエレクト
ロン注入方式（１バイト当り数十ｍＡオーダ必要）に比
べ、１／１００００以下であり、チップ内部に電流容量
のあまりとれない昇圧回路を内蔵することが容易とな
り、消去ゲート電極を備えたフローティングゲート型半
導体記憶装置の単一電源化が可能となる。さらに、書き
込み・消去時の電流が非常に少ないため、同時に書き込
むビット数を増加させることが可能となり、従来のホツ
トエレクトロン方式（通常１バイトを同時に書き込む）
に比べ、１００−１０００倍の容量を同時に書き込むこ
とが可能となり、バイト当りの書き込み速度が非常に速
くなる。

【００２４】請求項７および請求項８の発明の半導体記
憶装置の書き込み・消去方法では、フローティングゲー
ト電極側からトンネリング現象を利用してフローティン
グゲート電極に蓄積された電子を、ドレイン領域または
ソース領域側に放出して書き込み、一方消去ゲート電極
側からトンネリング現象を利用して、フローティングゲ
ート電極に電子を蓄積して消去するため、請求項５，６
と同様に、書き込み・消去時の電流が少なく、消去ゲー
ト電極を備えたフローティングゲート型半導体記憶装置
の単一電源化が可能となると同時に、ビット当りの書き
込み速度も速くなる。さらに、ドレイン領域（またはソ
ース領域）に電子を放出させるため、各々のドレイン領
域（またはソース領域）に別々に電圧を印加することが
可能となり、選択的書き込み・消去が可能となる。

【００２５】

【実施の形態】以下、本発明の実施の形態について、図
面を参照しながら説明する。

【００２６】（実施の形態１）図１および図２は、本発
明の第１の実施の形態である半導体記憶装置の平面図お
よび断面図である。図２（ａ）は図１のＡ−Ａ’断面
図、図２（ｂ）は図１のＢ−Ｂ’断面図である。

【００２７】図２に示すように、Ｐ型シリコン基板１の
表面部には、Ｎ型拡散層からなるソース領域２、ドレイ
ン領域３および酸化シリコン膜８、９よりなる素子分離
絶縁膜が形成されている。ソース領域２、ドレイン領域
３にはさまれたチャネル領域の上に薄い酸化シリコン膜
４よりなるトンネル絶縁膜およびポリシリコン膜よりな
るフローティングゲート電極５が形成されている。薄い
酸化シリコン膜４は、トンネリング効果を有効に発揮す
るには、５−１５ｎｍ程度と薄くする必要があり、本実
施の形態では、８．５ｎｍとした。次いで、フローティ
ングゲート電極５上に約３０ｎｍの酸化シリコン膜より
なる層間絶縁膜６が形成され、その上に約４００ｎｍの
ポリシリコン膜よりなるコントロールゲート電極７が形
成されている。また、フローティングゲート電極５の側
壁面と上面の一部を酸化して形成した約３５ｎｍのポリ
シリコン酸化膜１１よりなるトンネリング絶縁膜が形成
されている。さらに、約４００ｎｍのポリシリコン膜よ
りなる消去ゲート電極１０が、ポリシリコン酸化膜１１
（トンネリング絶縁膜）、酸化シリコン膜１２（約２０
０ｎｍのスペーサ膜）、および酸化シリコン膜１３（約
３００ｎｍ）を覆うように形成されている。

【００２８】上記実施の形態では、シリコン基板上のト
ンネリング絶縁膜として、酸化シリコン膜の例を示した
が、窒化シリコン膜、酸化シリコン膜−窒化シリコン膜
の２層膜、酸化シリコン膜−窒化シリコン膜−酸化シリ
コン膜の３層膜、オキシナイトライド膜および高誘電体
膜等トンネリング媒体となりうる絶縁膜であればどんな
絶縁膜でもよい。

【００２９】また、上記実施の形態では、消去ゲート電
極とフローティングゲート電極間のトンネリング絶縁膜
が、フローティングゲート電極５の側壁面と上面の一部
に形成された場合を示したが、フローティングゲート電
極５の側壁面のみ、また上部のみでもよい。

【００３０】さらに、上記実施の形態では、フローティ
ングゲート電極と消去ゲート電極間のトンネリング絶縁
膜として、フローティングゲート電極であるポリシリコ
ン膜を酸化して形成したポリシリコン酸化膜の例を示し
たが、窒化シリコン膜、酸化シリコン膜−窒化シリコン
膜の２層膜酸化シリコン膜−窒化シリコン膜−酸化シリ
コン膜の３層膜、オキシナイトライド膜および高誘電体
膜等トンネリング媒体となりうる絶縁膜であればどんな
絶縁膜でもよい。

【００３１】また、上記実施の形態では、消去ゲート電
極が両端のフローティングゲート電極の両方にトンネリ
ング絶縁膜を介して接している例を示したが、消去ゲー
ト電極がそれぞれ一方のみのフローティングゲート電極
に接するような構造であってもよい。

【００３２】さらに、上記実施の形態では ソース領域
２、ドレイン領域３にはさまれたチャネル領域上の全面
にトンネリング絶縁膜、フローティングゲート電極を形
成したスタックゲート構造の例を示したが、図１３、図
１４に示すごとく、ソース領域２、ドレイン領域３には
さまれたチャネル領域の一部のみにトンネリング絶縁膜
４、フローティングゲート電極５を形成したスプリット
ゲート構造でも同様であることは言うまでもない。

【００３３】次に、図２に示すごとき消去ゲート電極を
備えたフローティングゲート型半導体記憶装置の書き込
み・消去方法について説明する。

【００３４】まず、フローティングゲート電極５に電子
を蓄積する場合（本実施例では書き込み状態と定義する
が、回路構成によっては消去状態として使用することも
できる）には、半導体基板１に０Ｖを印加し、薄い酸化
シリコン膜４を電子がトンネリングできる程度の正の電
圧（本例では＋１２Ｖ）をコントロールゲート電極７に
印加する。この時、ソース領域２は０Ｖ、ドレイン領域
３はフローティング状態とする。このような状態を１ｍ
ｓ程度保持することにより、発生した電子１４がトンネ
リング現象により、半導体基板側１から薄い酸化シリコ
ン膜４を通過してフローティングゲート電極５に蓄積さ
れ、書き込みが終了する。この時の書き込み電流はμＡ
オーダーであり、非常に小さい。

【００３５】次に、フローティングゲート電極５から電
子を引き抜く場合（本実施例では消去状態と定義する
が、回路構成によっては書き込み状態として使用するこ
ともできる）には、消去ゲート電極１０に正の電圧（本
例では２０Ｖ）を印加するとともに、半導体基板に０Ｖ
を印加する。この時、ソース領域２、ドレイン領域３お
よびコントロールゲート電極７も０Ｖとする。このよう
な状態を１ｍｓ程度保持することにより、フローティン
グゲート電極５に蓄積された電子１５がトンネリング現
象により、ポリシリコン酸化膜１１を通過し、フローテ
ィングゲート電極５から電子１５が引き抜かれ、消去が
終了する。この時の消去電流はμＡオーダーであり、非
常に小さい。

【００３６】読み出し動作は、従来の方法と同じであ
り、ソース領域２とドレイン領域３との間に１．５Ｖ、
コントロールゲート電極７に５Ｖ程度の電圧を印加し、
ソース領域２とドレイン領域３との間に流れる電流のレ
ベルを検出することにより行なう。

【００３７】次に、上述したごとき書き込み・消去方法
を用いた場合のメモリアレイ構成と、選択的書き込み・
消去動作の例を図３、図４を用いて説明する。図３は選
択的書き込み動作を示す図であり、図４は選択的消去動
作を示す図である。

【００３８】まず、図３において、まず半導体基板、ソ
ース線Ｓ１、Ｓ２を０Ｖに保っておき、ワード線Ｗ１に
１２Ｖ、ワード線Ｗ２に０Ｖを印加し、ビット線Ｂ１、
Ｂ２および消去ゲート線ＥＧ１、ＥＧ２をフローティン
グ状態に保つ。この時、メモリトランジスタＭ１、Ｍ２
は、フローティングゲート電極に半導体基板から電子が
トンネリング注入されて書き込み状態となる。一方、メ
モリトランジスタＭ３、Ｍ４は、半導体基板上のトンネ
リング酸化膜にトンネル電流が流れる程の電界が印加さ
れないため書き込みは起こらない。（但し、本例ではメ
モリトランジスタＭ１とメモリトランジスタＭ２とは同
時に書き込まれてしまい、メモリトランジスタＭ１のみ
の選択書き込みはできない。） 次に、図４において、まず半導体基板を０Ｖに保ってお
き、消去ゲートＥＧ１、に２０Ｖ、消去ゲートＥＧ２に
０Ｖを印加し、さらに、ビット線Ｂ１、Ｂ２およびソー
ス線Ｓ１、Ｓ２を０Ｖを印加する。この時、メモリトラ
ンジスタＭ１、Ｍ２は、フローティングゲート電極から
消去ゲート電極に電子ががトンネリング放出入されて消
去状態となる。一方、メモリトランジスタＭ３、Ｍ４
は、消去ゲート電極とフローティングゲート電極間のト
ンネリング酸化膜にトンネル電流が流れる程の電界が印
加されないため消去は起こらない。（但し、本例ではメ
モリトランジスタＭ１とメモリトランジスタＭ２とは同
時に消去されてしまい、メモリトランジスタＭ１のみの
選択消去はできない。） 以上の説明から明かなように、この実施の形態１では、
フローテイングゲート電極下の半導体基板上、およびフ
ローティングゲート電極と消去ゲート電極との間の両方
にトンネリング媒体となりうる絶縁膜を備え、書き込み
・消去共にトンネリング現象を利用するため、書き込み
・消去に必要な電流をμＡオーダと従来に比べ１／１０
０００以下と非常に小さな値に設定でき、チップ内部で
発生させる昇圧回路の設計を極めて容易に行い得、消去
ゲート電極を備えたフローティングゲート型半導体記憶
装置の単一電源化が可能となる。

【００３９】さらに、本実施の形態１では、従来のホッ
トエレクトロン注入方式を用いなくても書き込み・消去
が可能なため、書き込み時の電流が非常に少なく、同時
に書き込むビット数を増加させることが可能となり、従
来のホツトエレクトロン方式（通常１バイトを同時に書
き込む）に比べ、１００−１０００倍の容量を同時に書
き込むことが可能となり、バイト当りの書き込み速度の
高速化を達成することができる。

【００４０】（実施の形態２）図５および図６は、本発
明の第２の実施の形態である半導体記憶装置の平面図お
よび断面図である。図６（ａ）は図５のＡ−Ａ’断面
図、図６（ｂ）は図５のＢ−Ｂ’断面図である。

【００４１】図５に示すように、Ｎ型シリコン基板１６
内にＰ型のウエル領域１７が形成されている。このウエ
ル領域１７の表面部には、Ｎ型拡散層からなるソース領
域２、ドレイン領域３および酸化シリコン膜８、９より
なる素子分離絶縁膜が形成されている。ソース領域２、
ドレイン領域３にはさまれたウエル領域１７上に薄い酸
化シリコン膜４よりなるトンネル絶縁膜およびポリシリ
コン膜よりなるフローティングゲート電極５が形成され
ている。薄い酸化シリコン膜４は、トンネリング効果を
有効に発揮するには、５−１５ｎｍ程度と薄くする必要
があり、本実施の形態では、８．５ｎｍとした。次い
で、フローティングゲート電極上に約３０ｎｍの酸化シ
リコン膜よりなる層間絶縁膜６が形成され、その上に約
４００ｎｍのポリシリコン膜よりなるコントロールゲー
ト電極７が形成されている。また、フローティングゲー
ト電極５の側壁面と上面の一部を酸化して形成した約３
５ｎｍのポリシリコン酸化膜１１よりなるトンネリング
絶縁膜が形成されている。さらに、約４００ｎｍのポリ
シリコン膜よりなる消去ゲート電極１０がポリシリコン
酸化膜１１（トンネリング絶縁膜）、酸化シリコン膜１
２（約２００ｎｍのスペーサ膜）、および酸化シリコン
膜１３（約３００ｎｍ）を覆うように形成されている。

【００４２】上記実施の形態では、ウエル領域上のトン
ネリング絶縁膜として、酸化シリコン膜の例を示した
が、窒化シリコン膜、酸化シリコン膜−窒化シリコン膜
の２層膜、酸化シリコン膜−窒化シリコン膜−酸化シリ
コン膜の３層膜、オキシナイトライド膜および高誘電体
膜等トンネリング媒体となりうる絶縁膜であればどんな
絶縁膜でもよい。

【００４３】また、上記実施の形態では、消去ゲート電
極とフローティングゲート電極間のトンネリング絶縁膜
が、フローティングゲート電極５の側壁面と上面の一部
に形成された場合を示したが、フローティングゲート電
極５の側壁面のみ、また上部のみでもよい。

【００４４】さらに、上記実施の形態では、フローティ
ングゲート電極と消去ゲート電極間のトンネリング絶縁
膜として、フローティングゲート電極であるポリシリコ
ン膜を酸化して形成したポリシリコン酸化膜の例を示し
たが、窒化シリコン膜、酸化シリコン膜−窒化シリコン
膜の２層膜酸化シリコン膜−窒化シリコン膜−酸化シリ
コン膜の３層膜、オキシナイトライド膜および高誘電体
膜等トンネリング媒体となりうる絶縁膜であればどんな
絶縁膜でもよい。

【００４５】また、上記実施の形態では、消去ゲート電
極が両端のフローティングゲート電極の両方にトンネリ
ング絶縁膜を介して接している例を示したが、消去ゲー
ト電極がそれぞれ一方のみのフローティングゲート電極
に接するような構造であってもよい。

【００４６】さらに、上記実施の形態では ウエル領域
内に形成されたソース領域２、ドレイン領域３にはさま
れたチャネル領域の上の全面にトンネリング絶縁膜、フ
ローティングゲート電極を形成したスタックゲート構造
の例を示したが、ソース領域２、ドレイン領域３にはさ
まれたチャネル領域の一部にトンネリング絶縁膜、フロ
ーティングゲート電極を形成したスプリットゲート構造
でも同様であることは言うまでもない。

【００４７】次に、図６に示すごときウエル領域内に形
成された消去ゲート電極を備えたフローティングゲート
型半導体記憶装置の書き込み・消去方法について説明す
る。

【００４８】まず、フローティングゲート電極５に電子
を蓄積する場合（本実施例では書き込み状態と定義する
が、回路構成によっては消去状態として使用することも
できる）には、Ｐ型ウエル領域１７に０Ｖを印加し、薄
い酸化シリコン膜４を電子がトンネリングできる程度の
正の電圧（本例では＋１２Ｖ）をコントロールゲート電
極７に印加する。この時、ソース領域は０Ｖ、ドレイン
領域はフローティング状態とする。このような状態を１
ｍｓ程度保持することにより、発生した電子１４がトン
ネリング現象により、ウエル領域１７側から薄い酸化シ
リコン膜４を通過してフローティングゲート電極５に蓄
積され、書き込みが終了する。この時の書き込み電流は
μＡオーダーであり、非常に小さい。

【００４９】次に、フローティングゲート電極５から電
子を引き抜く場合（本実施例では消去状態と定義する
が、回路構成によっては書き込み状態として使用するこ
ともできる）には、消去ゲート電極１０に正の電圧（本
例では２０Ｖ）を印加するとともに、Ｐ型ウエル領域１
７に０Ｖを印加する。この時、ソース領域２、ドレイン
領域３およびコントロールゲート電極７も０Ｖとする。
このような状態を１ｍｓ程度保持することにより、フロ
ーティングゲート電極５に蓄積された電子１５がトンネ
リング現象により、ポリシリコン酸化膜１１を通過し、
フローティングゲート電極５から電子１５が引き抜か
れ、消去が終了する。この時の消去電流はμＡオーダー
であり、非常に小さい。

【００５０】読み出し動作は、従来の方法と同じであ
り、ソース領域２とドレイン領域３との間に１．５Ｖ、
コントロールゲート電極７に５Ｖ程度の電圧を印加し、
ソース領域２とドレイン領域３との間に流れる電流のレ
ベルを検出することにより行なう。

【００５１】次に、上述したごとき書き込み・消去方法
を用いた場合のメモリアレイ構成と選択的書き込み・消
去動作の例を図７、図８を用いて説明する。図７は選択
的書き込み動作を示す図であり、図８は選択的消去動作
を示す図である。

【００５２】まず、図７において、まずウエルＰ１に−
６Ｖ、ウエルＰ２に０Ｖ、ソース線Ｓ１、Ｓ２を０Ｖに
印加しておき、ワード線Ｗ１に６Ｖ、ワード線Ｗ２に０
Ｖを印加し、ビット線Ｂ１、Ｂ２および消去ゲート線Ｅ
Ｇ１、ＥＧ２をフローティング状態に保つ。この時、メ
モリトランジスタＭ１は、フローティングゲート電極に
ウエル領域側から電子がトンネリング注入されて書き込
み状態となる。一方、メモリトランジスタＭ２、Ｍ３、
Ｍ４は、ウエル領域上のトンネリング酸化膜にトンネル
電流が流れる程の電界が印加されないため書き込みは起
こらない。

【００５３】次に、図８において、まずウエルＰ１に−
１０Ｖ、ウエルＰ２に０Ｖを印加しておき、消去ゲート
ＥＧ１に１０Ｖ、消去ゲートＥＧ２に０Ｖを印加し、さ
らに、ビット線Ｂ１、Ｂ２およびソース線Ｓ１、Ｓ２に
０Ｖを印加する。この時、メモリトランジスタＭ１は、
フローティングゲート電極から消去ゲート電極に電子が
がトンネリング放出入されて消去状態となる。一方、メ
モリトランジスタＭ２、Ｍ３、Ｍ４は、消去ゲート電極
とフローティングゲート電極間のトンネリング酸化膜に
トンネル電流が流れる程の電界が印加されないため消去
は起こらない。

【００５４】以上の説明から明かなように、この実施の
形態２では、実施の形態１と同様に単一電源動作、およ
びバイト当りの書き込み速度の高速化といった作用効果
を奏することができるものである。さらに、実施の形態
２では、半導体基板内にウエル領域を用いるため、分離
した各々のウエル領域に別々に電圧を印加することが可
能となり、実施の形態１に比べ、ビット単位の選択的書
き込み・消去が可能となる。

【００５５】（実施の形態３）フローティングゲート電
極下の半導体基板上、およびフローティングゲート電極
と消去ゲート電極間の両方にトンネリング絶縁膜を備え
たフローティングゲート型半導体記憶装置の書き込み・
消去方法において、第３の実施の形態について図９、図
１０を用いて説明する。図１０（ａ）は図９のＡ−Ａ’
断面図、図１０（ｂ）は図９のＢ−Ｂ’断面図である。

【００５６】まず、フローティングゲート電極５から電
子を放出する場合（本例では書き込み状態と定義する
が、回路構成によっては消去状態として使用することも
できる）には、コントロールゲート電極５に０Ｖを印加
し、薄い酸化シリコン膜４を電子がトンネリングできる
程度の正の電圧（本例では＋１２Ｖ）をドレイン領域３
に印加する。この時、消去ゲート電極１０は０Ｖ、ソー
ス領域２はフローティング状態とする。このような状態
を１ｍｓ程度保持することにより、電子１５がトンネリ
ング現象により、フローティングゲート電極５側から薄
い酸化シリコン膜４を通過してドレイン領域３側に放出
され、書き込みが終了する。この時の書き込み電流はμ
Ａオーダーであり、非常に小さい。

【００５７】次に、フローティングゲート電極５に電子
を蓄積する場合（本実施例では消去状態と定義するが、
回路構成によっては書き込み状態として使用することも
できる）には、消去ゲート電極１０に負の電圧（本例で
は−２０Ｖ）を印加するとともに、半導体基板１に０Ｖ
を印加する。この時、ソース領域２、ドレイン領域３お
よびコントロールゲート電極７も０Ｖとする。このよう
な状態を１ｍｓ程度保持することにより、電子１８がト
ンネリング現象により、消去ゲート電極１０側から、ポ
リシリコン酸化膜１１を通過し、フローティングゲート
電極５に蓄積され、消去が終了する。この時の消去電流
はμＡオーダーであり、非常に小さい。

【００５８】読み出し動作は、従来の方法と同じであ
り、ソース領域２とドレイン領域３との間に１．５Ｖ、
コントロールゲート電極７に５Ｖ程度の電圧を印加し、
ソース領域２とドレイン領域３との間に流れる電流のレ
ベルを検出することにより行なう。

【００５９】次に、上述したごとき書き込み・消去方法
を用いた場合のメモリアレイ構成と選択的書き込み・消
去動作の例を図１１、図１２を用いて説明する。図１１
は選択的書き込み動作を示す図であり、図１２は選択的
消去動作を示す図である。

【００６０】まず、図１１において、まず半導体基板を
０Ｖに保っておき、ワード線Ｗ１に０Ｖ、ワード線Ｗ２
に６Ｖを印加し、ビット線Ｂ１に１２Ｖ、ビット線Ｂ２
に０Ｖを印加し、さらに消去ゲート線ＥＧ１、ＥＧ２を
０Ｖ、ソース線Ｓ１、Ｓ２をフローティング状態に保
つ。この時、メモリトランジスタＭ１は、フローティン
グゲート電極側から半導体基板側に電子がトンネリング
放出されて書き込み状態となる。一方、メモリトランジ
スタＭ２、Ｍ３、Ｍ４は、半導体基板上のトンネリング
酸化膜にトンネル電流が流れる程の電界が印加されない
ため書き込みは起こらない。

【００６１】次に、図１２において、まず半導体基板に
０Ｖを印加しておき、消去ゲートＥＧ１に−２０Ｖ、消
去ゲートＥＧ２に０Ｖを印加し、さらにビット線Ｂ１、
Ｂ２およびソース線Ｓ１、Ｓ２に０Ｖを印加する。この
時、メモリトランジスタＭ１、Ｍ２は、消去ゲート電極
側からフローティングゲート電極に電子がトンネリング
注入されて消去状態となる。一方、メモリトランジスタ
Ｍ３、Ｍ４は、消去ゲート電極とフローティングゲート
電極間のトンネリング酸化膜にトンネル電流が流れる程
の電界が印加されないため消去は起こらない。

【００６２】以上の説明から明かなように、この実施の
形態３では、実施の形態１と同様に書き込み・消去共に
トンネリング現象を利用するため、単一電源動作、およ
びバイト当りの書き込み速度の高速化といった作用効果
を奏することができるものである。さらに、実施の形態
３では、書き込み時にドレイン領域に電圧印加するた
め、分離した各々のドレイン領域に別々に電圧を印加す
ることが可能となり、実施の形態１に比べ、ビット単位
の選択的書き込みが可能となる。

【００６３】上記実施の形態では、書き込み時にドレイ
ン領域に正の電圧を印加する例を示したが、ドレイン領
域をフローティング状態とし、ソース領域に正の電圧を
印加して書き込みを行なってもよい。

【００６４】また，上記実施の形態では、半導体基板内
に形成された消去ゲート電極を備えたフローティングゲ
ート型半導体記憶装置での書き込み・消去方法を説明し
たが、ウエル領域内に形成された消去ゲート電極を備え
たフローティングゲート型半導体記憶装置の書き込み・
消去方法でも同様である。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
書き込み・消去共にトンネリング現象を利用するため、
書き込み・消去に必要な電流を従来に比べ非常に小さく
でき、消去ゲート電極を備えたフローティングゲート型
半導体記憶装置の単一電源化動作および書き込み速度の
高速化を達成することができ、消去ゲート電極を備えた
フローテイングゲート型半導体記憶装置の低電圧化、高
性能化に大きく寄与することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の消去ゲート電極を備え
た半導体記憶装置およびその書き込み・消去方法を説明
するための平面図である。

【図２】本発明の実施の形態１の消去ゲート電極を備え
た半導体記憶装置およびその書き込み・消去方法を説明
するための断面図である。

【図３】本発明の実施の形態１において、選択的書き込
み方法を説明するためのメモリアレイの構成図である。

【図４】本発明の実施の形態１において、選択的消去方
法を説明するためのメモリアレイの構成図である。

【図５】本発明の実施の形態２の消去ゲート電極を備え
た半導体記憶装置およびその書き込み・消去方法を説明
するための平面図である。

【図６】本発明の実施の形態２の消去ゲート電極を備え
た半導体記憶装置およびその書き込み・消去方法を説明
するための断面図である。

【図７】本発明の実施の形態２において、選択的書き込
み方法を説明するためのメモリアレイの構成図である。

【図８】本発明の実施の形態２において、選択的消去方
法を説明するためのメモリアレイの構成図である。

【図９】本発明の実施の形態３に係る書き込み・消去方
法を説明するための消去ゲート電極を備えた半導体記憶
装置の平面図である。

【図１０】本発明の実施の形態３に係る書き込み・消去
方法を説明するための消去ゲート電極を備えた半導体記
憶装置の断面図である。

【図１１】本発明の実施の形態３において、選択的書き
込み方法を説明するためのメモリアレイの構成図であ
る。

【図１２】本発明の実施の形態３において、選択的消去
方法を説明するためのメモリアレイの構成図である。

【図１３】本発明の実施の形態１において、消去ゲート
電極を備えたスプリットゲート構造の半導体記憶装置の
平面図である。

【図１４】本発明の実施の形態１において、消去ゲート
電極を備えたスプリットゲート構造の半導体記憶装置の
断面図である。

【図１５】従来の消去ゲート電極を備えた半導体記憶装
置およびその書き込み・消去方法を説明するための平面
図

【図１６】従来の消去ゲート電極を備えた半導体記憶装
置およびその書き込み・消去方法を説明するための断面
図

【符号の説明】

１ Ｐ型シリコン基板（半導体基板） ２ ソース領域（Ｎ型拡散層） ３ ドレイン領域（Ｎ型拡散層） ４ 薄い酸化シリコン膜（トンネリング絶縁膜） ５ ポリシリコン膜（フローティングゲート電極） ６ 酸化シリコン膜 ７ ポリシリコン膜（コントロールゲート電極） ８ 酸化シリコン膜（素子分離絶縁膜） ９ 酸化シリコン膜（素子分離絶縁膜） １０ ポリシリコン膜（消去ゲート電極） １１ ポリシリコン酸化膜（トンネリング絶縁膜） １２ 酸化シリコン膜 １３ 酸化シリコン膜 １４、１５、１８ 電子 １６ Ｎ型シリコン基板 １７ Ｐ型ウエル領域

Claims (8)

【特許請求の範囲】
1. 【請求項１】一導電型の半導体基板内に設けられたソー
   ス領域およびドレイン領域と、前記半導体基板上の所定
   の領域に設けられた、トンネリング媒体となりうる第１
   の絶縁膜と、前記第１の絶縁膜上に設けられたフローテ
   ィングゲート電極と、前記フローティングゲート電極上
   に第２の絶縁膜を介して設けられたコントロールゲート
   電極と、前記フローティングゲート電極とトンネリング
   媒体となりうる第３の絶縁膜を介して接すると共に、前
   記コントロールゲート電極と第４の絶縁膜を介して接す
   る消去ゲート電極とを備えたことを特徴とする半導体記
   憶装置。
2. 【請求項２】一導電型の半導体基板内に設けられた、前
   記半導体基板と反対導電型のウエル領域と、前記ウエル
   領域内に設けられたソース領域およびドレイン領域と、
   前記ウエル領域の表面上の所定の領域に設けられた、ト
   ンネリング媒体となりうる第１の絶縁膜と、前記第１の
   絶縁膜上に設けられたフローティングゲート電極と、前
   記フローティングゲート電極上に第２の絶縁膜を介して
   設けられたコントロールゲート電極と、前記フローティ
   ングゲート電極とトンネリング媒体となりうる第３の絶
   縁膜を介して接すると共に、前記コントロールゲート電
   極と第４の絶縁膜を介して接する消去ゲート電極とを備
   えたことを特徴とする半導体記憶装置。
3. 【請求項３】前記トンネリング媒体となりうる第１の絶
   縁膜の厚みが５ｎｍから１５ｎｍの範囲内であることを
   特徴とする請求項１または２記載の半導体記憶装置。
4. 【請求項４】前記トンネリング媒体となりうる第３の絶
   縁膜が、ポリシリコン酸化膜であることを特徴とする請
   求項１または２記載の半導体記憶装置。
5. 【請求項５】一導電型の半導体基板内に設けられたソー
   ス領域およびドレイン領域と、前記半導体基板上の所定
   の領域に設けられた、トンネリング媒体となりうる第１
   の絶縁膜と、前記第１の絶縁膜上に設けられたフローテ
   ィングゲート電極と、前記フローティングゲート電極上
   に第２の絶縁膜を介して設けられたコントロールゲート
   電極と、前記フローティングゲート電極とトンネリング
   媒体となりうる第３の絶縁膜を介して接すると共に、前
   記コントロールゲート電極と第４の絶縁膜を介して接す
   る消去ゲート電極とを備えた半導体記憶装置への書き込
   み・消去方法であって、前記コントロールゲート電極に
   正の電圧を印加するとともに前記半導体基板に前記コン
   トロールゲート電極に印加するより低い電圧を印加し、
   発生した電子をトンネル現象により前記第１の絶縁膜を
   通過させ、前記フローティングゲート電極に電子を蓄積
   する一方、前記消去ゲート電極に正の電圧を印加すると
   ともに前記半導体基板に前記消去ゲート電極に印加する
   より低い電圧を印加し、前記フローティングゲート電極
   に蓄積された電子を、トンネル現象により前記第３の絶
   縁膜を通過させ、前記フローティングゲート電極から消
   去ゲート電極に電子を引き抜くことを特徴とする半導体
   記憶装置の書き込み・消去方法。
6. 【請求項６】一導電型の半導体基板内に設けられた前記
   半導体基板と反対導電型のウエル領域と、前記ウエル領
   域内に設けられたソース領域およびドレイン領域と、前
   記ウエル領域の表面上の所定の領域に設けられた、トン
   ネリング媒体となりうる第１の絶縁膜と、前記第１の絶
   縁膜上に設けられたフローティングゲート電極と、前記
   フローティングゲート電極上に第２の絶縁膜を介して設
   けられたコントロールゲート電極と、前記フローティン
   グゲート電極とトンネリング媒体となりうる第３の絶縁
   膜を介して接すると共に、前記コントロールゲート電極
   と第４の絶縁膜を介して接する消去ゲート電極とを備え
   た半導体記憶装置への書き込み・消去方法であって、前
   記コントロールゲート電極に正の電圧を印加するととも
   に前記ウエル領域に前記コントロールゲート電極に印加
   するより低い電圧を印加し、発生した電子をトンネル現
   象により前記第１の絶縁膜を通過させ、前記フローティ
   ングゲート電極に電子を蓄積する一方、前記消去ゲート
   電極に正の電圧を印加するとともに前記ウエル領域に前
   記消去ゲート電極に印加するより低い電圧を印加し、前
   記フローティングゲート電極に蓄積された電子を、トン
   ネル現象により前記第３の絶縁膜を通過させ、前記フロ
   ーティングゲート電極から消去ゲート電極に電子を引き
   抜くことを特徴とする半導体記憶装置の書き込み・消去
   方法。
7. 【請求項７】一導電型の半導体基板内に設けられたソー
   ス領域およびドレイン領域と、前記半導体基板上の所定
   の領域に設けられた、トンネリング媒体となりうる第１
   の絶縁膜と、前記第１の絶縁膜上に設けられたフローテ
   ィングゲート電極と、前記フローティングゲート電極上
   に第２の絶縁膜を介して設けられたコントロールゲート
   電極と、前記フローティングゲート電極とトンネリング
   媒体となりうる第３の絶縁膜を介して接すると共に、前
   記コントロールゲート電極と第４の絶縁膜を介して接す
   る消去ゲート電極とを備えた半導体記憶装置への書き込
   み・消去方法であって、前記消去ゲート電極に負の電圧
   を印加するとともに前記半導体基板に前記消去ゲート電
   極に印加するより高い電圧を印加し、電子をトンネル現
   象により前記第３の絶縁膜を通過させ、前記フローティ
   ングゲート電極に電子を蓄積する一方、前記コントロー
   ルゲート電極に接地電圧もしくは負の電圧を印加すると
   ともに前記ドレイン領域または前記ソース領域に正の電
   圧を印加し、前記フローティングゲート電極に蓄積され
   た電子を、トンネル現象により前記第３の絶縁膜を通過
   させ、前記フローティングゲート電極から前記ドレイン
   領域または前記ソース領域に電子を引き抜くことを特徴
   とする半導体記憶装置の書き込み・消去方法。
8. 【請求項８】一導電型の半導体基板内に設けられた前記
   半導体基板と反対導電型のウエル領域と、前記ウエル領
   域内に設けられたソース領域およびドレイン領域と、前
   記ウエル領域の表面上の所定の領域に設けられた、トン
   ネリング媒体となりうる第１の絶縁膜と、前記第１の絶
   縁膜上に設けられたフローティングゲート電極と、前記
   フローティングゲート電極上に第２の絶縁膜を介して設
   けられたコントロールゲート電極と、前記フローティン
   グゲート電極とトンネリング媒体となりうる第３の絶縁
   膜を介して接すると共に、前記コントロールゲート電極
   と第４の絶縁膜を介して接する消去ゲート電極とを備え
   た半導体記憶装置への書き込み・消去方法であって、前
   記消去ゲート電極に負の電圧を印加するとともに前記ウ
   エル領域に前記消去ゲート電極に印加するより高い電圧
   を印加し、電子をトンネル現象により前記第３の絶縁膜
   を通過させ、前記フローティングゲート電極に電子を蓄
   積する一方、前記コントロールゲート電極に接地電圧も
   しくは負の電圧を印加するとともに前記ドレイン領域ま
   たは前記ソース領域に正の電圧を印加し、前記フローテ
   ィングゲート電極に蓄積された電子を、トンネル現象に
   より前記第３の絶縁膜を通過させ、前記フローティング
   ゲート電極から前記ドレイン領域または前記ソース領域
   に電子を引き抜くことを特徴とする半導体記憶装置の書
   き込み・消去方法。