JP3324691B2 - 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 - Google Patents
不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびそのデータ書き換え方法に係わり、特に、半
導体基板の一主面上に、第１のゲート絶縁膜、浮遊ゲー
ト電極、第２のゲート絶縁膜、制御ゲート電極が順次積
層された複合ゲート電極と、前記複合ゲート電極両側の
前記半導体基板表面に形成されたソース、ドレインと、
を有する不揮発性半導体記憶装置およびそのデータ書き
換え方法に関する。
装置およびそのデータ書き換え方法に係わり、特に、半
導体基板の一主面上に、第１のゲート絶縁膜、浮遊ゲー
ト電極、第２のゲート絶縁膜、制御ゲート電極が順次積
層された複合ゲート電極と、前記複合ゲート電極両側の
前記半導体基板表面に形成されたソース、ドレインと、
を有する不揮発性半導体記憶装置およびそのデータ書き
換え方法に関する。
【０００２】
【従来の技術】浮遊ゲート電極を有する不揮発性半導体
記憶装置の構造を図１を用いて説明する。図１に示すよ
うに、Ｐ型半導体基板１上に、厚さ約１００オングスト
ローム程度の第１のゲート酸化膜４と、第１の多結晶シ
リコンからなる浮遊ゲート電極５と、ＯＮＯ（Oxide-Ni
tride-Oxide）の３層構造でなり、酸化膜換算約２００
オングストロームの第２のゲート絶縁膜６と、第２の多
結晶シリコンからなる制御ゲート電極７とが順次積層さ
れた複合ゲート電極を有し、該複合ゲート電極の両側の
Ｐ型半導体基板１にＮ+型拡散層からなるソース２及び
ドレイン３を有してメモリセルが構成される。
記憶装置の構造を図１を用いて説明する。図１に示すよ
うに、Ｐ型半導体基板１上に、厚さ約１００オングスト
ローム程度の第１のゲート酸化膜４と、第１の多結晶シ
リコンからなる浮遊ゲート電極５と、ＯＮＯ（Oxide-Ni
tride-Oxide）の３層構造でなり、酸化膜換算約２００
オングストロームの第２のゲート絶縁膜６と、第２の多
結晶シリコンからなる制御ゲート電極７とが順次積層さ
れた複合ゲート電極を有し、該複合ゲート電極の両側の
Ｐ型半導体基板１にＮ+型拡散層からなるソース２及び
ドレイン３を有してメモリセルが構成される。
【０００３】
【発明が解決しようとする課題】上述の構成の浮遊ゲー
ト電極を有する不揮発性記憶装置において、従来のデー
タの消去は、図３に示すように、ソース２に連結された
ＰＭＯＳトランジスタ等の消去負荷素子に例えば５Ｖを
印加し、ドレイン３は浮遊状態にし、制御ゲート電極７
には例えば−１０Ｖを印加して、浮遊ゲート電極５とソ
ース２との間に比較的高い消去電圧が印加されファウラ
ーノルトハイムトンネル（以後、ＦＮトンネルとい
う。）効果により浮遊ゲート電極に蓄積された電子がソ
ースに放出して行っていた（以後、ソース−ゲート消去
という。）。
ト電極を有する不揮発性記憶装置において、従来のデー
タの消去は、図３に示すように、ソース２に連結された
ＰＭＯＳトランジスタ等の消去負荷素子に例えば５Ｖを
印加し、ドレイン３は浮遊状態にし、制御ゲート電極７
には例えば−１０Ｖを印加して、浮遊ゲート電極５とソ
ース２との間に比較的高い消去電圧が印加されファウラ
ーノルトハイムトンネル（以後、ＦＮトンネルとい
う。）効果により浮遊ゲート電極に蓄積された電子がソ
ースに放出して行っていた（以後、ソース−ゲート消去
という。）。
【０００４】そして、ソースに連結された消去負荷素子
は通常ＰＭＯＳトランジスタが用いられる。
は通常ＰＭＯＳトランジスタが用いられる。
【０００５】図４は負荷ＰＭＯＳ特性およびセルのソー
ス電圧−ソース電流特性を示す特性図である。
ス電圧−ソース電流特性を示す特性図である。
【０００６】消去時セルアレイのソースに印加される実
際の電圧は負荷ＰＭＯＳトランジスタとセルソース電流
の電流−電圧特性の交点Ｑで決まり、消去初期の浮遊ゲ
ート電極に十分に電子が蓄積されて浮遊ゲート電極の電
位が負となっている段階ではソースに正電圧を印加する
と浮遊ゲート電極とのオーバーラップ領域でソース領域
の深く空乏化し多くのバンド間トンネル電流がながれる
ことになる。
際の電圧は負荷ＰＭＯＳトランジスタとセルソース電流
の電流−電圧特性の交点Ｑで決まり、消去初期の浮遊ゲ
ート電極に十分に電子が蓄積されて浮遊ゲート電極の電
位が負となっている段階ではソースに正電圧を印加する
と浮遊ゲート電極とのオーバーラップ領域でソース領域
の深く空乏化し多くのバンド間トンネル電流がながれる
ことになる。
【０００７】消去電流が多いと負荷ＰＭＯＳトランジス
タとセルソース電流の電流−電圧特性からセルソースに
印加される電圧は低くなり、消去が進み浮遊ゲート電極
の電位が上がるに従いバンド間トンネルによる消去電流
は低くなり、消去電圧は高くなっていくように制御され
ている。
タとセルソース電流の電流−電圧特性からセルソースに
印加される電圧は低くなり、消去が進み浮遊ゲート電極
の電位が上がるに従いバンド間トンネルによる消去電流
は低くなり、消去電圧は高くなっていくように制御され
ている。
【０００８】消去初期のソース電圧を低く制御すること
は重要な点で、ソース近傍でバンド間トンネルによる正
孔の生成を抑制し、正孔注入による第１のゲート絶縁膜
の膜質を劣化を抑制し、データ保持特性等の信頼性劣化
防ぐ効果がある。
は重要な点で、ソース近傍でバンド間トンネルによる正
孔の生成を抑制し、正孔注入による第１のゲート絶縁膜
の膜質を劣化を抑制し、データ保持特性等の信頼性劣化
防ぐ効果がある。
【０００９】しかし消去時間との兼ね合いで消去時のソ
ース−制御ゲート間の電圧は十分に低くは出来ず、実際
にはバンド間トンネルによる正孔注入は完全には抑制出
来ず、その為にゲート絶縁膜の劣化の避けられないのが
現状である。
ース−制御ゲート間の電圧は十分に低くは出来ず、実際
にはバンド間トンネルによる正孔注入は完全には抑制出
来ず、その為にゲート絶縁膜の劣化の避けられないのが
現状である。
【００１０】また別の消去法として、消去時のソース近
傍のバンド間トンネルを完全に抑制する為、消去時にソ
ースには電圧を印加せず、制御ゲート−基板間に電圧を
印加してメモリセルのチャンネル領域で浮遊ゲート電極
の電子を基板へＦＮトンネル放出させる方法（以後、チ
ャンネル消去という。）が提案されている。
傍のバンド間トンネルを完全に抑制する為、消去時にソ
ースには電圧を印加せず、制御ゲート−基板間に電圧を
印加してメモリセルのチャンネル領域で浮遊ゲート電極
の電子を基板へＦＮトンネル放出させる方法（以後、チ
ャンネル消去という。）が提案されている。
【００１１】このチャンネル消去では消去の際基板が深
くデプレーションになることはなく、バンド間トンネル
による正孔の生成が完全に抑制され、消去による第１の
ゲート絶縁膜の劣化を抑制できる。
くデプレーションになることはなく、バンド間トンネル
による正孔の生成が完全に抑制され、消去による第１の
ゲート絶縁膜の劣化を抑制できる。
【００１２】しかしこのチャンネル消去ではチャンネル
領域全面でＦＮトンネルさせる為、トンネル面積が前記
ソース消去ないしソース−ゲート消去に比べ広くなり、
トンネル領域のウイークスポット等の欠陥を拾いやすく
なり消去特性のメモリセル間のバラツキが増大する傾向
があるという問題があった。
領域全面でＦＮトンネルさせる為、トンネル面積が前記
ソース消去ないしソース−ゲート消去に比べ広くなり、
トンネル領域のウイークスポット等の欠陥を拾いやすく
なり消去特性のメモリセル間のバラツキが増大する傾向
があるという問題があった。
【００１３】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体基板の一主面上に、第１のゲート絶
縁膜、浮遊ゲート電極、第２のゲート絶縁膜、制御ゲー
ト電極が順次積層された複合ゲート電極と、前記複合ゲ
ート電極両側の前記半導体基板表面に形成されたソー
ス、ドレインと、を有する不揮発性半導体記憶装置にお
いて、前記浮遊ゲート電極に蓄積された電子を放出する
動作を行なう場合に、チャネル領域上の前記第１のゲー
ト絶縁膜を介して前記浮遊ゲート電極から電子をトンネ
ル放出させるように、前記制御ゲート電極と前記半導体
基板との間に電圧を印加した後、前記ソース又はドレイ
ンと前記浮遊ゲート電極とのオーバーラップ領域上の前
記第１のゲート絶縁膜を介して前記浮遊ゲート電極から
電子をトンネル放出させるように、前記制御ゲート電極
と前記ソース又はドレインとの間に電圧を印加する電圧
印加手段を有することを特徴とする。
記憶装置は、半導体基板の一主面上に、第１のゲート絶
縁膜、浮遊ゲート電極、第２のゲート絶縁膜、制御ゲー
ト電極が順次積層された複合ゲート電極と、前記複合ゲ
ート電極両側の前記半導体基板表面に形成されたソー
ス、ドレインと、を有する不揮発性半導体記憶装置にお
いて、前記浮遊ゲート電極に蓄積された電子を放出する
動作を行なう場合に、チャネル領域上の前記第１のゲー
ト絶縁膜を介して前記浮遊ゲート電極から電子をトンネ
ル放出させるように、前記制御ゲート電極と前記半導体
基板との間に電圧を印加した後、前記ソース又はドレイ
ンと前記浮遊ゲート電極とのオーバーラップ領域上の前
記第１のゲート絶縁膜を介して前記浮遊ゲート電極から
電子をトンネル放出させるように、前記制御ゲート電極
と前記ソース又はドレインとの間に電圧を印加する電圧
印加手段を有することを特徴とする。
【００１４】本発明の不揮発性半導体記憶装置のデータ
書き換え方法は、半導体基板の一主面上に、第１のゲー
ト絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜、制御
ゲート電極が順次積層された複合ゲート電極と、前記複
合ゲート電極両側の前記半導体基板表面に形成されたソ
ース、ドレインと、を有する不揮発性半導体記憶装置の
データ書き換え方法において、前記浮遊ゲート電極に蓄
積された電子を放出する動作を行なう場合に、チャネル
領域上の前記第１のゲート絶縁膜を介して前記浮遊ゲー
ト電極から電子をトンネル放出させた後に、前記ソース
又はドレインと前記浮遊ゲート電極とのオーバーラップ
領域上の前記第１のゲート絶縁膜を介して前記浮遊ゲー
ト電極から電子をトンネル放出させることを特徴とす
る。
書き換え方法は、半導体基板の一主面上に、第１のゲー
ト絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜、制御
ゲート電極が順次積層された複合ゲート電極と、前記複
合ゲート電極両側の前記半導体基板表面に形成されたソ
ース、ドレインと、を有する不揮発性半導体記憶装置の
データ書き換え方法において、前記浮遊ゲート電極に蓄
積された電子を放出する動作を行なう場合に、チャネル
領域上の前記第１のゲート絶縁膜を介して前記浮遊ゲー
ト電極から電子をトンネル放出させた後に、前記ソース
又はドレインと前記浮遊ゲート電極とのオーバーラップ
領域上の前記第１のゲート絶縁膜を介して前記浮遊ゲー
ト電極から電子をトンネル放出させることを特徴とす
る。
【００１５】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１６】本発明の浮遊ゲート電極を有する不揮発性
メモリセルの構造を図１を用いて説明する。図１に示す
ように、Ｐ型半導体基板１上に、厚さ約１００オングス
トローム程度の第１のゲート酸化膜４と、第１の多結晶
シリコンからなる浮遊ゲート電極５と、ＯＮＯ（Oxide-
Nitride- Oxide）の３層構造でなり、酸化膜換算約２０
０オングストロームの第２のゲート絶縁膜６と、第２の
多結晶シリコンからなる制御ゲート電極７とが順次積層
層された複合ゲート電極を有し、該複合ゲート電極の両
側の前記Ｐ型半導体基板１にＮ+型拡散層からなるソー
ス２及びドレイン３を有してメモリセルが構成される。
メモリセルの構造を図１を用いて説明する。図１に示す
ように、Ｐ型半導体基板１上に、厚さ約１００オングス
トローム程度の第１のゲート酸化膜４と、第１の多結晶
シリコンからなる浮遊ゲート電極５と、ＯＮＯ（Oxide-
Nitride- Oxide）の３層構造でなり、酸化膜換算約２０
０オングストロームの第２のゲート絶縁膜６と、第２の
多結晶シリコンからなる制御ゲート電極７とが順次積層
層された複合ゲート電極を有し、該複合ゲート電極の両
側の前記Ｐ型半導体基板１にＮ+型拡散層からなるソー
ス２及びドレイン３を有してメモリセルが構成される。
【００１７】浮遊ゲート電極５に電子が注入されていな
い初期状態ではメモリセルのしきい値は、基板表面のＰ
型不純物濃度に依存するが、通常は３Ｖ程度に設定され
る。
い初期状態ではメモリセルのしきい値は、基板表面のＰ
型不純物濃度に依存するが、通常は３Ｖ程度に設定され
る。
【００１８】次に上記不揮発性メモリセルの動作を説明
する。なお、データの消去動作については図２（ａ），
（ｂ）を用いて説明する。
する。なお、データの消去動作については図２（ａ），
（ｂ）を用いて説明する。
【００１９】データの読み出しは、ドレインに１Ｖ、ソ
ースに０Ｖ、制御ゲート電極に５Ｖを印加する。これに
より浮遊ゲート電極中の電子の有無により、データ
“０”、又は“１”が得られる。
ースに０Ｖ、制御ゲート電極に５Ｖを印加する。これに
より浮遊ゲート電極中の電子の有無により、データ
“０”、又は“１”が得られる。
【００２０】データの書き込みは、例えばドレインに約
６Ｖを、ソースに０Ｖを、そして制御ゲート電極には１
２Ｖを印加し、その結果ドレイン近傍でインパクトアイ
オナイゼーションが起こり、電子が浮遊ゲート電極に注
入され、データの書き込みが行われる。浮遊ゲート電極
に電子が十分に蓄積されメモリセルのしきい値が例えば
７Ｖの高レベルに設定される。
６Ｖを、ソースに０Ｖを、そして制御ゲート電極には１
２Ｖを印加し、その結果ドレイン近傍でインパクトアイ
オナイゼーションが起こり、電子が浮遊ゲート電極に注
入され、データの書き込みが行われる。浮遊ゲート電極
に電子が十分に蓄積されメモリセルのしきい値が例えば
７Ｖの高レベルに設定される。
【００２１】一方、データの消去は、浮遊ゲート電極の
電子を放出し、しきい値を例えば３Ｖの低レベルにする
消去方法では、浮遊ゲート電極に電子が充分にある消去
初期には、図２（ａ）に示すように、ソース２とドレイ
ン３を浮遊状態にして、基板を０Ｖに接地して、制御ゲ
ート電極７に例えば−２０Ｖの負電圧を印加して、浮遊
ゲート電極５から基板１に第１のゲート酸化膜４を介し
て電子をＦＮトンネル放出させるチャネル消去を行な
う。
電子を放出し、しきい値を例えば３Ｖの低レベルにする
消去方法では、浮遊ゲート電極に電子が充分にある消去
初期には、図２（ａ）に示すように、ソース２とドレイ
ン３を浮遊状態にして、基板を０Ｖに接地して、制御ゲ
ート電極７に例えば−２０Ｖの負電圧を印加して、浮遊
ゲート電極５から基板１に第１のゲート酸化膜４を介し
て電子をＦＮトンネル放出させるチャネル消去を行な
う。
【００２２】そして、消去がある程度進み、例えばしき
い値が５Ｖにまで低下した段階で、図２（ｂ）に示すよ
うに、制御ゲート電極７に例えば−１０Ｖ、ソース２に
例えば５Ｖの電圧を印加し、浮遊ゲート電極５とソース
２のオーバーラップ領域で第１のゲート酸化膜４を介し
て電子をＦＮトンネル放出させて、ソース−ゲート消去
を行ない、所望の低しきい値レベル、例えば３Ｖまで消
去する。
い値が５Ｖにまで低下した段階で、図２（ｂ）に示すよ
うに、制御ゲート電極７に例えば−１０Ｖ、ソース２に
例えば５Ｖの電圧を印加し、浮遊ゲート電極５とソース
２のオーバーラップ領域で第１のゲート酸化膜４を介し
て電子をＦＮトンネル放出させて、ソース−ゲート消去
を行ない、所望の低しきい値レベル、例えば３Ｖまで消
去する。
【００２３】このようにして、第１のゲート酸化膜４に
印加される消去電界が最も高くなる消去初期には第１の
ゲート酸化膜４へのホールの注入が抑制されるチャネル
消去で浮遊ゲート電極から電子をＦＮ放出し（図２
（ａ））、消去途中からソース−ゲート消去にすること
で（図２（ｂ））、消去のＦＮトンネル領域が浮遊ゲー
ト−ソースのオーバーラップ領域に小さく限定され、ま
た第１のゲート酸化膜の欠陥をトンネル領域に含みにく
くなり、消去バラツキを抑制できる。
印加される消去電界が最も高くなる消去初期には第１の
ゲート酸化膜４へのホールの注入が抑制されるチャネル
消去で浮遊ゲート電極から電子をＦＮ放出し（図２
（ａ））、消去途中からソース−ゲート消去にすること
で（図２（ｂ））、消去のＦＮトンネル領域が浮遊ゲー
ト−ソースのオーバーラップ領域に小さく限定され、ま
た第１のゲート酸化膜の欠陥をトンネル領域に含みにく
くなり、消去バラツキを抑制できる。
【００２４】また、本発明の他の実施例として、消去初
期のチャネル消去の段階に制御ゲート電極に例えば−１
２Ｖを印加し、基板に８Ｖを印加して制御ゲート電極と
基板間の電位差を分配して行うこともできる。
期のチャネル消去の段階に制御ゲート電極に例えば−１
２Ｖを印加し、基板に８Ｖを印加して制御ゲート電極と
基板間の電位差を分配して行うこともできる。
【００２５】以上説明した本実施例では、浮遊ゲート電
極に蓄積された電子を放出する動作をデータの消去動作
として説明したが、浮遊ゲート電極に蓄積された電子を
放出する動作をデータの書き込み動作としてとらえるこ
ともできる。
極に蓄積された電子を放出する動作をデータの消去動作
として説明したが、浮遊ゲート電極に蓄積された電子を
放出する動作をデータの書き込み動作としてとらえるこ
ともできる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
消去の際のホール注入による第１のゲート酸化膜の劣化
を抑制できるので、不揮発性記憶装置のデータ保持特性
が向上し、消去後のメモリセルのしきい値のバラつきも
抑制され、安定して製造できる不揮発性記憶装置を得る
ことが出来る。
消去の際のホール注入による第１のゲート酸化膜の劣化
を抑制できるので、不揮発性記憶装置のデータ保持特性
が向上し、消去後のメモリセルのしきい値のバラつきも
抑制され、安定して製造できる不揮発性記憶装置を得る
ことが出来る。
【００２７】その理由は、第１のゲート酸化膜に印加さ
れる消去電界が最も高くなる消去初期には第１のゲート
酸化膜へのホールの注入が抑制されるチャネル消去で浮
遊ゲート電極から電子をＦＮ放出し、消去途中からソー
ス−ゲート消去にすることで、消去のＦＮトンネル領域
が浮遊ゲート−ソースのオーバーラップ領域に小さく限
定され、また第１のゲート酸化膜の欠陥をトンネル領域
に含みにくくなり、消去バラツキを抑制できるからであ
る。
れる消去電界が最も高くなる消去初期には第１のゲート
酸化膜へのホールの注入が抑制されるチャネル消去で浮
遊ゲート電極から電子をＦＮ放出し、消去途中からソー
ス−ゲート消去にすることで、消去のＦＮトンネル領域
が浮遊ゲート−ソースのオーバーラップ領域に小さく限
定され、また第１のゲート酸化膜の欠陥をトンネル領域
に含みにくくなり、消去バラツキを抑制できるからであ
る。
【図１】浮遊ゲート電極を有する不揮発性半導体装置の
構成を説明する図である。
構成を説明する図である。
【図２】（ａ）、（ｂ）は本発明の不揮発性半導体装置
の動作を説明する図である。
の動作を説明する図である。
【図３】従来の不揮発性半導体装置の動作を説明する図
である。
である。
【図４】図４は負荷ＰＭＯＳ特性およびセルのソース電
圧−ソース電流特性を示す特性図である。
圧−ソース電流特性を示す特性図である。
１ Ｐ型半導体基板 ２ ソース ３ ドレイン ４ 第１のゲート酸化膜 ５ 浮遊ゲート電極 ６ 第２のゲート絶縁膜 ７ 制御ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/02 H01L 27/115 H01L 29/788
Claims (6)
- 【請求項１】 半導体基板の一主面上に、第１のゲート
絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜、制御ゲ
ート電極が順次積層された複合ゲート電極と、前記複合
ゲート電極両側の前記半導体基板表面に形成されたソー
ス、ドレインと、を有する不揮発性半導体記憶装置にお
いて、 前記浮遊ゲート電極に蓄積された電子を放出する動作を
行なう場合に、チャネル領域上の前記第１のゲート絶縁
膜を介して前記浮遊ゲート電極から電子をトンネル放出
させるように、前記制御ゲート電極と前記半導体基板と
の間に電圧を印加した後、前記ソース又はドレインと前
記浮遊ゲート電極とのオーバーラップ領域上の前記第１
のゲート絶縁膜を介して前記浮遊ゲート電極から電子を
トンネル放出させるように、前記制御ゲート電極と前記
ソース又はドレインとの間に電圧を印加する電圧印加手
段を有することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、前記浮遊ゲート電極に蓄積された電子を放
出する動作は、データの消去動作であることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項３】 請求項１に記載の不揮発性半導体記憶装
置において、前記浮遊ゲート電極に蓄積された電子を放
出する動作は、データの書き込み動作であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項４】 半導体基板の一主面上に、第１のゲート
絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜、制御ゲ
ート電極が順次積層された複合ゲート電極と、前記複合
ゲート電極両側の前記半導体基板表面に形成されたソー
ス、ドレインと、を有する不揮発性半導体記憶装置のデ
ータ書き換え方法において、 前記浮遊ゲート電極に蓄積された電子を放出する動作を
行なう場合に、チャネル領域上の前記第１のゲート絶縁
膜を介して前記浮遊ゲート電極から電子をトンネル放出
させた後に、前記ソース又はドレインと前記浮遊ゲート
電極とのオーバーラップ領域上の前記第１のゲート絶縁
膜を介して前記浮遊ゲート電極から電子をトンネル放出
させることを特徴とする不揮発性半導体記憶装置のデー
タ書き換え方法。 - 【請求項５】 請求項４に記載の不揮発性半導体記憶装
置のデータ書き換え方法において、前記浮遊ゲート電極
に蓄積された電子を放出する動作は、データの消去動作
であることを特徴とする不揮発性半導体記憶装置のデー
タ書き換え方法。 - 【請求項６】 請求項４に記載の不揮発性半導体記憶装
置のデータ書き換え方法において、前記浮遊ゲート電極
に蓄積された電子を放出する動作は、データの書き込み
動作であることを特徴とする不揮発性半導体記憶装置の
データ書き換え方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153798A JP3324691B2 (ja) | 1998-04-03 | 1998-04-03 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153798A JP3324691B2 (ja) | 1998-04-03 | 1998-04-03 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297088A JPH11297088A (ja) | 1999-10-29 |
| JP3324691B2 true JP3324691B2 (ja) | 2002-09-17 |
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ID=14029226
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9153798A Expired - Fee Related JP3324691B2 (ja) | 1998-04-03 | 1998-04-03 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324691B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4641697B2 (ja) * | 1999-12-17 | 2011-03-02 | スパンション エルエルシー | 信頼性の改善のためにｅｅｐｒｏｍの消去中に減じられた一定の電界を提供するための方法 |
| TWI305046B (ja) * | 2002-09-09 | 2009-01-01 | Macronix Int Co Ltd |
-
1998
- 1998-04-03 JP JP9153798A patent/JP3324691B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11297088A (ja) | 1999-10-29 |
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