JP2005012219A

JP2005012219A - Ｓｏｎｏｓメモリ素子及びそのデータ消去方法

Info

Publication number: JP2005012219A
Application number: JP2004177902A
Authority: JP
Inventors: Soo-Doo Chae; 洙杜蔡; Chung-Woo Kim; ▲チュン▼ 雨金; Jo-Won Lee; 兆遠李; Moon-Kyung Kim; ▲ムーン▼ 慶金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-06-16
Filing date: 2004-06-16
Publication date: 2005-01-13
Also published as: CN1585132A; KR20040107967A; US7187030B2; CN100383976C; US20070138541A1; US20040251490A1

Abstract

【課題】ＳＯＮＯＳメモリ素子及びそのデータ消去方法を提供する。
【解決手段】少なくとも一つのビットラインに接続された第１及び第２電極のうち少なくとも一つの電極とワードラインに接続されたゲート電極間の高電界によって発生するホットホールがトンネル酸化膜エネルギー障壁を越えて窒化膜に注入されることによってデータが消去されることを特徴とするＳＯＮＯＳメモリ素子のデータ消去方法である。本発明によれば、データ消去速度を向上させるとともに信頼性の高いデータ消去のできるメモリ素子を提供することができる。
【選択図】図６

Description

本発明はＳＯＮＯＳ（Ｓｉｌｉｃｏｎ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｉｌｉｃｏｎ）メモリ素子及びそのデータの記録と消去方法に係り、さらに詳細にはホットホールを利用して消去速度を向上させたＳＯＮＯＳメモリ素子及びそのデータ消去方法に関する。

図１Ａ及び図２Ａは、一般的なＳＯＮＯＳフラッシュＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）のメモリセルでデータの記録及び消去の原理を概略的に示す図面である。図１Ｂ及び図２Ｂは、図１Ａ及び図１Ｂに示されたＥＥＰＲＯＭのメモリセルでデータの記録及び消去時にエネルギー準位を概略的に示す図面である。

図１Ａ及び図２Ａを参照すれば、ＳＯＮＯＳフラッシュＥＥＰＲＯＭは、ｐ−Ｓｉ基板１と基板１に形成されるソース電極２及びドレイン電極３と、基板１の上面に積層されるトンネル酸化膜４と、トンネル酸化膜４の上面に積層される窒化膜５と、当該窒化膜５の上面に形成されるブロッキング酸化膜６と、当該ブロッキング酸化膜６の上面に形成されるＰｏｌｙ−Ｓｉゲート電極７と、を含む。ＳＯＮＯＳフラッシュメモリでトンネル酸化膜４と窒化膜５及びブロッキング酸化膜６は、一般的にＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜と通称される。

図１Ａ及び図１Ｂを参照すれば、ＳＯＮＯＳフラッシュＥＥＰＲＯＭにデータを記録するために、ｐ−Ｓｉ基板１を接地させ、ゲート電極７に所定の正電圧（Ｖ_G＞０）を印加する。それにより、基板１とゲート電極７間に電界が形成され、トンネル酸化膜４を横切るＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流が発生する。

前記ＦＮ電流によってソース電極２及びドレイン電極３間のチャンネルを進んでいる電子ｅ（チャンネル電流）は、トンネル酸化膜４のエネルギー障壁をトンネリングして窒化膜５に注入される。ナイトライト膜５にいったん保存された電子ｅは、ブロッキング酸化膜６のエネルギー障壁によって移動が阻止されて窒化膜５中にトラップされることによってメモリセルにデータが記録されることとなる。

図２Ａ及び図２Ｂを参照すれば、ＳＯＮＯＳフラッシュＥＥＰＲＯＭに記録されたデータを消去する場合には、基板１を接地させ、ゲート電極７に所定の負電圧（Ｖ_g＜０）を印加してデータ記録時と反対方向に電界を形成する。したがって、トンネル酸化膜４を横切るＦＮ電流は記録時と反対方向に生成され、電子ｅは、ＦＮ電流によって窒化膜５からトンネル酸化膜４をトンネリングして基板１に移動することによってデータが消去される。

しかし、消去の実施において、ＦＮ電流を利用する場合、ゲート電極７からブロッキング酸化膜６に越える電子ｅによって消去速度が遅くなる現象が発生する。ＮＯＲフラッシュメモリ素子の場合、記録時にＣＨＥＩ（ＣｈａｎｎｅｌＨｏｔＥｌｅｃｔｒｏｎＩｎｊｅｃｔｉｏｎ）方法を使用して局部的に電子をチャージングし、ＨＨＩ（ＨｏｔＨｏｌｅＩｎｊｅｃｔｉｏｎ）方法を利用して消去をする方法を一般的に利用するが、ＮＡＮＤフラッシュメモリの場合には、ＨＨＩ方法では窒化膜の全体に広げられている電子を消去できないので、ＦＮ電流を利用した記録及び消去方法を利用してきた。

図３は、ＳＯＮＯＳフラッシュＥＥＰＲＯＭでＦＮ方法を利用してデータを記録する場合、ゲート電圧の変化による記録時間としきい電圧Ｖ_thとの関係を示すグラフであり、図４は、ＳＯＮＯＳフラッシュＥＥＰＲＯＭでＦＮ方法を利用してデータを消去する場合、ゲート電圧の変化による消去時間及びしきい電圧Ｖ_thの変化を示すグラフである。

図３及び図４を参照すれば、同一しきい電圧Ｖ_thでデータ消去時間がデータ記録時間より長くあらわれるので、消去速度が記録速度に比べて遅くなることが分かる。これは、ゲート電極から電子が注入される現象の生じていることが推測される。

本発明が解決しようとする課題は、消去速度が向上したＳＯＮＯＳメモリ素子及びその消去方法を提供することである。

前記課題を達成するために本発明は、少なくとも一つのビットラインに接続された第１及び第２電極のうち少なくとも一つの電極とワードラインに接続されたゲート電極間の高電界によって形成されるホットホールがトンネル酸化膜エネルギー障壁を越えて窒化膜に注入されることによってデータが消去されることを特徴とするＳＯＮＯＳメモリ素子を提供する。

前記第１及び第２電極に同一正電圧が印加され、前記ゲート電極に負電圧が印加されることが望ましい。

前記ビットラインは、前記第１及び第２電極のうち何れか一つの電極からホットホールが注入されるように何れか一つの電極に接続されているか、または前記ビットラインは、前記第１及び第２電極の各電極からホットホールが注入されるように前記第１及び第２電極に各々接続された２つのビットラインを接続させる構成とすることもできる。

前記窒化膜と前記ゲート電極間には電子のトンネリングを阻止する遮断ブロッキング酸化膜が形成される。

前記トンネル酸化膜を横切って形成されるＦＮ電流によって前記窒化膜に電子がトンネリングされることによってデータが記録される。

前記トンネル酸化膜を横切って形成されるＦＮ電流によって前記窒化膜にホールがトンネリングされることによってデータが消去され、この場合、前記ゲート電極に負電圧が印加される。

前記第１電極と第２電極間には約１００ｎｍ未満の長さを有するチャンネルが形成されることが望ましい。

前記課題を達成するために本発明はまた、少なくとも一つのビットラインに接続された第１及び第２電極のうち少なくとも一つの電極に所定正電圧を印加する段階と、前記第１及び第２電極のうち少なくとも一つの電極から生成されるホットホールが窒化膜に注入されるようにワードラインに接続されたゲート電極に所定負電圧を印加することによって、前記第１及び第２電極のうち何れか一つの電極と前記ゲート電極間の高電界を形成する段階と、を含むことを特徴とするＳＯＮＯＳメモリ素子のデータ消去方法を提供する。

前記第１及び第２電極のうち何れか一つの電極に正電圧を印加し、何れか一つの電極にだけホットホールを注入できる。または、前記第１及び第２電極に接続された２つのビットラインを配置して各々正電圧を印加して両電極からホットホールを全て注入できる。

前記窒化膜と前記ゲート電極間に電子の移動を阻止するブロッキング酸化膜を形成する。

本発明によるＳＯＮＯＳメモリ素子及びそのデータ消去方法は、データを高速で消去できる。

以下、本発明の実施例によるＳＯＮＯＳメモリ素子の消去方法を、図面を参照して詳細に説明する。

図５Ａは、本発明の実施例によるＳＯＮＯＳメモリ素子の構成を概略的に示す回路図である。図５Ａを参照すれば、ＳＯＮＯＳメモリ素子は、積層型ゲート構造を有する複数のメモリセルＭを含む。カラム方向に配列される各メモリセルＭは、ＭＯＳトランジスタの第１及び第２電極、すなわち、ソース及びドレイン電極を相互共有する形態で直列接続されている。メモリセルＭのソース及びドレイン電極のうち何れか一つの電極は、選択ゲートトランジスタＳＧによって第１ビット線ＢＬ１に共通に接続される。

本発明の実施例によるメモリ素子では、前記第１ビット線ＢＬ１以外に別途に第２ビット線ＢＬ２を追加して第１ビット線ＢＬ１に接続していない他の一つの電極と共通に接続させる。第２ビット線ＢＬ２を別途に備えていない場合、第１ビット線ＢＬ１に接続する何れか一つの電極からのみホットホールが注入される一方、第２ビット線ＢＬ２をさらに備える場合、ソース及びドレイン電極の両電極からホットホールが注入されることとなる。

図５Ｂは、本発明の実施例によるＳＯＮＯＳメモリアレイの構成を概略的に示す回路図である。図５Ｂでは、積層型ゲート構造を有するメモリセルが複数のアレイ形態で配列された構造を表した。

図５Ａと同様に、カラム方向に配列されるメモリセルは、ＭＯＳトランジスタの第１及び第２電極、すなわち、ソース及びドレイン電極を相互共有する形態で接続されている。第１電極、すなわち、ソース電極は、各ソースラインＳＬ０、ＳＬ１、ＳＬ２、．．．と共通に接続されており、第２電極、すなわち、ドレイン電極は、各ビットラインＢＬ０、ＢＬ１、ＢＬ２、．．．と共通に接続されている。そして、行方向に配列されるメモリセルのゲート電極は、ワードラインＷＬ０、ＷＬ１、ＷＬ２、．．．と共通に接続されている。

ここで、図５ＢのソースラインＳＬ０、ＳＬ１、ＳＬ２、．．．は、一種のビットラインであって、ドレイン電極と連結されたビットラインＢＬ０、ＢＬ１、ＢＬ２、．．．と区別するために別途の名称で表記した。したがって、図５ＢのソースラインＳＬ０、ＳＬ１、ＳＬ２、．．．及びビットラインＢＬ０、ＢＬ１、ＢＬ２、．．．は、図５Ａの第１ビットラインＢＬ１及び第２ビスラインＢＬ２に対応する。このような構成を通じて、特定アドレスを有するメモリセルのソース、ドレイン及びゲートに電圧を印加してデータを消去することができる。

図６は、本発明の実施例によるＳＯＮＯＳメモリ素子からデータを消去する原理を概略的に示す図面である。

一般的に、ＳＯＮＯＳメモリ素子にデータを記録するためには、図１Ａに示されたように第１及び第２電極、すなわちソース及びドレイン電極１２，１３と基板１１とを接地させ、ゲート電極１７に正の高電圧Ｖ_gを印加してトンネル酸化膜１４にＦＮ電流を発生させて電子をチャンネル前面からフローティングゲートである窒化膜１５に注入させることによってデータを記録する。但し、ここで電子が窒化膜に注入される場合をデータの記録と称するか否かは任意的である。即ち、窒化膜に電子を注入する場合を“データの消去”と称し、電子を除去する場合（ホールを注入する状態）を“データの記録”と称することもできる。以下、窒化膜１５に電子を注入する場合を“データの記録”とし、電子を除去する場合（ホールが注入された場合）を“データの消去”と表現する。

しかし、データ消去のためには窒化膜１５に保存された電子を消滅させなければならない。このために、本発明の実施例によるＳＯＮＯＳメモリ素子で、ｐ−ウェル型基板１を接地させ、ｎ⁺型第１及び第２電極、すなわちソース及びドレイン電極１２，１３のうち何れか一つの電極に正電圧を印加し、ゲート電極１７に負電圧を印加してソース及びドレイン電極１２，１３のうち何れか一つの電極とゲート電極１７間に高電界を形成させる。この時、基板１のバルクに所定の正電圧を印加すれば、さらに効果的に高電界を形成することができる。

または、ソース及びドレイン電極１２，１３に正電圧Ｖ_s，Ｖ_dを印加すると同時に、ゲート電極１７に負電圧Ｖ_eを印加してソース及びドレイン電極１２，１３とゲート電極１７間に高電界を形成させることによってホットホールｈを生成する。ソース及びドレイン電極の電圧Ｖ_s，Ｖ_dは、同じ値や相異なる値を何れも利用でき、この場合にも基板１に所定正電圧を印加してさらに効果的に高電界を形成することができる。

ホットホールｈは、高電界によって加速しつつトンネル酸化膜１４のエネルギー障壁を越えて窒化膜１５に注入される。窒化膜１５に注入されたホットホールｈは、電子と電気的に反応して陰電荷を相殺させることによってデータを消去する。本発明の実施例によるＳＯＮＯＳメモリ素子は、ホットホールを注入してデータを消去するＨＨＩ方法を使用する。効果的なデータ消去のために、ＨＨＩ方法以外に従来のＦＮ電流を利用した電子の消去を併用することもある。

従来ＮＡＮＤフラッシュメモリ素子でＨＨＩ方法はソース電極またはドレイン電極の近傍からの長さ４０〜６０ｎｍのホール注入領域においてのみ局部的な消去だけを起こすので、データ消去に適していない面があった。しかし、本発明の実施例によるＳＯＮＯＳメモリ素子では、ソース及びドレイン電極１２，１３間のチャンネルが１００ｎｍ未満と短く、ソース及びドレイン電極１２，１３の両側からホールが注入され、トンネル酸化膜１４を通過するホットホールの全体注入長さが１００ｎｍを超えて窒化膜１５の全体に広げられている電子を相殺することとなる。特に、ＳｏＣ（ＳｙｓｔｅｍｏｎＣｈｉｐ）でＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を使用する場合、トンネル酸化膜が厚いので、ＦＮ電流を利用したデータ消去方法は効率的でない。この場合、本発明のＨＨＩ方法を利用して窒化膜１５の電子を効果的に消去できる。

図７Ａは、本発明の実施例によるＳＯＮＯＳメモリ素子でドレイン電圧Ｖ_dを０Ｖにし、ゲート電圧Ｖ_gを−６Ｖに固定させた後、ソース電圧Ｖ_sを３Ｖ、４Ｖ、５Ｖに各々変化させる場合、消去時間としきい電圧Ｖ_thとの関係を示すグラフである。

図７Ａを参照すれば、ソース電圧Ｖ_sが大きくなるほどしきい電圧Ｖ_gとの電圧差が大きくなるので、同一しきい電圧Ｖ_thで消去時間が次第に短くなることが分かる。ソース電極から注入されるホットホールの数は、ソース電圧Ｖ_sとゲート電圧Ｖ_gとの差異値に比例することが分かる。

図７Ｂは、本発明の実施例によるＳＯＮＯＳメモリ素子でドレイン電圧Ｖ_dを０Ｖに固定し、ソース電圧Ｖ_sを４Ｖに固定させた後、ゲート電圧Ｖ_gを−４Ｖ、−５Ｖ、−６Ｖに各々変化させる場合、消去時間としきい電圧Ｖ_thとの関係を示すグラフである。

図７Ｂを参照すれば、ゲート電圧Ｖ_gが大きくなるほどソース電圧Ｖ_sとの電圧差が大きくなるので、同一しきい電圧Ｖ_thで消去時間が次第に短くなることが分かる。ソース電圧Ｖ_sまたはゲート電圧Ｖ_gの変化による消去時間の変化は、図７Ａに示されたグラフと図７Ｂに示されたグラフとで類似にあらわれ、消去速度は従来のＮＡＮＤフラッシュメモリ素子の消去速度と類似にあらわれることが分かる。

図７Ｃは、本発明の実施例によるＳＯＮＯＳメモリ素子でゲート電圧Ｖ_gを−６Ｖに固定させ、ソース電圧Ｖ_sとドレイン電圧Ｖ_dとを各々３Ｖ、４Ｖ、５Ｖに同一に変化させる場合、消去時間としきい電圧Ｖ_thとの関係を示すグラフである。図７Ｃを参照すれば、図７Ａ及び図７Ｂに示されたグラフとは違って、同一しきい電圧Ｖ_thで消去時間が顕著に短くなることが分かる。これは、ソース及びドレイン電極からホットホールを注入することが何れか一つの電極から注入することよりさらに効果的であるということを表す。

図８は、本発明の実施例によるＳＯＮＯＳメモリ素子にＦＮ電流を利用してデータを記録し、ＨＨＩ方法を利用して消去を実行する場合、回数としきい電圧Ｖ_thとの関係を示すグラフであり、図９は、１０⁵回を超える記録及び消去を実行した場合、保持時間としきい電圧Ｖ_thとの関係を示すグラフである。

図８は、データ記録時ゲート電圧Ｖ_gを１２Ｖで１ｍｓ間印加し、データ消去時にゲート電圧Ｖ_gは−６Ｖ、ソース及びドレイン電圧Ｖ_s，Ｖ_dは５Ｖで５ｍｓ間印加した結果を示している。回数が１０⁴を超えて１０⁵に達するまで情報データ記録及び消去を実行しても、しきい電圧Ｖ_thがデータ記録時において１Ｖから２Ｖの間、またデータ消去時において−１.３Ｖから−１Ｖのあいだを維持することが分る。この結果より、本発明のＳＯＮＯＳメモリ素子の長期信頼性が高いことが確認できる。

図９を参照すれば、１０万回のデータ記録及び消去後に保持時間が１０⁶秒を経過した時、しきい電圧の差が０.７５Ｖを表すので、正常的なフラッシュメモリ素子の動作を表すことが分かる。本発明によるデータ消去方法は、感度限界値を０.５Ｖに設定する場合、有効な特性を有していることが分かる。

本発明のＳＯＮＯＳメモリ素子は、ソース及びドレイン電極に接続されたビットラインをさらに一つ追加し、ソース及びドレイン電極とゲート電極間に形成される高電界によってホットホールが窒化膜に注入されることによってデータを高速にかつ高い信頼性をもって消去することができる。

前記説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されなければならない。したがって、本発明の範囲は説明された実施例によって限定されず、特許請求の範囲に記載された技術的思想によって決定されなければならない。

本発明は、その特性を向上させたメモリ素子に関するものであって、半導体メモリ装置の分野に広く利用できる。

従来ＳＯＮＯＳフラッシュＥＥＰＲＯＭでデータを記録する原理を概略的に示す図面である。図１Ａのエネルギー準位を示す図である。従来ＳＯＮＯＳフラッシュＥＥＰＲＯＭでデータを消去する原理を概略的に示す図面である。図２Ａのエネルギー準位を示す図である。従来のＳＯＮＯＳフラッシュＥＥＰＲＯＭでゲート電圧Ｖ_gの変化による記録時間としきい電圧Ｖ_thとの関係を示すグラフである。従来のＳＯＮＯＳフラッシュＥＥＰＲＯＭでゲート電圧Ｖ_gの変化による消去時間としきい電圧Ｖ_thとの関係を示すグラフである。本発明の実施例によるＳＯＮＯＳメモリ素子の構成を概略的に示す回路図である。本発明の実施例によるＳＯＮＯＳメモリアレイの構成を概略的に示す回路図である。本発明の実施例によるＳＯＮＯＳメモリ素子でデータを消去する原理を概略的に示す図面である。本発明の実施例によるＳＯＮＯＳメモリ素子でゲート電圧Ｖ_gを固定させ、ソース電圧Ｖ_sを変化させる場合、消去時間としきい電圧Ｖ_thとの関係を示すグラフである。本発明の実施例によるＳＯＮＯＳメモリ素子でソース電圧Ｖ_sを固定させ、ゲート電圧Ｖ_gを変化させる場合、消去時間としきい電圧Ｖ_thとの関係を示すグラフである。本発明の実施例によるＳＯＮＯＳメモリ素子でゲート電圧Ｖ_gを固定させ、ソース電圧及びドレイン電圧Ｖ_s，Ｖ_dを変化させる場合、消去時間としきい電圧Ｖ_thとの関係を示すグラフである。本発明の実施例によるＳＯＮＯＳメモリ素子で記録及び消去時、回数によるしきい電圧Ｖ_thの変化を示すグラフである。本発明の実施例によるＳＯＮＯＳメモリ素子で記録及び消去時、保持時間としきい電圧Ｖ_thとの関係を示すグラフである。

符号の説明

１１基板
１２ソース電極
１３ドレイン電極
１４トンネル酸化膜
１５窒化膜
１６ブロッキング酸化膜
１７ゲート電極

Claims

少なくとも一つのビットラインに接続された第１電極及び第２電極のうち少なくとも一つの電極とワードラインに接続されたゲート電極間の高電界によって形成されるホットホールがトンネル酸化膜のエネルギー障壁を越えて窒化膜に注入されることによってデータが消去されることを特徴とするＳＯＮＯＳ（Ｓｉｌｉｃｏｎ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｃｅ／Ｓｉｌｉｃｏｎ）メモリ素子。
前記第１及び第２電極に同一正電圧が印加され、前記ゲート電極に負電圧が印加されることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
前記ビットラインは、前記第１及び第２電極のうち何れか一つの電極からホットホールが注入されるように何れか一つの電極に接続されたことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
前記ビットラインは、前記第１及び第２電極の各電極からホットホールが注入されるように前記第１及び第２電極に各々接続された二つのラインを含むことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
前記窒化膜と前記ゲート電極間には電子のトンネリングを阻止するブロッキング酸化膜が形成されたことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
前記トンネル酸化膜を横切って形成されるＦＮ電流によって前記窒化膜に電子がトンネリングされることによってデータが記録されることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
前記トンネル酸化膜を横切って形成されるＦＮ電流によって前記窒化膜にホットホールがトンネリングされることによってデータが消去されることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
前記ゲート電極に負電圧が印加されることを特徴とする請求項７に記載のＳＯＮＯＳメモリ素子。
前記第１及び第２電極は、前記ゲート電極の下において隔離され当該離隔距離であるチャンネル長が約１００ｎｍ未満であることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
少なくとも一つのビットラインに接続された第１及び第２電極のうち少なくとも一つの電極に所定正電圧を印加する段階と、
前記第１及び第２電極のうち少なくとも一つの電極から生成されるホットホールが窒化膜に注入されるようにワードラインに接続されたゲート電極に所定負電圧を印加することによって、前記第１及び第２電極のうち何れか一つの電極と前記ゲート電極間の高電界を形成する段階と、を含むことを特徴とするＳＯＮＯＳメモリ素子のデータ消去方法。
前記第１及び第２電極のうち何れか一つの電極に正電圧を印加し、他の電極は接地させることを特徴とする請求項１０に記載のＳＯＮＯＳメモリ素子のデータ消去方法。
前記第１及び第２電極に各々接続された二つのビットラインを配置して同一正電圧を印加することを特徴とする請求項１０に記載のＳＯＮＯＳメモリ素子のデータ消去方法。
前記窒化膜と前記ゲート電極間に電子の移動を阻止するブロッキング酸化膜を形成することを特徴とする請求項１０に記載のＳＯＮＯＳメモリ素子のデータ消去方法。
前記第１及び第２電極は、約１００ｎｍ未満の前記チャンネル長を有することを特徴とする請求項１０に記載のＳＯＮＯＳメモリ素子のデータ消去方法。
請求項１に記載のＳＯＮＯＳメモリ素子は、一つのビットラインと一つのワードラインに接続されており、
半導体基板に前記第１電極と前記第２電極が形成されかつ前記ビットラインに接続され、
前記トンネル酸化膜が前記基板上に形成され、
前記窒化膜は前記トンネル酸化膜上に形成され、
前記ブロッキング酸化膜は前記窒化膜上に形成され、
前記ゲート電極は前記ブロッキング酸化膜状に形成されかつ前記ワードラインに接続されている前記基板に形成された半導体装置を構成していることを特徴とするＳＯＮＯＳメモリ素子。