JP2872873B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2872873B2 JP2872873B2 JP33621192A JP33621192A JP2872873B2 JP 2872873 B2 JP2872873 B2 JP 2872873B2 JP 33621192 A JP33621192 A JP 33621192A JP 33621192 A JP33621192 A JP 33621192A JP 2872873 B2 JP2872873 B2 JP 2872873B2
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- Japan
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- drain region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。さらに詳しくは、ドレイン領域の高耐圧化を図り、
書込みおよび消去をともにＦＮ電流で行うことができる
半導体記憶装置に関する。
る。さらに詳しくは、ドレイン領域の高耐圧化を図り、
書込みおよび消去をともにＦＮ電流で行うことができる
半導体記憶装置に関する。
【０００２】
【従来の技術】電気的にデータの書換えが可能で無電源
状態でもデータ保持ができるＥＥＰＲＯＭが幅広く使用
されている。このＥＥＰＲＯＭにはフローティングゲー
トにホットエレクトロンを注入するフラッシュメモリ型
と、絶縁膜にＦＮトンネリングやダイレクトトンネリン
グなどにより、電子を注入する金属−酸化膜−チッ化膜
−酸化膜−半導体構造のＭＯＮＯＳ（metal oxide nitr
ide oxide semiconductor)型や金属−チッ化膜−酸化膜
−半導体構造のＭＮＯＳ(metal nitride oxide semicon
ductor) 型とがある。
状態でもデータ保持ができるＥＥＰＲＯＭが幅広く使用
されている。このＥＥＰＲＯＭにはフローティングゲー
トにホットエレクトロンを注入するフラッシュメモリ型
と、絶縁膜にＦＮトンネリングやダイレクトトンネリン
グなどにより、電子を注入する金属−酸化膜−チッ化膜
−酸化膜−半導体構造のＭＯＮＯＳ（metal oxide nitr
ide oxide semiconductor)型や金属−チッ化膜−酸化膜
−半導体構造のＭＮＯＳ(metal nitride oxide semicon
ductor) 型とがある。
【０００３】フローティングゲートを有する半導体記憶
装置のメモリセルは、たとえば図６に示されるように、
シリコンからなるｐ型の半導体基板21にチャネル領域22
を挟んでその両側にリンなどの不純物が導入されたｎ-
型の低濃度領域23ａとヒ素などが導入されたｎ+ 型の高
濃度領域23ｂからなるソース領域23およびヒ素などのｎ
+ 型の不純物が導入されたドレイン領域24が形成され、
前記チャネル領域22の上面には、酸化法などにより酸化
ケイ素などからなるトンネル絶縁膜25が設けられたの
ち、ＣＶＤ法などによりフローティングゲート26、層間
絶縁膜27およびコントロールゲート28が順次設けられ、
前記ソース領域23およびドレイン領域24はそれぞれソー
ス線29およびビット線30に連結されてメモリセルを構成
している。ソース領域23を二重拡散構造にする理由は、
消去の際高電圧をソースに印加するため、耐圧を向上さ
せる目的で低濃度領域23ａを設けている。
装置のメモリセルは、たとえば図６に示されるように、
シリコンからなるｐ型の半導体基板21にチャネル領域22
を挟んでその両側にリンなどの不純物が導入されたｎ-
型の低濃度領域23ａとヒ素などが導入されたｎ+ 型の高
濃度領域23ｂからなるソース領域23およびヒ素などのｎ
+ 型の不純物が導入されたドレイン領域24が形成され、
前記チャネル領域22の上面には、酸化法などにより酸化
ケイ素などからなるトンネル絶縁膜25が設けられたの
ち、ＣＶＤ法などによりフローティングゲート26、層間
絶縁膜27およびコントロールゲート28が順次設けられ、
前記ソース領域23およびドレイン領域24はそれぞれソー
ス線29およびビット線30に連結されてメモリセルを構成
している。ソース領域23を二重拡散構造にする理由は、
消去の際高電圧をソースに印加するため、耐圧を向上さ
せる目的で低濃度領域23ａを設けている。
【０００４】この半導体記憶装置の書込みおよび消去を
行うばあい、以下の手順で行われる。
行うばあい、以下の手順で行われる。
【０００５】書込みを行うばあい、まず、ソース電極29
を接地した状態で、コントロールゲート28に12Ｖとビッ
ト線30に６〜７Ｖ程度の比較的高い電圧を印加する。こ
れにより、ソース領域23とドレイン領域24のあいだに電
流が流れ、ドレイン領域24近傍の高電界の部分に高エネ
ルギーのホットエレクトロンが発生する。このホットエ
レクトロンはトンネル絶縁膜25のエネルギー凖位を上回
るため、トンネル絶縁膜25を通過し、フローティングゲ
ート26に注入される。このようにして、所望のセルのフ
ローティングゲート26にのみホットエレクトロンの注入
を行い、書込みを行う。
を接地した状態で、コントロールゲート28に12Ｖとビッ
ト線30に６〜７Ｖ程度の比較的高い電圧を印加する。こ
れにより、ソース領域23とドレイン領域24のあいだに電
流が流れ、ドレイン領域24近傍の高電界の部分に高エネ
ルギーのホットエレクトロンが発生する。このホットエ
レクトロンはトンネル絶縁膜25のエネルギー凖位を上回
るため、トンネル絶縁膜25を通過し、フローティングゲ
ート26に注入される。このようにして、所望のセルのフ
ローティングゲート26にのみホットエレクトロンの注入
を行い、書込みを行う。
【０００６】一方、消去を行うばあいには、コントロー
ルゲート28を接地し、かつビット線30側をフロートにし
た状態でソース電極29に12Ｖ程度の高電圧を印加するこ
とにより、ホットエレクトロンをフローティングゲート
26から引き抜くことにより行う。
ルゲート28を接地し、かつビット線30側をフロートにし
た状態でソース電極29に12Ｖ程度の高電圧を印加するこ
とにより、ホットエレクトロンをフローティングゲート
26から引き抜くことにより行う。
【０００７】
【発明が解決しようとする課題】しかし、叙上の半導体
記憶装置では、書込みを行うばあいにホットエレクトロ
ンを用いている。そのため、高エネルギーを有するホッ
トエレクトロンはソースとドレインのあいだに流れる電
流の１％にもみたなく、大部分の電流は無駄となり、注
入効率が非常にわるく、消費電流が多くなる。しかも、
高エネルギーを有するホットエレクトロンがトンネル絶
縁膜を通過するため、トンネル絶縁膜にストレスが発生
し、書込み回数に制限が生じる。
記憶装置では、書込みを行うばあいにホットエレクトロ
ンを用いている。そのため、高エネルギーを有するホッ
トエレクトロンはソースとドレインのあいだに流れる電
流の１％にもみたなく、大部分の電流は無駄となり、注
入効率が非常にわるく、消費電流が多くなる。しかも、
高エネルギーを有するホットエレクトロンがトンネル絶
縁膜を通過するため、トンネル絶縁膜にストレスが発生
し、書込み回数に制限が生じる。
【０００８】本発明者は、この問題を解決するため、フ
ローティングゲートを有するメモリセルの駆動方式とし
てＦＮ電流によりフローティングゲートに電子を注入す
ることにより消去状態とし、電子を引き抜くことにより
書込み状態とする方式を考え出した。この方法によれ
ば、注入効率を大幅に向上させることができるが、ＦＮ
電流を発生させて書込み操作を行うときにドレイン側に
高電圧（約12Ｖ程度）が印加されるためドレイン領域24
の耐圧がもたないという問題が生じる。したがって従来
のフローティングゲートを有するメモリセルにＦＮ電流
による書込みをするためには、ドレイン領域の高耐圧化
が不可欠となる。
ローティングゲートを有するメモリセルの駆動方式とし
てＦＮ電流によりフローティングゲートに電子を注入す
ることにより消去状態とし、電子を引き抜くことにより
書込み状態とする方式を考え出した。この方法によれ
ば、注入効率を大幅に向上させることができるが、ＦＮ
電流を発生させて書込み操作を行うときにドレイン側に
高電圧（約12Ｖ程度）が印加されるためドレイン領域24
の耐圧がもたないという問題が生じる。したがって従来
のフローティングゲートを有するメモリセルにＦＮ電流
による書込みをするためには、ドレイン領域の高耐圧化
が不可欠となる。
【０００９】一方、ＭＯＳＩＣの高密度化につれてゲー
ト長が１μｍ以下にまで短縮されてくると、ドレイン近
傍の電界強度が大きくなり、電子のゲート絶縁膜へのト
ラップなど、トランジスタの特性、信頼性上好ましくな
いため、ドレイン領域を二重拡散構造とするＬＤＤ形Ｍ
ＯＳトランジスタが実用化されている。しかし、この構
造はとくに短かいゲート長のＭＯＳトランジスタでホッ
トキャリアの発生を防止することを目的として採用され
るもので、ドレイン領域の低濃度領域の端部がゲート電
極の端部下側に位置するもので、高濃度領域の端部はゲ
ート電極よりはるかに外側に存在するものである。
ト長が１μｍ以下にまで短縮されてくると、ドレイン近
傍の電界強度が大きくなり、電子のゲート絶縁膜へのト
ラップなど、トランジスタの特性、信頼性上好ましくな
いため、ドレイン領域を二重拡散構造とするＬＤＤ形Ｍ
ＯＳトランジスタが実用化されている。しかし、この構
造はとくに短かいゲート長のＭＯＳトランジスタでホッ
トキャリアの発生を防止することを目的として採用され
るもので、ドレイン領域の低濃度領域の端部がゲート電
極の端部下側に位置するもので、高濃度領域の端部はゲ
ート電極よりはるかに外側に存在するものである。
【００１０】本発明ではかかる問題を解決するためにな
されたものであり、フローティングゲートを有する半導
体記憶装置のドレインの高耐圧化を達成し、書込み、消
去の両方共をＦＮ電流を用いる半導体記憶装置を提供す
ることを目的とする。
されたものであり、フローティングゲートを有する半導
体記憶装置のドレインの高耐圧化を達成し、書込み、消
去の両方共をＦＮ電流を用いる半導体記憶装置を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、（ａ）半導体基板に設けられた（イ）ドレイン領
域、（ロ）ソース領域および（ハ）該ドレイン領域とソ
ース領域で挟まれたチャネル領域と、（ｂ）該チャネル
領域上で前記半導体基板表面に順次設けられた（ニ）ト
ンネル絶縁膜、（ホ）フローティングゲート、（ヘ）層
間絶縁膜および（ト）コントロールゲートとからなるメ
モリセルがマトリックス状に配列され、前記半導体基板
の電子をトンネリングにより前記フローティングゲート
に注入することにより消去の状態とし、前記フローティ
ングゲートの電子をトンネリングにより前記ドレイン領
域に引き抜くことにより書込みの状態とする半導体記憶
装置であって、前記各メモリセルのドレイン領域が前記
書込み時の耐圧が向上するように高濃度領域とその外周
に設けられた低濃度領域の二重拡散層からなり、かつ、
前記書込み時のトンネリングによる電子の引抜きが容易
になるように前記ドレイン領域の高濃度領域の端部が前
記各メモリセルのフローティングゲートの下方に位置す
るように形成されてなることを特徴としている。
は、（ａ）半導体基板に設けられた（イ）ドレイン領
域、（ロ）ソース領域および（ハ）該ドレイン領域とソ
ース領域で挟まれたチャネル領域と、（ｂ）該チャネル
領域上で前記半導体基板表面に順次設けられた（ニ）ト
ンネル絶縁膜、（ホ）フローティングゲート、（ヘ）層
間絶縁膜および（ト）コントロールゲートとからなるメ
モリセルがマトリックス状に配列され、前記半導体基板
の電子をトンネリングにより前記フローティングゲート
に注入することにより消去の状態とし、前記フローティ
ングゲートの電子をトンネリングにより前記ドレイン領
域に引き抜くことにより書込みの状態とする半導体記憶
装置であって、前記各メモリセルのドレイン領域が前記
書込み時の耐圧が向上するように高濃度領域とその外周
に設けられた低濃度領域の二重拡散層からなり、かつ、
前記書込み時のトンネリングによる電子の引抜きが容易
になるように前記ドレイン領域の高濃度領域の端部が前
記各メモリセルのフローティングゲートの下方に位置す
るように形成されてなることを特徴としている。
【００１２】
【作用】本発明の半導体記憶装置によれば、各メモリセ
ルのドレイン領域の周囲にドレイン領域より低濃度の拡
散層が設けられているため、書込み時にコントロールゲ
ートを接地した状態でドレイン電極に高電圧を印加して
も、基板とのあいだに充分な高耐圧化がえられる。しか
もゲート領域の高濃度領域がフローティングゲートの端
部下にかかっているため、書込み時にフローティングゲ
ートからの電子の引抜きも効率的に行える。
ルのドレイン領域の周囲にドレイン領域より低濃度の拡
散層が設けられているため、書込み時にコントロールゲ
ートを接地した状態でドレイン電極に高電圧を印加して
も、基板とのあいだに充分な高耐圧化がえられる。しか
もゲート領域の高濃度領域がフローティングゲートの端
部下にかかっているため、書込み時にフローティングゲ
ートからの電子の引抜きも効率的に行える。
【００１３】これにより、ＦＮ電流によりフローティン
グゲートに電子を注入することにより記憶の消去状態と
し、コントロールゲートに対しドレインを高電位にする
ことにより、フローティングゲートから電子を引き抜き
書込み状態とすることができるため、書込み、消去共に
両電極間に印加された電圧に基づき電子が移動するＦＮ
電流により行われ、電流に相当する電子の注入、引抜き
が行われ、無駄な消費電流が激減する。また、高エネル
ギーを有する電子を注入するというホットエレクトロン
の利用ではないため、半導体基板とフローティングゲー
ト間のトンネル絶縁膜の劣化が少なく、書換え回数を大
幅に増加できる。
グゲートに電子を注入することにより記憶の消去状態と
し、コントロールゲートに対しドレインを高電位にする
ことにより、フローティングゲートから電子を引き抜き
書込み状態とすることができるため、書込み、消去共に
両電極間に印加された電圧に基づき電子が移動するＦＮ
電流により行われ、電流に相当する電子の注入、引抜き
が行われ、無駄な消費電流が激減する。また、高エネル
ギーを有する電子を注入するというホットエレクトロン
の利用ではないため、半導体基板とフローティングゲー
ト間のトンネル絶縁膜の劣化が少なく、書換え回数を大
幅に増加できる。
【００１４】
【実施例】つぎに図面を参照しながら、本発明の半導体
記憶装置の説明を行う。
記憶装置の説明を行う。
【００１５】図１は、本発明の半導体記憶装置の一実施
例を示す各記憶素子の平面配置を示す平面図、図２は図
１のII−II線断面図、図３は図２の要部拡大断面図、図
４は本発明の半導体記憶装置の消去、書込みの方法を説
明する図で、（ａ）が消去法の説明図、（ｂ）が書込み
法の説明図、図５はフローティングゲートを有するメモ
リトランジスタをマトリックス状に配列したスタック型
半導体記憶装置の等価回路図である。
例を示す各記憶素子の平面配置を示す平面図、図２は図
１のII−II線断面図、図３は図２の要部拡大断面図、図
４は本発明の半導体記憶装置の消去、書込みの方法を説
明する図で、（ａ）が消去法の説明図、（ｂ）が書込み
法の説明図、図５はフローティングゲートを有するメモ
リトランジスタをマトリックス状に配列したスタック型
半導体記憶装置の等価回路図である。
【００１６】図１〜３において、半導体基板１にフィー
ルド絶縁膜２がマトリックス状に形成され、図１におい
て縦方向に並ぶメモリセルを分離している。メモリセル
は図２に示されるように、ソース領域３とドレイン領域
４とのあいだのチャネル領域11上の表面にトンネル絶縁
膜５を介して第１のポリシリコン層からなるフローティ
ングゲート６、層間絶縁膜７および第２のポリシリコン
層からなるコントロールゲート８が積層され、その表面
を覆う層間膜９に設けたコンタクト孔にビットコンタク
ト10が設けられ、横方向に並ぶセルの各ドレイン領域４
を電気的に接続するビット線Ｂが設けられている。各メ
モリセルのドレイン領域４は高濃度領域４ａと低濃度領
域４ｂとからなる二重拡散層で形成され、高濃度領域４
ａの端部もフローティングゲート６の下方に延びてい
る。これはフローティングゲート６からドレイン領域４
に電子を引き抜くためである。
ルド絶縁膜２がマトリックス状に形成され、図１におい
て縦方向に並ぶメモリセルを分離している。メモリセル
は図２に示されるように、ソース領域３とドレイン領域
４とのあいだのチャネル領域11上の表面にトンネル絶縁
膜５を介して第１のポリシリコン層からなるフローティ
ングゲート６、層間絶縁膜７および第２のポリシリコン
層からなるコントロールゲート８が積層され、その表面
を覆う層間膜９に設けたコンタクト孔にビットコンタク
ト10が設けられ、横方向に並ぶセルの各ドレイン領域４
を電気的に接続するビット線Ｂが設けられている。各メ
モリセルのドレイン領域４は高濃度領域４ａと低濃度領
域４ｂとからなる二重拡散層で形成され、高濃度領域４
ａの端部もフローティングゲート６の下方に延びてい
る。これはフローティングゲート６からドレイン領域４
に電子を引き抜くためである。
【００１７】このような構造にすることにより、ドレイ
ン領域４の濃度勾配がなだらかになり、逆バイアス印加
時に電界が緩和され、高耐圧化が達成される。
ン領域４の濃度勾配がなだらかになり、逆バイアス印加
時に電界が緩和され、高耐圧化が達成される。
【００１８】この半導体記憶装置を製造するには、まず
図１の平面図に示すようにフィールド絶縁膜２を酸化法
などにより半導体基板１の表面に設けたのち、図２〜３
の断面図に示すように、活性領域上にたとえば酸化ケイ
素膜からなるトンネル絶縁膜５を80〜120 Åの厚さで設
ける。
図１の平面図に示すようにフィールド絶縁膜２を酸化法
などにより半導体基板１の表面に設けたのち、図２〜３
の断面図に示すように、活性領域上にたとえば酸化ケイ
素膜からなるトンネル絶縁膜５を80〜120 Åの厚さで設
ける。
【００１９】つぎに、フローティングゲート６とするた
とえば第１のポリシリコンをたとえばＣＶＤ法により10
00〜2000Åの厚さ堆積し、層間絶縁膜７とする酸化ケイ
素、チッ化ケイ素、酸化ケイ素からなるＯＮＯの３層構
造の絶縁膜を全体で200 〜300 Åになるように同じくＣ
ＶＤ法などで堆積する。さらにコントロールゲート８と
する第２のポリシリコン層を同様に3000〜4000Åの厚さ
設けたのちパターニングし、各メモリセルのフローティ
ングゲート６、層間絶縁膜７およびコントロールゲート
８を設ける。そののちドレイン領域の低濃度領域４ｂを
形成するため、レジスト膜などでマスキングしてたとえ
ばリンイオンをドーズ量1E14〜5E14／ｃｍ2 、50〜150
ｋｅＶのエネルギーで打込み、不純物濃度が1E18〜1E19
／ｃｍ3の低濃度領域とする。つぎに、コントロールゲ
ート８などをマスクとしてヒ素イオンなどを5E14〜5E15
／ｃｍ2 のドーズ量で50〜100 ｋｅＶの注入エネルギー
によりイオン打込みすることにより、ソース領域３およ
びドレイン領域の高濃度領域４ａがそれぞれ不純物濃度
1E20〜5E20／ｃｍ3 で形成される。さらに酸化ケイ素な
どからなる絶縁膜を全体に被膜し横方向に並ぶ各セルの
ドレイン領域を結ぶビット線11や縦方向に並ぶ各メモリ
セルのコントロールゲートを連結するワード線（図示せ
ず）をＡｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕなどにより10
000 Å程度の厚さで設ける。
とえば第１のポリシリコンをたとえばＣＶＤ法により10
00〜2000Åの厚さ堆積し、層間絶縁膜７とする酸化ケイ
素、チッ化ケイ素、酸化ケイ素からなるＯＮＯの３層構
造の絶縁膜を全体で200 〜300 Åになるように同じくＣ
ＶＤ法などで堆積する。さらにコントロールゲート８と
する第２のポリシリコン層を同様に3000〜4000Åの厚さ
設けたのちパターニングし、各メモリセルのフローティ
ングゲート６、層間絶縁膜７およびコントロールゲート
８を設ける。そののちドレイン領域の低濃度領域４ｂを
形成するため、レジスト膜などでマスキングしてたとえ
ばリンイオンをドーズ量1E14〜5E14／ｃｍ2 、50〜150
ｋｅＶのエネルギーで打込み、不純物濃度が1E18〜1E19
／ｃｍ3の低濃度領域とする。つぎに、コントロールゲ
ート８などをマスクとしてヒ素イオンなどを5E14〜5E15
／ｃｍ2 のドーズ量で50〜100 ｋｅＶの注入エネルギー
によりイオン打込みすることにより、ソース領域３およ
びドレイン領域の高濃度領域４ａがそれぞれ不純物濃度
1E20〜5E20／ｃｍ3 で形成される。さらに酸化ケイ素な
どからなる絶縁膜を全体に被膜し横方向に並ぶ各セルの
ドレイン領域を結ぶビット線11や縦方向に並ぶ各メモリ
セルのコントロールゲートを連結するワード線（図示せ
ず）をＡｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕなどにより10
000 Å程度の厚さで設ける。
【００２０】前述のフローティングゲート６とコントロ
ールゲート８とのあいだの層間絶縁膜をＯＮＯの３層構
造にしたのは、絶縁性を高めるためであるが、いずれか
１層または２層で構成してもよい。また、ドレイン領域
をリンによる低濃度領域とヒ素による高濃度領域の例で
説明したが、リン不純物は周囲に拡散し易くヒ素不純物
は拡散しにくく高濃度を維持するため好ましいが、必ず
しも限定されない。さらに、ｐ型半導体基板にｎ型のソ
ース、ドレイン領域の例で説明したが、それぞれ逆の導
電型でもよい。
ールゲート８とのあいだの層間絶縁膜をＯＮＯの３層構
造にしたのは、絶縁性を高めるためであるが、いずれか
１層または２層で構成してもよい。また、ドレイン領域
をリンによる低濃度領域とヒ素による高濃度領域の例で
説明したが、リン不純物は周囲に拡散し易くヒ素不純物
は拡散しにくく高濃度を維持するため好ましいが、必ず
しも限定されない。さらに、ｐ型半導体基板にｎ型のソ
ース、ドレイン領域の例で説明したが、それぞれ逆の導
電型でもよい。
【００２１】つぎに、本発明の半導体記憶装置の駆動法
を説明する。
を説明する。
【００２２】従来のフローティングゲートを有するフラ
ッシュメモリはフローティングゲートにホットエレクト
ロンを注入することにより書込みを行い、電子を引き抜
くことにより消去をしていたが、本発明では、電子をフ
ローティングゲートに注入することにより消去状態と
し、各セルごとに電子を引き抜くことにより書込み状態
とすることによって、電子の移動を両電極間に印加され
た電圧に基づくＦＮ電流で行うことに特徴がある。
ッシュメモリはフローティングゲートにホットエレクト
ロンを注入することにより書込みを行い、電子を引き抜
くことにより消去をしていたが、本発明では、電子をフ
ローティングゲートに注入することにより消去状態と
し、各セルごとに電子を引き抜くことにより書込み状態
とすることによって、電子の移動を両電極間に印加され
た電圧に基づくＦＮ電流で行うことに特徴がある。
【００２３】まず、記憶状態を消去する方法は、図４
（ａ）のようにコントロールゲートが半導体基板１に対
して高電位になるように電圧を印加し、基板から電子を
フローティングゲートに注入することによって行う。た
とえば、コントロールゲート８に18Ｖ、ソース領域３お
よび半導体基板１を接地（０Ｖ）にすることにより半導
体基板１からコントロールゲート８にＦＮ電流が流れ、
フローティングゲート６にトンネル絶縁膜５を通り抜け
て電子が注入される。ドレイン領域４はフロート状態と
しておく。この消去はワードラインごとに一括して行わ
れる。そのため、他のワードライン（他の列のメモリト
ランジスタのコントロールゲート）は０Ｖとする。
（ａ）のようにコントロールゲートが半導体基板１に対
して高電位になるように電圧を印加し、基板から電子を
フローティングゲートに注入することによって行う。た
とえば、コントロールゲート８に18Ｖ、ソース領域３お
よび半導体基板１を接地（０Ｖ）にすることにより半導
体基板１からコントロールゲート８にＦＮ電流が流れ、
フローティングゲート６にトンネル絶縁膜５を通り抜け
て電子が注入される。ドレイン領域４はフロート状態と
しておく。この消去はワードラインごとに一括して行わ
れる。そのため、他のワードライン（他の列のメモリト
ランジスタのコントロールゲート）は０Ｖとする。
【００２４】つぎに、書込みは図４（ｂ）のように選択
セルＰ1 のコントロールゲート１を接地し、ドレイン領
域４が12Ｖ程度の高電位になるように電圧ＶPPを印加し
フローティングゲート６から電子を引き抜くことによっ
て行う。このとき、非選択セルのコントロールゲート８
には６Ｖ程度の禁止電位Ｖi を印加し、書込みを防止す
る。
セルＰ1 のコントロールゲート１を接地し、ドレイン領
域４が12Ｖ程度の高電位になるように電圧ＶPPを印加し
フローティングゲート６から電子を引き抜くことによっ
て行う。このとき、非選択セルのコントロールゲート８
には６Ｖ程度の禁止電位Ｖi を印加し、書込みを防止す
る。
【００２５】書込み時の電位の印加状態はこの例に限ら
ず、たとえばコントロールゲート８を接地するのではな
く、負の電位−７Ｖ程度を印加することにより、ドレイ
ン領域４に５Ｖ程度の低い電位を印加することもでき
る。その結果、ドレイン領域４と基板１間の電位差は小
さくなりリーク電流も減少し、耐圧的にも向上する。
ず、たとえばコントロールゲート８を接地するのではな
く、負の電位−７Ｖ程度を印加することにより、ドレイ
ン領域４に５Ｖ程度の低い電位を印加することもでき
る。その結果、ドレイン領域４と基板１間の電位差は小
さくなりリーク電流も減少し、耐圧的にも向上する。
【００２６】このメモリトランジスタのセルが図５のよ
うにマトリックス状に配列され、各列のセルのコントロ
ールゲートを連結してワード線Ｗ1 、Ｗ2 ……が形成さ
れ、各行のセルのドレインを接続してビット線Ｂ1 、Ｂ
2 ……が形成され、各メモリトランジスタのソースが連
結されてソース線とされることにより、スタック型半導
体記憶装置が形成される。
うにマトリックス状に配列され、各列のセルのコントロ
ールゲートを連結してワード線Ｗ1 、Ｗ2 ……が形成さ
れ、各行のセルのドレインを接続してビット線Ｂ1 、Ｂ
2 ……が形成され、各メモリトランジスタのソースが連
結されてソース線とされることにより、スタック型半導
体記憶装置が形成される。
【００２７】この半導体記憶装置のマトリックス状に形
成された各セルのうち選択セルＰ1の消去、書込み、読
出しの方法について説明する。
成された各セルのうち選択セルＰ1の消去、書込み、読
出しの方法について説明する。
【００２８】まず、消去に関しては、選択セルＰ1 の存
在するワード線Ｗ3 に高電位（約18Ｖ）を印加し、他の
列のワード線Ｗ1 、Ｗ2 、Ｗ4 、ソース線および基板に
０Ｖまたはそれに近い低電位を印加し、各ビット線をフ
ロート状態Ｆにすることにより、ＦＮトンネリングによ
る電子の注入が行われ、ワード線単位で消去される。こ
の電位の印加法としては、ワード線Ｗ3 に11Ｖを印加
し、基板に−７Ｖを印加し、他のワード線Ｗ1 、Ｗ2 、
Ｗ4 ……を０Ｖにすると共にビット線Ｂ1 、Ｂ2……お
よびソース線をフロート状態Ｆにすることによっても同
様にワード線単位で消去される。
在するワード線Ｗ3 に高電位（約18Ｖ）を印加し、他の
列のワード線Ｗ1 、Ｗ2 、Ｗ4 、ソース線および基板に
０Ｖまたはそれに近い低電位を印加し、各ビット線をフ
ロート状態Ｆにすることにより、ＦＮトンネリングによ
る電子の注入が行われ、ワード線単位で消去される。こ
の電位の印加法としては、ワード線Ｗ3 に11Ｖを印加
し、基板に−７Ｖを印加し、他のワード線Ｗ1 、Ｗ2 、
Ｗ4 ……を０Ｖにすると共にビット線Ｂ1 、Ｂ2……お
よびソース線をフロート状態Ｆにすることによっても同
様にワード線単位で消去される。
【００２９】つぎに、セルＰ1 のメモリトランジスタに
書き込むばあいは、ワード線Ｗ3 を接地し、他の列のワ
ード線Ｗ1 、Ｗ2 、Ｗ4 ……には禁止電位Ｖｉ（約６
Ｖ）を印加する。また、セルＰ1 のビット線Ｂ1 には高
電位（約12Ｖ）を印加し、セルＰ1 の行以外のビット線
Ｂ2 ……はフロート状態Ｆとする。また、各セルのソー
スと基板は０Ｖにする。そうすると、セルＰ1 のトラン
ジスタはドレインがコントロールゲートに対して高電位
になり、フローティングゲートからドレイン側に電子が
引き抜かれて書込みがなされる。一方、他のセルは、異
なる列のセルは全てワード線に禁止電位約６Ｖが印加さ
れており、ドレインとの電圧が低く、書込みは行われ
ず、セルＰ1 と同じ列にあり、セルＰ1 以外の下の行の
各セルは、ビット線Ｂ2 ……がフロート状態Ｆになって
おり、電流が流れないため書込みはなされない。したが
って、セルＰ1 以外のセルには書込みが行われず、セル
Ｐ1 のみに書込みが行われる。また、コントロールゲー
トに負の電位を印加するときは、ワード線Ｗ3 に−７
Ｖ、ビット線Ｂ1 に５Ｖを印加し、他のワード線Ｗ1 、
Ｗ2 、Ｗ4 ……および基板を０Ｖ、ビット線Ｂ2 ……お
よびソース線をフロートとすることにより同様に書込み
をできる。
書き込むばあいは、ワード線Ｗ3 を接地し、他の列のワ
ード線Ｗ1 、Ｗ2 、Ｗ4 ……には禁止電位Ｖｉ（約６
Ｖ）を印加する。また、セルＰ1 のビット線Ｂ1 には高
電位（約12Ｖ）を印加し、セルＰ1 の行以外のビット線
Ｂ2 ……はフロート状態Ｆとする。また、各セルのソー
スと基板は０Ｖにする。そうすると、セルＰ1 のトラン
ジスタはドレインがコントロールゲートに対して高電位
になり、フローティングゲートからドレイン側に電子が
引き抜かれて書込みがなされる。一方、他のセルは、異
なる列のセルは全てワード線に禁止電位約６Ｖが印加さ
れており、ドレインとの電圧が低く、書込みは行われ
ず、セルＰ1 と同じ列にあり、セルＰ1 以外の下の行の
各セルは、ビット線Ｂ2 ……がフロート状態Ｆになって
おり、電流が流れないため書込みはなされない。したが
って、セルＰ1 以外のセルには書込みが行われず、セル
Ｐ1 のみに書込みが行われる。また、コントロールゲー
トに負の電位を印加するときは、ワード線Ｗ3 に−７
Ｖ、ビット線Ｂ1 に５Ｖを印加し、他のワード線Ｗ1 、
Ｗ2 、Ｗ4 ……および基板を０Ｖ、ビット線Ｂ2 ……お
よびソース線をフロートとすることにより同様に書込み
をできる。
【００３０】さらに、読出しに関しては、たとえばセル
Ｐ1 の読出しを行うばあい、書込みの際の高電圧より低
い電位（約５Ｖ）をワード線Ｗ3 に印加し、ビット線Ｂ
1 に１Ｖ程度を印加し、他の列のワード線Ｗ1 、Ｗ2 、
Ｗ4 ……および他の行のビット線Ｂ2 ……ならびにソー
ス線と基板を０Ｖにすることにより読出しができる。す
なわち、セルＰ1 のみが、ドレインの電位がソースの電
位より１Ｖ程度高くてこのトランジスタに電流が流れう
る状態にあり、コントロールゲートに印加された電圧と
フローティングゲートに注入された電子の状態によるし
きい値電圧に応じてＯＮになったり、ＯＦＦになること
により、「１」または「０」の状態を読み出すことがで
きる。
Ｐ1 の読出しを行うばあい、書込みの際の高電圧より低
い電位（約５Ｖ）をワード線Ｗ3 に印加し、ビット線Ｂ
1 に１Ｖ程度を印加し、他の列のワード線Ｗ1 、Ｗ2 、
Ｗ4 ……および他の行のビット線Ｂ2 ……ならびにソー
ス線と基板を０Ｖにすることにより読出しができる。す
なわち、セルＰ1 のみが、ドレインの電位がソースの電
位より１Ｖ程度高くてこのトランジスタに電流が流れう
る状態にあり、コントロールゲートに印加された電圧と
フローティングゲートに注入された電子の状態によるし
きい値電圧に応じてＯＮになったり、ＯＦＦになること
により、「１」または「０」の状態を読み出すことがで
きる。
【００３１】これらの関係を表にまとめると表１のよう
になる。
になる。
【００３２】
【表１】
【００３３】また、負電圧を用いたばあいの電圧の関係
は表２のようになる。
は表２のようになる。
【００３４】
【表２】
【００３５】
【発明の効果】本発明によれば、ドレイン領域の高耐圧
化を達成することができるため、フローティングゲート
を有するメモリトランジスタの消去をフローティングゲ
ートに電子を注入することにより行い、書込みをフロー
ティングゲートから電子を引抜くことにより行え、書込
み、消去のいずれもＦＮ電流で行うことができる。その
結果、電子の注入効率がほぼ 100％となり、無駄な電流
がないため、低消費電力化を達成でき、電池駆動のパソ
コンなどにおいても電池の交換または充電を大幅に減少
できる。さらに、ＦＮ電流による電子の注入、引抜きを
行い、高いエネルギーを有するホットエレクトロンの注
入がなされないため、トンネル絶縁膜の劣化が少なく、
書換え回数も大幅に向上する。
化を達成することができるため、フローティングゲート
を有するメモリトランジスタの消去をフローティングゲ
ートに電子を注入することにより行い、書込みをフロー
ティングゲートから電子を引抜くことにより行え、書込
み、消去のいずれもＦＮ電流で行うことができる。その
結果、電子の注入効率がほぼ 100％となり、無駄な電流
がないため、低消費電力化を達成でき、電池駆動のパソ
コンなどにおいても電池の交換または充電を大幅に減少
できる。さらに、ＦＮ電流による電子の注入、引抜きを
行い、高いエネルギーを有するホットエレクトロンの注
入がなされないため、トンネル絶縁膜の劣化が少なく、
書換え回数も大幅に向上する。
【図１】本発明の半導体記憶装置の一実施例を示す平面
説明図である。
説明図である。
【図２】図１のII−II線断面図である。
【図３】図２の要部拡大断面図である。
【図４】本発明の半導体記憶装置の消去、書込みの方法
を説明する図で、（ａ）が消去法の説明図、（ｂ）が書
込み法の説明図である。
を説明する図で、（ａ）が消去法の説明図、（ｂ）が書
込み法の説明図である。
【図５】フローティングゲートを有するメモリトランジ
スタをマトリックス状に配列したスタック型半導体記憶
装置の等価回路図である。
スタをマトリックス状に配列したスタック型半導体記憶
装置の等価回路図である。
【図６】従来の半導体記憶装置の断面図である。
１ 半導体基板 ３ ソース領域 ４ ドレイン領域 ４ａ 高濃度領域 ４ｂ 低濃度領域 ５ トンネル絶縁膜 ６ フローティングゲート ７ 層間絶縁膜 ８ コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 （ａ）半導体基板に設けられた（イ）ド
レイン領域、（ロ）ソース領域および（ハ）該ドレイン
領域とソース領域で挟まれたチャネル領域と、 （ｂ）該チャネル領域上で前記半導体基板表面に順次設
けられた（ニ）トンネル絶縁膜、（ホ）フローティング
ゲート、（ヘ）層間絶縁膜および（ト）コントロールゲ
ートとからなるメモリセルがマトリックス状に配列さ
れ、前記半導体基板の電子をトンネリングにより前記フ
ローティングゲートに注入することにより消去の状態と
し、前記フローティングゲートの電子をトンネリングに
より前記ドレイン領域に引き抜くことにより書込みの状
態とする半導体記憶装置であって、 前記各メモリセルのドレイン領域が前記書込み時の耐圧
が向上するように高濃度領域とその外周に設けられた低
濃度領域の二重拡散層からなり、かつ、前記書込み時の
トンネリングによる電子の引抜きが容易になるように前
記ドレイン領域の高濃度領域の端部が前記各メモリセル
のフローティングゲートの下方に位置するように形成さ
れてなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33621192A JP2872873B2 (ja) | 1992-12-16 | 1992-12-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33621192A JP2872873B2 (ja) | 1992-12-16 | 1992-12-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188429A JPH06188429A (ja) | 1994-07-08 |
| JP2872873B2 true JP2872873B2 (ja) | 1999-03-24 |
Family
ID=18296787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33621192A Expired - Fee Related JP2872873B2 (ja) | 1992-12-16 | 1992-12-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2872873B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3147847B2 (ja) | 1998-02-24 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR20030057897A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조 방법 |
| CN1305130C (zh) * | 2003-12-01 | 2007-03-14 | 联华电子股份有限公司 | 一种非挥发性存储器及其运作方法 |
-
1992
- 1992-12-16 JP JP33621192A patent/JP2872873B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188429A (ja) | 1994-07-08 |
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