JP3147847B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は、金属層、酸化物層
及び半導体層を有するＭＯＳ型の半導体装置及びその製
造方法に関し、特に、ホットキャリア耐性の制約による
微細化の妨げ及び電流能力の低下を防止した半導体装置
及びその製造方法に関する。
及び半導体層を有するＭＯＳ型の半導体装置及びその製
造方法に関し、特に、ホットキャリア耐性の制約による
微細化の妨げ及び電流能力の低下を防止した半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】近時、ＭＯＳ型電界効果トランジスタ
（ＭＯＳＦＥＴ）の微細化が進むのに伴ってホットキャ
リアによる問題が顕在化してきている。これは、ＭＯＳ
ＦＥＴのゲート長を短くしても、その動作電圧をゲート
長の短縮に比例して低下させることができないことを原
因としている。
（ＭＯＳＦＥＴ）の微細化が進むのに伴ってホットキャ
リアによる問題が顕在化してきている。これは、ＭＯＳ
ＦＥＴのゲート長を短くしても、その動作電圧をゲート
長の短縮に比例して低下させることができないことを原
因としている。
【０００３】ゲート長の短縮によって電源電圧等の回路
パラメータを一定の規則に従って比例縮小し、ＭＯＳＦ
ＥＴの特性を劣化させることなく微細化する手法として
スケーリング則がある。このスケーリング則に従う場
合、チャンネル長Ｌを１／ｋ倍に縮小してＬ／ｋのチャ
ンネル長を有するデバイスを使用するときには、電源電
圧をチャンネル長と同じく１／ｋ倍に縮小する必要があ
る。しかし、実際のデバイスではこのようなスケーリン
グ則に従って電源電圧を１／ｋ倍に縮小していない。こ
れは、スケーリング則に従って電源電圧を低くして製造
された集積回路には、回路性能の改善が小さいこと及び
外部からの供給電源を変える必要があること等の欠点が
あるからである。このため、実際の集積回路には電源電
圧を変化させることなくチャンネル長のみを縮小したＭ
ＯＳＦＥＴが使われている。
パラメータを一定の規則に従って比例縮小し、ＭＯＳＦ
ＥＴの特性を劣化させることなく微細化する手法として
スケーリング則がある。このスケーリング則に従う場
合、チャンネル長Ｌを１／ｋ倍に縮小してＬ／ｋのチャ
ンネル長を有するデバイスを使用するときには、電源電
圧をチャンネル長と同じく１／ｋ倍に縮小する必要があ
る。しかし、実際のデバイスではこのようなスケーリン
グ則に従って電源電圧を１／ｋ倍に縮小していない。こ
れは、スケーリング則に従って電源電圧を低くして製造
された集積回路には、回路性能の改善が小さいこと及び
外部からの供給電源を変える必要があること等の欠点が
あるからである。このため、実際の集積回路には電源電
圧を変化させることなくチャンネル長のみを縮小したＭ
ＯＳＦＥＴが使われている。
【０００４】このように電源電圧が低下させることなく
ＭＯＳＦＥＴの微細化を促進するとＭＯＳＦＥＴの内部
電界がますます増大する。ＭＯＳＦＥＴの内部電界はド
レイン近傍で最大値をとり、その領域でインパクトイオ
ン化が起こる。この現象で生じた高いエネルギーを得た
キャリアはホットキャリアと呼ばれている。
ＭＯＳＦＥＴの微細化を促進するとＭＯＳＦＥＴの内部
電界がますます増大する。ＭＯＳＦＥＴの内部電界はド
レイン近傍で最大値をとり、その領域でインパクトイオ
ン化が起こる。この現象で生じた高いエネルギーを得た
キャリアはホットキャリアと呼ばれている。
【０００５】このホットキャリアにより種々のＭＯＳＦ
ＥＴの信頼性上の問題が引き起こされる。特に、発生し
たホットキャリアがゲート酸化膜に注入された場合に
は、そこにトラップ及び界面準位を発生させたり、それ
らに捕獲されることによりＭＯＳＦＥＴの特性を変化さ
せる。これにより、例えば、しきい値電圧の変化や相互
コンダクタンスｇmの低下がもたらされる。そこで、こ
のような問題の原因となるホットキャリアの発生を抑制
するために、種々の構造のＭＯＳＦＥＴが提案され使用
されている。特に、このようなＭＯＳＦＥＴとして、例
えば、一般的に使用されている二重ドレイン構造（ＤＤ
Ｄ：Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）及
びＬＤＤ構造（ＬｉｇｈｔｌｙＤｏｐｅｄ−Ｄｒａｉ
ｎ）が挙げられる。これらはドレインのゲート電極の側
面に形成された絶縁膜の直下に低不純物濃度領域を設
け、その部分の電界を低減しようとする構造である。
ＥＴの信頼性上の問題が引き起こされる。特に、発生し
たホットキャリアがゲート酸化膜に注入された場合に
は、そこにトラップ及び界面準位を発生させたり、それ
らに捕獲されることによりＭＯＳＦＥＴの特性を変化さ
せる。これにより、例えば、しきい値電圧の変化や相互
コンダクタンスｇmの低下がもたらされる。そこで、こ
のような問題の原因となるホットキャリアの発生を抑制
するために、種々の構造のＭＯＳＦＥＴが提案され使用
されている。特に、このようなＭＯＳＦＥＴとして、例
えば、一般的に使用されている二重ドレイン構造（ＤＤ
Ｄ：Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）及
びＬＤＤ構造（ＬｉｇｈｔｌｙＤｏｐｅｄ−Ｄｒａｉ
ｎ）が挙げられる。これらはドレインのゲート電極の側
面に形成された絶縁膜の直下に低不純物濃度領域を設
け、その部分の電界を低減しようとする構造である。
【０００６】以下、従来の二重ドレイン構造を有するｎ
チャネルＭＯＳＦＥＴの製造方法について説明する。図
１０（ａ）乃至１１（ｂ）は従来の半導体装置の製造方
法を工程順に示す断面図である。先ず、図１０（ａ）に
示すように、ｐ型半導体基板５１表面に個々の素子を電
気的に分離するための素子分離絶縁膜５２を選択酸化法
等で形成する。次いで、熱酸化を行うことによりゲート
酸化膜５３を形成する。このとき、図１０（ａ）には図
示されていないが、熱拡散又は高エネルギイオン注入技
術等によりウェル形成を行うこともある。
チャネルＭＯＳＦＥＴの製造方法について説明する。図
１０（ａ）乃至１１（ｂ）は従来の半導体装置の製造方
法を工程順に示す断面図である。先ず、図１０（ａ）に
示すように、ｐ型半導体基板５１表面に個々の素子を電
気的に分離するための素子分離絶縁膜５２を選択酸化法
等で形成する。次いで、熱酸化を行うことによりゲート
酸化膜５３を形成する。このとき、図１０（ａ）には図
示されていないが、熱拡散又は高エネルギイオン注入技
術等によりウェル形成を行うこともある。
【０００７】次に、図１０（ｂ）に示すように、ゲート
電極５４をゲート酸化膜５３上に選択的に形成する。
電極５４をゲート酸化膜５３上に選択的に形成する。
【０００８】そして、図１０（ｃ）に示すように、第１
のｎ型不純物５５をイオン注入し、ゲート電極５４に対
して自己整合的に第１のｎ型不純物層５５ａを形成す
る。このとき、例えば、第１のｎ型不純物５５はリンで
あり、その注入エネルギは２０乃至３０ｋｅＶ、そのド
ーズ量は１×１０14乃至５×１０14（ｃｍ-2）である。
のｎ型不純物５５をイオン注入し、ゲート電極５４に対
して自己整合的に第１のｎ型不純物層５５ａを形成す
る。このとき、例えば、第１のｎ型不純物５５はリンで
あり、その注入エネルギは２０乃至３０ｋｅＶ、そのド
ーズ量は１×１０14乃至５×１０14（ｃｍ-2）である。
【０００９】更に、図１１（ａ）に示すように、第２の
ｎ型不純物５６をイオン注入し、ゲート電極５４に対し
て自己整合的に第２のｎ型不純物層５６ａを形成する。
このとき、例えば、第２のｎ型不純物５６はヒ素であ
り、その注入エネルギは３０乃至５０ｋｅＶ、そのドー
ズ量は１×１０15乃至５×１０15（ｃｍ-2）である。
ｎ型不純物５６をイオン注入し、ゲート電極５４に対し
て自己整合的に第２のｎ型不純物層５６ａを形成する。
このとき、例えば、第２のｎ型不純物５６はヒ素であ
り、その注入エネルギは３０乃至５０ｋｅＶ、そのドー
ズ量は１×１０15乃至５×１０15（ｃｍ-2）である。
【００１０】次いで、図１１（ｂ）に示すように、全面
に層間絶縁膜６０を形成しコンタクトホール等を形成し
た後、選択的に金属配線６４を形成して二重ドレイン構
造のＭＯＳＦＥＴを完成させる。
に層間絶縁膜６０を形成しコンタクトホール等を形成し
た後、選択的に金属配線６４を形成して二重ドレイン構
造のＭＯＳＦＥＴを完成させる。
【００１１】この従来の製造方法によれば、第１のｎ型
不純物５５と第２のｎ型不純物５６とは拡散係数が相違
するため、夫々の不純物をゲート電極５４に対して自己
整合的にイオン注入しても製造過程の熱処理、例えば、
熱酸化工程及び平坦化技術として併用される熱処理によ
り不純物の拡散状態が相違する。このため、拡散係数が
大きい不純物が拡散係数が小さい不純物より等方的によ
り拡散し、図１１（ｂ）に示すように、拡散係数が小さ
い不純物層の周囲を拡散係数が大きい不純物層が囲む構
造が得られる。
不純物５５と第２のｎ型不純物５６とは拡散係数が相違
するため、夫々の不純物をゲート電極５４に対して自己
整合的にイオン注入しても製造過程の熱処理、例えば、
熱酸化工程及び平坦化技術として併用される熱処理によ
り不純物の拡散状態が相違する。このため、拡散係数が
大きい不純物が拡散係数が小さい不純物より等方的によ
り拡散し、図１１（ｂ）に示すように、拡散係数が小さ
い不純物層の周囲を拡散係数が大きい不純物層が囲む構
造が得られる。
【００１２】次に、従来のＬＤＤ構造を有するｎチャネ
ルＭＯＳＦＥＴの製造方法について説明する。図１２
（ａ）乃至１３（ｃ）は従来の半導体装置の製造方法を
工程順に示す断面図である。先ず、図１２（ａ）に示す
ように、ｐ型半導体基板７１表面に個々の素子を電気的
に分離するための素子分離絶縁膜７２を選択酸化法等で
形成する。次いで、熱酸化を行うことによりゲート酸化
膜７３を形成する。このとき、図１２（ａ）には図示さ
れていないが、熱拡散又は高エネルギイオン注入技術等
によりウェル形成を行うこともある。
ルＭＯＳＦＥＴの製造方法について説明する。図１２
（ａ）乃至１３（ｃ）は従来の半導体装置の製造方法を
工程順に示す断面図である。先ず、図１２（ａ）に示す
ように、ｐ型半導体基板７１表面に個々の素子を電気的
に分離するための素子分離絶縁膜７２を選択酸化法等で
形成する。次いで、熱酸化を行うことによりゲート酸化
膜７３を形成する。このとき、図１２（ａ）には図示さ
れていないが、熱拡散又は高エネルギイオン注入技術等
によりウェル形成を行うこともある。
【００１３】次に、図１２（ｂ）に示すように、ゲート
電極７４をゲート酸化膜７３上に選択的に形成する。
電極７４をゲート酸化膜７３上に選択的に形成する。
【００１４】そして、図１２（ｃ）に示すように、第１
のｎ型不純物７５をイオン注入し、ゲート電極７４に対
して自己整合的に第１のｎ型不純物層７５ａを形成す
る。このとき、例えば、第１のｎ型不純物７５はリンで
あり、その注入エネルギは２０乃至３０ｋｅＶ、そのド
ーズ量は５×１０12乃至５×１０13（ｃｍ-2）である。
のｎ型不純物７５をイオン注入し、ゲート電極７４に対
して自己整合的に第１のｎ型不純物層７５ａを形成す
る。このとき、例えば、第１のｎ型不純物７５はリンで
あり、その注入エネルギは２０乃至３０ｋｅＶ、そのド
ーズ量は５×１０12乃至５×１０13（ｃｍ-2）である。
【００１５】その後、図１３（ａ）に示すように、ゲー
ト電極７４の側壁にサイドウォール絶縁膜７７を形成す
る。このサイドウォール絶縁膜７７は、ＣＶＤ法等でシ
リコン酸化膜等の絶縁膜を半導体基板主面上に成膜した
後、成膜された絶縁膜の膜厚分を異方性エッチング技術
により除去することにより容易に形成される。
ト電極７４の側壁にサイドウォール絶縁膜７７を形成す
る。このサイドウォール絶縁膜７７は、ＣＶＤ法等でシ
リコン酸化膜等の絶縁膜を半導体基板主面上に成膜した
後、成膜された絶縁膜の膜厚分を異方性エッチング技術
により除去することにより容易に形成される。
【００１６】更に、図１３（ｂ）に示すように、第２の
ｎ型不純物７６をイオン注入し、ゲート電極７４及びサ
イドウォール絶縁膜７７に対して自己整合的に第２のｎ
型不純物層７６ａを形成する。このとき、例えば、第２
のｎ型不純物はヒ素であり、その注入エネルギは３０乃
至５０ｋｅＶ、そのドーズ量は１×１０15乃至５×１０
15（ｃｍ-2）である。
ｎ型不純物７６をイオン注入し、ゲート電極７４及びサ
イドウォール絶縁膜７７に対して自己整合的に第２のｎ
型不純物層７６ａを形成する。このとき、例えば、第２
のｎ型不純物はヒ素であり、その注入エネルギは３０乃
至５０ｋｅＶ、そのドーズ量は１×１０15乃至５×１０
15（ｃｍ-2）である。
【００１７】次いで、図１３（ｃ）に示すように、全面
に層間絶縁膜８０を形成しコンタクトホール等を形成し
た後、選択的に金属配線８４を形成してＬＤＤ構造のＭ
ＯＳＦＥＴを完成させる。
に層間絶縁膜８０を形成しコンタクトホール等を形成し
た後、選択的に金属配線８４を形成してＬＤＤ構造のＭ
ＯＳＦＥＴを完成させる。
【００１８】しかし、二重ドレイン構造のＭＯＳＦＥＴ
は短チャネル効果が生じ易く、しきい値電圧の低下、し
きい値電圧のドレイン電圧依存性が大きくなること等に
より回路動作の不具合及び信頼性の欠如等が発生し微細
化されたデバイスには適さない。短チャネル効果は、周
知の通りソースドレイン拡散層から延出する空乏層がゲ
ート電極から発生しＭＯＳ表面から延出する空乏層に影
響を与え、実効的な基板不純物濃度が低下することによ
り発生する。特に、ゲート長が１μｍ以下の長さになっ
てくると、ソースドレイン拡散層から延びる空乏層幅の
ゲート長に対する割合が大きくなり、短チャネル効果は
より顕著に発生する。
は短チャネル効果が生じ易く、しきい値電圧の低下、し
きい値電圧のドレイン電圧依存性が大きくなること等に
より回路動作の不具合及び信頼性の欠如等が発生し微細
化されたデバイスには適さない。短チャネル効果は、周
知の通りソースドレイン拡散層から延出する空乏層がゲ
ート電極から発生しＭＯＳ表面から延出する空乏層に影
響を与え、実効的な基板不純物濃度が低下することによ
り発生する。特に、ゲート長が１μｍ以下の長さになっ
てくると、ソースドレイン拡散層から延びる空乏層幅の
ゲート長に対する割合が大きくなり、短チャネル効果は
より顕著に発生する。
【００１９】この短チャネル効果の原因である構造因子
として、ＭＯＳ表面空乏層及びＰＮ接合空乏層の厚さ
Ｗ、ソースドレイン拡散層の接合深さＸjが挙げられ、
一般的に、これらの構造因子は小さいほど短チャネル効
果は生じにくく良いとされている。前述のように、二重
ドレイン構造のＭＯＳＦＥＴは短チャネル効果が生じ易
いのもこのためである。つまり、従来の製造方法では、
拡散係数が異なる２種類以上の不純物を熱拡散させて製
造するため、予めゲート電極に対して自己整合的にイオ
ン注入しても不純物がゲート電極側に拡散して不純物層
がゲート電極とオーバーラップしてしまう。これによ
り、実効的なゲート長であるソースドレイン間の距離が
短くなってしまう。また、不純物拡散は等方的に進むた
め、半導体基板下方へも不純物が拡散しソースドレイン
拡散層の接合の深さ（Ｘj）が深くなる。この結果、短
チャネル効果が発生し易くなっている。
として、ＭＯＳ表面空乏層及びＰＮ接合空乏層の厚さ
Ｗ、ソースドレイン拡散層の接合深さＸjが挙げられ、
一般的に、これらの構造因子は小さいほど短チャネル効
果は生じにくく良いとされている。前述のように、二重
ドレイン構造のＭＯＳＦＥＴは短チャネル効果が生じ易
いのもこのためである。つまり、従来の製造方法では、
拡散係数が異なる２種類以上の不純物を熱拡散させて製
造するため、予めゲート電極に対して自己整合的にイオ
ン注入しても不純物がゲート電極側に拡散して不純物層
がゲート電極とオーバーラップしてしまう。これによ
り、実効的なゲート長であるソースドレイン間の距離が
短くなってしまう。また、不純物拡散は等方的に進むた
め、半導体基板下方へも不純物が拡散しソースドレイン
拡散層の接合の深さ（Ｘj）が深くなる。この結果、短
チャネル効果が発生し易くなっている。
【００２０】また、ＬＤＤ構造のＭＯＳＦＥＴにおい
て、サイドウォール絶縁膜直下の不純物層の濃度が高け
れば、二重ドレイン構造のＭＯＳＦＥＴと同じ理由で短
チャネル効果が生じやすくなる。一方、不純物濃度が低
ければ、ドレイン近傍の電界強度が大きくなってホット
キャリアが生じやすくなったり、寄生抵抗が大きくな
る。このため、駆動電流を低下させる原因となってしま
う。
て、サイドウォール絶縁膜直下の不純物層の濃度が高け
れば、二重ドレイン構造のＭＯＳＦＥＴと同じ理由で短
チャネル効果が生じやすくなる。一方、不純物濃度が低
ければ、ドレイン近傍の電界強度が大きくなってホット
キャリアが生じやすくなったり、寄生抵抗が大きくな
る。このため、駆動電流を低下させる原因となってしま
う。
【００２１】更に、ＬＤＤ構造の最大電界強度を決める
パラメータはＬＤＤ領域の不純物濃度及びＬＤＤサイド
ウォール絶縁膜幅に強く依存するものであるが、ＭＯＳ
ＦＥＴの電流駆動能力を上げるためにＬＤＤサイドウォ
ール絶縁膜幅は狭くなる傾向にある。当然ながら、ＬＤ
Ｄサイドウォール絶縁膜幅が狭くなることは、不純物低
濃度領域が小さくなり電界強度緩和効果が低下すること
に繋がる。ｎチャネルＭＯＳＦＥＴの場合、ＬＤＤ領域
にイオン注入される不純物はリンが通常使用されるが、
寄生抵抗を小さくする程度の不純物量がイオン注入され
てしまうと、製造過程の熱処理によって不純物拡散が生
じて微細化が進んだゲート長が短いＭＯＳＦＥＴには、
短チャネル効果が生じてしまう。これを防止するため
に、例えば、ＬＤＤ領域に注入する不純物をリンから比
較的拡散係数が小さいヒ素に替えることにより横方向の
拡散を抑制して短チャネル効果を抑制することができた
としても、ヒ素はリンよりも濃度勾配が急峻となり、キ
ャリア分布が著しく変化するため電界強度が大きくなっ
てしまうという問題が生じる。
パラメータはＬＤＤ領域の不純物濃度及びＬＤＤサイド
ウォール絶縁膜幅に強く依存するものであるが、ＭＯＳ
ＦＥＴの電流駆動能力を上げるためにＬＤＤサイドウォ
ール絶縁膜幅は狭くなる傾向にある。当然ながら、ＬＤ
Ｄサイドウォール絶縁膜幅が狭くなることは、不純物低
濃度領域が小さくなり電界強度緩和効果が低下すること
に繋がる。ｎチャネルＭＯＳＦＥＴの場合、ＬＤＤ領域
にイオン注入される不純物はリンが通常使用されるが、
寄生抵抗を小さくする程度の不純物量がイオン注入され
てしまうと、製造過程の熱処理によって不純物拡散が生
じて微細化が進んだゲート長が短いＭＯＳＦＥＴには、
短チャネル効果が生じてしまう。これを防止するため
に、例えば、ＬＤＤ領域に注入する不純物をリンから比
較的拡散係数が小さいヒ素に替えることにより横方向の
拡散を抑制して短チャネル効果を抑制することができた
としても、ヒ素はリンよりも濃度勾配が急峻となり、キ
ャリア分布が著しく変化するため電界強度が大きくなっ
てしまうという問題が生じる。
【００２２】また、短チャネル効果の低減及びホットキ
ャリアの発生抑制を図った半導体装置の製造方法が提案
されている（特開昭６３−７３６６９号公報）。図１４
（ａ）乃至１５（ｃ）は特開昭６３−７３６６９号公報
に記載された従来の半導体装置の製造方法を工程順に説
明する断面図である。この公報に記載された従来の製造
方法においては、先ず、図１４（ａ）に示すように、ｐ
型半導体基板９１上に個々の素子を電気的に分離するた
めの素子分離絶縁膜９２を選択酸化法等で形成する。次
いで、熱酸化を行うことによりゲート酸化膜９３を形成
する。そして、第１のｎ型不純物９５をイオン注入し、
第１のｎ型不純物層９５ａを形成する。このとき、第１
のｎ型不純物９５はリンであり、その注入エネルギは７
０ｋｅＶ程度、そのドーズ量は１×１０11乃至１×１０
12（ｃｍ-2）である。また、図１４（ａ）には図示され
ていないが、熱拡散又は高エネルギイオン注入技術等に
よりウェル形成を行うこともある。
ャリアの発生抑制を図った半導体装置の製造方法が提案
されている（特開昭６３−７３６６９号公報）。図１４
（ａ）乃至１５（ｃ）は特開昭６３−７３６６９号公報
に記載された従来の半導体装置の製造方法を工程順に説
明する断面図である。この公報に記載された従来の製造
方法においては、先ず、図１４（ａ）に示すように、ｐ
型半導体基板９１上に個々の素子を電気的に分離するた
めの素子分離絶縁膜９２を選択酸化法等で形成する。次
いで、熱酸化を行うことによりゲート酸化膜９３を形成
する。そして、第１のｎ型不純物９５をイオン注入し、
第１のｎ型不純物層９５ａを形成する。このとき、第１
のｎ型不純物９５はリンであり、その注入エネルギは７
０ｋｅＶ程度、そのドーズ量は１×１０11乃至１×１０
12（ｃｍ-2）である。また、図１４（ａ）には図示され
ていないが、熱拡散又は高エネルギイオン注入技術等に
よりウェル形成を行うこともある。
【００２３】次に、図１４（ｂ）に示すように、ゲート
電極９４をゲート絶縁膜９３上に形成する。
電極９４をゲート絶縁膜９３上に形成する。
【００２４】そして、図１４（ｃ）に示すように、ドレ
イン形成予定領域を被覆しソース形成予定領域に開口部
を有する第１のレジストマスク１０２を形成する。その
後、半導体基板主面上に第１のｐ型不純物１０１をイオ
ン注入し、第１のｐ型不純物層１０１ａを形成する。こ
のとき、第１のｐ型不純物はＢ（ボロン）であり、その
注入エネルギは２５ｋｅＶ程度、そのドーズ量は１×１
０12乃至１×１０14（ｃｍ-2）である。
イン形成予定領域を被覆しソース形成予定領域に開口部
を有する第１のレジストマスク１０２を形成する。その
後、半導体基板主面上に第１のｐ型不純物１０１をイオ
ン注入し、第１のｐ型不純物層１０１ａを形成する。こ
のとき、第１のｐ型不純物はＢ（ボロン）であり、その
注入エネルギは２５ｋｅＶ程度、そのドーズ量は１×１
０12乃至１×１０14（ｃｍ-2）である。
【００２５】更に、図１５（ａ）に示すように、第１の
レジストマスク１０２を除去した後、ソース形成予定領
域を被覆しドレイン形成予定領域に開口部を有する第２
のレジストマスク１０３を形成する。その後、半導体基
板主面上に第２のｎ型不純物１０６をイオン注入し、第
２のｎ型不純物層１０６ａを形成する。このとき、第２
のｎ型不純物はＰ（リン）であり、その注入エネルギは
７０ｋｅＶ程度、そのドーズ量は５×１０13（ｃｍ-2）
程度である。
レジストマスク１０２を除去した後、ソース形成予定領
域を被覆しドレイン形成予定領域に開口部を有する第２
のレジストマスク１０３を形成する。その後、半導体基
板主面上に第２のｎ型不純物１０６をイオン注入し、第
２のｎ型不純物層１０６ａを形成する。このとき、第２
のｎ型不純物はＰ（リン）であり、その注入エネルギは
７０ｋｅＶ程度、そのドーズ量は５×１０13（ｃｍ-2）
程度である。
【００２６】次に、図１５（ｂ）に示すように、第３の
ｎ型不純物９８をイオン注入し、ゲート電極１０４に対
して自己整合的に第３のｎ型不純物層９８ａを形成す
る。このとき、第３のｎ型不純物はＡｓ（ヒ素）であ
り、その注入エネルギは７０ｋｅＶ程度、そのドーズ量
は４×１０15（ｃｍ-2）である。
ｎ型不純物９８をイオン注入し、ゲート電極１０４に対
して自己整合的に第３のｎ型不純物層９８ａを形成す
る。このとき、第３のｎ型不純物はＡｓ（ヒ素）であ
り、その注入エネルギは７０ｋｅＶ程度、そのドーズ量
は４×１０15（ｃｍ-2）である。
【００２７】そして、図１５（ｃ）に示すように、全面
に層間絶縁膜１００を形成してコンタクトホールを形成
し、選択的に金属配線１０４を形成してＭＯＳＦＥＴを
完成させる。
に層間絶縁膜１００を形成してコンタクトホールを形成
し、選択的に金属配線１０４を形成してＭＯＳＦＥＴを
完成させる。
【００２８】この従来の製造方法は、ドレイン側の構造
に２種類のｎ型不純物を使用した二重ドレイン構造を採
用することにより、ホットキャリアの抑制し、ソース側
の構造にｎ型不純物及びｐ型不純物を使用した二重ドレ
イン構造並びにゲート電極の下部にデプリーション領域
が設けられた構造を併用して局部的にエンハンスメント
領域を構成することにより、短チャネル効果を抑制する
ものである。
に２種類のｎ型不純物を使用した二重ドレイン構造を採
用することにより、ホットキャリアの抑制し、ソース側
の構造にｎ型不純物及びｐ型不純物を使用した二重ドレ
イン構造並びにゲート電極の下部にデプリーション領域
が設けられた構造を併用して局部的にエンハンスメント
領域を構成することにより、短チャネル効果を抑制する
ものである。
【００２９】しかし、この従来の製造方法においては、
ドレイン側が二重ドレイン構造であるために、サブミク
ロンのゲート長を有するデバイスに適用するには限界が
ある。更に、トランジスタを非対称型のソースドレイン
構造に形成しようとすると、ｎチャネルＭＯＳＦＥＴの
形成のために多数のリソグラフィー工程を行う必要があ
るため、莫大な時間及びコストが必要になってしまうと
いう問題点がある。
ドレイン側が二重ドレイン構造であるために、サブミク
ロンのゲート長を有するデバイスに適用するには限界が
ある。更に、トランジスタを非対称型のソースドレイン
構造に形成しようとすると、ｎチャネルＭＯＳＦＥＴの
形成のために多数のリソグラフィー工程を行う必要があ
るため、莫大な時間及びコストが必要になってしまうと
いう問題点がある。
【００３０】また、コンタクトホールに埋め込まれた導
電層と拡散層との抵抗を低下させる半導体装置の製造方
法が提案されている（特開平１−９４６６７号公報）。
この公報に記載された従来の製造方法においては、多結
晶シリコン膜にヒ素をイオン注入した後、リンをイオン
注入する。ヒ素の注入エネルギは２０乃至１００ｋｅ
Ｖ、ドーズ量は１×１０15乃至１×１０17（ｃｍ-2）で
あり、リンの注入エネルギは４０乃至１５０ｋｅＶ、ド
ーズ量は１×１０13乃至１×１０15（ｃｍ-2）である。
これにより、リンの打ち込み飛程がヒ素の打ち込み飛程
よりも多結晶シリコン膜の膜厚に近くなり、シリコン基
板との界面近くに不純物分布のピークが現れる。
電層と拡散層との抵抗を低下させる半導体装置の製造方
法が提案されている（特開平１−９４６６７号公報）。
この公報に記載された従来の製造方法においては、多結
晶シリコン膜にヒ素をイオン注入した後、リンをイオン
注入する。ヒ素の注入エネルギは２０乃至１００ｋｅ
Ｖ、ドーズ量は１×１０15乃至１×１０17（ｃｍ-2）で
あり、リンの注入エネルギは４０乃至１５０ｋｅＶ、ド
ーズ量は１×１０13乃至１×１０15（ｃｍ-2）である。
これにより、リンの打ち込み飛程がヒ素の打ち込み飛程
よりも多結晶シリコン膜の膜厚に近くなり、シリコン基
板との界面近くに不純物分布のピークが現れる。
【００３１】このようにして製造された半導体装置にお
いては、リンのイオン注入による長所及びヒ素のイオン
注入による長所を利用することができるので、ソースド
レイン拡散層の接合の深さ（Ｘj）が浅くホットキャリ
ア耐性が高い。
いては、リンのイオン注入による長所及びヒ素のイオン
注入による長所を利用することができるので、ソースド
レイン拡散層の接合の深さ（Ｘj）が浅くホットキャリ
ア耐性が高い。
【００３２】更に、熱拡散工程を不要とする半導体装置
の製造方法が提案されている（特開平５−３６７１９号
公報）。この公報に記載された従来の半導体装置の製造
方法においては、先ず、リン等のｎ型不純物を１×１０
13（ｃｍ-2）程度のドーズ量で半導体基板表面に対して
４５°傾斜する方向からイオン注入する。次に、リン又
はヒ素等のｎ型不純物を１×１０14（ｃｍ-2）程度のド
ーズ量で基板表面に対して４５°傾斜する方向からイオ
ン注入する。そして、ヒ素等のｎ型不純物を１×１０15
（ｃｍ-2）程度のドーズ量で基板表面に対して垂直な方
向からイオン注入する。
の製造方法が提案されている（特開平５−３６７１９号
公報）。この公報に記載された従来の半導体装置の製造
方法においては、先ず、リン等のｎ型不純物を１×１０
13（ｃｍ-2）程度のドーズ量で半導体基板表面に対して
４５°傾斜する方向からイオン注入する。次に、リン又
はヒ素等のｎ型不純物を１×１０14（ｃｍ-2）程度のド
ーズ量で基板表面に対して４５°傾斜する方向からイオ
ン注入する。そして、ヒ素等のｎ型不純物を１×１０15
（ｃｍ-2）程度のドーズ量で基板表面に対して垂直な方
向からイオン注入する。
【００３３】このようにして製造された半導体装置にお
いては、ｎ型不純物が半導体基板表面に対して４５°傾
斜する方向から２回イオン注入されているので、不純物
を拡散させるための熱拡散工程が不要であり、低濃度不
純物層がゲート電極と精度よく整合したＬＤＤ構造のＭ
ＯＳＦＥＴとなる更にまた、ＥＥＰＲＯＭ等に使用され
るフローティングゲートを有する半導体装置において、
ドレイン拡散層を２層構造とした半導体装置が提案され
ている（特開平６−１８８４２９号公報）。この公報に
記載された従来の半導体装置においては、ゲート酸化膜
上にフローティングゲートが形成されており、このフロ
ーティングゲート上に絶縁膜を介してコントロールゲー
トが形成されている。また、ドレイン拡散層は高濃度領
域とこの高濃度領域の周囲に設けられ高濃度領域よりも
不純物濃度が低い低濃度領域とから構成されている。
いては、ｎ型不純物が半導体基板表面に対して４５°傾
斜する方向から２回イオン注入されているので、不純物
を拡散させるための熱拡散工程が不要であり、低濃度不
純物層がゲート電極と精度よく整合したＬＤＤ構造のＭ
ＯＳＦＥＴとなる更にまた、ＥＥＰＲＯＭ等に使用され
るフローティングゲートを有する半導体装置において、
ドレイン拡散層を２層構造とした半導体装置が提案され
ている（特開平６−１８８４２９号公報）。この公報に
記載された従来の半導体装置においては、ゲート酸化膜
上にフローティングゲートが形成されており、このフロ
ーティングゲート上に絶縁膜を介してコントロールゲー
トが形成されている。また、ドレイン拡散層は高濃度領
域とこの高濃度領域の周囲に設けられ高濃度領域よりも
不純物濃度が低い低濃度領域とから構成されている。
【００３４】このように構成された従来の半導体装置に
おいては、ドレイン拡散層を高耐圧化することができ、
これにより、記憶装置に適応したときの書換え回数を向
上させることができる。
おいては、ドレイン拡散層を高耐圧化することができ、
これにより、記憶装置に適応したときの書換え回数を向
上させることができる。
【００３５】
【発明が解決しようとする課題】しかしながら、これら
の従来技術によっても、ホットキャリアの発生抑制と短
チャネル効果の抑制とを両立させることが困難である。
の従来技術によっても、ホットキャリアの発生抑制と短
チャネル効果の抑制とを両立させることが困難である。
【００３６】近時の半導体集積回路には高速動作が求め
られており、半導体デバイス、特に、トランジスタの電
流駆動能力により高いものが要求されている。この電流
駆動能力を向上させるためにはＬＤＤサイドウォール絶
縁膜幅を狭くすることが望まれるが、前述のように、最
大電界強度が増加してしまいホットキャリアの発生が促
進される。一方、最大電界強度を緩和するためにＬＤＤ
構造の低濃度領域にイオン注入するリンの不純物量を増
加させると、ゲート電極とのオーバーラップが増大して
短チャネル効果が促進される。つまり、ＭＯＳＦＥＴの
電流駆動能力を高くする手段をとることにより、ＭＯＳ
ＦＥＴの信頼性を劣化させてしまうという問題点があ
る。
られており、半導体デバイス、特に、トランジスタの電
流駆動能力により高いものが要求されている。この電流
駆動能力を向上させるためにはＬＤＤサイドウォール絶
縁膜幅を狭くすることが望まれるが、前述のように、最
大電界強度が増加してしまいホットキャリアの発生が促
進される。一方、最大電界強度を緩和するためにＬＤＤ
構造の低濃度領域にイオン注入するリンの不純物量を増
加させると、ゲート電極とのオーバーラップが増大して
短チャネル効果が促進される。つまり、ＭＯＳＦＥＴの
電流駆動能力を高くする手段をとることにより、ＭＯＳ
ＦＥＴの信頼性を劣化させてしまうという問題点があ
る。
【００３７】更に、ＬＤＤサイドウォール絶縁膜幅を狭
くしていくと、ＬＤＤサイドウォール絶縁膜もゲート酸
化膜の一部とみなされて、発生したホットキャリアがゲ
ート酸化膜だけでなくＬＤＤサイドウォール絶縁膜にも
注入されＭＯＳＦＥＴの特性が劣化される。
くしていくと、ＬＤＤサイドウォール絶縁膜もゲート酸
化膜の一部とみなされて、発生したホットキャリアがゲ
ート酸化膜だけでなくＬＤＤサイドウォール絶縁膜にも
注入されＭＯＳＦＥＴの特性が劣化される。
【００３８】本発明はかかる問題点に鑑みてなされたも
のであって、ＭＯＳＦＥＴ、特に、ｎチャネルＭＯＳＦ
ＥＴの電流駆動能力を低下させることなく短チャネル効
果を抑制することができると共に、ホットキャリアの発
生を低減することができる半導体装置及びその製造方法
を提供することを目的とする。
のであって、ＭＯＳＦＥＴ、特に、ｎチャネルＭＯＳＦ
ＥＴの電流駆動能力を低下させることなく短チャネル効
果を抑制することができると共に、ホットキャリアの発
生を低減することができる半導体装置及びその製造方法
を提供することを目的とする。
【００３９】
【課題を解決するための手段】本発明に係る半導体装置
は、ゲート電極と、半導体基板の表面に形成された第１
導電型のソースドレイン拡散層と、前記ゲート電極の側
面に形成されたサイドウォール絶縁膜とを有し、前記ソ
ースドレイン拡散層は、前記サイドウォール絶縁膜の下
方に形成された低濃度領域と、この低濃度領域より不純
物濃度が高い高濃度領域とを有し、前記低濃度領域は、
前記半導体基板表面からの濃度ピークの深さが互いに実
質的に等しい少なくとも２種類の第１導電型の不純物を
含有することを特徴とする。
は、ゲート電極と、半導体基板の表面に形成された第１
導電型のソースドレイン拡散層と、前記ゲート電極の側
面に形成されたサイドウォール絶縁膜とを有し、前記ソ
ースドレイン拡散層は、前記サイドウォール絶縁膜の下
方に形成された低濃度領域と、この低濃度領域より不純
物濃度が高い高濃度領域とを有し、前記低濃度領域は、
前記半導体基板表面からの濃度ピークの深さが互いに実
質的に等しい少なくとも２種類の第１導電型の不純物を
含有することを特徴とする。
【００４０】前記高濃度領域は、少なくとも２種類の第
１導電型の不純物を含有することができる。
１導電型の不純物を含有することができる。
【００４１】本発明においては、半導体装置のソースド
レイン拡散層の低濃度領域を二重ドレイン構造とするこ
とにより、電流駆動能力を低下させることなく、ホット
キャリア発生及び短チャネル効果を同時に抑制すること
ができ、信頼性を向上させることができる。更に、ソー
スドレイン拡散層の高濃度領域をも二重ドレイン構造と
することにより、その効果は向上する。また、このよう
な構造の半導体装置を製造する際には、リソグラフィー
工程を増やす必要がなくコスト及び製造期間の増加が防
止される。
レイン拡散層の低濃度領域を二重ドレイン構造とするこ
とにより、電流駆動能力を低下させることなく、ホット
キャリア発生及び短チャネル効果を同時に抑制すること
ができ、信頼性を向上させることができる。更に、ソー
スドレイン拡散層の高濃度領域をも二重ドレイン構造と
することにより、その効果は向上する。また、このよう
な構造の半導体装置を製造する際には、リソグラフィー
工程を増やす必要がなくコスト及び製造期間の増加が防
止される。
【００４２】本発明に係る半導体装置の製造方法は、第
２導電型の半導体基板上にゲート電極を選択的に形成す
る工程と、前記ゲート電極をマスクとして前記半導体基
板に前記第２導電型とは逆導電型である第１導電型の第
１の不純物をイオン注入する工程と、前記ゲート電極を
マスクとして前記半導体基板に第１導電型の第２の不純
物を前記半導体基板表面からの濃度ピークの深さが前記
第１の不純物のそれと実質的に等しくなる条件でイオン
注入する工程と、前記ゲート電極の側面にサイドウォー
ル絶縁膜を形成する工程と、前記ゲート電極及び前記サ
イドウォール絶縁膜をマスクとして前記半導体基板に第
１導電型の第３の不純物を前記第１の不純物のドーズ量
及び前記第２の不純物のドーズ量よりも高いドーズ量で
イオン注入する工程とを有することを特徴とする。
２導電型の半導体基板上にゲート電極を選択的に形成す
る工程と、前記ゲート電極をマスクとして前記半導体基
板に前記第２導電型とは逆導電型である第１導電型の第
１の不純物をイオン注入する工程と、前記ゲート電極を
マスクとして前記半導体基板に第１導電型の第２の不純
物を前記半導体基板表面からの濃度ピークの深さが前記
第１の不純物のそれと実質的に等しくなる条件でイオン
注入する工程と、前記ゲート電極の側面にサイドウォー
ル絶縁膜を形成する工程と、前記ゲート電極及び前記サ
イドウォール絶縁膜をマスクとして前記半導体基板に第
１導電型の第３の不純物を前記第１の不純物のドーズ量
及び前記第２の不純物のドーズ量よりも高いドーズ量で
イオン注入する工程とを有することを特徴とする。
【００４３】前記第３の不純物をイオン注入する工程の
後に、前記ゲート電極及び前記サイドウォール絶縁膜を
マスクとして前記半導体基板に第１導電型の第４の不純
物を前記第１の不純物のドーズ量及び前記第２の不純物
のドーズ量よりも高いドーズ量でイオン注入する工程を
有してもよい。
後に、前記ゲート電極及び前記サイドウォール絶縁膜を
マスクとして前記半導体基板に第１導電型の第４の不純
物を前記第１の不純物のドーズ量及び前記第２の不純物
のドーズ量よりも高いドーズ量でイオン注入する工程を
有してもよい。
【００４４】また、これらの工程の後に、熱処理を行う
工程を有することができる。
工程を有することができる。
【００４５】更に、前記第３の不純物のドーズ量、前記
第４の不純物のドーズ量又はこれらの双方は、前記第１
の不純物のドーズ量及び前記第２の不純物のドーズ量よ
りも１０倍以上高いことが望ましい。
第４の不純物のドーズ量又はこれらの双方は、前記第１
の不純物のドーズ量及び前記第２の不純物のドーズ量よ
りも１０倍以上高いことが望ましい。
【００４６】更にまた、前記第１の不純物は、前記第２
の不純物と相違していてもよく、前記第１の不純物の拡
散定数は、前記第２の不純物の拡散定数と相違すること
が望ましい。
の不純物と相違していてもよく、前記第１の不純物の拡
散定数は、前記第２の不純物の拡散定数と相違すること
が望ましい。
【００４７】また、前記第３の不純物は、前記第４の不
純物と相違していてもよく、前記第３の不純物の拡散定
数は、前記第４の不純物の拡散定数と相違することが望
ましい。
純物と相違していてもよく、前記第３の不純物の拡散定
数は、前記第４の不純物の拡散定数と相違することが望
ましい。
【００４８】更に、前記第１の不純物及び前記第２の不
純物からなる群から選択される少なくとも１種の不純物
は、前記半導体の厚さ方向に対して傾斜する方向からイ
オン注入されてもよい。
純物からなる群から選択される少なくとも１種の不純物
は、前記半導体の厚さ方向に対して傾斜する方向からイ
オン注入されてもよい。
【００４９】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１（ａ）乃至３（ｂ）は本発明の第１
の実施例に係る半導体装置の製造方法を工程順に示す断
面図である。
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１（ａ）乃至３（ｂ）は本発明の第１
の実施例に係る半導体装置の製造方法を工程順に示す断
面図である。
【００５０】本実施例においては、先ず、図１（ａ）に
示すように、第２導電型であるｐ型の半導体基板１上の
所定領域に個々の素子を電気的に分離するため、ｐ型半
導体基板１表面を選択的に酸化して膜厚が３００乃至５
００ｎｍの酸化膜を素子分離絶縁膜２として形成する。
その後、熱酸化することで膜厚が７乃至１５ｎｍのゲー
ト酸化膜３を素子分離絶縁膜２間に形成する。なお、図
１（ａ）には図示されていないが、熱拡散又は高エネル
ギイオン注入技術等によりウェル形成を行っても構わな
い。
示すように、第２導電型であるｐ型の半導体基板１上の
所定領域に個々の素子を電気的に分離するため、ｐ型半
導体基板１表面を選択的に酸化して膜厚が３００乃至５
００ｎｍの酸化膜を素子分離絶縁膜２として形成する。
その後、熱酸化することで膜厚が７乃至１５ｎｍのゲー
ト酸化膜３を素子分離絶縁膜２間に形成する。なお、図
１（ａ）には図示されていないが、熱拡散又は高エネル
ギイオン注入技術等によりウェル形成を行っても構わな
い。
【００５１】次に、図１（ｂ）に示すように、ゲート酸
化膜３上にゲート電極４を選択的に形成する。ゲート電
極４は、ＣＶＤ技術及びリソグラフィー技術を併用すれ
ば容易に形成することができる。なお、ゲート電極４
は、例えば、多結晶シリコン単層又は多結晶シリコン層
とＷＳｉ等の高融点材料からなる高融点金属層とが積層
された積層体からなる。
化膜３上にゲート電極４を選択的に形成する。ゲート電
極４は、ＣＶＤ技術及びリソグラフィー技術を併用すれ
ば容易に形成することができる。なお、ゲート電極４
は、例えば、多結晶シリコン単層又は多結晶シリコン層
とＷＳｉ等の高融点材料からなる高融点金属層とが積層
された積層体からなる。
【００５２】次いで、図１（ｃ）に示すように、ゲート
電極４をマスクとして第１導電型であるｎ型の第１のｎ
型不純物５を半導体基板１に対して垂直にイオン注入
し、自己整合的に第１のｎ型不純物層５ａを形成する。
このとき、例えば、第１のｎ型不純物５はリンであり、
その注入エネルギは２０乃至４０ｋｅＶ、そのドーズ量
は５×１０12乃至５×１０13（ｃｍ-2）である。
電極４をマスクとして第１導電型であるｎ型の第１のｎ
型不純物５を半導体基板１に対して垂直にイオン注入
し、自己整合的に第１のｎ型不純物層５ａを形成する。
このとき、例えば、第１のｎ型不純物５はリンであり、
その注入エネルギは２０乃至４０ｋｅＶ、そのドーズ量
は５×１０12乃至５×１０13（ｃｍ-2）である。
【００５３】更に、図２（ａ）に示すように、ゲート電
極４をマスクとして第２のｎ型不純物６を半導体基板１
に対して垂直にイオン注入し、第２のｎ型不純物層６ａ
を自己整合的に形成する。このとき、例えば、第２のｎ
型不純物６はヒ素であり、その注入エネルギは３０乃至
５０ｋｅＶ、そのドーズ量は５×１０12乃至５×１０13
（ｃｍ-2）である。
極４をマスクとして第２のｎ型不純物６を半導体基板１
に対して垂直にイオン注入し、第２のｎ型不純物層６ａ
を自己整合的に形成する。このとき、例えば、第２のｎ
型不純物６はヒ素であり、その注入エネルギは３０乃至
５０ｋｅＶ、そのドーズ量は５×１０12乃至５×１０13
（ｃｍ-2）である。
【００５４】次に、図２（ｂ）に示すように、ゲート電
極４の側壁にサイドウォール絶縁膜７を形成する。この
サイドウォール絶縁膜７は、ｐ型半導体基板１の主面上
にＣＶＤ技術を使用して膜厚が１００乃至２００ｎｍの
酸化膜を成膜した後、成膜された膜厚分を異方性エッチ
ング技術により除去することで容易に形成することがで
きる。ここまでの製造工程で形成されたサイドウォール
絶縁膜７の下方に位置するｎ型不純物層が本発明のＬＤ
Ｄ構造の低濃度領域として機能する。
極４の側壁にサイドウォール絶縁膜７を形成する。この
サイドウォール絶縁膜７は、ｐ型半導体基板１の主面上
にＣＶＤ技術を使用して膜厚が１００乃至２００ｎｍの
酸化膜を成膜した後、成膜された膜厚分を異方性エッチ
ング技術により除去することで容易に形成することがで
きる。ここまでの製造工程で形成されたサイドウォール
絶縁膜７の下方に位置するｎ型不純物層が本発明のＬＤ
Ｄ構造の低濃度領域として機能する。
【００５５】図４は第１の実施例において第２のｎ型不
純物層６ａが形成された直後を示す図であって、（ａ）
は断面図、（ｂ）は縦軸に基板深さをとり、横軸に不純
物濃度をとって各不純物の濃度分布を示すグラフ図であ
る。なお、図４（ｂ）において実線は第１のｎ型不純物
５の濃度分布を示し、破線は第２のｎ型不純物６の濃度
分布を示している。本実施例における第１のｎ型不純物
５の注入エネルギ及び第２のｎ型不純物６の注入エネル
ギでは、それぞれの濃度ピークは半導体基板１の実質的
に同じ深さに形成されており、濃度分布も実質的に同じ
である。つまり、第１のｎ型不純物５及び第２のｎ型不
純物６を半導体基板１中にイオン注入した直後には、夫
々の不純物は実質的に同じ領域に混在して分布してお
り、二重ドレイン構造は形成されていない。
純物層６ａが形成された直後を示す図であって、（ａ）
は断面図、（ｂ）は縦軸に基板深さをとり、横軸に不純
物濃度をとって各不純物の濃度分布を示すグラフ図であ
る。なお、図４（ｂ）において実線は第１のｎ型不純物
５の濃度分布を示し、破線は第２のｎ型不純物６の濃度
分布を示している。本実施例における第１のｎ型不純物
５の注入エネルギ及び第２のｎ型不純物６の注入エネル
ギでは、それぞれの濃度ピークは半導体基板１の実質的
に同じ深さに形成されており、濃度分布も実質的に同じ
である。つまり、第１のｎ型不純物５及び第２のｎ型不
純物６を半導体基板１中にイオン注入した直後には、夫
々の不純物は実質的に同じ領域に混在して分布してお
り、二重ドレイン構造は形成されていない。
【００５６】次に、図２（ｃ）に示すように、ゲート電
極４及びサイドウォール絶縁膜７をマスクとして第３の
ｎ型不純物８を半導体基板１に対して垂直にイオン注入
し、自己整合的に第３のｎ型不純物層８ａを形成する。
このとき、例えば、第３のｎ型不純物８はリンであり、
その注入エネルギは２０乃至４０ｋｅＶ、そのドーズ量
は５×１０13乃至５×１０14（ｃｍ-2）である。
極４及びサイドウォール絶縁膜７をマスクとして第３の
ｎ型不純物８を半導体基板１に対して垂直にイオン注入
し、自己整合的に第３のｎ型不純物層８ａを形成する。
このとき、例えば、第３のｎ型不純物８はリンであり、
その注入エネルギは２０乃至４０ｋｅＶ、そのドーズ量
は５×１０13乃至５×１０14（ｃｍ-2）である。
【００５７】更に、図３（ａ）に示すように、ゲート電
極４及びサイドウォール絶縁膜７をマスクとして第４の
ｎ型不純物９を半導体基板１に対して垂直にイオン注入
し、自己整合的に第４のｎ型不純物層９ａを形成する。
このとき、例えば、第４のｎ型不純物９はヒ素であり、
その注入エネルギは３０乃至５０ｋｅＶ、そのドーズ量
は５×１０14乃至５×１０15（ｃｍ-2）である。ここま
での製造工程で形成された第３のｎ型不純物層８ａ及び
第４のｎ型不純物層９ａが本発明のＬＤＤ構造の高濃度
領域として機能する。この工程の直後では、第１のｎ型
不純物層５ａと第２のｎ型不純物層６ａとの濃度ピーク
が相互に実質的に同じ深さに形成されており、第３のｎ
型不純物層８ａと第４のｎ型不純物層９ａとの濃度ピー
クも相互に実質的に同じ深さに出来ている。
極４及びサイドウォール絶縁膜７をマスクとして第４の
ｎ型不純物９を半導体基板１に対して垂直にイオン注入
し、自己整合的に第４のｎ型不純物層９ａを形成する。
このとき、例えば、第４のｎ型不純物９はヒ素であり、
その注入エネルギは３０乃至５０ｋｅＶ、そのドーズ量
は５×１０14乃至５×１０15（ｃｍ-2）である。ここま
での製造工程で形成された第３のｎ型不純物層８ａ及び
第４のｎ型不純物層９ａが本発明のＬＤＤ構造の高濃度
領域として機能する。この工程の直後では、第１のｎ型
不純物層５ａと第２のｎ型不純物層６ａとの濃度ピーク
が相互に実質的に同じ深さに形成されており、第３のｎ
型不純物層８ａと第４のｎ型不純物層９ａとの濃度ピー
クも相互に実質的に同じ深さに出来ている。
【００５８】そして、通常、トランジスタを形成するた
めに不純物をイオン注入した後、その不純物を活性化さ
せるために熱処理を行うのと同様に、本実施例において
も熱処理を行う。なお、この熱処理工程は、以降の半導
体装置形成過程において、半導体基板上の凹凸を無くす
ために平坦化を行うときに併用してもよい。
めに不純物をイオン注入した後、その不純物を活性化さ
せるために熱処理を行うのと同様に、本実施例において
も熱処理を行う。なお、この熱処理工程は、以降の半導
体装置形成過程において、半導体基板上の凹凸を無くす
ために平坦化を行うときに併用してもよい。
【００５９】不純物はその拡散係数が大きいものほど拡
散する距離が長く、ｎ型不純物のリンとヒ素とでは前者
の拡散係数が大きいため、第４のｎ型不純物９をイオン
注入した後に熱処理を行うことにより、リンの拡散距離
のほうが長くなる。図５は第１の実施例において熱処理
が施された直後を示す図であって、（ａ）は断面図、
（ｂ）は縦軸に基板深さをとり、横軸に不純物濃度をと
って各不純物の濃度分布を示すグラフ図である。なお、
図５（ａ）においては、便宜上、第３のｎ型不純物層８
ａ及び第４のｎ型不純物層９ａは省略されている。ま
た、図５（ｂ）において実線は第１のｎ型不純物５の濃
度分布を示し、破線は第２のｎ型不純物６の濃度分布を
示している。本実施例において熱処理直後には、図５
（ａ）に示すように、ヒ素が導入された第２のｎ型不純
物層６ａの周囲を取り囲むようにリンが導入された第１
のｎ型不純物層５ａが形成されている。そして、ＬＤＤ
構造の低濃度領域１１の不純物分布においては、図５
（ｂ）に示すように、急峻なヒ素の濃度勾配を緩和する
ようにリンが分布されている。つまり、ＬＤＤ構造の低
濃度領域１１に二重ドレイン構造を得ることができる。
散する距離が長く、ｎ型不純物のリンとヒ素とでは前者
の拡散係数が大きいため、第４のｎ型不純物９をイオン
注入した後に熱処理を行うことにより、リンの拡散距離
のほうが長くなる。図５は第１の実施例において熱処理
が施された直後を示す図であって、（ａ）は断面図、
（ｂ）は縦軸に基板深さをとり、横軸に不純物濃度をと
って各不純物の濃度分布を示すグラフ図である。なお、
図５（ａ）においては、便宜上、第３のｎ型不純物層８
ａ及び第４のｎ型不純物層９ａは省略されている。ま
た、図５（ｂ）において実線は第１のｎ型不純物５の濃
度分布を示し、破線は第２のｎ型不純物６の濃度分布を
示している。本実施例において熱処理直後には、図５
（ａ）に示すように、ヒ素が導入された第２のｎ型不純
物層６ａの周囲を取り囲むようにリンが導入された第１
のｎ型不純物層５ａが形成されている。そして、ＬＤＤ
構造の低濃度領域１１の不純物分布においては、図５
（ｂ）に示すように、急峻なヒ素の濃度勾配を緩和する
ようにリンが分布されている。つまり、ＬＤＤ構造の低
濃度領域１１に二重ドレイン構造を得ることができる。
【００６０】図６は第１の実施例において熱処理が施さ
れた直後を示す断面図である。更に、本実施例において
は、第３のｎ型不純物８としてリンを使用し、第４のｎ
型不純物９としてヒ素を使用しているため、図６に示す
ように、ＬＤＤ構造の高濃度領域１２にも、二重ドレイ
ン構造を得ることができる。このように、ＬＤＤ構造の
低濃度領域１１を二重ドレイン構造にすることにより、
短チャネル効果を最小限に抑制しながら電界の上昇も抑
制することができる。更に、ＬＤＤ構造の高濃度領域１
２も二重ドレイン構造にすることにより、高濃度領域１
２中の低濃度不純物５又は６が低濃度領域１１に拡散し
て低濃度領域１１の寄生抵抗を低減することができるの
で、電流駆動能力を低下させることを防止することがで
きる。
れた直後を示す断面図である。更に、本実施例において
は、第３のｎ型不純物８としてリンを使用し、第４のｎ
型不純物９としてヒ素を使用しているため、図６に示す
ように、ＬＤＤ構造の高濃度領域１２にも、二重ドレイ
ン構造を得ることができる。このように、ＬＤＤ構造の
低濃度領域１１を二重ドレイン構造にすることにより、
短チャネル効果を最小限に抑制しながら電界の上昇も抑
制することができる。更に、ＬＤＤ構造の高濃度領域１
２も二重ドレイン構造にすることにより、高濃度領域１
２中の低濃度不純物５又は６が低濃度領域１１に拡散し
て低濃度領域１１の寄生抵抗を低減することができるの
で、電流駆動能力を低下させることを防止することがで
きる。
【００６１】なお、サイドウォール絶縁膜幅及びイオン
注入する不純物量を適正値に設定することにより、高濃
度領域１２から拡散した低濃度不純物５又は６が短チャ
ネル効果を発生させる要因にはならなくなる。
注入する不純物量を適正値に設定することにより、高濃
度領域１２から拡散した低濃度不純物５又は６が短チャ
ネル効果を発生させる要因にはならなくなる。
【００６２】次に、図３（ｂ）に示すように、全面に層
間絶縁膜１０を堆積し、コンタクトホールを形成した
後、選択的に金属配線１４を形成してＭＯＳＦＥＴを完
成させる。
間絶縁膜１０を堆積し、コンタクトホールを形成した
後、選択的に金属配線１４を形成してＭＯＳＦＥＴを完
成させる。
【００６３】このように製造された半導体装置は、図３
（ｂ）に示すように、ＬＤＤ構造を有するソースドレイ
ン拡散層の低濃度領域１１及び高濃度領域１２の双方に
二重ドレイン構造が採用されている。このため、前述の
ように、短チャネル効果を最小限に抑制しながら電界の
上昇も抑制することができると共に、高濃度領域１２中
の低濃度不純物５又は６が低濃度領域１１に拡散して低
濃度領域１１の寄生抵抗を低減することができるので、
電流駆動能力の低下を防止することができる。
（ｂ）に示すように、ＬＤＤ構造を有するソースドレイ
ン拡散層の低濃度領域１１及び高濃度領域１２の双方に
二重ドレイン構造が採用されている。このため、前述の
ように、短チャネル効果を最小限に抑制しながら電界の
上昇も抑制することができると共に、高濃度領域１２中
の低濃度不純物５又は６が低濃度領域１１に拡散して低
濃度領域１１の寄生抵抗を低減することができるので、
電流駆動能力の低下を防止することができる。
【００６４】次に、本発明の第２の実施例について説明
する。図７（ａ）乃至９は本発明の第２の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。
する。図７（ａ）乃至９は本発明の第２の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。
【００６５】本実施例においては、先ず、図７（ａ）に
示すように、第２導電型であるｐ型の半導体基板２１上
の所定領域に個々の素子を電気的に分離するため、ｐ型
半導体基板２１表面を選択的に酸化して酸化膜を素子分
離絶縁膜２２として形成する。その後、熱酸化すること
でゲート酸化膜２３を素子分離絶縁膜２２間に形成す
る。なお、図７（ａ）には図示されていないが、熱拡散
又は高エネルギイオン注入技術等によりウェル形成を行
っても構わない。
示すように、第２導電型であるｐ型の半導体基板２１上
の所定領域に個々の素子を電気的に分離するため、ｐ型
半導体基板２１表面を選択的に酸化して酸化膜を素子分
離絶縁膜２２として形成する。その後、熱酸化すること
でゲート酸化膜２３を素子分離絶縁膜２２間に形成す
る。なお、図７（ａ）には図示されていないが、熱拡散
又は高エネルギイオン注入技術等によりウェル形成を行
っても構わない。
【００６６】次に、図７（ｂ）に示すように、ゲート酸
化膜２３上にゲート電極２４を選択的に形成する。
化膜２３上にゲート電極２４を選択的に形成する。
【００６７】次いで、図７（ｃ）に示すように、ゲート
電極２４をマスクとして第１導電型であるｎ型の第１の
ｎ型不純物２５を半導体基板２１に対して垂直にイオン
注入し、自己整合的に第１のｎ型不純物層２５ａを形成
する。このとき、例えば、第１のｎ型不純物２５はリン
であり、その注入エネルギは２０乃至３０ｋｅＶ、その
ドーズ量は５×１０12乃至５×１０13（ｃｍ-2）であ
る。
電極２４をマスクとして第１導電型であるｎ型の第１の
ｎ型不純物２５を半導体基板２１に対して垂直にイオン
注入し、自己整合的に第１のｎ型不純物層２５ａを形成
する。このとき、例えば、第１のｎ型不純物２５はリン
であり、その注入エネルギは２０乃至３０ｋｅＶ、その
ドーズ量は５×１０12乃至５×１０13（ｃｍ-2）であ
る。
【００６８】更に、図８（ａ）に示すように、ゲート電
極２４をマスクとして第２のｎ型不純物２６を半導体基
板２１に対して垂直にイオン注入し、第２のｎ型不純物
層２６ａを自己整合的に形成する。このとき、例えば、
第２のｎ型不純物２６はヒ素であり、その注入エネルギ
は３０乃至５０ｋｅＶ、そのドーズ量は５×１０12乃至
５×１０13（ｃｍ-2）である。
極２４をマスクとして第２のｎ型不純物２６を半導体基
板２１に対して垂直にイオン注入し、第２のｎ型不純物
層２６ａを自己整合的に形成する。このとき、例えば、
第２のｎ型不純物２６はヒ素であり、その注入エネルギ
は３０乃至５０ｋｅＶ、そのドーズ量は５×１０12乃至
５×１０13（ｃｍ-2）である。
【００６９】次に、図８（ｂ）に示すように、ゲート電
極２４の側壁にサイドウォール絶縁膜２７を形成する。
極２４の側壁にサイドウォール絶縁膜２７を形成する。
【００７０】次いで、図８（ｃ）に示すように、ゲート
電極２４及びサイドウォール絶縁膜２７をマスクとして
第３のｎ型不純物２８を半導体基板２１に対して垂直に
イオン注入し、自己整合的に第３のｎ型不純物層２８ａ
を形成する。このとき、例えば、第３のｎ型不純物２８
はヒ素であり、その注入エネルギは３０乃至５０ｋｅ
Ｖ、そのドーズ量は１×１０15乃至５×１０15（ｃ
ｍ-2）である。
電極２４及びサイドウォール絶縁膜２７をマスクとして
第３のｎ型不純物２８を半導体基板２１に対して垂直に
イオン注入し、自己整合的に第３のｎ型不純物層２８ａ
を形成する。このとき、例えば、第３のｎ型不純物２８
はヒ素であり、その注入エネルギは３０乃至５０ｋｅ
Ｖ、そのドーズ量は１×１０15乃至５×１０15（ｃ
ｍ-2）である。
【００７１】次に、図９に示すように、熱処理を行って
ＬＤＤ構造の低濃度領域３１を二重ドレイン構造とした
後、全面に層間絶縁膜３０を堆積し、コンタクトホール
を形成した後、選択的に金属配線３４を形成してＭＯＳ
ＦＥＴを完成させる。
ＬＤＤ構造の低濃度領域３１を二重ドレイン構造とした
後、全面に層間絶縁膜３０を堆積し、コンタクトホール
を形成した後、選択的に金属配線３４を形成してＭＯＳ
ＦＥＴを完成させる。
【００７２】本実施例においても、低濃度領域３１を二
重ドレイン構造としているので、短チャネル効果を最小
限に抑制しながら電界の上昇も抑制することができる。
また、寄生抵抗を低減することにより電流駆動能力を低
下させることを防止することができる。
重ドレイン構造としているので、短チャネル効果を最小
限に抑制しながら電界の上昇も抑制することができる。
また、寄生抵抗を低減することにより電流駆動能力を低
下させることを防止することができる。
【００７３】そして、このようにして製造された半導体
装置は、図９に示すように、ＬＤＤ構造を有するソース
ドレイン拡散層の低濃度領域３１に二重ドレイン構造が
採用されている。このため、短チャネル効果を最小限に
抑制しながら電界の上昇も抑制することができる。更
に、高濃度領域である第３のｎ型不純物層２８ａ中の低
濃度不純物２５又は２６が低濃度領域３１に拡散して低
濃度領域３１の寄生抵抗を低減することができるので、
電流駆動能力を低下させることを防止することもでき
る。
装置は、図９に示すように、ＬＤＤ構造を有するソース
ドレイン拡散層の低濃度領域３１に二重ドレイン構造が
採用されている。このため、短チャネル効果を最小限に
抑制しながら電界の上昇も抑制することができる。更
に、高濃度領域である第３のｎ型不純物層２８ａ中の低
濃度不純物２５又は２６が低濃度領域３１に拡散して低
濃度領域３１の寄生抵抗を低減することができるので、
電流駆動能力を低下させることを防止することもでき
る。
【００７４】このように、第１の実施例又は第２の実施
例おいては、ＬＤＤ構造の低濃度領域を形成するために
リンとヒ素と併用してイオン注入することにより、局部
的に二重ドレイン構造を形成しているので、相互に短所
を補うことができる。つまり、拡散定数が比較的小さい
ヒ素を低濃度領域のｎ型不純物の総和量があまり変化し
ない程度にイオン注入することにより、短チャネル効果
を抑制することができ、リンをイオン注入することによ
り、寄生抵抗を低減すると共に、濃度勾配を緩くキャリ
ア分布の変化を小さくして電界を緩和しホットキャリア
の発生を低減することができる。一方、従来の製造方法
では、ＬＤＤ構造の低濃度領域を形成するためにイオン
注入する不純物は１種類であったため、当該不純物とし
てリン又はヒ素を使用した場合、短チャネル効果の発生
又はドレイン近傍の電界によるホットキャリア発生とい
う問題が生じていた。
例おいては、ＬＤＤ構造の低濃度領域を形成するために
リンとヒ素と併用してイオン注入することにより、局部
的に二重ドレイン構造を形成しているので、相互に短所
を補うことができる。つまり、拡散定数が比較的小さい
ヒ素を低濃度領域のｎ型不純物の総和量があまり変化し
ない程度にイオン注入することにより、短チャネル効果
を抑制することができ、リンをイオン注入することによ
り、寄生抵抗を低減すると共に、濃度勾配を緩くキャリ
ア分布の変化を小さくして電界を緩和しホットキャリア
の発生を低減することができる。一方、従来の製造方法
では、ＬＤＤ構造の低濃度領域を形成するためにイオン
注入する不純物は１種類であったため、当該不純物とし
てリン又はヒ素を使用した場合、短チャネル効果の発生
又はドレイン近傍の電界によるホットキャリア発生とい
う問題が生じていた。
【００７５】特に、第１の実施例においては、高濃度領
域１２も二重ドレイン構造としているために実効的な低
濃度領域１１のｎ型不純物濃度が濃くなっており、より
電界緩和効果が得られホットキャリアの発生を抑制でき
る。
域１２も二重ドレイン構造としているために実効的な低
濃度領域１１のｎ型不純物濃度が濃くなっており、より
電界緩和効果が得られホットキャリアの発生を抑制でき
る。
【００７６】なお、第１のｎ型不純物、第２のｎ型不純
物又はその双方を、半導体基板の厚さ方向に対して傾斜
する方向からイオン注入してもよい。
物又はその双方を、半導体基板の厚さ方向に対して傾斜
する方向からイオン注入してもよい。
【００７７】また、第１の実施例及び第２の実施例にお
いては、ｎチャネルＭＯＳＦＥＴについて説明したが、
本発明をｐチャネルＭＯＳＦＥＴに適用することも可能
である。この場合には、各不純物等の導電型を逆の導電
型にすればよい。
いては、ｎチャネルＭＯＳＦＥＴについて説明したが、
本発明をｐチャネルＭＯＳＦＥＴに適用することも可能
である。この場合には、各不純物等の導電型を逆の導電
型にすればよい。
【００７８】
【発明の効果】以上詳述したように、本発明によれば、
半導体装置のソースドレイン拡散層の低濃度領域を二重
ドレイン構造としたので、電流駆動能力を低下させるこ
となく、ホットキャリア発生及び短チャネル効果を同時
に抑制することができる。これにより、信頼性を向上さ
せることができる。更に、ソースドレイン拡散層の高濃
度領域をも二重ドレイン構造とすることにより、その効
果は向上する。また、このような構造の半導体装置を製
造する際には、リソグラフィー工程を増やす必要がなく
コスト及び製造期間の増加を防止することができる。
半導体装置のソースドレイン拡散層の低濃度領域を二重
ドレイン構造としたので、電流駆動能力を低下させるこ
となく、ホットキャリア発生及び短チャネル効果を同時
に抑制することができる。これにより、信頼性を向上さ
せることができる。更に、ソースドレイン拡散層の高濃
度領域をも二重ドレイン構造とすることにより、その効
果は向上する。また、このような構造の半導体装置を製
造する際には、リソグラフィー工程を増やす必要がなく
コスト及び製造期間の増加を防止することができる。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】図１（ａ）乃至（ｃ）に示す工程の次工程を示
す断面図である。
す断面図である。
【図３】図２（ａ）乃至（ｃ）に示す工程の次工程を示
す断面図である。
す断面図である。
【図４】第１の実施例において第２のｎ型不純物層６ａ
が形成された直後を示す図であって、（ａ）は断面図、
（ｂ）は不純物の濃度分布を示すグラフ図である。
が形成された直後を示す図であって、（ａ）は断面図、
（ｂ）は不純物の濃度分布を示すグラフ図である。
【図５】第１の実施例において熱処理が施された直後を
示す図であって、（ａ）は断面図、（ｂ）は不純物の濃
度分布を示すグラフ図である。
示す図であって、（ａ）は断面図、（ｂ）は不純物の濃
度分布を示すグラフ図である。
【図６】第１の実施例において熱処理が施された直後を
示す断面図である。
示す断面図である。
【図７】本発明の第２の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図８】図７（ａ）乃至（ｃ）に示す工程の次工程を示
す断面図である。
す断面図である。
【図９】図８（ａ）乃至（ｃ）に示す工程の次工程を示
す断面図である。
す断面図である。
【図１０】従来の二重ドレイン構造を有する半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図１１】図１０（ａ）乃至（ｃ）に示す工程の次工程
を示す断面図である。
を示す断面図である。
【図１２】従来のＬＤＤ構造を有する半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１３】図１２（ａ）乃至（ｃ）に示す工程の次工程
を示す断面図である。
を示す断面図である。
【図１４】特開昭６３−７３６６９号公報に記載された
従来の半導体装置の製造方法を工程順に説明する断面図
である。
従来の半導体装置の製造方法を工程順に説明する断面図
である。
【図１５】図１４（ａ）乃至（ｃ）に示す工程の次工程
を示す断面図である。
を示す断面図である。
１、２１、５１、７１、９１；半導体基板 ２、２２、５２、７２、９２；素子分離絶縁膜 ３、２３、５３、７３、９３，９５；ゲート酸化膜 ４、２４、５４、７４、９４；ゲート電極 ５、６、８、９、２５、２６、２８、２９、５５、５
６、７５、７６、９５、９８、１０６；ｎ型不純物 ５ａ、６ａ、８ａ、９ａ、２５ａ、２６ａ、２８ａ、２
９ａ、５５ａ、５６ａ、７５ａ、７６ａ、９５ａ、９８
ａ、１０６ａ；ｎ型不純物層 ７、２７、７７；サイドウォール絶縁膜 １０、３０、６０，８０、１００；層間絶縁膜 １１、３１；低濃度領域 １２；高濃度領域 １４、３４、６４、８４、１０４；金属配線 １０１；ｐ型不純物 １０１ａ；ｐ型不純物層 １０２、１０３；レジストマスク
６、７５、７６、９５、９８、１０６；ｎ型不純物 ５ａ、６ａ、８ａ、９ａ、２５ａ、２６ａ、２８ａ、２
９ａ、５５ａ、５６ａ、７５ａ、７６ａ、９５ａ、９８
ａ、１０６ａ；ｎ型不純物層 ７、２７、７７；サイドウォール絶縁膜 １０、３０、６０，８０、１００；層間絶縁膜 １１、３１；低濃度領域 １２；高濃度領域 １４、３４、６４、８４、１０４；金属配線 １０１；ｐ型不純物 １０１ａ；ｐ型不純物層 １０２、１０３；レジストマスク
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−297393（ＪＰ，Ａ) 特開 平７−147397（ＪＰ，Ａ) 特開 平３−99441（ＪＰ，Ａ) 特開 平３−120836（ＪＰ，Ａ) 特開 平５−36719（ＪＰ，Ａ) 特開 平４−255233（ＪＰ，Ａ) 特開 平２−219237（ＪＰ，Ａ) 特開 昭64−55865（ＪＰ，Ａ) 特開 昭62−229976（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (15)
- 【請求項１】 ゲート電極と、半導体基板の表面に形成
された第１導電型のソースドレイン拡散層と、前記ゲー
ト電極の側面に形成されたサイドウォール絶縁膜とを有
し、前記ソースドレイン拡散層は、前記サイドウォール
絶縁膜の下方に形成された低濃度領域と、この低濃度領
域より不純物濃度が高い高濃度領域とを有し、前記低濃
度領域は、前記半導体基板表面からの濃度ピークの深さ
が互いに実質的に等しい少なくとも２種類の第１導電型
の不純物を含有することを特徴とする半導体装置。 - 【請求項２】 前記高濃度領域は、少なくとも２種類の
第１導電型の不純物を含有することを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 第２導電型の半導体基板上にゲート電極
を選択的に形成する工程と、前記ゲート電極をマスクと
して前記半導体基板に前記第２導電型とは逆導電型であ
る第１導電型の第１の不純物をイオン注入する工程と、
前記ゲート電極をマスクとして前記半導体基板に第１導
電型の第２の不純物を前記半導体基板表面からの濃度ピ
ークの深さが前記第１の不純物のそれと実質的に等しく
なる条件でイオン注入する工程と、前記ゲート電極の側
面にサイドウォール絶縁膜を形成する工程と、前記ゲー
ト電極及び前記サイドウォール絶縁膜をマスクとして前
記半導体基板に第１導電型の第３の不純物を前記第１の
不純物のドーズ量及び前記第２の不純物のドーズ量より
も高いドーズ量でイオン注入する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項４】 前記第３の不純物をイオン注入する工程
の後に、熱処理を行う工程を有することを特徴とする請
求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第３の不純物のドーズ量は、前記第
１の不純物のドーズ量及び前記第２の不純物のドーズ量
よりも１０倍以上高いことを特徴とする請求項４に記載
の半導体装置の製造方法。 - 【請求項６】 前記第１の不純物は、前記第２の不純物
と相違することを特徴とする請求項３乃至５のいずれか
１項に記載の半導体装置の製造方法。 - 【請求項７】 前記第１の不純物の拡散定数は、前記第
２の不純物の拡散定数と相違することを特徴とする請求
項６に記載の半導体装置の製造方法。 - 【請求項８】 前記第３の不純物をイオン注入する工程
の後に、前記ゲート電極及び前記サイドウォール絶縁膜
をマスクとして前記半導体基板に第１導電型の第４の不
純物を前記第１の不純物のドーズ量及び前記第２の不純
物のドーズ量よりも高いドーズ量でイオン注入する工程
を有することを特徴とする請求項３に記載の半導体装置
の製造方法。 - 【請求項９】 前記第４の不純物をイオン注入する工程
の後に、熱処理を行う工程を有することを特徴とする請
求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記第３の不純物のドーズ量及び前記
第４の不純物のドーズ量は、前記第１の不純物のドーズ
量及び前記第２の不純物のドーズ量よりも１０倍以上高
いことを特徴とする請求項９に記載の半導体装置の製造
方法。 - 【請求項１１】 前記第１の不純物は、前記第２の不純
物と相違することを特徴とする請求項８乃至１０のいず
れか１項に記載の半導体装置の製造方法。 - 【請求項１２】 前記第１の不純物の拡散定数は、前記
第２の不純物の拡散定数と相違することを特徴とする請
求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記第３の不純物は、前記第４の不純
物と相違することを特徴とする請求項８乃至１２のいず
れか１項に記載の半導体装置の製造方法。 - 【請求項１４】 前記第３の不純物の拡散定数は、前記
第４の不純物の拡散定数と相違することを特徴とする請
求項１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記第１の不純物及び前記第２の不純
物からなる群から選択される少なくとも１種の不純物
は、前記半導体の厚さ方向に対して傾斜する方向からイ
オン注入されることを特徴とする請求項３乃至１４に記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04258898A JP3147847B2 (ja) | 1998-02-24 | 1998-02-24 | 半導体装置及びその製造方法 |
| US09/252,664 US6597038B1 (en) | 1998-02-24 | 1999-02-19 | MOS transistor with double drain structure for suppressing short channel effect |
| KR10-1999-0005950A KR100366829B1 (ko) | 1998-02-24 | 1999-02-23 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04258898A JP3147847B2 (ja) | 1998-02-24 | 1998-02-24 | 半導体装置及びその製造方法 |
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| JPH11243193A JPH11243193A (ja) | 1999-09-07 |
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Family
ID=12640233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04258898A Expired - Fee Related JP3147847B2 (ja) | 1998-02-24 | 1998-02-24 | 半導体装置及びその製造方法 |
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| JP4408679B2 (ja) * | 2003-10-09 | 2010-02-03 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US7525150B2 (en) * | 2004-04-07 | 2009-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage double diffused drain MOS transistor with medium operation voltage |
| KR100596851B1 (ko) * | 2004-09-02 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 채널 이온 주입 방법 |
| JP2007036150A (ja) * | 2005-07-29 | 2007-02-08 | Seiko Instruments Inc | 半導体装置 |
| JP5196470B2 (ja) * | 2007-07-31 | 2013-05-15 | 独立行政法人産業技術総合研究所 | 二重絶縁ゲート電界効果トランジスタ |
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| JPS61216364A (ja) * | 1985-03-20 | 1986-09-26 | Fujitsu Ltd | 半導体装置 |
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| JPH0399441A (ja) | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH03120836A (ja) | 1989-10-04 | 1991-05-23 | Nec Corp | 半導体装置 |
| JP2632101B2 (ja) | 1990-11-05 | 1997-07-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2872873B2 (ja) | 1992-12-16 | 1999-03-24 | ローム株式会社 | 半導体記憶装置 |
| JPH07147397A (ja) | 1993-11-25 | 1995-06-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JPH07297393A (ja) | 1994-04-25 | 1995-11-10 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| US5719424A (en) * | 1995-10-05 | 1998-02-17 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| JP3772916B2 (ja) * | 1996-03-07 | 2006-05-10 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| WO1997036331A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | REDUCING REVERSE SHORT-CHANNEL EFFECT WITH LIGHT DOSE OF P WITH HIGH DOSE OF As IN N-CHANNEL LDD |
| US6137137A (en) * | 1997-09-05 | 2000-10-24 | Advanced Micro Devices, Inc. | CMOS semiconductor device comprising graded N-LDD junctions with increased HCI lifetime |
| US5952693A (en) * | 1997-09-05 | 1999-09-14 | Advanced Micro Devices, Inc. | CMOS semiconductor device comprising graded junctions with reduced junction capacitance |
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- 1998-02-24 JP JP04258898A patent/JP3147847B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-19 US US09/252,664 patent/US6597038B1/en not_active Expired - Lifetime
- 1999-02-23 KR KR10-1999-0005950A patent/KR100366829B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| US6597038B1 (en) | 2003-07-22 |
| JPH11243193A (ja) | 1999-09-07 |
| KR100366829B1 (ko) | 2003-01-06 |
| KR19990072855A (ko) | 1999-09-27 |
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