JP2624709B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2624709B2 JP2624709B2 JP62251483A JP25148387A JP2624709B2 JP 2624709 B2 JP2624709 B2 JP 2624709B2 JP 62251483 A JP62251483 A JP 62251483A JP 25148387 A JP25148387 A JP 25148387A JP 2624709 B2 JP2624709 B2 JP 2624709B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- arsenic
- phosphorus
- layer
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000000034 method Methods 0.000 title description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 51
- 229910052698 phosphorus Inorganic materials 0.000 claims description 26
- 239000011574 phosphorus Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 26
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 25
- 229910052785 arsenic Inorganic materials 0.000 claims description 23
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 23
- 238000002513 implantation Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 41
- 238000009792 diffusion process Methods 0.000 description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高集積かつ信頼性の高い半導体装置の製造
方法に関する。
方法に関する。
従来、MOSトランジスタを用いたLSIにおいて、コンタ
クトホールと拡散層あるいはコンタクトホールとゲート
電極との合わせ余裕を低減することを目的として、拡散
層上に例えば多結晶シリコンを被着した後にフイールド
絶縁膜あるいはゲート電極上にまで、この多結晶シリコ
ンを張り出させてパターニングし、この多結晶シリコン
上にコンタクトホールを開孔するプロセスが用いられて
いる。この具体例としては、特開昭60−231357にダイナ
ミツクランダムアクセスメモリ（以下DRAMと略記）のビ
ツト線コンタクト部及び容量下側電極に用いた例が示さ
れている。上記多結晶シリコンは低抵抗電極として用い
ているため、不純物が高濃度に添加されている必要があ
る。
クトホールと拡散層あるいはコンタクトホールとゲート
電極との合わせ余裕を低減することを目的として、拡散
層上に例えば多結晶シリコンを被着した後にフイールド
絶縁膜あるいはゲート電極上にまで、この多結晶シリコ
ンを張り出させてパターニングし、この多結晶シリコン
上にコンタクトホールを開孔するプロセスが用いられて
いる。この具体例としては、特開昭60−231357にダイナ
ミツクランダムアクセスメモリ（以下DRAMと略記）のビ
ツト線コンタクト部及び容量下側電極に用いた例が示さ
れている。上記多結晶シリコンは低抵抗電極として用い
ているため、不純物が高濃度に添加されている必要があ
る。
上記のように、多結晶シリコン膜をシリコン基板に接
触させて用いる場合、議論をｎ型不純物のドープに限れ
ば、ドーピング法としては以下の３つが主なものとな
る。
触させて用いる場合、議論をｎ型不純物のドープに限れ
ば、ドーピング法としては以下の３つが主なものとな
る。
（１）気相拡散によるリンドープ （２）リンのイオン打ち込み （３）ヒ素のイオン打ち込み これらの方法の持つ長所・短所につき以下列挙する。
（１）の方法は、多結晶シリコン膜を高濃度にドープ
するのに適しており、また気相からの拡散であるため多
結晶シリコン膜の形状（溝・谷など）にかかわらず均一
にドープできる。また高濃度にドープできるため多結晶
シリコン膜の結晶粒も大きく成長し易い。しかしなが
ら、濃度の制御も難しいこと、その結果、多結晶シリコ
ン膜にドープしたリンを、接触しているシリコン基板中
に拡散させることによつて基板中にn+拡散層を形成しよ
うとすると、基板中でのn+層の接合深さ（以下xjと記
す）が深くなり易くしきい値電圧制御やホツトキヤリア
耐圧の面で微細なｎチヤネルMOSトランジスタのソース
・ドレインの形成に適していないこと、また多結晶シリ
コン膜とシリコン基板間の自然酸化膜の影響を受けやす
い、などの欠点がある。
するのに適しており、また気相からの拡散であるため多
結晶シリコン膜の形状（溝・谷など）にかかわらず均一
にドープできる。また高濃度にドープできるため多結晶
シリコン膜の結晶粒も大きく成長し易い。しかしなが
ら、濃度の制御も難しいこと、その結果、多結晶シリコ
ン膜にドープしたリンを、接触しているシリコン基板中
に拡散させることによつて基板中にn+拡散層を形成しよ
うとすると、基板中でのn+層の接合深さ（以下xjと記
す）が深くなり易くしきい値電圧制御やホツトキヤリア
耐圧の面で微細なｎチヤネルMOSトランジスタのソース
・ドレインの形成に適していないこと、また多結晶シリ
コン膜とシリコン基板間の自然酸化膜の影響を受けやす
い、などの欠点がある。
（２）の方法は、イオン打ち込みのため、低〜高濃度
まで制御性良くドープできる。
まで制御性良くドープできる。
しかしながら、高濃度にドープした場合には、シリコ
ン基板中への拡散で形成したn+層のxjが大きくなり、微
細なトランジスタへの応用に不適当なこと、これを防ぐ
ために、多結晶シリコン膜への打ち込み量を減らすと、
配線材料であるAlとの接触抵抗が大きくなつたり、また
多結晶シリコン膜の表面濃度が低下するため、積層容量
型メモリセルの蓄積容量部下側電極としてこの多結晶シ
リコン膜を用いた場合、表面の空乏化により蓄積容量の
低下が生じる、などの欠点がある。
ン基板中への拡散で形成したn+層のxjが大きくなり、微
細なトランジスタへの応用に不適当なこと、これを防ぐ
ために、多結晶シリコン膜への打ち込み量を減らすと、
配線材料であるAlとの接触抵抗が大きくなつたり、また
多結晶シリコン膜の表面濃度が低下するため、積層容量
型メモリセルの蓄積容量部下側電極としてこの多結晶シ
リコン膜を用いた場合、表面の空乏化により蓄積容量の
低下が生じる、などの欠点がある。
（３）の方法は濃度の制御性が良く、ヒ素の拡散係数
はリンに比較して小さいため、高濃度の打ち込みを行な
つて表面濃度を上げてもシリコン基板中への拡散量は少
ない。従つてシリコン基板中のn+拡散層のxjも浅く、微
細なｎチヤネルMOSトランジスタのソース・ドレイン形
成に適している。しかしながら、拡散係数が小さいた
め、溝・谷形状の側壁部へのドープは斜め打ち込みを行
なわない限り不十分になりやすく、このためパターニン
グのドライエツチ工程でドーピングが不十分な側壁部で
のエツチング速度が遅くなり、エツチ残りが起り易い。
また、ヒ素の拡散は、自然酸化膜の影響を受けやすく、
シリコン基板中に形成したn+層のxjが変動し易い。これ
を防ぐために、ヒ素を高エネルギーで打ち込み、界面の
自然酸化膜を破壊しようとすると、シリコン基板中で欠
陥が発生し、拡散層の逆方向リーク電流の増大を招く可
能性が高いなどの欠点がある。
はリンに比較して小さいため、高濃度の打ち込みを行な
つて表面濃度を上げてもシリコン基板中への拡散量は少
ない。従つてシリコン基板中のn+拡散層のxjも浅く、微
細なｎチヤネルMOSトランジスタのソース・ドレイン形
成に適している。しかしながら、拡散係数が小さいた
め、溝・谷形状の側壁部へのドープは斜め打ち込みを行
なわない限り不十分になりやすく、このためパターニン
グのドライエツチ工程でドーピングが不十分な側壁部で
のエツチング速度が遅くなり、エツチ残りが起り易い。
また、ヒ素の拡散は、自然酸化膜の影響を受けやすく、
シリコン基板中に形成したn+層のxjが変動し易い。これ
を防ぐために、ヒ素を高エネルギーで打ち込み、界面の
自然酸化膜を破壊しようとすると、シリコン基板中で欠
陥が発生し、拡散層の逆方向リーク電流の増大を招く可
能性が高いなどの欠点がある。
以上のように、これら３種のドーピング方法は長所、
短所を合わせ持つており、LSIの高集積化が進むに連れ
て、多結晶シリコン膜をシリコン基板に接触させて用い
る場合のドーピング方法としては、その欠点が問題とな
る。
短所を合わせ持つており、LSIの高集積化が進むに連れ
て、多結晶シリコン膜をシリコン基板に接触させて用い
る場合のドーピング方法としては、その欠点が問題とな
る。
なお、イオン打ち込みにより不純物を導入する方法
は、特開昭60−25270号公報、特開昭61−80863号、特開
昭61−239666号公報及び特願昭61−53520号等に開示さ
れている。しかしながら、これらには多結晶シリコン膜
中に打ち込まれる電気的に活性な２種類の不純物の飛程
の関係については何ら記載されていない。
は、特開昭60−25270号公報、特開昭61−80863号、特開
昭61−239666号公報及び特願昭61−53520号等に開示さ
れている。しかしながら、これらには多結晶シリコン膜
中に打ち込まれる電気的に活性な２種類の不純物の飛程
の関係については何ら記載されていない。
本発明の目的は、上記問題点を解消し、高集積化され
たLSIにおいて好適な多結晶シリコン膜へのドーピング
方法を提供することにある。
たLSIにおいて好適な多結晶シリコン膜へのドーピング
方法を提供することにある。
上記目的を達成するために、本発明では多結晶シリコ
ン膜へのｎ型不純物のドーピングを以下のようにして行
なう。即ち、ヒ素とリンをイオン打ち込み法により多結
晶シリコン膜へ打ち込み、この時、リンの打ち込み飛程
をヒ素の打ち込み飛程よりも多結晶シリコン膜の膜厚に
近くなるように（よりシリコン基板との界面近くに不純
物分布のピークがくるように）エネルギーを設定する。
ン膜へのｎ型不純物のドーピングを以下のようにして行
なう。即ち、ヒ素とリンをイオン打ち込み法により多結
晶シリコン膜へ打ち込み、この時、リンの打ち込み飛程
をヒ素の打ち込み飛程よりも多結晶シリコン膜の膜厚に
近くなるように（よりシリコン基板との界面近くに不純
物分布のピークがくるように）エネルギーを設定する。
ヒ素とリンを共に打ち込むことにより、両者のドーピ
ング方法の長所を取り入れることができる。即ち、ヒ素
を高濃度で打ち込むことにより、xjを深くすることなく
表面濃度を上げることができる。また、リンの打ち込み
により、溝・谷形状の側壁部分へのドーピングも拡散に
より補なわれる。かつリンの飛程を界面に近い所に設定
することにより、界面の自然酸化膜が破壊され、ヒ素の
シリコン基板中への拡散の安定化と界面の接触抵抗の低
減を図ることができる。さらに、ヒ素が打ち込まれてい
るため、リンの打ち込み量の設定と表面空乏化への配慮
は不要であり、xjを深くしない程度にまで低減すること
ができる。また、自然酸化膜の破壊はリンのイオン打ち
込みで行なわれるので、ヒ素を深く打ち込む必要がな
い。従つてヒ素のイオン打ち込みにより生じる欠陥は多
結晶シリコン膜内に留めることが可能で、シリコン基板
中での欠陥の発生を抑制できる。
ング方法の長所を取り入れることができる。即ち、ヒ素
を高濃度で打ち込むことにより、xjを深くすることなく
表面濃度を上げることができる。また、リンの打ち込み
により、溝・谷形状の側壁部分へのドーピングも拡散に
より補なわれる。かつリンの飛程を界面に近い所に設定
することにより、界面の自然酸化膜が破壊され、ヒ素の
シリコン基板中への拡散の安定化と界面の接触抵抗の低
減を図ることができる。さらに、ヒ素が打ち込まれてい
るため、リンの打ち込み量の設定と表面空乏化への配慮
は不要であり、xjを深くしない程度にまで低減すること
ができる。また、自然酸化膜の破壊はリンのイオン打ち
込みで行なわれるので、ヒ素を深く打ち込む必要がな
い。従つてヒ素のイオン打ち込みにより生じる欠陥は多
結晶シリコン膜内に留めることが可能で、シリコン基板
中での欠陥の発生を抑制できる。
以下、本発明の実施例を詳しく説明する。
第１図は、本発明の提供する方法を工程順に示した図
である。ここでは基板５上の第１層目多結晶シリコン１
をゲート電極とするｎチヤネルMOSトランジスタのソー
ス又はドレインを成す部分に第２層目多結晶シリコン膜
２を接触させ、コンタクトホールとゲート電極との合わ
せ余裕を低減しようとする用途を想定している。これ
は、メモリ・ロジツク等、ｎチヤネルMOSトランジスタ
を用いるLSI全てに応用できる。
である。ここでは基板５上の第１層目多結晶シリコン１
をゲート電極とするｎチヤネルMOSトランジスタのソー
ス又はドレインを成す部分に第２層目多結晶シリコン膜
２を接触させ、コンタクトホールとゲート電極との合わ
せ余裕を低減しようとする用途を想定している。これ
は、メモリ・ロジツク等、ｎチヤネルMOSトランジスタ
を用いるLSI全てに応用できる。
以下、この図に従い説明する。（ａ）は、第１層目多
結晶シリコン１（ｎチヤネルMOSトランジスタのゲート
電極となる）をパターニングした後、n-層４を形成し、
第２層目多結晶シリコン３との層間絶縁膜となるSiO2膜
２でゲート電極１の上面及び側面を覆い、さらに第２層
目多結晶シリコン膜３を全面に被着した所に、最初のド
ーピング種としてヒ素をイオン打ち込みしたものであ
る。打ち込みエネルギーは20〜100KeV,打ち込み量とし
ては1015cm-2〜1717cm-2が適当である。（ｂ）は、これ
に加えてリンを打ちこんだ状態を示す。打ち込みエネル
ギーは40〜150KeV,打ち込み量は1013cm-2〜1715cm-2程
度である。各々の深さ方向分布のピーク位置は、同図
（ｂ）に示したように、ヒ素に比較してリンの方が深
く、しかもリンのピーク深さは第２層目の多結晶シリコ
ン３とシリコン基板５の界面近くにあるため、界面の自
然酸化膜はリンイオンの衝突やイオン・ミキシングによ
つて破壊される。ここでは、ヒ素・リンの順に打ち込み
を行なつたが、この順序は逆転しても良い。
結晶シリコン１（ｎチヤネルMOSトランジスタのゲート
電極となる）をパターニングした後、n-層４を形成し、
第２層目多結晶シリコン３との層間絶縁膜となるSiO2膜
２でゲート電極１の上面及び側面を覆い、さらに第２層
目多結晶シリコン膜３を全面に被着した所に、最初のド
ーピング種としてヒ素をイオン打ち込みしたものであ
る。打ち込みエネルギーは20〜100KeV,打ち込み量とし
ては1015cm-2〜1717cm-2が適当である。（ｂ）は、これ
に加えてリンを打ちこんだ状態を示す。打ち込みエネル
ギーは40〜150KeV,打ち込み量は1013cm-2〜1715cm-2程
度である。各々の深さ方向分布のピーク位置は、同図
（ｂ）に示したように、ヒ素に比較してリンの方が深
く、しかもリンのピーク深さは第２層目の多結晶シリコ
ン３とシリコン基板５の界面近くにあるため、界面の自
然酸化膜はリンイオンの衝突やイオン・ミキシングによ
つて破壊される。ここでは、ヒ素・リンの順に打ち込み
を行なつたが、この順序は逆転しても良い。
次に同図（ｃ）は、ヒ素とリンを打ち込んだ状態の第
２層目多結晶シリコン膜３を、例えば900〜1000℃の高
温でアニールし、活性化及び再分布させたものである。
アニールにより、第１層目多結晶シリコン膜１の側壁に
沿つた部分の第２層目多結晶シリコン膜３にも拡散係数
の大きなリンが入りこんで活性化し、多結層シリコン膜
全体が十分ドープされる。
２層目多結晶シリコン膜３を、例えば900〜1000℃の高
温でアニールし、活性化及び再分布させたものである。
アニールにより、第１層目多結晶シリコン膜１の側壁に
沿つた部分の第２層目多結晶シリコン膜３にも拡散係数
の大きなリンが入りこんで活性化し、多結層シリコン膜
全体が十分ドープされる。
この結果、次のパターニング時に、ドライエツチング
工程において、多結層シリコン膜のドライエツチング速
度が均一になり、側壁に沿つたエツチ残りが防止され
る。また、シリコン基板中にもヒ素とリンが拡散し、n+
拡散層6,7を形成する。
工程において、多結層シリコン膜のドライエツチング速
度が均一になり、側壁に沿つたエツチ残りが防止され
る。また、シリコン基板中にもヒ素とリンが拡散し、n+
拡散層6,7を形成する。
本発明の場合、シリコン基板中に不純物を直接打ち込
まず、多結晶シリコンからの固相拡散でn+層を形成して
いるため、イオン打ち込みに伴なう欠陥はシリコン基板
中には発生しにくい。更に、n+拡散層6,7はヒ素とリン
の二重拡散で形成されるため、拡散層の接合部分の濃度
勾配もゆるやかにできる。従つて、このn+拡散層6,7の
逆方向リーク電流は従来より減少し、ダイナミツクメモ
リのように、リーク電流が情報保持時間に直接影響する
LSIへの応用にも好適な特性となる。一方、横方向への
拡散を考えると、MOSトランジスタのチヤネル側から順
に、n-拡散層4,n拡散層６（主にリン）、n+拡散層７
（主にヒ素）と並んでいる。これは、微細なMOSトラン
ジスタの高耐圧化構造として知られるLDD（ライトリー
ドープ ドレイン:Lighly Doped Drain）構造におい
て、n-層とn+層の間に中間濃度のｎ層６を加えた形にな
つている。従つて横方向についても濃度勾配の緩傾斜
化、即ち横方向電界の低減がなされることになり、ホツ
トキヤリアの発生がおさえられ、MOSトランジスタの高
信頼化が期待できる。
まず、多結晶シリコンからの固相拡散でn+層を形成して
いるため、イオン打ち込みに伴なう欠陥はシリコン基板
中には発生しにくい。更に、n+拡散層6,7はヒ素とリン
の二重拡散で形成されるため、拡散層の接合部分の濃度
勾配もゆるやかにできる。従つて、このn+拡散層6,7の
逆方向リーク電流は従来より減少し、ダイナミツクメモ
リのように、リーク電流が情報保持時間に直接影響する
LSIへの応用にも好適な特性となる。一方、横方向への
拡散を考えると、MOSトランジスタのチヤネル側から順
に、n-拡散層4,n拡散層６（主にリン）、n+拡散層７
（主にヒ素）と並んでいる。これは、微細なMOSトラン
ジスタの高耐圧化構造として知られるLDD（ライトリー
ドープ ドレイン:Lighly Doped Drain）構造におい
て、n-層とn+層の間に中間濃度のｎ層６を加えた形にな
つている。従つて横方向についても濃度勾配の緩傾斜
化、即ち横方向電界の低減がなされることになり、ホツ
トキヤリアの発生がおさえられ、MOSトランジスタの高
信頼化が期待できる。
（ｄ）は、第２層目多結晶シリコン３をパターニング
した図である。
した図である。
次に、第２図は、積層容量型ダイナミツクメモリセル
の容量部下側電極14及びビツト線コンタクト部15に対し
て多結晶シリコンを用い、そのドーピングに本発明の方
法を適用した例である。
の容量部下側電極14及びビツト線コンタクト部15に対し
て多結晶シリコンを用い、そのドーピングに本発明の方
法を適用した例である。
まず、容量部下側電極においては、ヒ素の打ち込みに
よつて第２層目多結晶シリコン14を十分に高濃度にドー
プできるため、表面空乏化による蓄積容量の損失を低減
できる。また、第１図においても述べたように、蓄積容
量部に接続するn+拡散層6,7は、欠陥がなく、かつヒ素
とリンの二重拡散効果で接合の濃度勾配がゆるやかにな
るため逆方向リーク電流が少なく、ダイナミツクメモリ
のリフレツシユ特性が向上する。また、ビツト線コンタ
クト部においても、ヒ素の打ち込みにより十分に高濃度
となつた第２層目多結晶シリコン14はAlとの接触抵抗も
小さくかつ結晶粒が大きく成長するため、Alとの反応の
起点となる粒界が少なく、配線のAlとの反応によるコン
タタクト不良等が生じにくい。さらに、メモリセルの情
報読み出し用MOSトランジスタも、第１図で述べたよう
に、自動的に高耐圧化構造となつていることも特長であ
る。
よつて第２層目多結晶シリコン14を十分に高濃度にドー
プできるため、表面空乏化による蓄積容量の損失を低減
できる。また、第１図においても述べたように、蓄積容
量部に接続するn+拡散層6,7は、欠陥がなく、かつヒ素
とリンの二重拡散効果で接合の濃度勾配がゆるやかにな
るため逆方向リーク電流が少なく、ダイナミツクメモリ
のリフレツシユ特性が向上する。また、ビツト線コンタ
クト部においても、ヒ素の打ち込みにより十分に高濃度
となつた第２層目多結晶シリコン14はAlとの接触抵抗も
小さくかつ結晶粒が大きく成長するため、Alとの反応の
起点となる粒界が少なく、配線のAlとの反応によるコン
タタクト不良等が生じにくい。さらに、メモリセルの情
報読み出し用MOSトランジスタも、第１図で述べたよう
に、自動的に高耐圧化構造となつていることも特長であ
る。
シリコン基板に多結晶シリコン膜を直接被着して用い
る場合に、本発明のドーピング方法を該多結晶シリコン
膜に適用することにより次のような効果が得られる。
る場合に、本発明のドーピング方法を該多結晶シリコン
膜に適用することにより次のような効果が得られる。
（１）均一に高濃度のｎ型不純物ドーピングを、シリコ
ン基板中のxjを大きくすることなく可能とする。
ン基板中のxjを大きくすることなく可能とする。
（２）該多結晶シリコン膜とシリコン基板の界面に存在
する自然酸化膜の影響を低減し、該多結晶シリコン膜か
らシリコン基板への拡散を安定させると共に、接触抵抗
を低減する。
する自然酸化膜の影響を低減し、該多結晶シリコン膜か
らシリコン基板への拡散を安定させると共に、接触抵抗
を低減する。
（３）該多結晶シリコン膜からの拡散によりシリコン基
板中に形成されるn+拡散層の逆方向リーク電流を低減す
ると共に、このn+拡散層をソース・ドレインとするｎチ
ヤネルMOSトランジスタのホツトキヤリア耐性を高め
る。
板中に形成されるn+拡散層の逆方向リーク電流を低減す
ると共に、このn+拡散層をソース・ドレインとするｎチ
ヤネルMOSトランジスタのホツトキヤリア耐性を高め
る。
第１図は、本発明のドーピング方法を、ｎチヤネルMOS
トランジスタのソース・ドレイン領域に形成した多結晶
シリコン膜に対して適用した場合のプロセス手順を示し
た断面図、第２図は、積層容量型ダイナミツクメモリセ
ルに対して適用した例の断面図である。 １……第１層目多結晶シリコン（ゲート電極）、２……
SiO2膜、３……第２層目多結晶シリコン、４……n-拡散
層、５……シリコン基板、６……ｎ拡散層（主としてリ
ンから成る）、７……n+拡散層（主としてヒ素から成
る）、８……打ち込まれたヒ素の分布のピーク位置、９
……打ち込まれたリンの分布のピーク位置、10……フイ
ールドSiO2膜、11……第３層目多結晶シリコン（プレー
ト）、12……Al配線（ビツト線）、13……容量絶縁膜、
14……第２層目多結晶シリコン（容量部下側電極）、15
……第２層目多結晶シリコン（ビツト線コンタクト
部）。
トランジスタのソース・ドレイン領域に形成した多結晶
シリコン膜に対して適用した場合のプロセス手順を示し
た断面図、第２図は、積層容量型ダイナミツクメモリセ
ルに対して適用した例の断面図である。 １……第１層目多結晶シリコン（ゲート電極）、２……
SiO2膜、３……第２層目多結晶シリコン、４……n-拡散
層、５……シリコン基板、６……ｎ拡散層（主としてリ
ンから成る）、７……n+拡散層（主としてヒ素から成
る）、８……打ち込まれたヒ素の分布のピーク位置、９
……打ち込まれたリンの分布のピーク位置、10……フイ
ールドSiO2膜、11……第３層目多結晶シリコン（プレー
ト）、12……Al配線（ビツト線）、13……容量絶縁膜、
14……第２層目多結晶シリコン（容量部下側電極）、15
……第２層目多結晶シリコン（ビツト線コンタクト
部）。
Claims (2)
- 【請求項１】半導体基板内に形成された第１導電型の半
導体領域に多結晶シリコンを接触させた構造を含む半導
体装置の製造方法であって、該接触させた多結晶シリコ
ンに対する第１導電型を示す不純物の導入にあたり、そ
の不純物導入はイオン打ち込み法を用いて、ヒ素および
リンの不純物を、各々の飛程が異なるような打ち込みエ
ネルギーにてその接触させた多結晶シリコンの同一部分
に導入させることを特徴とする半導体装置の製造方法。 - 【請求項２】リンの打ち込み飛程がヒ素のそれよりも該
多結晶シリコンの膜厚に近くなるように打ち込みエネル
ギーを設定することを特徴とした特許請求の範囲第１項
記載の導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251483A JP2624709B2 (ja) | 1987-10-07 | 1987-10-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251483A JP2624709B2 (ja) | 1987-10-07 | 1987-10-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194667A JPH0194667A (ja) | 1989-04-13 |
| JP2624709B2 true JP2624709B2 (ja) | 1997-06-25 |
Family
ID=17223477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251483A Expired - Lifetime JP2624709B2 (ja) | 1987-10-07 | 1987-10-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624709B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720592B2 (ja) * | 1990-09-25 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0541517A (ja) * | 1991-01-21 | 1993-02-19 | Mitsubishi Electric Corp | Ｍｏｓ型電界効果トランジスタを含む半導体装置およびその製造方法 |
| JPH0547703A (ja) * | 1991-08-19 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2818060B2 (ja) * | 1991-11-01 | 1998-10-30 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH07302903A (ja) * | 1994-04-28 | 1995-11-14 | Nippon Motorola Ltd | Ｌｄｍｏｓ・ｆｅｔ |
| JP2773733B2 (ja) * | 1996-04-09 | 1998-07-09 | 日本電気株式会社 | 固体撮像装置の製造方法 |
| JP3147847B2 (ja) | 1998-02-24 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6329273B1 (en) * | 1999-10-29 | 2001-12-11 | Advanced Micro Devices, Inc. | Solid-source doping for source/drain to eliminate implant damage |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109787A (en) * | 1978-02-16 | 1979-08-28 | Nec Corp | Manufacture of semiconductor device |
-
1987
- 1987-10-07 JP JP62251483A patent/JP2624709B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0194667A (ja) | 1989-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5811283A (en) | Silicon on insulator (SOI) dram cell structure and process | |
| JPH0433142B2 (ja) | ||
| JPH06310680A (ja) | Ｄｒａｍ−ｍｏｓｆｅｔ集積回路及びその製造方法 | |
| US4369564A (en) | VMOS Memory cell and method for making same | |
| US20040232493A1 (en) | Integrated circuits having channel regions with different ion levels | |
| JP2624709B2 (ja) | 半導体装置の製造方法 | |
| JPH04211178A (ja) | 半導体装置の製造方法 | |
| US4462151A (en) | Method of making high density complementary transistors | |
| KR20050074291A (ko) | 저 접합 누설전류를 가지는 반도체 장치의 제조방법 | |
| US5116775A (en) | Method of producing semiconductor memory device with buried barrier layer | |
| US6087213A (en) | Semiconductor memory device and manufacturing method thereof | |
| JPH1056147A (ja) | 半導体装置及びその製造方法 | |
| US6777279B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| US4380113A (en) | Process for fabricating a high capacity memory cell | |
| JPS6340362A (ja) | 半導体記憶装置 | |
| JP2003124354A (ja) | 半導体素子の製造方法 | |
| JP2900717B2 (ja) | 半導体装置 | |
| JPH1140775A (ja) | 半導体装置およびその製造方法 | |
| US7592642B1 (en) | Thyristor-based semiconductor device with indium-carbon implant and method of fabrication | |
| KR100875039B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3050989B2 (ja) | 半導体素子の製造方法 | |
| JPS60235437A (ja) | 半導体装置の製造方法 | |
| JPS61119075A (ja) | 半導体装置の製造方法 | |
| JP3039475B2 (ja) | 半導体装置およびその製造方法 | |
| JP2511852B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 11 |