JPH07302903A - Ｌｄｍｏｓ・ｆｅｔ - Google Patents
Ｌｄｍｏｓ・ｆｅｔInfo
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- JPH07302903A JPH07302903A JP11419694A JP11419694A JPH07302903A JP H07302903 A JPH07302903 A JP H07302903A JP 11419694 A JP11419694 A JP 11419694A JP 11419694 A JP11419694 A JP 11419694A JP H07302903 A JPH07302903 A JP H07302903A
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Abstract
(57)【要約】
〔目的〕 素子の横幅を増加させることなく、ソース・
ドレイン間の耐圧を低下させることもなく小さなオン抵
抗を有するＬＤＭＯＳ・ＦＥＴを提供する。 〔構成〕 熱拡散によって形成されたチャネル形成拡散
層(11)によってゲート酸化膜(14)の直下の基板(10)表面
にチャネル領域が形成され、このチャネル領域を介在さ
せてソース拡散層(12)とドレイン拡散層(13)が形成され
ている。ソース拡散層(12)とドレイン拡散層(13)のそれ
ぞれの内部の基板表面側には、各拡散層と同一伝導型で
より高不純物密度の表面拡散層（12’,13 ’) が形成さ
れている。
ドレイン間の耐圧を低下させることもなく小さなオン抵
抗を有するＬＤＭＯＳ・ＦＥＴを提供する。 〔構成〕 熱拡散によって形成されたチャネル形成拡散
層(11)によってゲート酸化膜(14)の直下の基板(10)表面
にチャネル領域が形成され、このチャネル領域を介在さ
せてソース拡散層(12)とドレイン拡散層(13)が形成され
ている。ソース拡散層(12)とドレイン拡散層(13)のそれ
ぞれの内部の基板表面側には、各拡散層と同一伝導型で
より高不純物密度の表面拡散層（12’,13 ’) が形成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は、電力用ＭＯＳ・ＦＥＴ
などとして利用されるＬＤＭＯＳ・ＦＥＴに関するもの
であり、より具体的には、ソース，ドレインの各拡散層
内の寄生抵抗を低減することによりオン抵抗の低減を図
ったＬＤＭＯＳ・ＦＥＴに関するものである。
などとして利用されるＬＤＭＯＳ・ＦＥＴに関するもの
であり、より具体的には、ソース，ドレインの各拡散層
内の寄生抵抗を低減することによりオン抵抗の低減を図
ったＬＤＭＯＳ・ＦＥＴに関するものである。
【０００２】
【従来の技術】電力用ＭＯＳ・ＦＥＴなどとして使用さ
れるＬＤ（Lateral Diffused ) ＭＯＳ・ＦＥＴでは、
図４の断面図に示すように、高抵抗のｎ型シリコン基板
１０の表面近傍に熱拡散によってｐ型のチャネル形成拡
散層１１が形成されている。ゲート電極１５とゲート酸
化膜１４の直下では、この拡散層１１の横方向への広が
りによってｐ型のチャネル領域が形成される。低抵抗の
ｎ型ソース拡散層１２とドレイン拡散層１３はいずれ
も、燐（Ｐ）原子を基板表面にイオン注入したのち熱拡
散を行わせることにより形成され、それぞれソース電極
１６とドレイン電極１７とに接続されている。なお、１
８は中間絶縁膜である。
れるＬＤ（Lateral Diffused ) ＭＯＳ・ＦＥＴでは、
図４の断面図に示すように、高抵抗のｎ型シリコン基板
１０の表面近傍に熱拡散によってｐ型のチャネル形成拡
散層１１が形成されている。ゲート電極１５とゲート酸
化膜１４の直下では、この拡散層１１の横方向への広が
りによってｐ型のチャネル領域が形成される。低抵抗の
ｎ型ソース拡散層１２とドレイン拡散層１３はいずれ
も、燐（Ｐ）原子を基板表面にイオン注入したのち熱拡
散を行わせることにより形成され、それぞれソース電極
１６とドレイン電極１７とに接続されている。なお、１
８は中間絶縁膜である。
【０００３】
【発明が解決しようとする課題】このＬＤＭＯＳ・ＦＥ
Ｔは、一般的に、特に電力用スイッチング素子として使
用する場合には、ジュール発熱損を低減するうえで導通
時の抵抗（オン抵抗）をどのよにして低減するかが重要
な課題である。このオン抵抗の低減化の観点から図４の
ＬＤＭＯＳ・ＦＥＴの等価回路を考察すると、図５に示
すようなものとなり、上述のオン抵抗は、等価回路中で
直列接続された各部の抵抗値の総和となることが判る。
Ｔは、一般的に、特に電力用スイッチング素子として使
用する場合には、ジュール発熱損を低減するうえで導通
時の抵抗（オン抵抗）をどのよにして低減するかが重要
な課題である。このオン抵抗の低減化の観点から図４の
ＬＤＭＯＳ・ＦＥＴの等価回路を考察すると、図５に示
すようなものとなり、上述のオン抵抗は、等価回路中で
直列接続された各部の抵抗値の総和となることが判る。
【０００４】オン抵抗を低減するための最も簡便な方策
として、図４において紙面に直交する方向への素子の寸
法（横幅）を増加させる方策が考えられる。しかしなが
ら、素子の横幅の増加につれて周辺の素子を含めた回路
全体の集積密度が低下するなどの問題が生じる。素子の
横幅を一定にした状態で、ソース拡散層とドレイン拡散
層の不純物密度を増加させることによっても、各拡散層
内の寄生抵抗を低減できる。しかしながら、ソース、ド
レイン各拡散層内の不純物密度を高めるために多量の不
純物をイオン注入すると、ドレイン拡散層の接合深さが
増加し、ソース・ドレイン間の耐圧が低下するという新
たな問題が生じる。
として、図４において紙面に直交する方向への素子の寸
法（横幅）を増加させる方策が考えられる。しかしなが
ら、素子の横幅の増加につれて周辺の素子を含めた回路
全体の集積密度が低下するなどの問題が生じる。素子の
横幅を一定にした状態で、ソース拡散層とドレイン拡散
層の不純物密度を増加させることによっても、各拡散層
内の寄生抵抗を低減できる。しかしながら、ソース、ド
レイン各拡散層内の不純物密度を高めるために多量の不
純物をイオン注入すると、ドレイン拡散層の接合深さが
増加し、ソース・ドレイン間の耐圧が低下するという新
たな問題が生じる。
【０００５】従って、本発明の目的は、素子の横幅を増
加させず、しかもソース・ドレイン間の耐圧を低下させ
ずに、小さなオン抵抗を実現できるＬＤＭＯＳ・ＦＥＴ
を提供することにある。
加させず、しかもソース・ドレイン間の耐圧を低下させ
ずに、小さなオン抵抗を実現できるＬＤＭＯＳ・ＦＥＴ
を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＬＤＭＯＳ・Ｆ
ＥＴは、ソース拡散層とドレイン拡散層のそれぞれの表
面側の内部に、各拡散層と同一導伝型でより高い不純物
濃度の表面拡散層が形成されている。このような二重拡
散構造のソース、ドレインの各拡散層は、高濃度の燐と
更に高濃度で拡散係数の小さな砒素を基板表面にイオン
注入したのち熱拡散を行わせることによって実現され
る。
ＥＴは、ソース拡散層とドレイン拡散層のそれぞれの表
面側の内部に、各拡散層と同一導伝型でより高い不純物
濃度の表面拡散層が形成されている。このような二重拡
散構造のソース、ドレインの各拡散層は、高濃度の燐と
更に高濃度で拡散係数の小さな砒素を基板表面にイオン
注入したのち熱拡散を行わせることによって実現され
る。
【０００７】
【作用】上述のような二重構造のソース、ドレイン拡散
層内を流れる電流は、主として高不純物濃度( 低抵抗)
の表面拡散層内を流れる。このため、図５の等価回路中
のソース寄生抵抗とドレイン寄生抵抗が減少し、オン抵
抗が低下する。また、高不純物濃度( 低抵抗) の拡散層
は基板の表面から限られた深さの領域内に形成されるた
め、ドレイン拡散層の深さが増加せず、従ってソース・
ドレイン間の耐圧が低下することもない。
層内を流れる電流は、主として高不純物濃度( 低抵抗)
の表面拡散層内を流れる。このため、図５の等価回路中
のソース寄生抵抗とドレイン寄生抵抗が減少し、オン抵
抗が低下する。また、高不純物濃度( 低抵抗) の拡散層
は基板の表面から限られた深さの領域内に形成されるた
め、ドレイン拡散層の深さが増加せず、従ってソース・
ドレイン間の耐圧が低下することもない。
【０００８】
【実施例】図１は、本発明の一実施例のＬＤＭＯＳ・Ｆ
ＥＴの構成を示す断面図であり、１０は高抵抗のｎ型シ
リコン基板、１１はｐ型のチャネル形成拡散層、１２は
ソース拡散層、１３はドレイン拡散層、１４はゲート酸
化膜、１５はゲート電極、１６はソース電極、１７はド
レイン電極、１８は中間絶縁膜である。さらに、１２’
はソース拡散層１２内の基板表面側に形成された高不純
物濃度のソース表面拡散層、１３’はドレイン拡散層１
３内の基板表面側に形成された高不純物濃度のドレイン
表面拡散層である。
ＥＴの構成を示す断面図であり、１０は高抵抗のｎ型シ
リコン基板、１１はｐ型のチャネル形成拡散層、１２は
ソース拡散層、１３はドレイン拡散層、１４はゲート酸
化膜、１５はゲート電極、１６はソース電極、１７はド
レイン電極、１８は中間絶縁膜である。さらに、１２’
はソース拡散層１２内の基板表面側に形成された高不純
物濃度のソース表面拡散層、１３’はドレイン拡散層１
３内の基板表面側に形成された高不純物濃度のドレイン
表面拡散層である。
【０００９】このＬＤＭＯＳ・ＦＥＴは、フォトリソグ
ラフィーを利用したマスキング、ＣＶＤ、熱酸化、イオ
ン注入、熱拡散など半導体集積回路の製造に関する公知
の諸技術の組合せによって製造される。すなわち、ま
ず、高抵抗のｎ型シリコン基板１０の表面に熱酸化によ
ってゲート酸化膜１４が形成され、このゲート酸化膜上
にＣＶＤなどの成膜手法によって、ゲート電極１５形成
用のポリシリコン層が堆積される。次に、ホウ素（Ｂ）
原子のイオン注入と引き続く熱拡散とによってｐ型のチ
ャネル形成拡散層１１が形成されたのち、基板１０の表
面に二重構造のソース拡散層とドレイン拡散層とが形成
される。
ラフィーを利用したマスキング、ＣＶＤ、熱酸化、イオ
ン注入、熱拡散など半導体集積回路の製造に関する公知
の諸技術の組合せによって製造される。すなわち、ま
ず、高抵抗のｎ型シリコン基板１０の表面に熱酸化によ
ってゲート酸化膜１４が形成され、このゲート酸化膜上
にＣＶＤなどの成膜手法によって、ゲート電極１５形成
用のポリシリコン層が堆積される。次に、ホウ素（Ｂ）
原子のイオン注入と引き続く熱拡散とによってｐ型のチ
ャネル形成拡散層１１が形成されたのち、基板１０の表
面に二重構造のソース拡散層とドレイン拡散層とが形成
される。
【００１０】本実施例における二重構造のソース拡散層
とドレイン拡散層の形成工程の一例は、以下のようなも
のである。まず、シリコン基板１０の表面に80KV程度の
加速電圧で密度 6×1015 cm ー2程度の高濃度の燐（Ｐ）
イオンが注入され、次に、70KV程度の加速電圧で密度8
×1015 cm ー2程度のより高濃度の砒素（Ａｓ）イオンが
注入される。続いて、素子表面に中間絶縁膜１８が形成
されたのち、シリコン基板１０が 950o C 程度の高温に
１時間程度保たれることにより、燐原子と砒素原子の熱
拡散が行われる。拡散係数の大きな燐原子については基
板表面からの拡散深さが0.6 μｍ程度に達するが、拡散
係数の小さな砒素原子については基板表面からの拡散深
さは0.35μｍ程度に留まる。この結果、高濃度のソース
拡散層１２の基板表面に、高濃度の砒素を不純物として
含む表面拡散層１２’が形成されると共に、高濃度のド
レイン拡散層１３の基板表面にも高濃度の砒素を不純物
として含む表面拡散層１３’が形成される。
とドレイン拡散層の形成工程の一例は、以下のようなも
のである。まず、シリコン基板１０の表面に80KV程度の
加速電圧で密度 6×1015 cm ー2程度の高濃度の燐（Ｐ）
イオンが注入され、次に、70KV程度の加速電圧で密度8
×1015 cm ー2程度のより高濃度の砒素（Ａｓ）イオンが
注入される。続いて、素子表面に中間絶縁膜１８が形成
されたのち、シリコン基板１０が 950o C 程度の高温に
１時間程度保たれることにより、燐原子と砒素原子の熱
拡散が行われる。拡散係数の大きな燐原子については基
板表面からの拡散深さが0.6 μｍ程度に達するが、拡散
係数の小さな砒素原子については基板表面からの拡散深
さは0.35μｍ程度に留まる。この結果、高濃度のソース
拡散層１２の基板表面に、高濃度の砒素を不純物として
含む表面拡散層１２’が形成されると共に、高濃度のド
レイン拡散層１３の基板表面にも高濃度の砒素を不純物
として含む表面拡散層１３’が形成される。
【００１１】上記二重構造のソース、ドレイン拡散層の
形成が終了すると、中間絶縁膜１８にコンタクトホール
が形成され、これを利用してアルミニュウムなどを素材
とするソース電極１６とドレイン電極１７とを形成する
ことにより、図１のＬＤＭＯＳ・ＦＥＴが完成する。
形成が終了すると、中間絶縁膜１８にコンタクトホール
が形成され、これを利用してアルミニュウムなどを素材
とするソース電極１６とドレイン電極１７とを形成する
ことにより、図１のＬＤＭＯＳ・ＦＥＴが完成する。
【００１２】図１に示したＬＤＭＯＳ・ＦＥＴでは、高
抵抗のｎ型シリコン基板１０の表面近傍に熱拡散によっ
てｐ型のチャネル形成拡散層１１が形成され、ゲート電
極１５とゲート酸化膜１４の直下では、このチャネル形
成拡散層１１の横方向への広がりによってｐ型のチャネ
ル領域が形成されている。ゲート・ソース間電圧ＶGSの
制御のもとにこのｐ型チャネル領域を通過するソース・
ドレイン間電流は、ソース、ドレインの各拡散層内では
基板表面の近傍を流れるが、ここには高不純物濃度で低
抵抗のソース表面拡散層12’とドレイン表面拡散層13’
が形成されている。この結果、図５に示した等価回路中
のソース寄生抵抗とドレイン寄生抵抗が共に低下し、低
いオン抵抗が実現される。
抵抗のｎ型シリコン基板１０の表面近傍に熱拡散によっ
てｐ型のチャネル形成拡散層１１が形成され、ゲート電
極１５とゲート酸化膜１４の直下では、このチャネル形
成拡散層１１の横方向への広がりによってｐ型のチャネ
ル領域が形成されている。ゲート・ソース間電圧ＶGSの
制御のもとにこのｐ型チャネル領域を通過するソース・
ドレイン間電流は、ソース、ドレインの各拡散層内では
基板表面の近傍を流れるが、ここには高不純物濃度で低
抵抗のソース表面拡散層12’とドレイン表面拡散層13’
が形成されている。この結果、図５に示した等価回路中
のソース寄生抵抗とドレイン寄生抵抗が共に低下し、低
いオン抵抗が実現される。
【００１３】図２は、上述の製法で試作した図１のＬＤ
ＭＯＳ・ＦＥＴのオン抵抗の実測結果を示す実験データ
である。ゲート・ソース電圧ＶGS を12 volt に固定
し、ソース・ドレイン電流ＩDS が 50 mAになるソース
・ドレイン電圧ＶDSを測定し、ＶDS／ＩDS からオン抵
抗を算定した。パラメータは、上記製造条件における砒
素の注入量（ x1015cmー2 ) であり、砒素の注入量が０
の場合が従来素子のオン抵抗である。砒素の注入量の増
加と共にオン抵抗は低下し、従来の素子に比べてほぼ１
５％程度低下することが確認された。
ＭＯＳ・ＦＥＴのオン抵抗の実測結果を示す実験データ
である。ゲート・ソース電圧ＶGS を12 volt に固定
し、ソース・ドレイン電流ＩDS が 50 mAになるソース
・ドレイン電圧ＶDSを測定し、ＶDS／ＩDS からオン抵
抗を算定した。パラメータは、上記製造条件における砒
素の注入量（ x1015cmー2 ) であり、砒素の注入量が０
の場合が従来素子のオン抵抗である。砒素の注入量の増
加と共にオン抵抗は低下し、従来の素子に比べてほぼ１
５％程度低下することが確認された。
【００１４】図３は、上述の製法で試作した図１のＬＤ
ＭＯＳ・ＦＥＴのオフ時の耐圧の実測結果を示す実験デ
ータであり、ゲート・ソース電圧ＶGS を０ volt に固
定した場合のソース・ドレイン電圧ＶDS に対するソー
ス・ドレイン電流ＩDS（LogＩDS A）の実測結果を示し
ている。図中のパラメータは上記製造条件における砒素
の注入量（ x1015cmー2 ) であり、これが０の場合が従
来素子の特性である。ソース・ドレイン電流ＩDSが10ー6
A ( 1μA)の場合のソース・ドレイン電圧ＶDSを耐圧と
定義すると、これは従来素子とほぼ同一の20volt程度で
ある。すなわち、オン抵抗を下げるために燐のイオン注
入量を増加する場合と異なり、ソース・ドレイン間の耐
圧の低下は生じない。
ＭＯＳ・ＦＥＴのオフ時の耐圧の実測結果を示す実験デ
ータであり、ゲート・ソース電圧ＶGS を０ volt に固
定した場合のソース・ドレイン電圧ＶDS に対するソー
ス・ドレイン電流ＩDS（LogＩDS A）の実測結果を示し
ている。図中のパラメータは上記製造条件における砒素
の注入量（ x1015cmー2 ) であり、これが０の場合が従
来素子の特性である。ソース・ドレイン電流ＩDSが10ー6
A ( 1μA)の場合のソース・ドレイン電圧ＶDSを耐圧と
定義すると、これは従来素子とほぼ同一の20volt程度で
ある。すなわち、オン抵抗を下げるために燐のイオン注
入量を増加する場合と異なり、ソース・ドレイン間の耐
圧の低下は生じない。
【００１５】
【発明の効果】以上詳細に説明したように、本発明のＬ
ＤＭＯＳＦＥＴは、電流が流れるソース、ドレインの各
拡散層の表面部分に高不純物密度の低抵抗の表面拡散層
を形成する構成であるから、ソース寄生抵抗とドレイン
寄生抵抗が減少し、オン抵抗が低下する。また、高不純
物濃度( 低抵抗) の拡散層は基板の表面から限られた深
さの領域内に形成されるため、ドレイン拡散層の深さが
増加せず、従ってソース・ドレイン間の耐圧が低下する
こともない。
ＤＭＯＳＦＥＴは、電流が流れるソース、ドレインの各
拡散層の表面部分に高不純物密度の低抵抗の表面拡散層
を形成する構成であるから、ソース寄生抵抗とドレイン
寄生抵抗が減少し、オン抵抗が低下する。また、高不純
物濃度( 低抵抗) の拡散層は基板の表面から限られた深
さの領域内に形成されるため、ドレイン拡散層の深さが
増加せず、従ってソース・ドレイン間の耐圧が低下する
こともない。
【図１】本発明の一実施例のＬＤＭＯＳ・ＦＥＴの構成
を示す断面図である。
を示す断面図である。
【図２】上記実施例において表面拡散層を形成する砒素
の注入濃度と素子のオン抵抗との関係を従来素子との比
較も兼ねて示す実験データである。
の注入濃度と素子のオン抵抗との関係を従来素子との比
較も兼ねて示す実験データである。
【図３】上記実施例において表面拡散層を形成する砒素
の注入濃度と素子のソース・ドレイン間の耐圧との関係
を従来素子との比較も兼ねて示す実験データである。
の注入濃度と素子のソース・ドレイン間の耐圧との関係
を従来素子との比較も兼ねて示す実験データである。
【図４】従来のＬＤＭＯＳ・ＦＥＴの構成を示す断面図
である。
である。
【図５】一般的なＬＤＭＯＳ・ＦＥＴの等価回路図であ
る。
る。
10 高抵抗ｎ型シリコン基板モリ 11 ｐ型チャネル形成拡散層 12 ソース拡散層 12’ ソース表面拡散層 13 ドレイン拡散層 13’ ドレイン表面拡散層 14 ゲート酸化膜 15 ゲート電極 16 ソース電極 17 ドレイン電極
Claims (2)
- 【請求項１】ゲート酸化膜の直下の基板表面に不純物の
熱拡散によってチャネル領域が形成され、このチャネル
領域を介在させて基板表面近傍にソース拡散層とドレイ
ン拡散層とが形成されたＬＤＭＯＳ・ＦＥＴにおいて、 前記ソース拡散層とドレイン拡散層のそれぞれの内部の
基板表面側に、各拡散層と同一導伝型でより高い不純物
濃度の表面拡散層が形成されたことを特徴とするＬＤＭ
ＯＳ・ＦＥＴ。 - 【請求項２】 請求項１において、 前記ソース拡散層とドレイン拡散層は不純物として高濃
度の燐を含むと共に、それぞれの内部に形成される前記
表面拡散層は不純物として更に高濃度の砒素を含むこと
を特徴とするＬＤＭＯＳ・ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11419694A JPH07302903A (ja) | 1994-04-28 | 1994-04-28 | Ｌｄｍｏｓ・ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11419694A JPH07302903A (ja) | 1994-04-28 | 1994-04-28 | Ｌｄｍｏｓ・ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302903A true JPH07302903A (ja) | 1995-11-14 |
Family
ID=14631613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11419694A Pending JPH07302903A (ja) | 1994-04-28 | 1994-04-28 | Ｌｄｍｏｓ・ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302903A (ja) |
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| US6911694B2 (en) | 2001-06-27 | 2005-06-28 | Ricoh Company, Ltd. | Semiconductor device and method for fabricating such device |
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-
1994
- 1994-04-28 JP JP11419694A patent/JPH07302903A/ja active Pending
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